DE19820488A1 - Herstellungsverfahren einer Halbleitervorrichtung - Google Patents

Herstellungsverfahren einer Halbleitervorrichtung

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DE19820488A1
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Yoshihiro Kusumi
Takahiro Yokoi
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Description

Die vorliegende Erfindung bezieht sich allgemein auf ein Herstellungsverfahren einer Halbleitervorrichtung. Sie bezieht sich insbesondere auf ein Herstellungs­ verfahren für eine Halbleitervorrichtung unter Ausnutzen der Anwesen­ heit/Abwesenheit einer elektrischen Leitung zwischen einem tiefer liegenden (unterhalb liegenden) Verbindungsmuster eines Kontaktloches und einem Substrat. Die vorliegende Erfindung bezieht sich außerdem auf ein Herstel­ lungsverfahren einer Halbleitervorrichtung unter Ausnutzen der Tatsache, daß eine Differenz in der Ätzselektivität zwischen einer Oxidschicht und einem darunter tiefer liegenden Verbindungsmuster gemäß der Fläche des tiefer liegenden Verbindungsmusters existiert.
Ein Herstellungsverfahren einer bei der Anmelderin vorhandenen Halbleiter­ vorrichtung, wie beispielsweise ein Sicherungselement/Schmelzelement, wird unter Bezugnahme auf Fig. 13 beschrieben.
Es wird auf Fig. 13 Bezug genommen, eine untere Zwischenschicht-Isolier­ schicht 1 ist auf einem Halbleitersubstrat 100 gebildet. Eine Verbindungs­ schicht 3 ist auf der unteren Zwischenschicht-Isolierschicht 1 gebildet. Eine obere Zwischenschicht-Isolierschicht 6 ist auf der unteren Zwischenschicht- Isolierschicht 1 zum Bedecken der Verbindungsschicht 3 gebildet. In der obe­ ren Zwischenschicht-Isolierschicht 6 ist ein Kontaktloch 4 gebildet, das die Verbindungsschicht 3 erreicht. Das Kontaktloch 4 ist derart geformt, daß ein Ätzen an der oberen Oberfläche der Verbindungsschicht 3 aufhört. Ein Stopfen (eine Steckverbindung) 5, die ein leitendes Teil sein soll, ist in das Kontaktloch 4 geführt. Obere Verbindungsschichten 7a, 7b, die mit entsprechenden Stopfen 5 verbunden sind, sind auf der oberen Zwischenschicht-Isolierschicht 6 gebil­ det. Obwohl es nicht gezeigt ist, ist die obere Verbindungsschicht 7a mit einer ersten Schaltung und die obere Verbindungsschicht 7b mit einer zweiten Schaltung verbunden. Die erste Schaltung und die zweite Schaltung werden elektrisch voneinander durch Durchschneiden der Verbindungsschicht 3 da­ zwischen getrennt.
In der Halbleitervorrichtung ist die Verbindungsschicht 3 elektrisch mit den oberen Verbindungsschichten 7a bzw. 7b über den Stopfen 5 verbunden. Je kleiner der Radius des Kontaktloches 4 wird, desto kleiner wird in einem der­ artigen Aufbau die Kontaktfläche zwischen der Verbindungsschicht 3 und dem Stopfen 5, was zu einem vergrößerten Kontaktwiderstand führt.
Nun wird ein Herstellungsverfahren einer bei der Anmelderin vorhandenen Halbleitervorrichtung, wie beispielsweise ein DRAM (dynamic random access memory, Dynamischer Direktzugriffsspeicher), beschrieben.
Es wird auf Fig. 14 Bezug genommen; eine Zwischenschicht-Isolierschicht 1a wird auf einem Halbleitersubstrat 100 gebildet. Eine untere Verbindungsschicht 10 wird auf der Zwischenschicht-Isolierschicht 1a gebildet. Eine Zwischen­ schicht-Isolierschicht 1b wird auf der Zwischenschicht-Isolierschicht 1a zum Bedecken der unteren Verbindungsschicht 10 gebildet. Durch Photolitho­ graphie und Ätzen wird ein erstes Verbindungsloch 11 in den Zwischenschicht- Isolierschichten 1a und 1b zum Erreichen des Halbleitersubstrats 100 gebildet. Ein Photoresist (Photolack), der als eine Maske in der Photolithographie be­ nutzt wurde, wird dann entfernt. Auf der Zwischenschicht-Isolierschicht 1b wird eine erste Speicherknotenelektrode 12 gebildet, wobei sie elektrisch mit dem Halbleitersubstrat 100 durch das erste Verbindungsloch 11 verbunden wird. Zum Bilden der ersten Speicherknotenelektrode 12 wird eine poly­ kristalline Siliziumschicht auf dem Halbleitersubstrat 100 gebildet, welches dann durch Photolithographie und Trockenätzen bemustert wird. Ein als eine Maske benutzter Photoresist wird dann entfernt. Eine Zwischenschicht-Isolier­ schicht 1c wird auf der Zwischenschicht-Isolierschicht 1b zum Bedecken der ersten Speicherknotenelektrode 12 gebildet. Unter erneuten Anwenden der Photolithographie und des Ätzens wird ein zweites Verbindungsloch 14a gebil­ det, um eine elektrische Verbindung zwischen der ersten Speicherknotenelek­ trode 12 und einer zweiten Speicherknotenelektrode 13a zu erzeugen, wie unten beschrieben wird.
Es wird auf Fig. 15 Bezug genommen; eine polykristalline Siliziumschicht wird zum Bilden der zweiten Speicherknotenelektrode 13a gebildet, welche einer Photolithographie ausgesetzt wird, und dann durch Trockenätzen in der oben beschriebenen Weise bemustert wird. Der als eine Maske benutzte Photoresist wird nun entfernt. Eine Zwischenschicht-Isolierschicht 1d wird auf der Zwischenschicht-Isolierschicht 1c zum Bedecken der zweiten Speicherknoten­ elektrode 13a gebildet. Durch Photolithographie und Ätzen wird ein drittes Verbindungsloch 14b zum Erreichen einer elektrischen Verbindung zwischen der zweiten Speicherknotenelektrode 13a und einer dritten Speicherknoten­ elektrode 13b gebildet, wie unten beschrieben wird.
Es wird auf Fig. 15 und 16 Bezug genommen; eine andere polykristalline Sili­ ziumschicht wird gebildet, einer Photolithographie ausgesetzt und durch Trockenätzen in der oben beschriebenen Weise bemustert, zum Bilden der dritten Speicherknotenelektrode 13b.
Fig. 17 ist eine Schnittansicht eines bei der Anmelderin vorhandenen SRAM (static random access memory, Statischer Direktzugriffsspeicher), der später beschrieben wird.
In dem bei der Anmelderin vorhandenen Herstellungsverfahren eines DRAM wird die folgende Reihe von Schritten für jeden Steg (beispielsweise einer Speicherknotenelektrode) wiederholt: Bilden einer Zwischenschicht-Isolier­ schicht; Ausführen einer Photolithographie; Ätzen zum Bilden eines Verbin­ dungsloches; Bilden einer polykristallinen Siliziumschicht; Ausführen einer Photolithographie; und Ätzen zum Bilden einer Speicherknotenelektrode. Da­ her sind eine große Anzahl von Prozeßschritten erforderlich. Dies führt zu einer geringen Effizienz in der Herstellung und verringert daher die Ausbeute (Güte) der Vorrichtung.
In dem bei der Anmelderin vorhandenen Herstellungsverfahren einer Halb­ leitervorrichtung gibt es außer dem Problem bezüglich der Herstellungsverfah­ ren des oben erwähnten Sicherungselementes, des DRAM und des SRAM ein anderes Problem in der Messung der Dicke einer Gateoxidschicht. Die Dicke einer Gateoxidschicht oder dergleichen wurde bisher unter Verwenden einer optischen Meßvorrichtung wie beispielsweise ein Ellipsometer gemessen. Mit der stärker werdenden Forderung nach einer dünneren Gateschicht wurde je­ doch bemerkt, daß eine derartige optische Meßvorrichtung keinen zuverlässi­ gen Meßwert für eine Schicht, die kleiner als 3 nm dick ist, liefert. Es gab einen anderen Weg zum genauen Messen der Dicke einer dünnen Oxidschicht, der darin besteht, daß der Querschnitt der Schicht durch ein Transmissions-Elek­ tronen-Mikroskop (TEM) untersucht wird. Dies erfordert jedoch eine relativ lange Zeit zum Untersuchen eines einzelnen Punktes und ist deshalb nicht effektiv, wenn es eine Anzahl von Meßpunkten gibt, wie beispielsweise in dem Fall, in dem die Schichtdickenverteilung in einer Waferoberfläche untersucht werden soll.
Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, ein Herstellungs­ verfahren einer Halbleitervorrichtung anzugeben unter Ausnutzen der Tatsache, daß die Ätzselektivität zwischen einer Oxidschicht und einem darunter tiefer liegenden Verbindungsmuster gemäß der Anwesenheit/Abwesenheit einer elektrischen Leitung zwischen dem tiefer liegenden Verbindungsmuster eines Kontaktloches und einem Substrat variiert, insbesondere ist es die Aufgabe, effektiv Kontaktlöcher herzustellen.
Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1, 4 oder 5.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Ein Herstellungsverfahren einer Halbleitervorrichtung ist angegeben, welches die Zunahme eines Kontaktwiderstandes in einem Kontaktloch mit einem kleinen Lochradius unterdrückt durch Ausnutzen der Tatsache daß die Ätz­ selektivität zwischen der Oxidschicht und dem tiefer (unterhalb) liegenden Verbindungsmuster schwankt gemäß der Größe der tiefer liegenden Ver­ bindungsmusterfläche, wenn es keine elektrische Verbindung zwischen dem tiefer liegenden Verbindungsmuster und dem Substrat gibt.
Ein Herstellungsverfahren einer Halbleitervorrichtung ist angegeben, welches die Zunahme in einem Kontaktwiderstand beschränkt durch Ausnutzen der Tat­ sache, daß die Ätzselektivität zwischen der Oxidschicht und dem tiefer liegen­ den Verbindungsmuster gemäß der tiefer liegenden Verbindungsmusterfläche schwankt (variiert), wenn es keine elektrische Leitung zwischen dem tiefer liegenden Verbindungsmuster und dem Substrat gibt.
Ein Herstellungsverfahren einer Halbleitervorrichtung ist angegeben, welches eine wesentliche Verringerung der Anzahl von Prozeßschritten erlaubt.
Ein Herstellungsverfahren einer Halbleitervorrichtung ist angegeben, welches eine genaue Messung der Verteilung der Dicke einer dünnen Oxidschicht ermöglicht unter Ausnutzen der Tatsache, daß die Ätzselektivität zwischen der Oxidschicht und dem tiefer liegenden Verbindungsmuster gemäß der tiefer liegenden Verbindungsmusterfläche schwankt wenn es keine elektrische Leitung zwischen dem tiefer liegenden Verbindungsmuster und dem Substrat gibt.
In dem Herstellungsverfahren einer Halbleitervorrichtung wird zuerst eine Verbindungsschicht in einem schwebenden Zustand auf einem Halbleiter­ substrat gebildet. Zum Bedecken der Verbindungsschicht wird eine Zwischen­ schicht-Isolierschicht auf dem Halbleitersubstrat gebildet. Durch Trockenätzen unter Verwenden von Fluorkohlenstoff (Fluorkohlenwasserstoff) wird ein Ver­ bindungsloch zum Durchdringen der Zwischenschicht-Isolierschicht und der Verbindungsschicht gebildet. In das Verbindungsloch wird ein leitender Teil gefüllt, der elektrisch mit der Verbindungsschicht verbunden ist.
Eine große Kontaktfläche zwischen dem leitenden Teil und der Verbindungs­ schicht wird erhalten, da der leitende Teil in das in der Verbindungsschicht gebildete Verbindungsloch gefüllt wird.
Das Trockenätzen wird durch Elektronen-Cyclotron-Resonanz bewirkt.
Die Seitenwandfläche der Verbindungsschicht, die durch das Verbindungsloch freigelegt ist, wird größer ausgebildet als die Bodenfläche (Grundfläche des Verbindungsloches). Demgemäß ist dieses Verfahren sehr effektiv mit einem extrem kleinen Kontaktloch, wobei eine gute elektrische Verbindung zwischen der Verbindungsschicht und dem leitenden Teil erzeugt wird.
Ein Hersteilungsverfahren einer Halbleitervorrichtung mit einem Stegkonden­ sator mit einer ersten Elektrode und einer zweiten Elektrode, welche auf der ersten Elektrode vorgesehen ist, ist angegeben. Zunächst wird auf einem Halb­ leitersubstrat die erste Elektrode gebildet, welche elektrisch mit dem Halb­ leitersubstrat verbunden ist. Eine Zwischenschicht-Isolierschicht wird auf dem Halbleitersubstrat gebildet zum Bedecken der ersten Elektrode. Die zweite Elektrode wird in einem schwebenden Zustand auf der Zwischenschicht-Isolier­ schicht gebildet. Ein Verbindungsloch wird durch Trockenätzen unter Verwen­ den von Fluorkohlenstoff (Fluorkohlenwasserstoff) gebildet, welches die zweite Elektrode und die Zwischenschicht-Isolierschicht zum Erreichen der ersten Elektrode durchdringt. Die erste Elektrode und die zweite Elektrode sind elektrisch miteinander durch einen in das Verbindungsloch gefüllten lei­ tenden Teil verbunden.
Demgemäß kann ein Herstellungsprozeß vereinfacht werden, wenn das Verbin­ dungsloch, das die zweite Elektrode und die Zwischenschicht-Isolierschicht durchdringt und die erste Elektrode erreicht, in einem einzigen Schritt gebildet wird.
Ein Herstellungsverfahren einer Halbleitervorrichtung, das einen SRAM auf­ weist, ist angegeben. Eine Gateelektrode wird zuerst auf einem Halbleiter­ substrat gebildet. Zum Bedecken der Gateelektrode wird eine erste Zwischen­ schicht-Isolierschicht auf dem Halbleitersubstrat gebildet. Auf der ersten Zwischenschicht-Isolierschicht wird eine Dünnschichttransistor- (später be­ zeichnet als TFT (thin film transistor))-Elektrode in einem schwebenden Zu­ stand gebildet. Eine zweite Zwischenschicht-Isolierschicht wird auf der ersten Zwischenschicht-Isolierschicht zum Bedecken der TFT-Elektrode gebildet.
Durch Trockenätzen unter Verwenden von Fluorkohlenstoff (Fluorkohlenwasserstoff) wird ein Verbindungsloch gebildet, welches die zweite Zwischenschicht-Isolierschicht, die TFT-Elektrode und die erste Zwischenschicht-Isolierschicht durchdringt und die Gateelektrode erreicht. Ein leitender Teil wird in das Verbindungsloch zum elektrischen Verbinden der Gateelektrode mit der TFT-Elektrode gefüllt. Auf der zweiten Zwischen­ schicht-Isolierschicht wird eine obere Verbindungsschicht gebildet, welche elektrisch mit dem leitenden Teil verbunden ist.
Demgemäß wird ein die zweite Zwischenschicht-Isolierschicht, die TFT-Elek­ trode und die erste Zwischenschicht-Isolierschicht durchdringendes Verbin­ dungsloch zum Erreichen der Gateelektrode in einem einzigen Schritt gebildet, so daß ein Fertigungsprozeß vereinfacht wird.
Eine Isolierschicht wird zuerst auf einem Substrat gebildet. Auf der Isolier­ schicht werden eine Mehrzahl von Polysiliziumschichten mit verschiedenen Flä­ chen ihrer Oberflächen und jede in einem schwebenden Zustand gebildet. Eine Zwischenschicht-Isolierschicht wird auf dem Halbleitersubstrat zum Bedecken der Polysiliziumschichten gebildet. Auf der Zwischenschicht-Isolierschicht wird ein Resistmuster gebildet, welches eine Mehrzahl von Öffnungen aufweist, um eine Mehrzahl von Verbindungslöchern in der Zwischenschicht-Isolierschicht zu Bilden, welche sich in entsprechender Weise zu der Mehrzahl von Polysili­ ziumschichten erstrecken. Unter Verwenden des Resistmusters als eine Maske wird ein Trockenätzen unter Verwenden von Fluorkohlenstoff (Fluorkohlenwasserstoff) für eine vorgeschriebene Zeitperiode ausgeführt zum Bilden der Mehrzahl von Verbindungslöchern, die die Zwischenschicht-Isolier­ schicht durchdringen. Ein leitender Teil wird in jede der Mehrzahl von Ver­ bindungslöchern gefüllt. Unter den Polysiliziummustern, die eine elektrische Leitung mit dem Halbleitersubstrat und dem leitenden Teil sichern, wird ein erstes Polysiliziummuster mit der größten Fläche gefunden. In ähnlicher Weise wird unter den Polysiliziummustern, die keine elektrische Leitung mit dem Halbleitersubstrat oder dem leitenden Teil aufweisen, ein zweites Polysili­ ziummuster mit der kleinsten Fläche gefunden. Die Dicke der Isolierschicht wird dann von den Flächen des ersten Polysiliziummusters und den zweiten Polysiliziummusters erhalten.
Demgemäß wird die Dicke der Isolierschicht einfach durch Finden der ersten Polysiliziummusterfläche und der zweiten Polysiliziummusterfläche erhalten. Demgemäß dauert es nur eine kurze Zeit, um die Verteilung der Dicke einer Oxidschicht zu ermitteln.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Be­ schreibung von Ausführungsbeispielen der vorliegenden Erfindung anhand der beiliegenden Figuren. Von diesen zeigen:
Fig. 1A bis 1D Querschnittsansichten einer Halbleitervorrichtung in ent­ sprechenden Schritten eines Herstellungsverfahrens einer Halbleiter­ vorrichtung gemäß einer ersten Ausführungsform;
Fig. 2 ein Diagramm einer Beziehung zwischen der Lochgröße und der Kontaktfläche der Halbleitervorrichtung, die gemäß der ersten Aus­ führungsform erhalten ist;
Fig. 3 bis 5 Querschnittsansichten einer Halbleitervorrichtung in einem ersten bis dritten Schritt eines Herstellungsverfahrens einer Halbleitervorrich­ tung gemäß einer zweiten Ausführungsform;
Fig. 6 bis 8 Querschnittsansichten einer Halbleitervorrichtung in einem ersten bis dritten Schritt des Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer dritten Ausführungsform;
Fig. 9 eine Draufsicht der in Fig. 8 gezeigten Halbleitervorrichtung;
Fig. 10 und 11 Querschnittsansichten einer Halbleitervorrichtung in einem ersten bis zweiten Schritt des Verfahrens zum Messen der Dicke einer Gateoxidschicht gemäß einer vierten Ausführungsform;
Fig. 12 ein Diagramm einer Beziehung zwischen der Polysiliziummusterfläche und der Ätzselektivität (TEOS/Polysilizium);
Fig. 13 eine Querschnittsansicht einer ersten bei der Anmelderin vorhandenen Halbleitervorrichtung;
Fig. 14 bis 16 Querschnittansichten einer Halbleitervorrichtung in einem ersten bis dritten Schritt des Herstellungsverfahrens einer zweiten bei der Anmelderin vorhandenen Halbleitervorrichtung;
Fig. 17 eine Querschnittsansicht einer dritten bei der Anmelderin vorhandenen Halbleitervorrichtung.
1. Ausführungsform
Es wird auf die Fig. 1A bis 1D Bezug genommen; ein Herstellungsverfahren einer Halbleitervorrichtung wie beispielsweise ein Sicherungselement gemäß der ersten Ausführungsform wird beschrieben. Es wird auf Fig. 1A Bezug ge­ nommen, eine untere Zwischenschicht-Isolierschicht 1 wird auf einem Halb­ leitersubstrat 100 gebildet. Auf der unteren Zwischenschicht-Isolierschicht 1 wird eine Stopperschicht 2 gebildet. Die Stopperschicht 2 kann aus einem be­ liebigen leitenden oder nicht-leitenden Material gebildet sein, sofern es unter­ schiedlich ist von demjenigen einer Verbindungsschicht 3. Die Stopperschicht 2 ist beispielsweise eine LP(Niedrig-Druck)-Si3N4-Schicht. Nach dem Bilden der Stopperschicht 2 wird die Verbindungsschicht 3 gebildet, welche aus einem beliebigen leitenden Material bestehen kann. Die Verbindungsschicht 3 kann aus einer einzigen Schicht oder aus einer Mehrfachschicht aus beispielsweise dotierten Polysilizium bestehen. Der Herstellungsvorgang der Verbin­ dungsschicht 3 ist folgender: obwohl es nicht gezeigt ist, wird eine Polysili­ ziumschicht auf der Stopperschicht 2 gebildet; auf der Poylsiliziumschicht wird eine Resistmaske mit einem Muster für die Verbindungsschicht 3 durch Photolithographie gebildet; und dann wird unter Verwenden der Resistmaske die Polysiliziumschicht durch eine Trockenätzvorrichtung zum Bilden der Verbindungsschicht 3 geätzt.
Es wird auf Fig. 1B Bezug genommen; eine obere Zwischenschicht-Isolier­ schicht 6 wird auf der unteren Zwischenschicht-Isolierschicht 1 zum Bedecken der Verbindungsschicht 3 gebildet. Auf der oberen Zwischenschicht-Isolier­ schicht 6 wird ein Resistmuster 51 durch Photolithographie gebildet, welches eine Öffnung in einem Abschnitt besitzt, in dem ein Kontaktloch oder ein Ver­ bindungsloch gebildet werden soll. Es wird auf Fig. 1C Bezug genommen, un­ ter Verwenden des Resistmusters 51 wird ein Kontaktloch 4 durch Trocken­ ätzen unter Einsetzen eines C4F8/O2-Gases gebildet. Das Ätzen wird durch eine Elektronen-Cylotron-Resonanz(ECR)-Plasma-Trockenätzvorrichtung ausge­ führt. Zu diesem Zeitpunkt wird, falls die Verbindungsschicht 3 in einem schwebenden Zustand (potentialfreier Zustand) ist, die Ätzselektivität zwischen der Oxidschicht (obere Zwischenschicht-Isolierschicht) und dem tiefer (unter­ halb) liegenden Polysilizium (Verbindungsschicht 3) verringert und daher durchdringt das Kontaktloch 4 die Verbindungsschicht 3, ohne ein übermäßiges Überätzen zu benötigen, und das Ätzen hört an der Stopperschicht 2 auf. In dieser Ätzbedingung wird die Ätzselektivität, die 20 beträgt, wenn die Verbindungsschicht 3 nicht in einem schwebenden Zustand ist, auf 2 oder 3 dadurch verringert, daß diese schwebend gemacht wird. Die Resistmaske 51 wird dann entfernt. Der Grund für die Verringerung der Ätzselektivität wird später beschrieben.
Es wird auf Fig. 1D Bezug genommen; ein leitender Teil oder ein Stopfen (eine Steckverbindung) 5 wird in das Kontaktloch 4 gefüllt. Eine obere Verbindungs­ schicht 7 wird derart gebildet, daß sie elektrisch mit der Steckverbindung 5 verbunden ist. Der Stopfen 5 ist beispielsweise aus W gemacht; die obere Ver­ bindungsschicht 7 besteht beispielsweise aus AlCu. Da das Kontaktloch 4 die Verbindungsschicht 3 durchdringt, steht die Seitenwand der Verbindungs­ schicht 3, die durch das Kontaktloch 4 freigelegt ist, in Kontakt mit dem Stopfen 5. In diesem Fall wird die Kontaktfläche größer als wenn nur der Grund (Boden) des Loches Kontakt hat. Deshalb kann gemäß dieser Ausfüh­ rungsform ein niedrigerer Kontaktwiderstand erhalten werden sogar für ein Kontaktloch mit einem extrem kleinen Radius.
Fig. 2 ist ein Diagramm einer Beziehung zwischen der Lochgröße oder dem Durchmesser des Kontaktloches und der Kontaktfläche. In diesem Diagramm bedeutet der Ausdruck Lochbodenfläche die Fläche des Bodens des Kontakt­ loches; und der Ausdruck Seitenwandfläche bedeutet die Fläche der Seitenwand der Verbindungsschicht, die durch das Kontaktloch freigelegt ist. Der Buch­ stabe "d" in dem Diagramm repräsentiert die Dicke der Verbindungsschicht 3.
Es wird auf Fig. 2 Bezug genommen; wenn die Lochgröße zunehmend klein gemacht wird, übersteigt an einem gewissen Punkt die Seitenwandfläche die Lochbodenfläche. Das Verfahren ist effektiv, wenn ein Kontakt mit einem Loch gebildet wird, dessen Seitenwandfläche größer ist als die Lochbodenfläche.
Es wird darauf hingewiesen, daß, obwohl die Stopperschicht 2 in dieser Aus­ führungsform gebildet wird, diese nicht als eine Beschränkung gedacht ist. Die Stopperschicht 2 ist nur dann erforderlich, wenn es eine Möglichkeit eines Kurzschlusses zwischen der Verbindungsschicht und der tiefer liegenden (sich unterhalb befindenden) Schicht gibt.
Ferner wird C4F8/O2 als ein Ätzgas für das Bilden des Kontaktloches 4 in die­ ser Ausführungsform benutzt; jedoch kann außer C4F8 ein beliebiges Gas ein­ schließlich Fluorkohlenstoff (Fluorkohlenwasserstoff) benutzt werden.
2. Ausführungsform
Die zweite Ausführungsform richtet sich auf ein Verfahren des Bildens einer Speicherknotenelektrode mit drei Stegen (Rippen) in einem DRAM.
Es wird auf Fig. 3 Bezug genommen; eine Zwischenschicht-Isolierschicht 1a wird auf einem Halbleitersubstrat 100 gebildet. Auf der Zwischenschicht-Iso­ lierschicht 1a wird eine untere Verbindungsschicht 10 (z. B. eine W-Polyzid- Verbindungsschicht) gebildet. Eine Zwischenschicht-Isolierschicht 1b (eine BPTEOS-Oxidschicht) wird dann auf der unteren Verbindungsschicht 10 gebil­ det. Auf der Zwischenschicht-Isolierschicht 1b wird durch Photolithographie ein Resistmuster (nicht gezeigt) mit einer Öffnung gebildet, in deren Abschnitt ein erstes Verbindungsloch 11 gebildet werden soll. Unter Verwenden des Resistmusters als eine Maske werden die Zwischenschicht-Isolierschichten 1a, 1b durch Trockenätzen unter Einsatz von C4F8/O2-Gasplasma zum Bilden des ersten Verbindungsloches 11 geätzt. Hier wird eine ECR- oder ICP- (inductively coupled plasma, induktiv gekoppeltes Plasma)-Ätzvorrichtung verwendet, welche ein Plasma mit einer hohen Dichte (Konzentration) erzeugen kann. Jedoch kann alternativ eine Ätzvorrichtung eines parallelen Plattentyps verwendet werden, welche eine niedrige Dichte des Plasmas erzeugt. Der Photoresist, der als eine Maske benutzt wurde, wird nun entfernt. Als nächstes wird auf der Zwischenschicht-Isolierschicht 1b eine polykristalline Silizium­ schicht (nicht gezeigt) gebildet, um elektrisch mit dem Halbleitersubstrat 100 über das erste Verbindungsloch 11 verbunden zu sein. Diese polykristalline Siliziumschicht wird durch Photolithographie und Trockenätzen unter Einsatz von Cl2/O2-Gasplasma bemustert zum Bilden einer ersten Speicherknotenelek­ trode 12. Eine Zwischenschicht-Isolierschicht (z. B. eine BPTEOS-Oxidschicht) 1c wird auf der ersten Speicherknotenelektrode 12 gebildet. Auf der Zwischen­ schicht-Isolierschicht 1c wird eine zweite Speicherknotenelektrode 13a gebil­ det, welche elektrisch von dem Halbleitersubstrat 100 getrennt ist. Die zweite Speicherknotenelektrode 13a wird durch Photolithographie und Trockenätzen einer polykristallinen Siliziumschicht (nicht gezeigt) gebildet, welche auf der Zwischenschicht-Isolierschicht 1c gebildet ist. Eine Zwischenschicht-Isolier­ schicht (z. B. ein BPTEOS-Oxidschicht) 1d wird auf der zweiten Speicher­ knotenelektrode 13a gebildet. Auf der Zwischenschicht-Isolierschicht 1d wird eine dritte Speicherknotenelektrode 13b gebildet, welche elektrisch von dem Halbleitersubstrat getrennt ist. Die dritte Speicherknotenelektrode 13b wird durch Photolithographie und Trockenätzen einer polykristallinen Silizium­ schicht (nicht gezeigt) auf der Zwischenschicht-Isolierschicht 1d gebildet. Zum Ätzen der polykristallinen Siliziumschichten kann dieselbe Vorrichtung benutzt werden wie diejenige, die zum Ätzen der BPTEOS-Oxidschicht benutzt wird, wie oben beschrieben. Ein Verfahren zum Erzeugen des Plasmas oder der Größenordnung der Dichte (Konzentration) des Plasmas, das erzeugt werden soll, ist für das Verfahren nicht kritisch. Eine Zwischenschicht-Isolierschicht 1e (eine BPTEOS-Oxidschicht) wird dann auf der dritten Speicherknotenelek­ trode 13 gebildet.
Es wird auf Fig. 4 Bezug genommen; ein Resistmuster 52 wird gebildet, wel­ ches eine Öffnung aufweist, unter der ein zweites Verbindungsloch 14 gebildet werden soll. Unter Verwenden des Resistmusters 52 als eine Maske wird das zweite Verbindungsloch 14 durch Trockenätzen unter Einsatz von C4F8/O2- Gasplasma gebildet, welches die Zwischenschicht-Isolierschicht 1e, die dritte Speicherknotenelektrode 13b, die Zwischenschicht-Isolierschicht 1d, die zweite Speicherknotenelektrode 13a und die Zwischenschicht-Isolierschicht 1c durchdringt. Danach wird das Resistmuster 52 entfernt.
Nun wird der Grund dafür beschrieben, daß das zweite Verbindungsloch 14 in einem einzigen Schritt gebildet werden kann.
Wenn ein Loch geätzt wird, hängt die Ätzselektivität eines Objektes, das bis auf seine tiefer liegende Schicht (bis auf die tiefer liegende Schicht) geätzt werden soll, allgemein von der Dicke eines Reaktionsproduktes (im allgemei­ nen eine Fluorkohlenstoffschicht (Fluorkohlenwasserstoffschicht)) ab, das auf den Boden des Loches erzeugt wird, oder von dessen erzeugter Menge. Die Bildungsreaktion (Polymerisationsreaktion) der Fluorkohlenstoffschicht (Fluorkohlenwasserstoffschicht) ist nicht nur eine rein chemische Reaktion; die Energie durch den Ionen-Beschuß liefert auch einen Beitrag. Es wird auf Fig. 4 Bezug genommen; sobald das Ätzen die dritte Speicherknotenelektrode 13b erreicht, die elektrisch von dem Halbleitersubstrat 100 getrennt ist, wird die dritte Speicherknotenelektrode 13b allmählich mit (bzw. von) in Plasma erzeugten positiven Ionen aufgeladen, was einen Anstieg der Abstoßungskraft in der dritten Speicherknotenelektrode 13b gegen nachfolgend eintreffende positive Ionen verursacht und deshalb die Abnahme des Ionenflusses oder der Menge oder Dichte von Ionen, die in das Kontaktloch kommen, verursacht. Als eine Folge nimmt die erzeugte Menge der Fluorkohlenstoffschicht ab und daher wird die Ätzselektivität zwischen der Zwischenschicht-Isolierschicht 1e und der dritten Speicherknotenelektrode 13b verringert. Diese Ätzselektivität beträgt 2 bis 3, wenn die tiefer liegende Schicht (13b) sich in einem schwebenden Zustand befindet; andernfalls würde sie 20 betragen.
Wenn das Ätzen die erste Speicherknotenelektrode 12 erreicht, welche elek­ trisch leitend zu dem Halbleitersubstrat 100 ausgebildet ist, wandern die ein­ treffenden Ionen (bzw. ihre Ladungen) zu dem Halbleitersubstrat 100 ab, wobei die erste Speicherknotenelektrode 12 nicht aufgeladen wird. Als eine Folge wird ohne eine Verringerung des Ionenflusses Fluorkohlenstoff auf den Boden des Kontaktloches in ausreichender Menge erzeugt, um eine große Ätzselek­ tivität zwischen dem zu ätzenden Objekt und seiner tiefer liegenden Schicht (seiner tiefer liegenden Schicht) beizubehalten. Deshalb kann, wie in Fig. 4 ge­ zeigt ist, ein erstes Verbindungsloch 14, das die erste Speicherknotenelektrode 12 erreicht, in einem einzigen Schritt gebildet werden.
Wie oben beschrieben ist, kann unter derselben Ätzbedingung die Ätzselektivi­ tät zwischen einem zu ätzenden Objekt und dessen tiefer liegender Schicht klein gemacht werden für ein Muster in einem schwebenden Zustand, wogegen sie groß gemacht werden kann für ein Muster, das elektrisch leitend zu einem Halbleitersubstrat ausgebildet ist. Die zweite Ausführungsform nutzt dieses Phänomen aus. Für dieses Ätzen wird eine Vorrichtung, die ein Plasma einer hohen Dichte erzeugen kann, wie beispielsweise eine ECR- oder ICP-Ätzvor­ richtung, bevorzugt benutzt. Mit einer derartigen hohen Dichte des Plasmas und dem darausfolgenden hohen Ionenfluß der eintreffenden Ionen laden eine größere Anzahl von Ionen ein Muster in einen schwebenden Zustand auf. Dies verringert den Ionenfluß auf effektive Weise und deshalb die Ätzselektivität. Weiterhin kann die Ätzselektivitität für das Muster, das elektrisch leitend zum Halbleitersubstrat ausgebildet ist, größer gemacht werden.
Es wird darauf hingewiesen, daß in dieser Ausführungsform ein größeres Geo­ metrieverhältnis des zweiten Verbindungsloches 14, vorzugsweise mehr als 3, erwünscht ist, da eine größere Menge Fluorkohlenstoff an der Seitenwand des zweiten Verbindungsloches 14 mit wachsendem Geometrieverhältnis haftet, was eine weitere Verringerung des selektiven Verhältnisses (Selektivitätsverhältnisses) verursacht. Um das Geometrieverhältnis des zwei­ ten Verbindungsloches 14 zu vergrößern, kann die Dicke der Zwischenschicht- Isolierschichten 1c, 1d und 1e vergrößert werden. Die Seitenwand des zweiten Verbindungsloches 14 mit einem hohen Geometrieverhältnis begegnet einem relativ kleinen Ionenfluß, und eintreffende Ionen sind empfänglicher für einen Eingangshinderungseffekt (Abstoßungskraft) des aufgeladenen schwebenden Musters.
Es wird auf Fig. 5 Bezug genommen; als nächstes wird eine polykristalline Siliziumschicht, die in die zweite Verbindungsschicht 14 gefüllt werden soll, auf dem Halbleitersubstrat 100 gebildet, welche zu dem oberen Ende der dritten Speicherknotenelektrode 13b durch Trockenätzen unter Einsatz beispielsweise von Cl2/He-Gasplasmas zurückgeätzt wird.
In dieser Ausführungsform wird die Speicherknotenelektrode des Stegtyps in einem DRAM unter Verwenden des Phänomens gebildet, daß in derselben Ätz­ bedingung die Ätzselektivität zwischen einem zu ätzenden Objekt und dessen tiefer liegender Schicht abhängig davon variiert (schwankt), ob das Muster der tiefer liegenden Schicht elektrisch leitend zu einem Substrat ausgebildet ist oder nicht. Deshalb werden, während in einem üblichen Verfahren die Reihe von Schritten des Bildens einer Zwischenschicht-Isolierschicht, des Ausführens der Photolithographie, des Ätzens zum Bilden eines Verbindungsloches, des Bildens einer polykristallinen Siliziumschicht, des Ausführens der Photolitho­ graphie und des Ätzens zum Bilden einer Speicherknotenelektrode für jeden Steg wiederholt werden mußte, in dem Verfahren gemäß der zweiten Ausfüh­ rungsform die Schritte der Photolithographie und des Ätzens zum Bilden eines Verbindungsloches nur zweimal ausgeführt unabhängig von der Anzahl von Stegen. Demgemäß kann die Anzahl von Prozeßschritten beträchtlich verringert werden und daher kann in der Herstellung von Halbleitervorrichtungen eine Verbesserung in der Ausbeute (Güte) wie auch eine Verringerung der Herstel­ lungskosten verwirklicht werden.
Es wird angenommen, daß Schichten einschließlich einer Schicht mit niedrige­ rer Ätzselektivität geätzt werden sollen. Üblicherweise muß die Ätzbedingung während des Prozesses zum Steuern der Ätzselektivität verändert werden. Dies ist sehr schwierig, da das Ätzen versehentlich aufhören kann, abhängig von dem Fehler in der zeitlichen Abstimmung zum Schalten der Schritte. Gemäß der vorliegenden Ausführungsform muß jedoch die Ätzbedingung nicht geändert werden, so daß ein stabiler Prozeß erreicht werden kann.
3. Ausführungsform
Die dritte Ausführungsform richtet sich auf ein Verfahren zum Bilden von Verbindungslöchern zwischen einer TFT-(thin film transistor)Elektrode (eine polykristalline Siliziumschicht) und einem Halbleitersubstrat, zwischen einer oberen Aluminiumverbindungsschicht und einer Gateelektrode (eine Wolfram­ polyzidschicht) und zwischen der oberen Aluminiumverbindungsschicht und dem Halbleitersubstrat in einem SRAM.
Es wird auf Fig. 6 Bezug genommen; eine Elementtrennoxidschicht 20 wird auf der Oberfläche eines Halbleitersubstrats 100 gebildet. Auf der Ele­ menttrennoxidschicht 20 wird eine Gateelektrode 21 gebildet. Eine Zwischen­ schicht-Isolierschicht 1a wird auf dem Halbleitersubstrat 100 zum Bedecken der Gateelektrode 21 gebildet. Auf der Zwischenschicht-Isolierschicht 1a wird eine polykristalline Siliziumschicht in einem schwebenden Zustand zum Bilden einer TFT-Elektrode 22 gebildet. Die polykristalline Siliziumschicht wird durch eine Photolithographie und ein Trockenätzen unter Verwenden beispielsweise von Cl2/O2-Gasplasma bemustert und daher wird die TFT-Elektrode 22 in einem schwebenden Zustand gebildet. Ein im Photolithographieprozeß als Maske benutzter Photoresist (Photolack) wird dann entfernt. Danach wird eine Zwischenschicht-Isolierschicht 1b auf der Zwischenschicht-Isolierschicht 1a zum Bedecken der TFT-Elektrode 22 gebildet. Danach wird durch eine Photo­ lithographie auf der Zwischenschicht-Isolierschicht 1b eine Photoresistschicht 23 mit einer Öffnung zum Bilden eines Verbindungsloches gebildet.
Es wird auf die Fig. 6 und 7 Bezug genommen; Verbindungslöcher 24a, 24b und 24c werden in den Zwischenschicht-Isolierschichten 1a und 1b gebildet unter Verwenden des Photoresistmusters 23 als eine Maske und einem Trockenätzen, in dem ein C4F8/O2-Gasplasma eingesetzt wird. Für das Trockenätzen wird eine Vorrichtung eingesetzt, die ein Plasma einer hohen Dichte erzeugen kann, wie beispielsweise eine Vorrichtung des ECR-Typs oder des ICP-Typs. Hier ist ein höheres Geometrieverhältnis für das Muster er­ wünscht. In dieser Ausführungsform wird, da die Zwischenschicht-Isolier­ schicht auf der TFT-Elektrode 22 eine Dicke von höchstens 500×10-10m besitzt, die Dicke des Photresists 23 erhöht zum Erhalten eines Geometrieverhältnisses von mehr als 3. Während des Trockenätzens und sobald das Ätzen des Verbin­ dungsloches 24a die TFT-Elektrode 22 erreicht, welche elektrisch von dem Halbleitersubstrat getrennt ist, laden im Plasma erzeugte positive Ionen all­ mählich die TFT-Elektrode 22 auf, und deshalb steigt in der TFT-Elektrode die Abstoßungskraft gegen die nachfolgend eintreffenden Ionen an. Als eine Folge nimmt der Ionenfluß ab und daher wird die Ätzselektivität zwischen der Zwischenschicht-Isolierschicht 1b und seiner tiefer (unterhalb) liegenden Schicht, der TFT-Elektrode 22, niedrig gehalten, wobei das Verbindungsloch 24a auf einfache Weise die TFT-Elektrode 22 durchdringen kann.
Wenn das Ätzen des Verbindungslochs 24b die Gateelektrode 21 erreicht, welche elektrisch von dem Halbleitersubstrat getrennt ist, wird die Gateelek­ trode 21 mit (bzw. von) den eintreffenden Ionen aufgeladen, und daher tritt ein Umstand auf, das die Ätzselektivität zwischen der Zwischenschicht-Isolier­ schicht 1a und seiner tiefer liegenden Schicht, der Gateelektrode 21, mit der Verringerung des Ionenflusses niedriger wird. In dieser Ausführungsform wird daher eine W-Polyzidschicht als die Gateelektrode eingesetzt. Die Wolfram­ polyzidschicht hat einen Fehlschichtaufbau mit einer W-Silizidschicht (WSix) und eine polykristalline Silizium (Polysilizium)-schicht, und das Verbindungs­ loch 24b erreicht die Wolframsilizidschicht. Allgemein beträgt wenn unter Einsatz von C4F8/O2-Gasplasma trockengeätzt wird, die Ätzrate für eine W- Silizidschicht ungefähr ½ bis ¹/₃ derjenigen einer polykristallinen Silizium­ schicht. Deshalb kann das Ätzen zum Bilden des Verbindungsloches 24b auf der Gateelektrode 21 angehalten werden. Wenn das Ätzen für das Verbindungs­ loch 24c das Halbleitersubstrat 100 erreicht, wandern die eintreffenden Ionen (bzw. ihre Ladungen) direkt zum Halbleitersubstrat 100 ab. Demgemäß wird ohne Abnahme des Ionenflußes Fluorkohlenstoff (Fluorkohlenwasserstoff) ausreichend genug erzeugt, um eine hohe Ätzselektivität zwischen der Zwischenschicht-Isolierschicht 1a und dem Halbleitersubstrat 100 beizubehal­ ten.
Zuletzt wird eine polykristalline Siliziumschicht 25 zum Füllen des Verbin­ dungsloches 24 gebildet und bis zum oberen Ende der TFT-Elektrode 22 durch Trockenätzen unter Verwenden von beispielsweise Cl2/He-Gasplasma zurück­ geätzt. Fig. 9 ist eine Draufsicht der erhaltenen Halbleitervorrichtung der Fig. 8.
Wie oben beschrieben wurde, variiert (schwankt), wenn die Verbindungslöcher zwischen der TFT-Elektrode 22 und dem Halbleitersubstrat 100 und zwischen der TFT-Elektrode 22 und der Gateelektrode 21 gleichzeitig mit einem ein­ zelnen Verbindungsloch 24a gebildet werden, die Ätzselektivität zwischen der Zwischenschicht-Isolierschicht und seiner tiefer liegenden Schicht abhängig davon, ob das tiefer liegende Muster elektrisch leitend zum Substrat ist oder nicht, sogar in derselben Ätzbedingung. Die dritte Ausführungsform nutzt dieses Phänomen aus.
Im Vergleich zu dem bei der Anmelderin vorhandenen Verfahren zum Bilden eines SRAM, wie es in Fig. 17 dargestellt ist, mit den Schritten, Bilden eines Verbindungsloches zwischen einer TFT-Elektrode 22 und einem Halbleiter­ substrat 100, Bilden einer polykristallinen Siliziumschicht zum Bilden der TFT- Elektrode 22, Ausführen einer Photolithographie; Ätzen zum Bilden der TFT- Elektrode 22, Bilden einer Zwischenschicht-Isolierschicht 1b, Ausführen einer Photolithographie zum Bilden der Verbindungslöcher zwischen einer Aluminiumverbindungsschicht 101 und einer Gateelektrode 21 wie auch zwischen der Aluminiumverbindungsschicht 101 und dem Halbleitersubstrat 100, und Ätzen zum Bilden der Verbindungslöcher zwischen der Aluminium­ verbindungsschicht 101 und der Gateelektrode 21 und zwischen der Alumi­ niumverbindungsschicht 101 und dem Halbleitersubstrat 100 werden demgemäß in dem Verfahren gemäß der dritten Ausführungsform Schritte einer Photolithographie und des Ätzens zum Bilden eines Verbindungsloches nur einmal benötigt, und daher kann die Anzahl der Prozeßschritte wesentlich ver­ ringert werden. Deshalb kann die Ausbeute (Güte) der Halbleitervorrichtung verbessert werden, während die Herstellungskosten verringert werden können.
Ferner ist es erforderlich, wenn Schichten einschließlich einer mit niedrigerer Ätzselektivität geätzt werden müssen, die Ätzbedingungen während des Pro­ zesses zu verändern, um ihre Ätzselektivität zu steuern. Dies ist schwierig, da das Ätzen abhängig von dem Fehler in der zeitlichen Abstimmung zum Schalten der Schritte aufhören kann. Gemäß dieser Ausführungsform kann das Ätzen je­ doch mit einem stabilen Prozeß verwirklicht werden, in dem es keine Not­ wendigkeit des Veränderns der Ätzbedingungen gibt.
4. Ausführungsform
Die vierte Ausführungsform richtet sich auf ein Verfahren zum Messen der Dicke einer dünnen Gateoxidschicht.
Fig. 10 ist eine Querschnittsansicht eines Überwachungswafers (Kontrollwafers) zum Messen der Dicke einer dünnen Gateoxidschicht. Es wird auf Fig. 10 Bezug genommen; eine dünne Gateoxidschicht 31, deren genaue Dicke nicht bekannt ist, wird auf einem Substrat 30 gebildet. Eine Polysili­ ziumschicht in einem schwebenden Zustand wird auf der Gateoxidschicht 31 gebildet und durch eine Photolithographie und Ätzen zum Bilden einer Mehr­ zahl von Polysiliziummustern 32 mit voneinander verschiedenen Flächen be­ mustert, wobei alle in einem schwebenden Zustand sind. Danach wird eine Zwischenschicht-Isolierschicht mit einer ausreichenden Dicke, beispielsweise eine TEOS-Schicht 33 auf den Polysiliziummustern 32 gebildet. Es wird auf Fig. 10 und 11 Bezug genommen; eine Photoresistmaske 34 wird auf der Zwischenschicht-Isolierschicht 33 gebildet, wobei die Maske eine Mehrzahl von Öffnungen zum Benutzen im Bilden von Kontaktlöchern 35 aufweist, wobei jedes einen gleichen Lochradius besitzt, um mit den entsprechenden Polysili­ ziummustern 32 verbunden zu werden.
Es wird auf die Fig. 10 und 11 Bezug genommen; dieser Wafer wird für eine ausreichende Zeitdauer geätzt, durch beispielsweise eine Ätzvorrichtung des ECR-Typs unter Einsatz eines C4F8/O2-Gases. Die Photoresistmaske 34 wird dann entfernt. Als nächstes wird eine W-Schicht auf dem Halbleitersubstrat gebildet und bemustert zum Bilden einer Steckverbindung 36. Eine elektrische Leitung (Leitfähigkeit) zwischen dem Halbleitersubstrat 30 und der Steckver­ bindung 36 wird unter Verwenden des auf der Steckverbindung 36 gebildeten Wafers untersucht.
Wenn das tiefer (unterhalb) liegende Polysiliziummuster 32 des Kontaktloches 35 sich elektrisch in einem schwebenden Zustand befindet, schwankt die Ätz­ selektivität zwischen der Oxidschicht 33 und des Polysiliziums 32 gemäß der Fläche des tiefer liegenden Polysiliziummusters 32.
Fig. 12 ist ein Diagramm einer Beziehung zwischen der Fläche des tiefer liegenden Polysiliziums, das sich elektrisch in einem schwebenden Zustand be­ findet und der Ätzselektivität zwischen der Oxidschicht und dem Polysilizium. Dieses Diagramm wurde gesondert erstellt.
Vor dem Berechnen der Dicke der Gateoxidschicht werden die Dicken der TEOS-Schicht 33 und des Polysiliziummusters 32 genau mit einem Ellipsometer gemessen. Die Ätzraten der TEOS-Schicht 33 und der Gateoxidschicht 31 wer­ den ebenfalls im voraus auf genaue Weise gemessen beim Bilden eines Loches mit demselben Lochradius wie das Kontaktloch 35.
Die Ätzzeit T ist durch die folgende Gleichung gegeben:
T = zum Ätzen der TEOS-Schicht 33 erforderliche Zeit
+ zum Ätzen des Polysiliziummusters 32 erforderliche Zeit
+ zum Ätzen der Gateoxidschicht 31 erforderliche Zeit
wobei die zum Ätzen der Gateoxidschicht erforderliche Zeit gegeben ist durch x (Dicke der Schicht)/Ätzrate.
Wenn die Dicke der TEOS-Schicht 33 gleich 340 nm ist, beträgt die Dicke des Polysiliziummusters 32 z. B. 20 nm, die Ätzrate der TEOS-Schicht 33 beim Bilden eines Loches mit demselben Radius wie das Kontaktloch 35 z. B. 375 nm/min, die Ätzrate der Gateoxidschicht beträgt 330 nm/min, die Ätzzeit (T) beträgt 1 min, die Fläche des größten Polysiliziummusters unter denjenigen, die eine elektrische Leitung mit dem Halbleitersubstrat 30 sichern, 100 µm2, und die Fläche des kleinsten Polysiliziummusters unter denjenigen, die nicht­ leitend sind, beträgt 105 µm2, die Dicke der Gateoxidschicht 31 kann wie folgt erhalten werden. Es wird auf Fig. 12 Bezug genommen; die Ätzrate des Poly­ siliziums mit einer Fläche von 100 µm2 beträgt 230,7 nm/min und die Ätzrate desselben mit einer Fläche von 105 µm2 beträgt 229,0 nm/min. Demgemäß wird unser Verwenden der oben angegebenen Gleichung ermittelt, daß die Dicke (N) der Gateoxidschicht 31 im Bereich zwischen 1,98 nm bis 2,19 nm liegt.
Es wird darauf hingewiesen, daß, während die Fläche des Polysiliziummusters 32 so beschrieben wurde, daß sie um die Einheit von 5 µm2 in dieser Ausfüh­ rungsform zunimmt, die Dicke der Gateoxidschicht genauer gemessen werden kann unter Verwenden einer kleineren Einheit von Zunahmen.
Wie oben beschrieben wurde, kann gemäß eines Herstellungsverfahrens einer Halbleitervorrichtung ein leitender Teil in ein in einer Verbindungsschicht ge­ bildetes Verbindungsloch gefüllt werden, so daß eine große Kontaktfläche zwischen dem leitenden Teil und der Verbindungsschicht gesichert ist. Dem­ gemäß ist das Verfahren sehr effektiv, wenn ein Kontaktloch gebildet wird, dessen Seitenwandfläche größer ist als die Grundfläche.
Das Ätzen wird durch Elektronen-Cyclotron-Resonanz ausgeführt. Daher zei­ gen sich die Effekte des Verfahrens effektiver.
Das Verfahren ist sehr effektiv, wenn das Kontaktloch extrem klein ist, wobei in diesem Fall sogar eine gute elektrische Verbindung zwischen der Verbin­ dungsschicht und dem leitenden Teil gesichert ist.
Ein Verbindungsloch, das die zweite Elektrode und die Zwischenschicht-Iso­ lierschicht durchdringt und die erste Elektrode erreicht, kann in einem einzigen Schritt gebildet werden und daher ist der Herstellungsprozeß vereinfacht. Demgemäß kann eine Verbesserung in der Ausbeute (Güte) und eine Verringe­ rung in den Herstellungskosten verwirklicht werden.
Ein Verbindungsloch, das die zweite Zwischenschicht-Isolierschicht, die TFT- Elektrode und die erste Zwischenschicht-Isolierschicht durchdringt und die Gateelektrode erreicht, kann in einem einzigen Schritt gebildet werden, und daher ist der Herstellungsprozeß vereinfacht. Infolgedessen kann die Ausbeute (Güte) der Einrichtung verbessert werden, während die Herstellungskosten verringert werden können.
Die Dicke einer Isolierschicht wird einfach durch Finden der ersten und zwei­ ten Polysiliziummuster erhalten. Daher kann die genaue Dicke einer Oxid­ schicht in einer kurzen Zeit gemessen werden.

Claims (5)

1. Herstellungsverfahren einer Halbleitervorrichtung mit den Schritten:
Bilden einer Verbindungsschicht (3) in einem schwebenden Zustand auf einem Halbleitersubstrat (100);
Bilden einer Zwischenschicht-Isolierschicht (6) auf dem Halbleitersubstrat (100) zum Bedecken der Verbindungsschicht (3);
Bilden eines Verbindungsloches (4), das die Zwischenschicht-Isolierschicht (6) und die Verbindungsschicht (3) durchdringt, durch Trockenätzen unter Ver­ wenden von Fluorkohlenstoff und/oder Fluorkohlenwasserstoff; und
Füllen eines leitenden Teils (5) in das Verbindungsloch (4) zum elektrischen Verbinden mit der Verbindungsschicht (3).
2. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 1, in dem das Trockenätzen ausgeführt wird unter Verwenden einer Elektronen- Cylotron-Resonanz.
3. Herstellungsverfahren einer Halbleitervorrichtung nach einem der An­ sprüche 1 bis 2, in dem die Seitenwandfläche der Verbindungsschicht (3), die durch das Verbindungsloch (4) freigelegt ist, größer ausgebildet wird als die Bodenfläche des Verbindungslochs (4).
4. Herstellungsverfahren einer Halbleitervorrichtung, die einen Stegkon­ densator aufweist, mit einer ersten Elektrode (12) und einer auf der ersten Elektrode (12) gebildeten zweiten Elektrode (13a) mit den Schritten:
Bilden der ersten Elektrode (12) auf einem Halbleitersubstrat (100), wobei die erste Elektrode (12) elektrisch leitend zum Halbleitersubstrat (100) ausgebildet wird;
Bilden einer Zwischenschicht-Isolierschicht (1c) auf dem Halbleitersubstrat (100) zum Bedecken der ersten Elektrode (12);
Bilden einer zweiten Elektrode (13a) in einem schwebenden Zustand auf der Zwischenschicht-Isolierschicht (1c);
Bilden eines Verbindungsloches (14), das die-zweite Elektrode (13a) und die Zwischenschicht-Isolierschicht (1c) durchdringt zum Erreichen der ersten Elektrode (12) durch Trockenätzen unter Verwenden von Fluorkohlenstoff und/oder Fluorkohlenwasserstoff; und
Füllen eines leitenden Teils in das Verbindungsloch (14) zum elektrischen Verbinden der ersten Elektrode (12) und der zweiten Elektrode (13a).
5. Herstellungsverfahren einer Halbleitervorrichtung mit den Schritten:
Bilden einer Isolierschicht (31) auf einem Halbleitersubstrat (30);
Bilden einer Mehrzahl von Polysiliziumschichten (32) mit verschiedenen Flächen und alle in einem schwebenden Zustand auf der Isolierschicht (31);
Bilden einer Zwischenschicht-Isolierschicht (33) auf dem Halbleitersubstrat (30) zum Bedecken der Polysiliziumschichten (32);
Bilden eines Resistmusters (34) mit einer Mehrzahl von Öffnungen auf der Zwischenschicht-Isolierschicht (33) zum Bilden einer Mehrzahl von sich zu entsprechenden der Mehrzahl von Polysiliziumfilmen (32) erstreckenden Ver­ bindungslöchern (35) in der Zwischenschicht-Isolierschicht (33);
Trockenätzen mit Fluorkohlenstoff und/oder Fluorkohlenwasserstoff für eine vorgeschriebene Zeitperiode unter Verwenden des Resistmusters (34) als eine Maske, wodurch die Mehrzahl von die Zwischenschicht-Isolierschicht (33) durchdringenden Verbindungslöchern (35) gebildet werden;
Füllen eines leitenden Teils (36) in ein entsprechendes der Mehrzahl von Ver­ bindungslöchern (35);
Finden eines ersten Polysiliziummusters (32) mit der größten Fläche unter den Polysiliziummustern, welche eine elektrische Leitung zwischen dem Halbleiter­ substrat (30) und dem leitenden Teil (36) sichern, und eines zweiten Polysili­ ziummusters (32) mit der kleinsten Fläche unter den Polysiliziummustern mit keiner elektrischen Leitung zwischen dem Halbleitersubstrat (30) und dem lei­ tenden Teil (36); und
Finden einer Dicke der Isolierschicht (31) der Flächen des ersten Polysilizium­ musters (32) und des zweiten Polysiliziummusters (32).
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