DE19748675A1 - Vorausleseverfahren für ein Speicherbauelement und einen Speicheraufbau unter Verwendung des Vorausleseverfahrens - Google Patents

Description

Die Erfindung betrifft ein Vorausleseverfahren für ein Spei­ cherbauelement und einen Speicheraufbau, welcher das Voraus­ leseverfahren verwendet. Die Erfindung betrifft insbesondere ein Vorausleseverfahren für ein Speicherbauelement und eine Speicheraufbau unter Verwendung des Vorausleseverfahrens durch das Ermöglichen, auf Eingangsdaten sequentiell durch eine Viel­ zahl von Speicherbauelementen entsprechend einer Eingangsrei­ henfolge vorausgelesener Daten, die an ein Latch bzw. einen Zwischensignalspeicher angelegt sind, zuzugreifen, wobei ein Vorausleseverfahren eine Eingangsdatenverarbeitung eine n-Bit-Einheit verwendet.

Die folgenden Beschreibungen betreffen den Stand der Technik.

Fig. 1 einen Speicherblock, welcher ein herkömmliches Voraus­ leseverfahren verwendet.

Wie in Fig. 1 gezeigt ist, weist der Speicheraufbau, welcher ein herkömmliches Vorausleseverfahren verwendet, auf:
Eine Vielzahl von Unterspeicherfeldern (Feld 0 bis Feld N) 1, welche jeweils einen Zeilendekoder ROW und einen Spaltendekoder und Leseverstärker (COL & S/A) besitzen;
einen Eingangs/Ausgangs(im weiteren als ein I/O bezeichneter)-Puf­ fer 2, welcher Daten abspeichert, die über einen externen Anschluß ein- oder ausgegeben werden;
eine Vielzahl von Latch-Schaltungen bzw. Zwischenspeichern 3, welche jeweils Ausgangsdaten des I/O-Puffers 2 als einer Vor­ ausleseeinheit abspeichern, um gleichzeitig die Ausgangsdaten des I/O-Puffers 2 in die Vielzahl von Unterspeicherfeldern 1 einzugeben; und
eine Vielzahl von Schaltern (T0 bis T3) 4, welche jede der Vielzahl von Latch-Schaltungen 3 an- oder ausschalten.

Die Vielzahl von Unterspeicherfeldern werden hier im folgenden als das Unterspeicherfeld 1 oder die Vielzahl von Unterspei­ cherfeldern 1 ausgedrückt, die Vielzahl von Latch-Schaltungen werden als Latch 3 oder die Vielzahl von Latch-Schaltungen 3 ausgedrückt, und die Vielzahl von Schaltern werden als der Schalter 4 oder die Vielzahl von Schaltern ausgedrückt.

Der I/O-Puffer 2 ist an das Latch 3 durch einen einzigen Daten­ bus D[0:N] angeschlossen. Der einzige Datenbus D[0:N] ist an den Schalter 4 angeschlossen. Die Daten werden einem Latch aus der Vielzahl von Latch-Schaltungen 3 gemäß dem AN-Zustand des Schalters 4 zugeführt. Die Latch-Schaltung 3 enthält Datenaus­ gangsbusse D0[0:N] bis D3[0:N]. Die Datenausgangsbusse D0[0:N] bis D3[0:N] geben die Daten, welche in die Latch-Schaltung geladen werden, aus.

Die Datenausgangsbusse der Latch-Schaltung 3 werden sequentiell bzw. der Reihe nach an die internen Datenleitungen RW0[0:N] bis RW3[0:N] angeschlossen, die mit dem Unterspeicherfeld 1 verbun­ den sind.

Ein erster Datenausgangsbus D0[0:N] ist an eine erste interne Datenleitung RW0[0:N] angeschlossen, ein zweiter Datenausgangs­ bus D1[0:N] ist an eine zweite interne Datenleitung RW1[0:N] angeschlossen, ein dritter Datenausgangsbus D2[0:N] ist an eine dritte interne Datenleitung RW2[0:N] angeschlossen, und ein vierter Ausgangsbus D3[0:N] ist an eine vierte interne Daten­ leitung RW3[0:N] angeschlossen.

Falls die Latch-Schaltung 3 Eingangsdaten auf die internen Datenleitungen ausgibt, werden unter dieser Bedingung die Ein­ gangsdaten durch ein Taktsignal synchronisiert, wodurch alle von der Latch-Schaltung 3 stammenden Daten auf die internen Datenleitungen zur selben Zeit ausgegeben werden.

Auf die Daten, die auf der internen Datenleitung anliegen, wird gleichzeitig durch eine Speicherzelle über eine Vielzahl von Datenbussen DB[0:N].4 bis DB[0:N].4 zugegriffen, welche an dem Unterspeicherfeld 1 an derselben Taktflanke bzw. Taktrand ange­ schlossen sind. Gleichzeitig wird ein Unterspeicherfeld aus der Vielzahl von Unterspeicherfeldern 1 an einen Datenbus DB[0:N].4 angeschlossen, welcher vier Datenbusse aufweist, um alle Daten zu empfangen, welche von der Vielzahl von Latch-Schaltungen 3 als Eingangssignal angelegt werden.

Wenn die externen Daten nacheinanderfolgend in die Speicher­ zelle eingegeben werden, wählt bzw. selektiert das oben beschriebene herkömmliche Vorausleseverfahren, welches bei jeder Flanke des Taktsignals durchgeführt wird, ein Unterspei­ cherfeld zum Zugriff auf die externen Daten aus, wählt sowohl eine Wortleitung W/L und eine Spalte Yi in dem ausgewählten Unterspeicherfeld aus und wählt dann eine Zelle aus. Folglich werden die Daten, die an der Vielzahl von an dem Unterspeicher 1 angeschlossenen Datenbussen DB[0:N].4 bis DB[0:N].4 anliegen bzw. geladen sind, der Zelle zugeführt.

Der obige Vorgang wird im folgenden unter Bezugnahme auf die Fig. 2A bis 2F beschrieben, welche Zeitablaufdiagramme einer Vorausleseoperation durch ein Speicheraufbau darstellen.

Wenn Daten, die sich aus vier aufeinanderfolgenden Daten bzw. Datenblöcken zusammensetzen (gezeigt in Fig. 2B), bei jeder Flanke der Taktimpulse (gezeigt in Fig. 2A) eingegeben werden, wird die Vielzahl von Schaltern (T0 bis T3) 4 nacheinander angeschaltet (wie in Fig. 2C gezeigt ist). Jedesmal, wenn die Vielzahl von Schaltern 4 nacheinander angeschaltet wird, werden die Daten in die Latch-Schaltung eingegeben, welche an einen sich im AN-Zustand befindlichen Schalter aus der Gruppe von Schaltern (T0 bis T3) 4 angeschlossen ist.

Die Schalter (T0 bis T3) 4 werden nacheinander angeschaltet, wie in Fig. 2C gezeigt ist, und so werden die Daten auf die Datenausgangsbusse D0[0:N] bis D3[0:N] der Latch-Schaltung 3 (wie in Fig. 2D gezeigt ist) geladen bzw. liegen dort an. Zu diesem Zeitpunkt werden die Daten, welcher der Latch-Schaltung 3 aufgeschaltet sind, gleichzeitig auf die internen Datenlei­ tungen RW0[0:N] bis RW3[0:N] zu dem Zeitpunkt geladen bzw. dort angelegt, bei dem die Daten an dem letzten Datenausgangsbus D3[0:N] angelegt sind, wie in Fig. 2E gezeigt ist.

Danach werden die Daten der Speicherzelle über die Datenbusse DB[0:N].4 bis DB[0:N].4 (wie in Fig. 2F gezeigt ist) bei der nächsten Flanke des Takts zugeführt.

Das oben beschriebene herkömmliche Vorausleseverfahren verwen­ det eine Vielzahl von Latch-Schaltungen 3 (d. h. vier Latch-Schal­ tungen bzw. Zwischensignalspeicher, wie sie in Fig. 1 gezeigt sind), in bezug auf einen externen Datenanschluß, und so werden die Eingangsdaten gleichzeitig auf die internen Datenleitungen ausgegeben, wie oben gezeigt wurde.

Das herkömmliche Vorausleseverfahren besitzt daher eine Betriebsdauer bzw. Betriebsperiode, welche viermal so lang ist wie die Zeitdauer bzw. Zeitperiode der externen Daten. Obwohl die externen Daten mit einer hohen Geschwindigkeit eingegeben werden, besteht demzufolge kein Problem bei dem Betrieb des Speicherbauelements.

Das herkömmliche Vorausleseverfahren wählt jedoch einen Spei­ cherblock während eines Datenzugriffvorgangs aus und ermöglicht es dann, allen Daten diesem Block zugeführt zu werden. Dement­ sprechend sollte eine Vielzahl von Datenleitungen, welche in ihrer Anzahl der Anzahl von Vorauslese-Bits entspricht, in jedem Unterspeicherfeld enthalten sein, wodurch die Chip-Größe vergrößert wird. Wenn die Speicherzelle auf die Daten zugreift (wobei dies als Mit-Operation bzw. Trefferbetrieb bezeichnet wird), während sie nacheinanderfolgend die Spalte in derselben Zeile wechselt bzw. verändert, wird eine Spaltenadresse Yi geöffnet. Da die Speicherzelle auf die Daten mit vier Datenbus­ sen DB[0:N].4 zugreift, wird die Größe bzw. Länge der Spalten­ adresse des Unterspeicherfeldes gleichzeitig kleiner. Wenn die Daten über der Anzahl der Spaltenadresse nacheinanderfolgend in die Speicherzelle eingegeben werden, sollte daher eine neue Wortleitung des nächsten Unterspeicherfeldes ausgewählt werden.

Falls jedoch die neue Wortleitung, wie oben beschrieben, ausge­ wählt wird, wird die Datenzugriffszeit länger, und es besteht daher eine Restriktion bzw. eine Einschränkung für einen Hoch­ geschwindigkeitsbetrieb auf dem Chip.

Wenn eine Maskier- bzw. Ausblendoperation der Daten bei dem oben beschriebenen Aufbau durchgeführt wird, wie in den Fig. 3A bis 3F dargestellt, erfordert das herkömmliche Verfahren zusätzliche Daten, welche durch den Maskiervorgang betroffen sind, zusätzlich zu den zu maskierenden Daten, wodurch der Datenzugriffsvorgang in nicht befriedigender Weise durchgeführt wird. Dieser Vorgang bzw. dieser Verarbeitungsvorgang wird im folgenden nunmehr in Bezugnahme auf die Fig. 3A bis 3F beschrieben.

Die Fig. 3B zeigt einen Maskier- bzw. Ausblendzustand der Daten D6 und D7. insbesondere, wenn zweite AN-Zustände der Schalter T2 und T3 beibehalten werden als ein AUS-Zustand und ein Betrieb der Latch-Schaltung 3 ausgeschaltet ist, enthält man den Maskier- bzw. Ausblendzustand, wie in Fig. 3B gezeigt ist.

Wie in Fig. 3D gezeigt ist, werden die Daten D0 bis D5 der Latch-Schaltung 3 entsprechend einem AN-Zustand der Vielzahl von Schaltern T0 bis T3 zugeführt bzw. ihr eingegeben. in die­ sem Zustand, wenn die Daten auf die internen Datenleitungen RW0[0:N] bis RW3[0:N] übertragen werden, sind die Daten D4 bis D7 jedoch aufgrund der AUS-Zustände der Schalter T2 und T3 völ­ lig maskiert bzw. ausgeblendet, wie in Fig. 3E gezeigt ist. Dies ist der Grund, warum die in der Latch-Schaltung 3 zwi­ schengespeicherten bzw. aufgeschalteten Daten gleichzeitig auf die internen Datenleitungen RW0[0:N] bis RW3[0:N] eingegeben werden. Lediglich die Daten D0 bis D3 werden dementsprechend der Speicherzelle zugeführt, wie in Fig. 3F gezeigt ist.

Bei der Durchführung einer Datenmaskierung bei dem oben beschriebenen Vorausleseaufbau sollte der Maskiervorgang auf die Anzahl von Bits, welche aus einem Speicherelement voraus­ gelesen werden, beschränkt sein.

Die vorliegende Erfindung betrifft dementsprechend ein Voraus­ leseverfahren für ein Speicherelement und einen Speicheraufbau, welcher das Vorausleseverfahren benutzt, das im wesentlichen eines oder mehrere der Probleme aufgrund der Begrenzungen und Nachteile bei dem Stand der Technik vermeidet.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Vorauslese­ verfahren für ein Speicherbauelement und einen Speicheraufbau, welcher das Vorausleseverfahren verwendet, zu schaffen, welches die Daten in einen Speicher entsprechend einem Vorauslesever­ fahren eingibt, genauso viele Unterspeicherfelder wie die Anzahl von vorausgelesenen Bits sofort auswählt, die Eingangsdaten der Reihe nach den ausgewählten Unterspeicherfeldern gemäß einer Eingabereihenfolge der externen Daten zuführt, wodurch eine Vergrößerung der Chip-Größe verhindert wird und andere Daten vor der Beeinflussung durch Maskierdaten bewahrt werden.

Zur Lösung dieser Aufgabe wird bei der vorliegenden Erfindung lediglich ein Datenbus mit einer Bit-Kapazität von [0:N] mit einer Vielzahl von Unterspeicherfeldern verbunden. Wenn die Daten aus der Vielzahl von internen Datenleitungen nacheinanderfolgend in den Speicher eingegeben werden, ermöglicht es die vorliegende Erfindung einem jeden Speicherfeld, nacheinanderfolgend bzw. sequentiell auf die Daten zuzugreifen. Obwohl die Daten maskiert bzw. ausgeblendet sind, können die zuvor eingegebenen Daten vor den maskierten Daten einer Zelle zugeführt werden.

Bei einem Vorausleseverfahren für ein Speicherbauelement, welches ein Unterspeicherfeld auswählt und gleichzeitig auf N-Bits bestehenden Vorauslesedaten zugreift, die in das Unterspeicher­ feld durch einen externen Anschluß in eine Latch-Schaltung ein­ gegeben werden, weist das Vorausleseverfahren für ein Speicher­ element die folgenden Schritte auf:
zuvoriges Auswählen einer Vielzahl von Unterspeicherfeldern entsprechend der Anzahl der N-Bits, die auf einmal vorausgelesen werden;
Auswählen einer Zelle durch Bestimmen sowohl einer Wortleitung als auch einer Spaltenleitung in dem ausgewählten Unterspei­ cherfeld; und
Abspeichern von Daten in einen Speicherabschnitt nach Erhalt der Daten über den externen Anschluß, wobei zur selben Zeit die Daten eine Vielzahl von Unterspeicherfeldern in einer Datenaus­ gabereihenfolge von dem Speicherabschnitt sequentiell bzw. nacheinanderfolgend zugeführt werden.

Ein Speicheraufbau, welcher das obige Vorausleseverfahren ver­ wendet, enthält:

eine Vielzahl von Unterspeicherfeldern, welche jeweils einen Zeilendekoder und einen Spaltendekoder und Leseverstärker auf­ weisen;
einen Eingabe/Ausgabe-Puffer, welcher die über den externen Anschluß ein- oder ausgegebenen Daten abspeichert;
eine Vielzahl von Latch-Schaltungen bzw. Zwischenspeichern, welche jeweils Ausgangsdaten des Eingabe/Ausgabe-Puffers abspeichern, um einen sequentiellen Zugriff auf die Ausgabedaten des Eingabe/Ausgabe-Puffers durch die Vielzahl von Unter­ speicherfeldern gemäß einer Datenausgabereihenfolge von dem Eingabe/Ausgabe-Puffer zu gewährleisten; und
eine Vielzahl von Schaltern, welche jede Operation bzw. jeden Arbeitsvorgang der Vielzahl von Latch-Schaltungen an- oder aus­ schalten.

Ein weiterer Speicheraufbau, welcher ein Vorausleseverfahren gemäß der vorliegenden Erfindung verwendet, enthält:
eine Vielzahl von Unterspeicherfeldern, welche jeweils einen Zeilendekoder und einen Spaltendekoder und Leseverstärker auf­ weisen;
einen Eingabe/Ausgabe-Puffer, welcher die über einen externen Anschluß ein- oder ausgegebenen Daten abspeichert;
eine Vielzahl von dualen bzw. binären Latch-Schaltungen, welche jeweils Ausgangsdaten des Eingabe/Ausgabe-Puffers abspeichern, um einen sequentiellen Zugriff auf die Ausgangsdaten des Ein­ gabe/Ausgabe-Puffers durch eine Vielzahl von Unterspeicherfeldern in der Reihenfolge der von dem Eingabe/Ausgabe-Puffer abgegebenen Ausgangsdaten zu gewährleisten; und
eine Vielzahl von Schaltern, welche jeden Arbeitsvorgang bzw. jede Operation der Vielzahl von Latch-Schaltungen an- oder abschalten.

Zusätzliche Merkmale und Vorteile der Erfindung sind in der folgenden Beschreibung erläutert und werden aus dieser deutlich oder können durch die Umsetzung der Erfindung erkannt werden. Die Aufgabe und weitere Vorteile der Erfindung werden durch den Aufbau, welcher im einzelnen in der Beschreibung und den zuge­ hörigen Patentansprüchen sowie den beigefügten Zeichnungen aus­ geführt wird, realisiert und erhalten.

Es sei angemerkt, daß sowohl die vorangegangene allgemeine Beschreibung und die folgende detaillierte Beschreibung exem­ plarisch sind und dazu dienen, die Erfindung, so wie sie bean­ sprucht wird, zu erklären.

Die beigefügten Zeichnungen, welche für ein weiteres Verständnis der Erfindung beigefügt sind und einen Teil der Beschreibung bilden, veranschaulichen Ausführungsformen der Erfindung zusammen mit der Beschreibung zur Erklärung der Grundlage der Zeichnungen:

Es zeigen:

Fig. 1 einen Speicheraufbau, welcher ein konventionelles Vor­ ausleseverfahren verwendet.

Fig. 2A bis 2F Zeitablaufdiagramme des Vorauslesearbeitsvorgangs bei dem in Fig. 1 gezeigten konventionellen Speicheraufbau;

Fig. 3A bis 3F Zeitablaufdiagramme, welche erzeugt werden, wenn ein Datenmaskiervorgang in einem Vorauslesevorgang bei dem in Fig. 1 gezeigten konventionellen Speicheraufbau durchgeführt wird;

Fig. 4 einen Speicheraufbau- welcher ein Vorausleseverfahren gemäß einer bevorzugten Ausführungsform der vorliegenden Erfin­ dung verwendet;

Fig. 5A bis 5F Zeitablaufdiagramme eines Vorauslesevorgangs bei dem in Fig. 4 gezeigten Speicheraufbau gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 6A bis 6F Zeitablaufdiagramme, welche erzeugt werden, wenn ein Datenmaskiervorgang in einem Vorauslesevorgang bei dem in Fig. 4 gezeigten Speicheraufbau gemäß einer bevorzugten Ausfüh­ rungsform der vorliegenden Erfindung durchgeführt wird;

Fig. 7 einen Speicheraufbau, welcher ein vorausleseverfahren gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung verwendet; und

Fig. 8 ein detailliertes Schaltkreisdiagramm zur Darstellung eines Latch bzw. einer Zwischenspeicherschaltung, welche in dem Speicheraufbau gemäß der vorliegenden Erfindung verwendet wird.

Es werden nunmehr die bevorzugten Ausführungsformen der vorlie­ genden Erfindung im Detail beschrieben, wobei Beispiele dieser Ausführungsformen durch die beigefügten Zeichnungen dargestellt sind.

Fig. 4 ist ein Speicheraufbau, welcher ein Vorausleseverfahren gemäß einer bevorzugten Ausführungsform der vorliegenden Erfin­ dung verwendet. Wie in Fig. 4 gezeigt ist, weist ein Speicher­ aufbau, welcher das obige Vorausleseverfahren verwendet, auf:
eine Vielzahl von Unterspeicherfeldern (Feld 0 bis Feld N) 1, welche jeweils einen Spaltendekoder ROW und einen Spaltendekoder und Leseverstärker COL und S/A besitzen;
einen Eingabe/Ausgabe-Puffer 2, welcher die über einen externen Anschluß ein- oder ausgegebenen Daten abspeichert;
eine Vielzahl von Latch-Schaltungen bzw. Zwischenspeicherschal­ tungen 3, welche jeweils Ausgangsdaten des Eingabe/Ausgabe-Puf­ fers speichern, um einen sequentiellen Zugriff auf die Aus­ gangsdaten des Eingabe/Ausgabe-Puffers durch die Vielzahl von Unterspeicherfeldern in der Reihenfolge der von dem Ein­ gabe/Ausgabe-Puffer stammenden Ausgangsdaten zu gewährleisten; eine Vielzahl von Schaltern (T0 bis T3) 4, welche jeden Arbeitsvorgang bzw. jede Operation der Vielzahl von Latch-Schaltungen an- oder abschalten.

Zu dieser Zeit verbindet ein einzelner Datenbus D[0:N] den Ein­ gabe/Ausgabe-Puffer 2 mit der Vielzahl von Latch-Schaltungen 3. Da der einzelne Datenbus an jeden aus der Vielzahl von Schaltern 4 angeschlossen ist, werden Daten in die eine Latch-Schaltung aus der Vielzahl von Latch-Schaltungen 3 entsprechend dem AN-Zustand der Schalter 3 eingegeben. Die Vielzahl von Latch-Schaltungen 3 enthält Datenausgangsbusse D0[0:N] bis D3[0:N], so daß die in der Latch-Schaltung 3 geladenen bzw. gespeicherten Daten ausgegeben werden.

Die Datenbusse der Latch-Schaltungen 3 geben die Eingangsdaten an die internen Datenleitungen RW0[0:N] bis RW3[0:N] ab, die an das Unterspeicherfeld 1 angeschlossen sind. Zur gleichen Zeit werden die Eingangsdaten direkt an die internen Datenleitungen in einer Dateneingabereihenfolge für die Latch-Schaltung 3 ausgegeben entsprechend eines Arbeitsvorgangs bzw. einer Operation der sequentiell angeschalteten Schalter T0 bis T3.

Die auf den internen Datenleitungen anliegenden bzw. geladenen Daten werden der Speicherzelle über die Datenbusse DB[0:N].4 bis DB[0:N].4 zugeführt, welche direkt an das Unterspeicherfeld 1 angeschlossen sind, in einer Datenausgabereihenfolge von den Datenausgangsbussen der Latch-Schaltung 3.

Zur gleichen Zeit wird eine interne Datenleitung mit einem Datenbus verbunden. Dies bedeutet eine erste interne Datenleitung RW0[0:N] wird an einen ersten Datenbus DB[0:N].4 angeschlossen, und eine zweite interne Datenleitung RW1[0:N] wird an einen zweiten Datenbus DB[0:N].4 angeschlossen. Auf diese Art und Weise wird eine Eins-zu-Eins-Verbindung zwischen den verbleibenden internen Datenleitungen und den verbleibenden Datenbussen hergestellt.

Gemäß einem Vorauslesearbeitsschrittes gemäß der vorliegenden Erfindung in dem oben beschriebenen Speicheraufbau besitzt ein Unterspeicherfeld 1 eine geringe Anzahl von Datenleitungen, deren Anzahl hier [0:N] beträgt, wobei ein Unterspeicherfeld eine Datenleitung bei der vorliegenden Erfindung aufweist. Wenn externe Daten nacheinanderfolgend in die Speicherzelle eingegeben werden, wählt das Vorausleseverfahren eine Vielzahl von Unterspeicherfeldern, die mehr als zwei Unterspeicherfelder betragen (beispielsweise wählt die vorliegenden Erfindung vier Unterspeicherfelder aus), wählt eine Wortleitung W/L und eine Spalte Yi in dem ausgewählten Unterspeicherfeldern aus und wählt dann eine Zelle aus. Folglich werden die Daten, welche an einem einzelnen Datenbus DB[0:N] anliegen, welcher mit dem Unterspeicherfeld verbunden ist, der Zelle zugeführt. Dieser Vorgang wird im folgenden unter Bezugnahme auf die Fig. 5A bis 5F beschrieben.

Wenn Daten, die sich aus vier aufeinanderfolgenden Daten bzw.

Datenfeldern zusammensetzen (wie in Fig. 5B gezeigt ist), bei jeder Taktflanke (gezeigt in Fig. 5A) eingegeben werden, wird die Vielzahl von Schaltern 4 aufeinanderfolgend an- bzw. durch­ geschaltet (wie in Fig. 5C gezeigt ist). Jedesmal, wenn die Vielzahl von Schaltern 4 sequentiell bzw. aufeinanderfolgend angeschaltet wird, werden die Daten in die Latch-Schaltung 3 eingegeben, welche an einen sich im AN-Zustand befindlichen Schalter unter den Schaltern 4 angeschlossen ist.

Falls die Schalter (T0 bis T3) 4 der Reihenfolge nach angeschal­ tet werden, wie in Fig. 5C gezeigt ist, werden die Daten in die Latch-Schaltung 3 eingegeben, auf die internen Datenleitungen (wie in Fig. 5E gezeigt) über die Datenausgangsbusse (wie in Fig. 5D gezeigt) übertragen und dann der Speicherzelle durch die Datenbusse (wie in Fig. 5F gezeigt) zugeführt.

Die obigen Schritte werden nacheinander und sequentiell ent­ sprechend den Schaltern 4, welche sequentiell angeschaltet wer­ den, durchgeführt. Jedesmal, wenn Daten bzw. ein Datenblock eingegeben wird, werden die Schritte durchgeführt, während eine Schleife von einem Schalter T0 bis zu einem Schalter T3 durch­ laufen wird.

Angesichts des Vorteils im Aufbau wählt die vorliegende Erfindung mehr Unterspeicherfelder als bei dem herkömmlichen Stand der Technik aus und führt dann der Reihe nach die Eingangsdaten der Vielzahl von Unterspeicherfeldern 1 gemäß einer Dateneingaberei­ henfolge und einer Arbeitsvorgangsreihenfolge der Latch-Schaltung 3 zu. Dementsprechend wird keine Vielzahl an Datenbusleitungen, die an einem einzelnen Unterspeicherfeld angeschlossen sind, bei der vorliegenden Erfindung benötigt.

Da die Anzahl der Datenleitungen, welche an ein Unterspeicherfeld 1 angeschlossen sind, im Vergleich zu dem herkömmlichen Stand der Technik vermindert wird, wird die Anzahl der Speicheradressen relativ im Vergleich zu dem herkömmlichen Stand der Technik erhöht. Die Anzahl der Reihe nach von außen zugeführten Daten wird daher erhöht, so daß ein Vorteil durch eine Hochgeschwindig­ keitsoperation bzw. ein Hochgeschwindigkeitsarbeitsvorgang besteht. Die vorliegende Erfindung vermindert auch die Anzahl an Datenleitungen, wodurch die Größe des Chips vermindert wird.

Da die Daten sequentiell bzw. aufeinanderfolgend in einer Viel­ zahl von Datenleitungen aufgrund der internen Datenleitungen verarbeitet werden, werden inzwischen die Schaltkreise zu deren Steuerung ebenfalls sequentiell betrieben, und jedes Unterspei­ cherfeld greift sequentiell auf die Daten zu. Da die Energie bei einer Hochgeschwindigkeitsoperation durch eine aufeinander­ folgende Datenzugriffsoperation sequentiell verbraucht wird, beträgt ein Energiespitzenwert ungefähr 25% eines konventionellen Energiespitzenwertes bei dem konventionellen Stand der Technik, wodurch das Rauschen, welches bei einer Speicherelementoperation erzeugt wird, reduziert wird.

Die Fig. 6A bis 6F zeigen Zeitablaufdiagramme, welche erzeugt werden, wenn die Daten durch ein Vorausleseverfahren gemäß der vorliegenden Erfindung maskiert bzw. ausgeblendet werden, wobei die Daten D6 und D7 in derselben Weise maskiert werden, wie bei dem herkömmlichen Stand der Technik.

Wie in den Fig. 6D bis 6F gezeigt ist, werden die Daten D0 bis D3 sequentiell dem Unterspeicherfeld in Abhängigkeit von einem sequentiellen AN-Zustand der Schalter T0 bis T3 zugeführt, wie in Fig. 6C gezeigt ist. Falls die Daten bzw. der Datenblock D4 dem Unterspeicherfeld gemäß einem zweiten AN-Zustand des Schalters T0 (wie in Fig. 6C gezeigt) eingegeben wird, werden die Daten dem Unterspeicherfeld erneut zugeführt, wie in den Fig. 6D bis 6F gezeigt ist.

In gleicher Weise wie oben werden die Daten bzw. der Datenblock D5 dem Unterspeicherfeld zugeführt. Die nächsten Daten bzw. Datenblöcke D6 und D7 werden nicht zugeführt, da der Schalter nicht angeschaltet ist.

Bei dem herkömmlichen Stand der Technik werden alle Daten bzw. Datenblöcke dem Unterspeicherfeld zum gleichen Zeitpunkt bzw. zur gleichen Zeit zugeführt, bei dem die Daten in die Latch-Schaltung eingegeben werden. Bei der vorliegenden Erfindung werden jedoch die Daten dem Unterspeicherfeld zugeführt, welche sequentiell bzw. aufeinanderfolgend in der Reihenfolge der angeschalteten Schalter angegeben werden.

Aufgrund einer Maskierung der noch später einzugebenden Daten bzw. Datenblöcke werden daher bei dem Stand der Technik sogar Daten bzw. Datenblöcke maskiert, welche in demselben Vorauslese-Bit enthalten sind. Die vorliegende Erfindung führt jedoch direkt eine Datenzuführ- bzw. -griffsverarbeitung entsprechend einer Dateneingabereihenfolge durch und hat so keinen Einfluß auf die Maskierdaten.

Fig. 7 zeigt einen Speicheraufbau, welcher ein Vorauslesever­ fahren entsprechend einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Wie in Fig. 7 gezeigt ist, weist der Speicheraufbau, welcher ein Vorausleseverfahren ver­ wendet, auf:
eine Vielzahl von Unterspeicherfeldern (Feld 0 bis Feld N) 1, welche jeweils einen Zeilendekoder ROW und einen Spaltendekoder und Leseverstärker COL & S/A besitzen;
einen Eingabe/Ausgabe-Puffer 2, der Daten abspeichert, welche über einen externen Anschluß ein- oder ausgegeben werden;
eine Vielzahl von Dual-Latch-Schaltungen 5, welche jeweils Aus­ gangsdaten des Eingabe/Ausgabe-Puffers speichern, um einen sequentiellen Zugriff auf die Ausgangsdaten des Eingabe/Ausgabe-Puf­ fers 2 durch die Vielzahl von Unterspeicherfeldern 1 in der Reihenfolge der von dem Eingabe/Ausgabe-Puffer 2 stammenden Ausgangsdaten zu gewährleisten;
eine Vielzahl von Schaltern (T0 bis T1) 6, welche jede Operation bzw. jeden Arbeitsvorgang der Vielzahl von Latch-Schaltungen 5 an- oder abschaltet.

Eine Datenleitungsverbindung in bezug auf das Unterspeicherfeld 1 wird im folgenden beschrieben, da es dieselbe ist, wie bei der vorliegenden Erfindung.

Es gibt zwei Latch-Schaltungen a∼b, die in Serie zueinander in einer Dual-Latch-Schaltung zwischen den zwei Dual-Latch-Schaltun­ gen 5 geschaltet sind. Die zwei Dual-Latch-Schaltungen 5 sind parallel zu dem Eingabe/Ausgabe-Puffer 2 geschaltet.

Zu diesem Zeitpunkt ist der Schalter 6 an die ersten Latch-Schal­ tungen a und c der zwei Dual-Latch-Schaltungen 5 ange­ schlossen. In diesem Zustand ist der Schalter T0 angeschaltet, falls Daten von dem Eingabe/Ausgabe-Puffer 2 abgegeben werden. Die durch den sich im AN-Zustand befindlichen Schalter T0 ein­ gegebenen Daten treten durch die Latch-Schaltungen a∼b durch und werden einem ersten Unterspeicherfeld (Feld 1) über eine erste interne Datenleitung RW0[0:N] zugeführt.

Zweite Eingabedaten bzw. Datenblöcke treten durch die Latch-Schal­ tungen c∼d entsprechend einem AN-Zustand des Schalters T1 durch und werden dann einem zweiten Unterspeicherfeld (Feld 2) über eine zweite interne Datenleitung RW1[0:N] zugeführt.

Falls danach dritte Eingabedaten bzw. ein dritter Eingabedaten­ block eingegeben wird, wird der Schalter T0 erneut angeschaltet und die dritten Eingabedaten treten durch die Latch-Schaltungen a∼b hindurch und werden einem dritten Unterspeicherfeld (Feld 3) über eine dritte interne Datenleitung RW2[0:N] zugeführt. Falls die letzten Eingabedaten angegeben werden, wird der Schalter T1 angeschaltet und die letzten Eingabedaten treten durch die Latch-Schaltungen c∼d hindurch und werden einem vierten Unterspeicherfeld (Feld 4) über eine vierte interne Datenleitung RW3[0:N] zugeführt.

Jedesmal, wenn Daten bzw. ein Datenblock in die Latch-Schaltung 5 eingegeben werden bzw. wird, werden die oben genannten Schritte durchgeführt, indem eine Schleife durchlaufen wird, wobei das Ergebnis durch diese Zeitabläufe dasselbe ist wie bei der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, so daß deren Beschreibung im folgenden unterlassen wird.

Fig. 8 ist ein detailliertes Schaltkreisdiagramm, welches eine Latch-Schaltung darstellt, die bei der vorliegenden Erfindung verwendet wird.

Wie in Fig. 8 gezeigt ist, enthält die Latch-Schaltung bzw. der Zwischenspeicher gemäß der vorliegenden Erfindung:
eine Vielzahl von Übertragungsgattern bzw. -toren (T0 bis T3) T, welche an- oder ausgeschaltet werden entsprechend dem Zustand eines Signals, welches an jedes Gatter angelegt wird, und welche Ausgangsdaten des Eingabe/Ausgabe-Puffers 2 erzeugen;
eine Vielzahl von Latch-Inverterschaltungen (L-INV0 bis L-INV3) L-INV, welches jeweils die Ausgangsdaten der Übertragungsgatter T0 bis T3 invertieren, die Ausgangsdaten der Übertragungsgatter T0 bis T3 jeweils auf die Datenausgangsbusse abgeben und Aus­ gangsdaten der Ausgangsdatenbusse durch ein Rückkoppel-Netzwert erneut invertieren;
eine Vielzahl von p-Kanal-Metalloxidtransistoren bzw. Metalloxid-Feld­ effekttransistoren (im weiteren als P-MOS bezeichnet) P0 bis P3, welche ein Puffersteuersignal C1 empfangen für die Steuerung des Ausgangs des Eingabe/Ausgabe-Puffers 2 über jeden Gatter­ anschluß, jeweils einen Drain-Anschluß enthalten, der zwischen dem Übertragungsgatter T und der Latch-Inverterschaltung L-INV angeschlossen ist; und
einen n-Kanal-Metalloxid-Halbleitertransistor bzw. Metalloxid-Feld­ effekttransistor N0 (welcher des weiteren als N-MOS bezeich­ net wird), welcher das Puffersteuersignal C1 über einen Gatter­ anschluß empfängt, und welcher einen Source-Anschluß enthält, der an dem Eingabe/Ausgabe-Puffer 2 angeschlossen ist.

Bei dem Betrieb bzw. der Operation der oben beschriebenen Latch-Schal­ tung 3 in Fig. 4 aktiviert die Latch-Schaltung 3 unter der Annahme, daß die Eingangsdaten des Eingabe/Ausgabe-Puffers 2 an den ersten Datenausgabebus D0[0:N] über das erste Übertragungs­ gatter T0 ausgegeben werden, das Puffersteuersignal C1, wenn ein hochpegeliges Signal in den Eingabe/Ausgabe-Puffer 2 eingegeben wird. Falls das hochpegelige Signal auf das erste Übertragungs­ gatter T0 übertragen wird, wird ein niederpegeliges Datensignal bzw. niederpegelige Daten erzeugt.

Derartige Eingangsdaten bzw. Eingangsdatenblöcke werden den Unterspeicherfeldern entsprechend einer Dateneingabereihenfolge zugeführt, indem man aufeinanderfolgend bzw. sequentiell die Übertragungsgatter bzw. Übertragungstore einschaltet.

Falls ein niederpegeliges Datensignal bzw. niederpegelige Daten in den Eingabe/Ausgabe-Puffer 2 eingegeben werden, wird das Puffersteuersignal C1 in der Zwischenzeit deaktiviert, und die P-MOS-Transistoren werden an- bzw. durchgeschaltet, wodurch ein hochpegeliges Datensignal erzeugt wird.

Alle Ausgangssignale der Latch-Schaltung 3 werden in einem anfänglichen Zustand als niederpegelige Daten vorgeladen. Wenn die Daten in die Latch-Schaltung bzw. den Zwischenspeicher 3 eingegeben werden, erzeugt die Latch-Schaltung 3 jedoch ein hochpegeliges Signal oder ein niederpegeliges Signal entsprechend dem Zustand der Eingangsdaten.

Wie oben beschrieben, wählt die vorliegende Erfindung eine Vielzahl von Unterspeicherfeldern aus und führt die Eingangsdaten bzw. Eingangsdatenblöcke den ausgewählten Unterspeicherfeldern zu. Folglich vermindert die vorliegende Erfindung einen Spitzen­ wert des Energieverbrauchs und weist mehr Spaltenadressen auf, als bei dem herkömmlichen Stand der Technik, so daß die Anzahl der externen aufeinanderfolgenden Datenadressen vermindert werden kann. Die vorliegende Erfindung führt ferner eine stabile Vorausleseoperation durch, da die anderen Daten nicht von Maskierdaten beeinflußt werden, wodurch die Zuverlässigkeit des Speicherelements erhöht wird.

Die vorliegende Erfindung kann für ein synchrones Speicherbau­ element angewendet werden, welches einen Speicheraufbau verwen­ det, der auf eine externe Hochgeschwindigkeitsoperation oder einen Takt anspricht, und kann ferner auch für ein synchrones Speicherbauelement, welches keinen Takt benutzt, angewendet werden. Es sei angemerkt, daß verschiedene weitere Abwandlungen offensichtlich sind und in einfacher Weise durch den Fachmann verwirklicht werden können, ohne von dem Umfang und der Erfin­ dungsidee abzuweichen. Daher ist der Schutzumfang der beigefügten Patentansprüche nicht durch die hier erfolgte Beschreibung beschränkt, sondern die Patentansprüche umfassen vielmehr alle Merkmale mit patentierbarer Neuheit, welche durch die vorliegende Erfindung gegeben sind, einschließlich all jener Merkmale, die als äquivalente Merkmale durch den Fachmann benutzt werden.

Claims (11)

1. Vorausleseverfahren für ein Speicherbauelement, welches ein Unterspeicherfeld auswählt und gleichzeitig einen Zugriff auf vorausgelesene N-Bit-Daten, welche in das Unterspeicher­ feld über einen externen Anschluß eingegeben werden, durch eine Latch-Schaltung ermöglicht, wobei das Vorauslesever­ fahren für ein Speicherbauelement die folgenden Schritte aufweist:
zuvoriges Auswählen einer Vielzahl von Unterspeicherfeldern entsprechend der Anzahl der auf einmal vorausgelesenen N-Bits;
Auswählen einer Zelle durch Bestimmen sowohl einer Wort­ leitung als auch einer Spaltenleitung in dem ausgewählten Unterspeicherfeld; und
Abspeichern von Daten in einer Speichereinrichtung, nachdem die Daten über den externen Anschluß empfangen werden, und sequentielles Zuführen der Daten zu einer Vielzahl von Unterspeicherfeldern entsprechend einer Datenausgaberei­ henfolge von der Speichereinrichtung.

2. Vorausleseverfahren nach Anspruch 1, bei dem zum sequen­ tiellen Zugriff auf die Daten durch die Vielzahl von Unterspeicherfeldern die Daten durch ein Aktiviersignal immer dann synchronisiert werden, wenn ein Signal zur Steuerung einer Operation der Speichereinrichtung aktiviert wird, so daß die Daten nacheinander auf die Datenbusse übertragen werden, die an die Vielzahl von Unterspeicherfel­ dern angeschlossen sind.

3. Speicheraufbau, welcher ein Vorausleseverfahren in einem Speicherbauelement verwendet, mit:
einer Vielzahl von Unterspeicherfeldern, welche jeweils einen Reihendekoder und einen Spaltendekoder und Lesever­ stärker aufweisen;

einem Eingabe/Ausgabe-Puffer, welcher die über den externen Anschluß eingegebenen oder ausgegebenen Daten abspeichert;
einer Vielzahl von Latch-Schaltungen, welche jeweils Aus­ gangsdaten des Eingabe/Ausgabe-Puffers speichern und erzeugen, um einen nacheinander erfolgenden Zugriff auf die Ausgangsdaten des Eingabe/Ausgabe-Puffers durch die Vielzahl von Unterspeicherfeldern entsprechend einer Datenausgaberei­ henfolge des Eingabe/Ausgabe-Puffers zu gewährleisten; und
einer Vielzahl von Schaltern, welche jede Operation der Vielzahl von Latch-Schaltungen an- oder ausschalten.

4. Speicheraufbau nach Anspruch 3, bei dem:
interne Datenleitungen zwischen der Vielzahl von Latch-Schal­ tungen und der Vielzahl von Unterspeicherfeldern bestehen, und die Anzahl der internen Datenleitungen gleich einer Vorauslese-Bit-Anzahl der N-Bits ist;
ein einzelner Datenausgangsbus einer jeden Latch-Schaltung nacheinander an die internen Datenleitungen angeschlossen ist, wodurch eine Eins-zu-Eins-Verbindung in der Vielzahl von Latch-Schaltungen erreicht wird; und
ein einzelner Eingabedatenbus eines jeden Unterspeicher­ feldes nacheinanderfolgend an die internen Datenleitungen angeschlossen wird, wodurch eine Eins-zu-Eins-Verbindung in der Vielzahl von Unterspeicherfeldern erreicht wird.

5. Speicheraufbau, welcher ein Vorausleseverfahren in einem Speicherbauelement verwendet, mit:
einer Vielzahl von Unterspeicherfeldern, welche jeweils einen Reihendekoder und einen Spaltendekoder und Lesever­ stärker aufweisen;
einem Eingabe/Ausgabe-Puffer, welcher Daten abspeichert, die über einen externen Anschluß ein- oder ausgegeben werden;
einer Vielzahl von Latch-Schaltungen, welche jeweils Aus­ gangsdaten des Eingabe/Ausgabe-Puffers speichern, um einen nacheinander erfolgenden Zugriff auf die Ausgangsdaten des Eingabe/Ausgabe-Puffers durch die Vielzahl von Unterspei­ cherfeldern in der Reihenfolge der von dem Eingabe/Ausgabe-Puf­ fer stammenden Ausgangsdaten zu gewährleisten; und mit
einer Vielzahl von Schaltern, welche jede Operation der Vielzahl von Latch-Schaltungen an- oder ausschalten.

6. Speicheraufbau nach Anspruch 5, bei dem eine Vielzahl von in Serie zueinandergeschalteten Latch-Schaltungen eine Gruppe in der Latch-Schaltung bilden und diese eine Gruppe an die Schaltung angeschlossen ist.

7. Speicheraufbau nach Anspruch 6, bei dem die letzte Latch-Schal­ tung in der einen Gruppe von Latch-Schaltungen eine Latch-Schaltung aufweist, die ein duales Port bzw. Tor besitzt.

8. Speicheraufbau von Anspruch 7, bei dem:
ein erster Datenausgangsbus, welcher einen Ausgang der dualen Tor-Latch-Schaltung einer ersten Latch-Schaltung in der Gruppe von Latch-Schaltungen bildet, an eine erste interne Datenleitung von internen Datenleitungen ange­ schlossen ist; und
ein zweiter Datenausgangsbus an eine "erste+1"-interne Datenleitung angeschlossen ist.

9. Speicheraufbau nach Anspruch 7, bei dem:
ein erster Datenausgangsbus, welcher einen Ausgang der dualen Tor-Latch-Schaltung einer "ersten+1"-Latch-Schaltung in einer Gruppe von Latch-Schaltungen bildet, an eine zweite interne Datenleitung von internen Datenleitungen ange­ schlossen ist; und
ein zweiter Datenausgangsbus an eine "zweite+1"-interne Datenleitung angeschlossen ist.

10. Speicheraufbau nach Anspruch 5, bei dem:
interne Datenleitungen zwischen der Vielzahl von Latch-Schal­ tungen und der Vielzahl von Unterspeicherfeldern bestehen, und die Anzahl der internen Datenleitungen gleich einer Vorauslese-Bit-Anzahl von N-Bits ist; und
ein einzelner Datenbus von jedem Unterspeicherfeld nach­ einander an die internen Datenleitungen angeschlossen wird, wodurch eine Eins-zu-Eins-Verbindung zwischen den Unter­ speicherfeldern und den internen Datenleitungen erreicht wird.