DE69020764T4

DE69020764T4 - Speicheradressierung.

Info

Publication number: DE69020764T4
Application number: DE69020764T
Authority: DE
Inventors: Richard Matthew Forsyth; Adrian Philip Wise
Original assignee: Inmos Ltd
Current assignee: Inmos Ltd
Priority date: 1989-03-20
Filing date: 1990-03-06
Publication date: 1996-08-22
Anticipated expiration: 2010-03-07
Also published as: EP0389142A3; JPH02281498A; GB8906354D0; US5036494A; EP0389142B1; JP2763372B2; DE69020764T2; DE69020764D1; EP0389142A2

Description

Die Erfindung bezieht sich auf das Zugreifen zu Speichern für das Festhalten von digitalen Signalen und ist insbesondere anwendbar auf Speicher mit einer Anzahl von statischen RAM- Zellen. Die Erfindung ist ferner anwendbar auf die Bauweise und den Betrieb von Kettenverzögerungsschaltungen einschließlich der Verzögerung von Ketten (lines) programmierbarer Länge, welche solche Speicher enthalten oder solche Speicherzugriffe anwenden.
Eine Kettenverzögerungsschaltung weist eine Speicherschaltung auf, welche eine Anzahl von Datenposten enthält, die eine "Kette" (line) von Daten bilden. Wenn bei Betrieb ein Datenposten in die Schaltung übertragen wird, wird ein anderer Datenposten aus der Schaltung übertragen, um die Anzahl von gespeicherten Datenposten aufrechtzuerhalten. Die Reihenfolge, in welcher Daten aus der Schaltung übertragen werden, ist die gleiche, in der sie in die Schaltung übertragen worden sind. Die Wirkung besteht darin, die Daten um eine "Kette" zu verzögern.
Eine Verzögerungsschaltung für Ketten programmierbarer Länge ist eine solche, bei der die Länge der Kette nach dem Zeitpunkt der Herstellung festgelegt werden kann. Dies betrifft Schaltungen, bei denen die Länge im Zeitpunkt der Verwendung programmierbar ist.
Ein zyklisches Zugreifen zu Speichern ist für verschiedene Zwecke bekannt. Bei Verwendung von Speichern mit statischen RAM-Zellen ist es normalerweise erforderlich, Bitleitungen (bit lines) vor dem Lesen von Daten aus der Zelle gleichzusetzen (to equate). Es ist ferner üblich, alle Leitungen gleichzusetzen, um die Möglichkeit zum wahlfreien Zugriff (random access) zu schaffen. Wenn einmal in jedem Taktzyklus zum Speicher zugegriffen wird, erfordert dies, daß ein Gleichsetzen der Bitleitungen in jedem Zyklus bewirkt wird, und so ist die sowohl für das Gleichsetzen als auch das nachfolgende übertragen des Signals auf die Bitleitungen zur Verfügung stehende Zeit sehr begrenzt. Dies kann zu hohen Spitzenleistungsanforderungen für das Gleichsetzen in kurzen Zeitspannen führen, und es begrenzt ferner die Zeit, die für das Erzeugen der Signalwerte auf einem Bitleitungspaar nach dem Anschließen einer ausgewählten Zelle an ein Bitleitungspaar zur Verfügung steht.
Es ist ein Ziel der Erfindung, einen Speicher und ein Verfahren zum Zugreifen zu einem Speicher zu schaffen, bei welchem das Zugreifen durchgeführt wird, um eine Datenübertragung in jedem Taktzyklus durchzuführen, während mehr als ein Taktzyklus für einen Gleichsetzungsvorgang für die Bitleitungen ermöglicht wird.
Die Erfindung ist auf Kettenverzögerungsschaltungen anwendbar, und in früheren Anordnungen, bei denen ein zyklisches Zugreifen zu Speichern angewendet wurde, war es bekannt, zwei Zeiger zu verwenden, wobei einer eine Speicheradresse anzeigte, in die Daten geschrieben werden sollten, und ein weiterer Zeiger eine andere Speicheradresse anzeigte, aus der Daten ausgelesen werden sollten. Wenn die Verzögerung nicht festgelegt ist, dann ist die Beziehung zwischen den Zeigern nicht im Voraus bekannt, und so ist es notwendig, das ganze Feld (array) vor jedem Lese- oder Schreibvorgang gleichzusetzen, und es können sich weitere Spitzenleistungsprobleme aus dem Erzeugen von zwei Adresszeigern ergeben.
Es ist ein Ziel der Erfindung, ein verbessertes Speichersystem und eine verbesserte Kettenverzögerungsschaltung zu schaffen, bei welchen ein einziger Zeiger sowohl für den Lese- als auch für den Schreibvorgang verwendet wird und bei welchen es nicht erforderlich ist, das ganze Speicherfeld für jede Datenübertragung aus dem Speicherfeld gleichzusetzen. Es ist ein weiteres Ziel, die Spitzenleistungsanforderungen minimal zu machen. Dies kann besonders wichtig sein, wenn es mit einer anderen leistungsverbrauchenden Schaltung angewendet wird, und es erlaubt die Verwendung kleinerer Transistoren, was weniger Chipfläche verbraucht, und dies ist besonders wichtig im Bezug auf Einzelchipschaltungen, bei denen die vorliegende Erfindung angewendet werden kann.
Die Erfindung schafft ein Verfahren zum Zugreifen zu einem Speicher mit einer Anzahl von Speicherplätzen, der statische RAM-Zellen aufweist, wobei das Verfahren umfaßt: (1) Verteilen der Zellen auf wenigstens zwei Speicherblöcke, wobei jeder Block eine Anzahl von Zeilen und Spalten aufweist und jede Zelle mit einem Paar von Bitleitungen zum Übertragen von Daten in jede und aus jeder Zelle verbunden ist, (2) aufeinanderfolgendes Adressieren von mehr als einem Speicherplatz in einem Speicherblock und Bewirken einer Datenübertragung an jedem adressierten Speicherplatz und gleichzeitiges Gleichsetzen von Bitleitungen in einem anderen Speicherblock, und (3) derartiges Schalten der Adressier- und Gleichsetzungsvorgänge, daß nacheinander mehr als ein Speicherplatz in dem anderen Speicherblock adressiert und eine Datenübertragung an jedem adressierten Speicherplatz bewirkt wird und gleichzeitig Bitleitungen in dem einen Speicherblock gleichgesetzt werden.
Vorzugsweise umfaßt jede Datenübertragung einen Datenabtastvorgang , um Daten aus den Bitleitungen zu lesen.
Jede Datenübertragung kann einen Schreibvorgang umfassen.
Vorzugsweise wird das Adressieren und Gleichsetzen durch einen Taktgeber zeitgesteuert, wobei jeder Adressiervorgang und jede Datenübertragung in einem Taktzyklus durchgeführt wird und der Gleichsetzungsvorgang eine Dauer von mehr als einem Taktzyklus besitzt.
Vorzugsweise werden Daten von einem Speicherplatz zu einem Paar von Bitleitungen durch einen Lesevorgang übertragen, nachdem die Leitungen gleichgesetzt worden sind, und nachfolgend wird ein Abtastvorgang durchgeführt, um das Signal an dem Paar von Bitleitungen abzutasten.
Vorzugsweise bildet der Abtastvorgang einen Teil der Datenübertragung und der Lesevorgang wird an selektierten Speicherplätzen während des Gleichsetzungsvorgangs in einem Speicherblock durchgeführt, nachdem die Bitleitungen gleichgesetzt worden sind und während Datenübertragungen in einem anderen Speicherblock durchgeführt werden.
Vorzugsweise umfaßt der Gleichsetzungsvorgang ein Vorladen der Bitleitungen auf eine erforderliche Spannung.
Vorzugsweise umfaßt der Adressiervorgang das Adressieren einer Anzahl von benachbarten Speicherplätzen in der gleichen Zeile eines Speicherblocks.
Vorzugsweise wird eine Zeile in jedem der Speicherblöcke adressiert, Datenübertragungen werden in selektierten Plätzen der Zeile jedes Speicherblocks bewirkt, während der andere gleichgesetzt wird und die Zeilenadresse wird geändert, um eine weitere Zeile zu selektieren, nachdem eine Zeile in jedem speicherblock benutzt worden ist.
Vorzugsweise umfaßt das Gleichsetzen von Bitleitungen in einem Speicherblock das Gleichsetzen aller Bitleitungen in diesem Speicherblock.
Das Verfahren umfaßt vorzugsweise: Erfassen einer Anzahl von Datenübertragungen, die an einer Anzahl von zugegriffenen Plätzen in einem Speicherzugriffzyklus durchgeführt werden sollen, nacheinander Adressieren von selektierten Speicherplätzen in jedem der Speicherblöcke, um die zugegriffenen Plätze über jeden der Speicherblöcke zu verteilen, wobei das Adressieren das Selektieren eines Speicherblocks zum Starten des Zyklus umfaßt, Adressieren einer Anzahl von Plätzen in einer Zeile dieses Blocks, Umschalten von diesem einen Block auf einen anderen Block und Adressieren einer Anzahl von Plätzen in einer Zeile dieses anderen Blocks, wobei das Umschalten von einem Block zu einem anderen durchgeführt wird, ohne alle Plätze in jeder adressierten Zeile zu adressieren, um jeden dieser Zyklen in einem Speicherblock mit Ausnahme des selektierten, in welchem der Zyklus begann, zu beendigen, und wobei jede adressierte Zeile in jedem Block eine Anzahl von adressierten Plätzen aufweist.
Vorzugsweise wird das Umschalten von einem Block auf einen anderen derart gesteuert, daß jede in jedem Block benutzte Zeile wenigstens die Hälfte der Plätze in dieser Zeile umfaßt, welche während dieses Speicherzugriffzyklus adressiert wurden.
Vorzugsweise werden die Speicherplätze zwischen zwei Speicherblöcken verteilt, wobei jeder Block die gleiche Anzahl von Spalten besitzt.
Die Erfindung kann einschließen ein Verfahren zum zyklischen Zugreifen auf eine Anzahl von Speicherplätzen in wenigstens zwei Speicherblöcken, deren jeder in Zeilen und Spalten angeordnete Speicherplätze besitzt, wobei das Verfahren dem oben genannten entspricht, und umfassen: Erfassen einer Anzahl von in einem Speicherzugriffzyklus zu adressierenden Speicherplätzen, aufeinanderfolgendes Adressieren von selektierten Speicherplätzen in jedem der Speicherblöcke, um die zugegriffenen Plätze über jeden der Speicherblöcke zu verteilen, wobei dieses Adressieren das Selektieren eines Speicherblockes umfaßt, um den Zyklus zu beginnen, Adressieren einer Anzahl von Plätzen in einer Zeile dieses Blocks, Umschalten von einem Block zu einem anderen Block und Adressieren einer Anzahl von Plätzen in einer Zeile des anderen Blocks, wobei das Umschalten von einem Block auf einen anderen ohne Adressieren aller Zeilenplätze in jeder adressierten Zeile durchgeführt wird, um diesen Zyklus in einem Speicherblock mit Ausnahme des selektierten, in welchem der Zyklus begann, zu beendigen, und wobei jede in einem der Speicherblöcke verwendete Zeile eine Anzahl von adressierten Plätzen besitzt.
Vorzugsweise wird das Umschalten von einem Block auf einen anderen derart gesteuert, daß jede in jedem Block benutzte Zeile wenigstens die Hälfte der Plätze in derjenigen Zeile enthält, welche während des Speicherzugriffzyklus adressiert wurde.
Vorzugsweise wird beim Umschalten vom Adressieren einer Zeile in dem Speicherblock, in welchem der Zyklus begann, die gleiche Zeile in einem anderen Speicherblock adressiert.
Vorzugsweise umfaßt jeder Speicherzugriffzyklus das Adressieren von mehr als einer Zeile in jedem Speicherblock, wobei wenigstens eine Zeile in jedem Speicherblock an allen Speicherplätzen zugegriffen wird und eine Zeile in jedem Speicherblock wird an weniger als allen Speicherplätzen in der Zeile adressiert.
Vorzugsweise werden Daten aus jedem Speicherplatz gelesen und in diesen eingeschrieben jedesmal, wenn zu dem Speicherplatz zugegriffen wird.
Vorzugsweise weisen die Speicherplätze statische RAM-Zellen auf, deren jede mit einem Paar von Bitleitungen zur Verwendung bei den Datenübertragungen in die und aus den Zellen verbunden sind, wobei das Verfahren ferner umfaßt das Gleichsetzen der Bitleitungen in einem Speicherblock, während Datenübertragungen an einer Folge von selektierten Speicherplätzen in einem anderen Speicherblock durchgeführt werden.
Die Erfindung umfaßt einen Speicher, welcher aufweist: einen ersten Speicherblock, einen zweiten Speicherblock, wobei jeder Block eine Anzahl von Zeilen und Spalten von Speicherplätzen aufweist, welche statische RAM-Zellen enthalten, deren jede zum Halten von digitalen Daten geeignet ist, eine Anzahl von Bitleitungspaaren, welche mit den Zellen der jeweiligen Spalten gekoppelt sind, zum Übertragen von Daten in die und aus den Zellen, Spaltenadressieranordnungen zum Adressieren der Spalten, Zeilenadressieranordnungen zum Adressieren der Zeilen, Gleichsetzanordnungen, die mit den Bitleitungen zum Gleichsetzen jedes Bitleitungspaares vor der Benutzung jedes Bitleitungspaares zum Übertragen von Daten aus einer Zelle gekoppelt sind, und eine Steueranordnung, welche mit den Spalten- und Zeilenadressieranordnungen gekoppelt ist, zum aufeinanderfolgenden Adressieren einer Anzahl von Speicherplätzen in einem der Speicherblöcke, gefolgt von einer Anzahl von Speicherplätzen in dem anderen der Speicherblöcke, und zum Übertragen der Daten aus den Speicherplätzen, wobei die Steueranordnung ferner mit den Gleichsetzanordnungen gekoppelt ist, um nacheinander die Bitleitungen jedes Blocks gleichzusetzen, und ein Block gleichgesetzt wird, wenn Daten vom anderen dieser Blöcke übertragen werden.
Vorzugsweise sind die Spaltenadressieranordnungen und die Gleichsetzanordnungen mit Bitleitungen sowohl im ersten als auch zweiten Speicherblock gekoppelt und die Steueranordnung enthält eine Schaltanordnung zum Umschalten sowohl der Spaltenadressieranordnungen und der Gleichsetzanordnungen abwechselnd zwischen verschiedenen Speicherblöcken.
Vorzugsweise enthält die Steueranordnung Adressenerzeugungsanordnungen zum aufeinanderfolgenden Erzeugen einer Anzahl von Adressen benachbarter Speicherplätze innerhalb derselben Zeile des gleichen Speicherblocks und Umschaltanordnungen zum Umschalten von einem Speicherblock zu einem anderen nach dem Adressieren einer Anzahl von Plätzen innerhalb eines Speicherblocks.
Vorzugsweise sind die Gleichsetzanordnungen mit allen Bitleitungen eines Speicherblocks gekoppelt, um alle Bitleitungen dieses Speicherblocks gleichzeitig gleichzusetzen.
Vorzugsweise sind die Zeilenadressieranordnungen mit einer Anzahl von Wortleitungen für jeweilige Zeilen gekoppelt und enthalten ferner Sperranordnungen zum Sperren einer selektierten Zeilenadresse für einen Speicherblock, während eine neue Zeilenadresse für einen anderen Speicherblock selektiert wird.
Vorzugsweise sind Schreibanordnungen zum Schreiben von Daten in jeden Speicherplatz nach jeder Datenübertragung vorgesehen, wobei die Schreibanordnungen mit der Steueranordnung derart gekoppelt sind, daß Daten bei jedem Adressiervorgang aus jedem adressierten Speicherplatz übertragen und in diesen geschrieben werden.
Der Speicher kann aufweisen: einen Taktgeber zum Angeben von Taktzyklen, wobei die Adressieranordnungen auf den Taktgeber ansprechen, um einen anderen Speicherplatz bei jedem Taktzyklus zu adressieren, wodurch der Gleichsetzungsvorgang der Bitleitungen in einem Speicherblock über eine Anzahl von Taktzyklen durchgeführt wird, während Daten aus einer Folge von Plätzen in einem anderen Speicherblock bei jedem aus der Anzahl von Taktzyklen übertragen werden.
Die Erfindung kann einschließen eine Kettenverzögerungsschaltung für die Verwendung zum Verzögern von digitalen Signalen um eine vorbestimmte Anzahl von Zyklen, wobei die Schaltung umfaßt: einen Speicher wie oben erwähnt, zusammen mit Zählanordnungen zum Anzeigen einer Anzahl von Verzögerungszyklen sowie eine Anordnung zum zyklischen Zugreifen auf eine Anzahl von Plätzen in dem Speicher in Abhängigkeit von der Anzahl von Verzögerungszyklen, wobei eine Anordnung zum Lesen von Daten aus jedem Platz und zum Schreiben neuer Daten in jeden Platz jedesmal, wenn zu dem Platz zugegriffen wird, vorgesehen sind.
Ein Ausführungsbeispiel der Erfindung wird nun beispielhaft mit Bezugnahme auf die Figuren beschrieben. Es zeigt:
Figur 1 ein Blockschaltbild einer Kettenverzögerungsschaltung mit einem zyklisch adressierbaren Speicher gemäß der Erfindung,
Figur 2 ein Blockschaltbild einer in Fig.1 verwendeten Steuerschaltung,
Figur 3 eine im Speicher der Fig.1 verwendete statische RAM-Zelle,
Figur 4 ein Schaltschema eines zweidimensionalen Filters, bei welchem drei Kettenverzögerungsschaltungen der in Fig. 1 gezeigten Art verwendet werden,
Figur 5 einen Spannungs-Zeit-Graphen, der die Arbeitsweise der Erfindung darstellt, und
Figur 6 einen Spannungs-Zeit-Graphen ähnlich der Fig.5, der jedoch die Arbeitsweise der bekannten Schaltung wiedergibt.
Die in Fig.1 gezeigte Kettenverzögerungsschaltung 11 weist einen zyklisch adressierbaren Speicher 12 auf, der unter der Steuerung eines Zeilenzählers 45, eines Spaltenzählers 44 und einer Steuereinheit 13 adressierbar ist. Der Speicher 12 ist in zwei Blöcke 14 und 15 unterteilt, wobei der Block 14 ein Feld 0 und der Block 15 ein Feld 1 bildet. Daten werden in die Kettenverzögerungsschaltung durch einen Eingangsanschluß 16 eingegeben, und das verzögerte Ausgangssignal wird über einen Ausgangsanschluß 17 erhalten. Das von der Kettenverzögerungsschaltung bewirkte Ausmaß der Verzögerung ist vom Benutzer programmierbar. Ein Rücksetzsignal wird an einem Anschluß 18 eingegeben, wobei das Signal die Form eines Impulses alle N Zyklen besitzt und von einem Verzögerungslängenzähler abgeleitet ist, der so einstellbar ist, daß er die Anzahl von Verzögerungszyklen anzeigt, die durch die Kettenverzögerungsschaltung bewirkt wird. Jeder Speicherblock 14 und 15 weist ein Feld von adressierbaren Speicherplätzen auf, die aus statischen RAM-Zellen bestehen, welche in Zeilen und Spalten in bekannter Weise angeordnet sind. Die statischen RAM-Zellen sind in bekannter Weise ausgebildet und können z.B. den in Fig. 3 gezeigten Aufbau besitzen, wie er in unseren USA-Patentschriften Nr. 4471374 und 4486944 beschrieben ist. In einem solchen Speicher weist jede Zelle 20 zwei Transistoren 21 und 22 auf, die über Zugrifftransistoren 23 und 24 mit jeweiligen Bitleitungen 26 und 27 verbunden sind, welche ein Bitleitungspaar bilden. Die Gates der Zugrifftransistoren 23 und 24 sind mit einer Wortleitung 25 verbunden. Eine Wortleitung 25 ist für jede Zeile im Feld vorgesehen und kann hochgesteuert werden, wenn die entsprechende Zellenzeile adressiert werden soll. Eine Anzahl von Bitleitungspaaren 26 und 27 sind in der Spaltenrichtung des Speicherfeldes angeordnet und sind in gleicher Weise mit einer Anzahl von Speicherzellen verbunden. Bei Betrieb werden während eines Schreibvorgangs Daten in jede Zelle 20 geschrieben, indem die richtige Wortleitung 25 und Bitleitungen 26 und 27 adressiert und die Signale auf dem Bitleitungspaar auf einen Wert gesteuert werden, welcher dem in die Speicherzelle zu schreibenden Signal entspricht. Während eines Lesevorgangs werden in den Transistoren 21 und 22 gehaltene Daten auf das Bitleitungspaar 26 und 27 gelesen und sodann für einen Auslesevorgang abgetastet. Bauweise und Betrieb eines solchen Speicherfeldes ist in den USA-Patentschriften Nr.4471374 und 4486944 beschrieben.
Bei Verwendung einer Zelle der in Fig.3 gezeigten Art ist es erforderlich, die Bitleitungen 26 und 27 gleichzusetzen, indem das Bitleitungspaar derart vorgeladen wird, daß sie vor der Durchführung eines Lesevorgangs auf die gleiche Spannung gesteuert werden. Nach dem Gleichsetzen wird eine ausgewählte Wortleitung 25 derart hochgesteuert, daß die mit dieser Wortleitung verbundenen Zellen mit ihren Transistoren 21 und 22 an ihr entsprechendes Bitleitungspaar 26 und 27 angeschlossen sind. Die gespeicherte Ladung in der Zelle bewirkt ein Wegsteuern des Bitleitungspaares derart, daß eine Spannungsdifferenz zwischen dem Bitleitungspaar erzeugt wird, wodurch ein kleiner Abtastabstand zum Erfassen durch eine mit den Bitleitungen verbundene Abtastschaltung gebildet wird. Wenn die Spannungen am Bitleitungspaar abgetastet worden sind, kann ein Schreibvorgang durchgeführt werden, indem das Bitleitungspaar auf die erforderlichen Signalwerte gesteuert wird, was dann in der Zelle gespeichert wird, bevor die Wortleitung 25 auf einen niedrigen Wert gesteuert wird, um die Zelle vom Bitleitungspaar abzutrennen. Der Betrieb einer solchen Zelle in einem bekannten statischen RAM-Speicher ist in Fig.6 gezeigt. Jeder Zugriff zur Zelle kann in einem Taktzyklus erfolgen, so daß ein Lese- und Schreibvorgang bewirkt wird, um Daten aus der und in die Zelle während jedes Taktzyklus zu übertragen. Auf diese Weise werden Daten bei jeder Adresse je Zyklus in die Zelle bzw. Zellen eingegeben bzw. aus dieser bzw. diesen ausgegeben. Figur 6 zeigt die Spannung auf einem Bitleitungspaar 26 und 27 während eines solchen einzigen Zyklus, welcher sowohl den Gleichsetzungsvorgang, während dessen die Bitleitungen gleichgesetzt, vorgeladen und die Zellen gelesen werden, als auch den Schreibvorgang abdeckt. Das Vorladen der Bitleitungen zum Gleichsetzen derselben ist in einem kleinen Teil der Dauer eines Zyklus durchzuführen, wodurch eine beträchtliche Leistungsspitze und eine entsprechende Transistorgröße in der Gleichsetzungs- und Vorladungsschaltung erforderlich ist, um ein Steuern beider Bitleitungen auf den gleichen Spannungswert zu ermöglichen. Der Leseteil des Gleichsetzungsvorganges muß wiederum in einem kleinen Teil des Zyklus stattfinden, und infolge der Kapazitanz der Bitleitungen in Bezug auf die Stärke der Zellentransistoren ermöglicht die für den Lesevorgang zur Verfügung stehende Zeit nur die Erzeugung einer kleinen Spannungsdifferenz zwischen dem zum Abtasten durch eine mit den Bitleitungen verbundene Abtastschaltung bereiten Bitleitungspaar. Am Ende des Lesezyklus wird die erzeugte Spannungsdifferenz abgetastet, um Daten aus der Zelle auszugeben, und der Rest des Zyklus wird verwendet, um einen Schreibvorgang durchzuführen, wodurch die Bitleitungen auseinandergesteuert werden, was einer entsprechenden Speicherung von Daten in den Transistoren 21 und 22 der Zelle entspricht.
Bei einer Anordnung mit wahlfreiem Zugriff ist es erforderlich, den ganzen Speicher bei jedem Zyklus gleichzusetzen.
Gemäß dem vorliegenden Beispiel wird der Speicher 12 in zwei Blöcke 14 und 15 aufgespalten, so daß das Gleichsetzen und Lesen an Speicherplätzen in einem der Blöcke 14 und 15 durchgeführt wird, während Datenübertragungen an einer Folge von Speicherplätzen im anderen Speicherblock durchgeführt werden. Dies ermöglicht die Durchführung des Gleichsetzungsvorgangs einschließlich des Lesens über eine Anzahl von Zyklen, während die Datenübertragungsvorgänge einmal in jedem Zyklus durchgeführt werden.
In diesem besonderen Beispiel wird eine Anzahl von Speicherplätzen zyklisch adressiert, wobei die Anzahl der Anzahl von Taktzyklen zwischen aufeinanderfolgenden, am Anschluß 18 eingegebenen Impulsen entspricht, wodurch die Anzahl von Verzögerungszyklen angezeigt wird, die für die Kettenverzögerung programmiert worden ist. Die Speicherplätze in einem Adressierzyklus werden für jede Datenkette, die am Eingang 16 zwischen aufeinanderfolgenden Rücksetzimpulsen am Anschluß 18 eingegeben wird, in einem geschlossenen Schleifenweg verteilt. Die geschlossene Schleife von Speicherplätzen wird zwischen den zwei Speicherblöcken 14 und 15 verteilt. Die Art der Bestimmung der verwendeten Speicherplätze wird weiter unten beschrieben und wird durch die Steuereinheit 13 gesteuert. Die Auswahl der Speicherplätze umfaßt jedoch zuerst das Adressieren einer Anzahl von aufeinanderfolgenden Speicherplätzen in einer Zeile des Speicherblocks 14, gefolgt von einer Anzahl von Speicherplätzen in der gleichen Zeile des Speicherblocks 15. Wenn die Datenkette mehr Speicherplätze erfordert als in einer Zeile jedes der Blöcke 14 und 15 vorgesehen, kehrt das Muster der adressierten Speicherplätze zum Block 14 nach dem Block 15 zurück, indem eine neue Zeile im Block 14 verwendet wird, und es wird weiter abwechselnd zwischen Block 14 und Block 15 umgeschaltet, wobei jederzeit eine Anzahl (in diesem Beispiel mindestens vier) Speicherplätze in jeder Zeile jedes der Blöcke 14 und 15 verwendet worden ist. Während Datenübertragungen bei einem Minimum von vier aufeinanderfolgenden Speicherplätzen in jedem Speicherblock bewirkt werden, kann das ganze Speicherfeld im anderen Block gleichgesetzt und gelesen werden. Dies bedeutet, daß mindestens vier aufeinanderfolgende Zyklen vorhanden sind, um Daten aus den vier aufeinanderfolgenden Speicherplätzen zu übertragen, die in einem Speicherblock für Datenübertragungen verwendet werden, und während dieser vier Zyklen können die Gleichsetzungs- und Lesefunktionen an allen Bitleitungen im anderen Speicherblock durchgeführt werden. Die Wirkung dieses Vorgangs kann mit Bezugnahme auf Fig.5 erläutert werden. Dieser Graph ist demjenigen der Fig.6 entsprechend, zeigt jedoch die Spannungen am Bitleitungspaar 26 und 27, wenn es gemäß der vorliegenden Ausführungsform verwendet wird. Die die Spannungen an den Bitleitungen in Fig.5 darstellenden Kurven tragen die gleichen Bezugszeichen 26 und 27 wie die Bitleitungen, auf die sie sich beziehen. Die Periode, während der die Bitleitungen vorgeladen werden, um die Spannungssignale auf beiden Leitungen gleichzusetzen, kann sich nun über mehr als einen Zyklus erstrecken, und der Lesevorgang, der auftritt, wenn eine Wortleitung 25 gewählt worden ist, kann sich nun über mehr als zwei Zyklen erstrecken, um zu ermöglichen, daß die Spannung an einem Bitleitungspaar 26 und 27 über eine viel längere Zeitspanne auseinandergesteuert wird, was zu einer viel größeren Signaldifferenz zwischen zwei Bitleitungen 26 und 27 in dem Zeitpunkt führt, in dem es notwendig ist, einen Abtastvorgang durchzuführen. Die wesentliche Änderung in der Spannungsdifferenz zwischen den Bitleitungen wird durch die in Fig.5 gezeichnete große Spannungsdifferenz 30 im Vergleich zu der kleinen Spannungsdifferenz 31 angegeben, die in Fig. 6 gezeichnet ist. Am Ende des Lesevorgangs, wenn das Signal aus der Speicherzelle auf das Bitleitungspaar übertragen worden ist, verbindet eine Bitleitungs-Multiplexschaltung die ausgewählten Bitleitungen mit einem Abtastverstärker, und die Kapazitanz der Multiplexschaltung bewirkt die Verringerung der Spannungsdifferenz, die bei 32 in Fig.5 angegeben ist. Der Spannungsabtastabstand hat jedoch den bei 30 in Fig. 5 angegebenen Wert am Ende des Abtastvorgangs erreicht. Sodann tritt der Schreibvorgang derart ein, daß der Abtast- und Schreibvorgang innerhalb eines Zyklus auftreten. Es wird jedoch bemerkt, daß der Abtast- und Schreibvorgang einmal in jedem Zyklus durchgeführt und über mehrere Zyklen während der Datenübertragungen in einem Speicherblock wiederholt wird, während der längere Gleichsetzungsvorgang (wobei dieser Ausdruck in der vorliegenden Beschreibung zum Abdecken sowohl der Gleichsetzungsals auch der Lesefunktion verwendet wird) im ganzen anderen Speicherblock durchgeführt wird.
Es wird bemerkt, daß zur wiederholten Durchführung von zyklischen Mustern für Datenketten, welche über die Kettenverzögerungsschaltung zugeführt werden, es zu bevorzugen ist, eine ungewünschte Verzögerung zwischen aufeinanderfolgenden Datenketten zu vermeiden, und dies erfordert, daß das Adressieren von Speicherplätzen für jede Datenkette in geschlossenen Schleifen erfolgt, welche ermöglichen, daß eine neue Schleife unmittelbar nach Beendigung der vorangehenden Schleife beginnt. Dies erfordert daher, daß nach jedem Zyklus der Speicheradressierung, der im Block 14 beginnt und im Block 15 endet, die Bereitschaft zum Start eines neuen Zyklus im Block 14 besteht. Es ist weiter erforderlich, daß die Speicherplätze zwischen den beiden Blöcken derart verteilt sind, daß wenigstens die Hälfte der Plätze in irgendeiner adressierten Zeile verwendet wird. Dies macht die Anzahl von Zyklen maximal, die für den Gleichsetzungsvorgang zur Verfügung stehen. Im vorliegenden Fall erfordert dies, daß wenigstens vier Speicherplätze in jeder adressierten Zeile in einem der Speicherblöcke 14 und 15 verwendet werden.
Bei dem in Fig.1 gezeigten Beispiel hat jeder Speicherblock 14 und 15 vierundsechzig Spalten 35, wobei jede Spalte mit der Gleichsetzungs- und Vorladungsschaltung 36 gekoppelt ist. Die Spalten sind in Gruppen angeordnet, wobei jede Gruppe acht Paare von Bitleitungen derart aufweist, daß beim Adressieren irgendeiner Spalte zu acht Paaren von Bitleitungen (einer in jeder Gruppe) gleichzeitig zugegriffen wird, was die Übertragung von acht Bits oder einem Wort in einem Zeitpunkt ermöglicht. Jede Bitleitung ist mit der Spaltenmultiplexschaltung 37 für jede Spalte verbunden und mit der Abtastverstärker- und Schreibschaltung für jede Spalte gekoppelt. Jede Abtastverstärker- und Schreibschaltung ist über eine Bustreiberschaltung 39 mit dem Datenausgang 17 verbunden. Jeder Speicherblock 14 und 15 hat siebzig Zeilen, deren jede eine Wortleitung 25 aufweist. Die Wortleitungen sind mit einem Zeilendecoder 40 verbunden. Der Zeilendecoder ist mit dem Speicherblock 14 über einen Sperr- und Wortleitungstreiber 42 (latch and word line driver) gekoppelt. Die Spaltenmultiplexschaltung 37 wird vön einem Spaltenzähler 44 gesteuert. Der Zeilendecoder 40 wird durch einen Zeilenzähler 45 gesteuert. Die Sperr- und Wortleitungstreiber 41 und 42 werden durch Impulgeneratoren 46 bzw. 47 gesteuert. Jeder der Treiber 41 und 42 ist durch zwei getrennte Steuerleitungen 48 mit jeweils einem der Impulsgeneratoren 46 und 47 verbunden, so daß jeder Treiber so betätigt werden kann, daß er den Ausgang des Zeilendecoders 40 sperrt oder alle Wortleitungen tiefsteuert. Die Auswahl der Speicherplätze, welche ein zyklisches Adressiermuster bilden, wird durch die Steuereinheit 13 gesteuert. Der Zeilenzähler 45 und der Zeilenzähler 44 sind derart verbunden, daß sie, wenn sie nicht von der Steuerung 13 anders instruiert werden, aufeinanderfolgende Adressen längs jeder Zeile und sodann Zeile nach Zeile durchzählen. Die Steuerung 13 ist so ausgebildet, daß sie Taktzyklen zwischen aufeinanderfolgenden Rücksetzimpulsen zählt, die am Anschluß 18 eingegeben werden, und daß sie die Anzahl von verbleibenden speicherplätzen in jedem zyklischen Muster der Speicheradressierung zählt. Wenn die Anzahl von in jedem Zyklus verbleibenden Speicherplätzen abnimmt, bestimmt die Steuerschaltung 13, ob alle Speicherplätze in jeder Zeile des adressierten Speicherblocks aufgefüllt werden sollen oder nicht. Indem bestimmte Speicheradressen unbenutzt bleiben, ist es möglich, so vorzugehen, daß die letzte Adresse im Speicherblock 15 ist und wenigstens vier Spalten in jeder adressierten Zeile entweder im Feld 0 oder im Feld 1 benutzt worden sind. Die Steuerung 13 beginnt stets eine Zeile in einem Speicherblock in der Spalte 0, sie kann jedoch nach der Benutzung der Spalte 3 (es müssen mindestens vier Spalten verwendet werden) entscheiden, den Rest dieser Zeile in diesem Speicherblock auszulassen und im nächsten Speicherblock fortzufahren. Die nachfolgende Tabelle 1 zeigt die Speicherplätze an, die für eine Anzahl von Verzögerungslängen verwendet werden, die zwischen 17 Zyklen und 32 Zyklen variieren. Das vorliegende Beispiel dient nicht zur Verwendung von sehr kurzen Verzögerungen, die 16 oder weniger Zyklen umfassen. TABELLE 1 Verzögerungs-Länge Feld
Aus dieser Tabelle ist ersichtlich, daß die Steuereinheit 13 so arbeiten muß, daß sie vom Feld 0 zum Feld 1 unter jeder der folgenden fünf Bedingungen überspringen muß:
1. 13 Abtastungen verbleiben im Feld 0 und es sind mindestens 4 Abtastungen in der laufenden Zeile des laufenden Halbfeldes. Jede erwähnte Abtastung ist ein Datenposten in der Datenzeile.
2. 9 Abtastungen verbleiben im Feld 1 und es sind wenigstens 4 Abtastungen in der laufenden Zeile des laufenden Halbfeldes.
3. 5 Abtastungen verbleiben im Feld 0 und es sind wenigstens 4 Abtastungen in der laufenden Zeile des laufenden Halbfeldes.
4. Es sind 0 Abtastungen übrig.
5. Es sind 8 Abtastungen in der laufenden Zeile des laufenden Feldes.
Wenn eine dieser fünf Bedingungen angetroffen wird, verändert ein Feldzähler 50 (der die Form eines Flipflops besitzen kann), welcher in Fig.2 gezeigt ist, seinen Zustand, um von einem Speicherblock auf den anderen umzuschalten, und der Spaltenzähler 44 wird auf 0 zurückgesetzt.
Die von einem aktiven Feld benutzte Zeilenadresse ist in der Sperrschaltung 41 oder 42 gespeichert, und die Adresse am Ausgang 51 des Zeilenzählers 45 ist die Adresse der nächsten Zeile, die benutzt wird. Die Zeilenadresse wird jedesmal erhöht, wenn eine Feldüberspring-Bedingung angetroffen wird und das Feld 0 gegenwärtig benutzt wird. Der Zeilenzähler 45 wird zurückgesetzt, wenn eine Feldüberspring-Bedingung angetroffen wird, wenn das Feld 0 benutzt wird und 5,6,7 oder 8 Abtastungen übrig sind, wie aus Tabelle 1 ersichtlich. Unter diesen Bedingungen muß der Zeilenzähler zurückgesetzt werden, wenn das Ende des zyklischen Musters eintritt, ohne zu einer weiteren Zeile vorzurücken.
Um die durch die Tabelle 1 geforderten Bedinungen zu erfüllen, ist die Steuerschaltung 13 so ausgebildet, wie in Fig.2 dargestellt. Diese Schaltung enthält ein Schieberegister 52, das als schneller Ringzähler geschaltet ist, und ein weiteres Schieberegister 53, das als langsamer Ringzähler geschaltet ist. Jeder Zähler 52 und 53 hat einen Rücksetzeingang 94, der so angeschlossen ist, daß er einen Rücksetzimpuls vom Anschluß 18 empfängt, sowie einen Schiebefreigabeeingang 95 und einen Taktimpulseingang 96, der mit einem Taktgeber 54 verbunden ist. Der Taktgeber 54 gibt außerdem Taktimpulse auf den Spaltenzähler 44 und den Zeilenzähler 45. Das Schieberegister 52 besitzt vier Ausgänge, schnell 0, schnell 1, schnell 2 und schnell 3, und das Schieberegister 53 besitzt fünf Ausgänge, langsam 0, langsam 1, langsam 2, langsam 3 und langsam 4. Beim Empfang eines Rücksetzimpulses am Eingang 94 wird jedes der Schieberegister zurückgesetzt, so daß beim Schieberegister 52 schnell 0 ein hohes Ausgangssignal erzeugt, während die anderen Ausgangssignale alle niedrig sind. Das Schieberegister 53 wird derart zurückgesetzt, daß langsam 0 ein hohes Ausgangssignal erzeugt, während die anderen Ausgangssignale niedrig sind. Jedes der Schieberegister 52 und 53 ist so ausgebildet, daß es seinen Zustand ändert und dadurch eine Zählung bewirkt nur beim Empfang jedes Taktimpulses in einem Zeitpunkt, in welchem ein hohes Eingangssignal am Schiebefreigabeeingang 95 erzeugt wird. Jedes der Schieberegister 52 und 53 ist so ausgebildet, daß nur ein Ausgang an jedem Register ein hohes Ausgangssignal in jedem Zeitpunkt erzeugen kann, so daß, wenn die von jedem Register angezeigte Zählung fortschreitet, ein neuer Ausgang aus diesem Register hochgeht, während die anderen Ausgänge niedrig sind.
Das Schieberegister 52 zählt zyklisch derart, daß die nächste Verschiebung nach einem schnell-3-Ausgangssignal eine Rückkehr zum schnell-0-Ausgangssignal ist. Nur wenn ein schnell- 3-Ausgangssignal auftritt, wird ein Signal vom UND-Gate 56 geliefert, um ein Schiebefreigabeeingangssignal 95 auf das Schieberegister 53 zu geben.
Die nach jedem Rücksetzimpuis am Anschluß 18 auftretende Anzahl von Taktimpulsen bis zum und einschließlich des nächsten Rücksetzimpulses geben die Länge der Kettenverzögerung und dadurch die Anzahl von Datenposten in der Datenzeile an. Die Datenposten werden in aufeinanderfolgende Speicheradressen in einem Adressenzyklus geschrieben, welcher bis zur Adresse 0 für den Datenposten, der als der letzte Posten in der Datenzeile betrachtet wird, abwärts gezählt wird. Datenposten werden kontinuierlich durch die ausgewählten Speicherplätze zyklisch durchgeschaltet, und die Adresse 0 ist der Platz, der 16 Taktzyklen nach jedem Rücksetzimpuls am Anschluß 18 adressiert wird. Auf diese Weise werden Datenposten aus aufeinanderfolgenden Speicherplätzen gelesen und in diese geschrieben, wobei Spalte für Spalte und Zeile für Zeile durchlaufen werden, bis ein Rücksetzimpuls 18 auf die Rücksetzeingänge jedes der Schieberegister 52 und 53 gegeben wird. Dies setzt jedes der Schieberegister 52 und 53 zurück und bewirkt, daß ein Schiebefreigabeeingangssignal auf die Eingänge 95 gegeben wird, wodurch jedes Schieberegister 52 und 53 bei jedem Taktimpuls vorrücken kann und dadurch die Ausgangssignale jedes der Schieberegister über die nächsten 19 Taktimpulse sich ändern. Die folgende Tabelle 2 zeigt die langsamen und schnellen Ausgänge der zwei Schieberegister 52 und 53 während der 16 Taktimpulse, die jedem Rücksetzimpuls am Anschluß 18 folgen. Die Tabelle gibt die Anzahl von Speicherplätzen an, die adressiert werden, bevor die Adresse 0 erreicht wird, und es ist daher festzustellen, daß am unteren Ende der Tabelle die letzte Eintragung, welche 16 verbleibende Plätze vor dem Erreichen der Adresse 0 anzeigt, der Situation entspricht, welche durch das Eingeben eines Rücksetzimpulses an den Eingängen 94 hervorgerufen wird, was die beiden Ausgangssignale langsam 0 und schnell 0 bewirkt. Die Ausgänge rücken dann für jeden aufeinanderfolgenden Taktimpuls vor, wie beim Aufwärtsbewegen durch die Tabelle gezeigt, bis die Adresse 0 erreicht ist, wenn keine Plätze mehr verbleiben, und in diesem Zeitpunkt sind die Ausgänge langsam 4 und schnell 0. TABELLE 2 Anzahl der Plätze langsam schnell
Wie in Figur 2 gezeigt, wird das Schiebefreigabeeingangssignal 95 für das Schieberegister 53 vom UND-Gate 56 abgeleitet, das ein Eingangssignal vom schnell-3-Ausgang des Schieberegisters 52 empfängt. Auf diese Weise kann das langsame Schieberegister 53 nur verschoben werden, wenn ein Taktimpuls und ein Ausgangssignal von schnell 3 des Schieberegisters 52 vorhanden sind. Ferner empfangen das UND-Gate 56 sowie der Schiebefreigabeeingang 95 des Schieberegisters 52 ein Ausgangssignal vom NAND-Gate 65, das Eingangssignale von langsam 4 und schnell 3 erhält. Dementsprechend wird ein hohes Schiebefreigabeeingangssignal 95 am Schieberegister 52 jederzeit erzeugt, bis gleichzeitig Ausgangssignale schnell 3 und langsam 4 anliegen, die drei Taktimpulse erreichen, nachdem die Adresse 0 erreicht worden ist, erreicht werden. An diesem Punkt werden beide Schieberegister 52,53 an jeder weiteren Zählung gehindert, bis der nächste Rücksetzimpuls 18 auf die Rücksetzeingänge 94 gegeben wird, um beide Schieberegister zurückzusetzen. Dementsprechend laufen nach dem Erreichen der Adresse 0 die Spalten- und Zeilenzähler aufeinanderfolgend längs jeder Zeile über die zwei Speicherblöcke und benutzen wiederum (beginnend bei der Spalte 0 der Zeile 0 in Feld 0) alle Speicherplätze in jeder Zeile und gehen dann zur nächsten Zeile und wiederholen den Vorgang. Dies ist aus Tabelle 1 ersichtlich, wo eine Verzögerungslänge von 32 Einheiten die vollständige Benutzung aller Speicherplätze in zwei aufeinanderfolgenden Zeilen jedes der Speicherblöcke bewirkt. Für längere Kettenverzögerungslängen als 32 werden zusätzliche vollständige Zeilen von Speicherplätzen verwendet.
Die Ausgänge der Schieberegister 52 und 53 sind mit einer Anzahl von UND-Gates 60,61,62,63,64 und 65 verbunden, wie gezeigt.
Die Ausgangssignale der UND-Gates 60,61 und 62 werden auf ein ODER-Gate 66 gegeben, das einen Eingang zu einem weiteren UND-Gate 67 bildet. Der Ausgang des UND-Gates 67 ist mit einem ODER-Gate 68 verbunden, das zu einem Ausgang 69 zum Rücksetzen des Spaltenzählers führt. Ein UND-Gate 70 erzeugt ein Ausgangssignal 71 zur Freigabe der Zählung durch den Zeilenzähler 45. Ein ODER-Gate 72 erzeugt ein Ausgangssignal 73 zum Zurücksetzen des Zeilenzählers 45. Zwei UND-Gates 74 und 75 erzeugen jeweils Ausgangssignale 76 und 77, welche Gleichsetzen-Feld-0 bzw. Gleichsetzen-Feld-1 entsprechen. Diese Ausgangssignale werden auf die Impulserzeuger 46 und 47 gegeben. Die Ausgangssignale 76 und 77 sind Befehle für die Impulserzeuger 46 und 47, einen Gleichsetzvorgang zu starten. Sodann steuern die Impulserzeuger 46 und 47 die Zeitsteuerung der Impulse, die auf die Gleichsetz- und Vorladeschaltung 36 und die Sperren und Treiber 41 und 42 gegeben werden. Der Feldzähler 50 weist einen Ausgang auf, der über einen Inverter 80 angeschlossen ist, um ein Signal 81 zur erzeugen, das anzeigt, daß das Feld 0 für die Datenübertragung verwendet wird, sowie einen weiteren nichtinvertierten Ausgang 82, der anzeigt, daß das Feld 1 für die Datenübertragung verwendet wird.
Das UND-Gate 60 empfängt Eingangssignale von schnell 3, langsam 0 und Anschluß 81, um anzuzeigen, wenn eine Feldüberspringbedingung mit 13 übrigen Stellen vorhanden ist. Das UND-Gate 61 empfängt Eingangssignale von schnell 3, langsam 1 und Anschluß 82, welche anzeigen, daß eine Feldüberspringbedingung mit 9 übrigen Stellen während der Abtastung von Feld 1 erreicht ist. Das UND-Gate 62 empfängt Eingangssignale von schnell 3, langsam 2 und Anschluß 81, welche anzeigen, daß eine Feldüberspringbedingung mit 5 übrigen Stellen oder Abtastungen bei der Abtastung in Feld 0 erreicht ist. Das UND-Gate 63 empfängt Eingangssignale von langsam 4 und schnell 3, welche anzeigen, daß 0 Stellen übrig sind und so eine Feldüberspringbedingung existiert. Das ODER-Gate 68 ermöglicht ein Rücksetzsignal am Ausgang 69, wenn dort entweder ein Ausgangssignal vom Gate 63 oder ein Ausgangssignal vom Gate 67 anliegt. Das Gate 67 erzeugt ein Ausgangssignal, wenn dort ein Eingangssignal am Anschluß 85 vom Spaltenzähler anliegt, um anzuzeigen, daß wenigstens vier Spalten benutzt worden sind, und gleichzeitig dort ein Ausgangssignal vom ODER-Gate 66 anliegt. Das ODER-Gate 68 ermöglicht ebenfalls ein Ausgangssignal vom Anschluß 69, wenn der Spaltenzähler ein Signal am Anschluß 86 erzeugt, um anzuzeigen, daß alle acht Spalten dieser Zeile bereits benutzt worden sind. Wenn ein Überspringsignal am Anschluß 69 erzeugt wird, wird dieses auch auf das UND-Gate 70 gegeben, welches ebenfalls den Zeilenzähler freigibt, ein Signal am Anschluß 71 durchzuschalten, wenn das Signal am Anschluß 81 anzeigt, daß das Feld 0 aktiv ist. Das Überspringsignal vom Anschluß 69 wird ebenfalls zum Feldzähler 50 gegeben, um die Signale an den Anschlüssen 81 und 82 zu ändern.
Das UND-Gate 64 ist so ausgebildet, daß es Eingangssignale vom Anschluß 81 empfängt, um anzuzeigen, daß das Feld 0 aktiv ist, sowie Eingangssignale vom Anschluß 69 und von langsam 2 des Zählers 53. Wie aus Tabelle 2 ersichtlich, zeigt ein langsam-2-Ausgang an, daß entweder 5, 6, 7 oder 8 Plätze verblieben sind, und so wird der Zeilenzähler unter einer Überspringbedingung bei Abtastung des Feldes 0 zurückgesetzt und es verbleiben 5, 6, 7 oder 8 Stellen. Der Feldzähler 50 kann ebenfalls durch ein Ausgangssignal aus dem ODER-Gate 88 zurückgesetzt werden, welches anzeigt, daß keine Plätze verblieben sind oder daß alle Spalten benützt worden sind, wenn das Feld 1 aktiv ist.
Wenn die Steuereinheit ein Überspringsignal von einem Feld zum anderen bewirkt, so wird ein Ausgangssignal vom Feldzähler 50 auf der Leitung 89 zu einer Ein-Zyklus-Verzögerungseinheit 90 gegeben. Das Ausgangssignal wird über einen Inverter 91 auf das UND-Gate 94 gegeben, das ein Feld-0-Gleichsetzsignal am Anschluß 76 erzeugt, wenn der Feldzähler geschaltet hat, um anzuzeigen, daß das Feld 1 aktiv ist. In gleicher Weise empfängt das UND-Gate 75 ein Eingangssignal, wenn das Feld 0 aktiv ist, zusammen mit dem Ausgangssignal aus der Verzögerungseinheit 90, so daß der Anschluß 77 ein Feld-1-Gleichsetzsignal am Anschluß 77 erzeugt, wenn der Feldzähler 50 zum Feld 0 umschaltet.
Es ist daher ersichtlich, daß die Verwendung der in Fig.2 gezeigten Gate-Schaltung bewirkt, daß Ausgangssignale zum Zeilenzähler 45 und Spaltenzähler 44 gegeben werden, um den Zyklus von Speicherstellen zu adressieren und die Verwendung von Speicherzellen zu erzielen, wie in Tabelle 1 gezeigt.
Die Gleichsetzsignale 76 und 77 werden auf die in Fig.1 gezeigten Impulserzeuger 46 und 47 gegeben, und der jeweilige Impulserzeuger betätigt den Wortleitungstreiber des Speicherblocks, der gleichgesetzt werden soll, um die Wortleitungen niedrigzusteuern und dadurch die Speicherzellen von den Bitleitungen vor dem Gleichsetzen abzutrennen. Die Signale auf den Leitungen 76 und 77 betätigen auch die Impulserzeuger 46 und 47, um ein Signal zu erzeugen, das auf die Gleichsetz- und Vorladeschaltung 36 an dem Feld gegeben wird, das gleichgesetzt werden soll, so daß der Gleichsetzvorgang einen Zyklus, nachdem die Wortleitungen dieses Feldes niedriggesteuert worden sind, bewirkt wird.
Es ist festzustellen, daß durch Verwendung der Sperren 41 und 42 der Zeilendecoder 40 eine Adresse erhalten kann, die für beide Speicherblöcke 14 und 15 gesperrt ist, aber, wenn Datenübertragungen durch selektives Adressieren innerhalb des Feldes 0 bewirkt worden sind, gibt die Feldüberspringbedingung den Zeilendecoder 40 frei, zur nächsten erforderlichen Zeilenadresse im Feld 0 fortzuschreiten, während die Sperren 42 die existierende Zeilenadresse für das Adressieren festhalten, das jetzt im Feld 1 in der gleichen Zeile stattfindet, wie sie gerade für das Adressieren in Feld 0 benutzt worden ist.
Es wird bemerkt, daß der Spaltenzähler ein Signal auf die Leitung 93 zur Spaltenmultiplexschaltung 37 gibt, so daß, wenn selektierte Speicherplätze in jedem Halbfeld adressiert werden, ein einziger Adressenzeiger für beide Daten erzeugt wird, diejenige, welche in den Speicherplatz geschrieben wird und diejenige, die im gleichen Zyklus Ausgangssignal ist. Jeder Platz, der adressiert wird, weist in diesen Platz geschriebene Daten auf, und beim nächsten Mal, wenn dieser Platz adressiert wird, werden die vorherigen Daten gelesen und abgetastet, wodurch ein verzögertes Datenausgangssignal am Ausgangsanschluß 17 erzeugt wird und neue Daten in diesem Platz während des gleichen einzigen Zyklus geschrieben werden.
Die Erfindung ist insbesondere auf die Bildung von Kettenverzögerungen für die Verwendung in zweidimensionalen Bildfiltern anwendbar. Eine solche Anordnung ist in Fig.4 gezeigt, in welcher drei gleiche Kettenverzögerungsschaltungen 101,102 und 103 in Reihe geschaltet sind. Daten werden an einem Eingang 104 eingegeben. Das Ausgangssignal der ersten Kettenverzögerungsschaltung 101 wird direkt auf eine Abtastschaltung 105 gegeben und bildet gleichzeitig ein Eingangssignal in die zweite Kettenverzögerungsschaltung 102. Das Ausgangssignal der Kettenverzögerungsschaltung 102 wird in gleicher Weise auf die Abtastschaltung 105 gegeben und bildet ein Eingangssignal für die dritte Kettenverzögerungsschaltung 103. Das Ausgangssignal der Kettenverzögerungsschaltung 103 wird auf die Abtastschaltung 105 gegeben. Jede Kettenverzögerungsschaltung gibt ein Wort je Zyklus ab und dementsprechend kann die Abtastschaltung drei Wörter aus den drei angeschlossenen Kettenverzögerungsschaltungen gleichzeitig analysieren. Jede Kettenverzögerungsschaltung hat in diesem Beispiel ihren eigenen Zähler 106, um ein Programmieren der erforderlichen Verzögerung zu ermöglichen.
Die Erfindung ist nicht auf die Einzelheiten des geschilderen Beispiels eingeschränkt.

Claims

1. Verfahren zum Zugreifen zu einem Speicher mit einer Anzahl von Speicherplätzen, der statische RAM-Zellen (20) aufweist, wobei das Verfahren umfaßt: Verteilen der Zellen auf wenigstens zwei Speicherblöcke (14,15), wobei jeder Block eine Anzahl von Zeilen und Spalten aufweist, jede Zelle mit einem Paar von Bitleitungen (26,27) zum Übertragen von Daten in jede und aus jeder Zelle verbunden ist, sowie aufeinanderfolgendes Adressieren von mehr als einem Speicherplatz in einem Speicherblock und Bewirken einer Datenübertragung an jedem adressierten Speicherplatz, gekennzeichnet durch Gleichsetzen von Bitleitungen in einem anderen Speicherblock gleichzeitig mit dem Bewirken von Datenübertragungen in dem einen Speicherblock, und durch derartiges Schalten der Adressier- und Gleichsetzungsvorgänge, daß nacheinander mehr als ein Speicherplatz in dem anderen Speicherblock adressiert und eine Datenübertragung an jedem adressierten Speicherplatz bewirkt wird und gleichzeitig Bitleitungen in dem einen Speicherblock gleichgesetzt werden.

2. Verfahren nach Anspruch 1, bei welchem jede Datenübertragung einen Datenabtastvorgang umfaßt, um Daten aus den Bitleitungen (26,27) zu lesen.

3. Verfahren nach Anspruch 2, bei welchem jede Datenübertragung ferner einen Schreibvorgang umfaßt, um Daten in einen Speicherplatz (20) zu schreiben.

4. Verfahren nach einem der vorangehenden Ansprüche, bei welchem Daten von einem Speicherplatz (20) zu einem Paar von Bitleitungen (26,27) durch einen Lesevorgang übertragen werden, nachdem die Leitungen gleichgesetzt worden sind, und nachfolgend ein Abtastvorgang durchgeführt wird, um das Signal an dem Paar von Bitleitungen abzutasten.

5. Verfahren nach Anspruch 4, bei welchem der Abtastvorgang einen Teil der Datenübertragung bildet und der Lesevorgang an selektierten Speicherplätzen (20) während des Gleichsetzungsvorganges in einem Speicherblock durchgeführt wird, nachdem die Bitleitungen (26,27) gleichgesetzt worden sind und während Datenübertragungen in einem anderen Speicherblock durchgeführt werden.

6. Verfahren nach einem der vorangehenden Ansprüche, bei welchem der Gleichsetzungsvorgang ein Vorladen der Bitleitungen (26,27) auf eine erforderliche Spannung umfaßt.

7. Verfahren nach einem der vorangehenden Ansprüche, bei welchem das Adressieren und Gleichsetzen durch einen Taktgeber (54) zeitgesteuert wird, wobei jeder Adressiervorgang und jede Datenübertragung in einem Taktzyklus durchgeführt wird und der Gleichsetzungsvorgang eine Dauer von mehr als einem Taktzyklus besitzt.

8. Verfahren nach einem der vorangehenden Ansprüche, bei welchem der Adressiervorgang das Adressieren einer Anzahl von benachbarten Speicherplätzen (20) in der gleichen Zeile eines Speicherblocks umfaßt.

9. Verfahren nach Anspruch 8, bei welchem eine Zeile in jedem der Speicherblöcke (14,15) adressiert wird, Datenübertragungen in selektierten Plätzen der Zeile jedes Speicherblocks bewirkt werden, während der andere gleichgesetzt wird, und die Zeilenadresse geändert wird, um eine weitere Zeile zu selektieren, nachdem eine Zeile in jedem Speicherblock benutzt worden ist.

10. Verfahren nach einem der vorangehenden Ansprüche, bei welchem das Gleichsetzen von Bitleitungen in einem Speicherblock (14,15) das Gleichsetzen aller Bitleitungen (26,27) in diesem Speicherblock umfaßt.

11. Verfahren nach einem der vorangehenden Ansprüche, welches umfaßt: Erfassen einer Anzahl von Datenübertragungen, die an einer Anzahl von zugegriffenen Plätzen (20) in einem Speicherzugriffzyklus durchgeführt werden sollen, nacheinander Adressieren von selektierten Speicherplätzen in jedem der Speicherblöcke (14,15), um die zugegriffenen Plätze über jeden der Speicherblöcke zu verteilen, wobei das Adressieren das Selektieren eines Speicherblocks zum Starten des Zyklus umfaßt, Adressieren einer Anzahl von Plätzen in einer Zeile dieses Blocks, Umschalten von diesem einen Block auf einen anderen Block und Adressieren einer Anzahl von Plätzen in einer Zeile dieses anderen Blocks, wobei das Umschalten von einem Block zu einem anderen durchgeführt wird, ohne alle Plätze in jeder adressierten Zeile zu adressieren, um jeden dieser Zyklen in einem Speicherblock (14,15) mit Ausnahme des selektierten, in welchem der Zyklus begann, zu beendigen und wobei jede adressierte Zeile in jedem Block eine Anzahl von adressierten Plätzen aufweist.

12. Verfahren nach Anspruch 11, bei welchem das Umschalten von einem Block (14,15) auf einen anderen derart gesteuert wird, daß jede in jedem Block benutzte Zeile wenigstens die Hälfte der Plätze in dieser Zeile umfaßt, welche während dieses Speicherzugriffzyklus adressiert wurden.

13. Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Speicherplätze (20) zwischen zwei Speicherblöcken verteilt werden, wobei jeder Block die gleiche Anzahl von Spalten besitzt.

14. Verfahren nach Anspruch 1 zum zyklischen Zugreifen auf eine Anzahl von Speicherplätzen (20) in wenigstens zwei Speicherblöcken (14,15), deren jeder in Zeilen und Spalten angeordnete Speicherplätze besitzt, welches umfaßt: Erfassen einer Anzahl von in einem Speicherzugriffzyklus zu adressierenden Speicherplätzen, aufeinanderfolgendes Adressieren von selektierten Speicherplätzen in jedem der Speicherblöcke, um die zugegriffenen Plätze über jeden der Speicherblöcke zu verteilen, wobei dieses Adressieren das Selektieren eines Speicherblockes umfaßt, um den Zyklus zu beginnen, Adressieren einer Anzahl von Plätzen in einer Zeile dieses Blocks, Umschalten von einem Block zu einem anderen Block und Adressieren einer Anzahl von Plätzen in einer Zeile des anderen Blocks, wobei das Umschalten von einem Block (14,15) auf einen anderen ohne Adressieren aller Zeilenplätze in jeder adressierten Zeile durchgeführt wird, um diesen Zyklus in einem Speicherblock mit Ausnahme des selektierten, in welchem der Zyklus begann, zu beendigen, und wobei jede in einem der Speicherblöcke verwendete Zeile eine Anzahl von adressierten Plätzen besitzt.

15. Verfahren nach Anspruch 14, bei welchem das Umschalten von einem Block (14,15) auf einen anderen derart gesteuert wird, daß jede in jedem Block benutzte Zeile wenigstens die Hälfte der Plätze in derjenigen Zeile enthält, welche während des Speicherzugriffzyklus adressieret wurde.

16. Verfahren nach Anspruch 14 oder 15, bei welchem beim Umschalten vom Adressieren einer Zeile in dem Speicherblock (14,15), in welchem der Zyklus begann, die gleiche Zeile in einem anderen speicherblock adressiert wird.

17. Verfahren nach Anspruch 16, bei welchem jeder Speicherzugriffzyklus das Adressieren von mehr als einer Zeile in jedem Speicherblock umfaßt, wobei wenigstens eine Zeile in jedem Speicherblock (14,15) an allen Speicherplätzen zugegriffen wird und eine Zeile in jedem Speicherblock an weniger als allen Speicherplätzen in der Zeile adressiert wird.

18. Verfahren nach einem der Ansprüche 14 bis 17, bei welchem Daten aus jedem Speicherplatz (20) gelesen und in diesen eingeschrieben werden jedesmal, wenn zu dem Speicherplatz zugegriffen wird.

19. Verfahren nach einem der Ansprüche 14 bis 18, bei welchem die Speicherplätze (20) statische RAM-Zellen aufweisen, deren jede mit einem Paar von Bitleitungen zur Verwendung bei den Datenübertragungen in die und aus den Zellen verbunden sind, wobei das Verfahren ferner umfaßt das Gleichsetzen der Bitleitungen (26,27) in einem Speicherblock (14,15), während Datenübertragungen an einer Folge von selektierten Speicherplätzen in einem anderen Speicherblock durchgeführt werden.

20. Speicher, welcher aufweist: einen ersten Speicherblock (14), einen zweiten Speicherblock (15), wobei jeder Block eine Anzahl von Zeilen und Spalten (35) von Speicherplätzen aufweist, welche statische RAM-Zellen (20) enthalten, deren jede zum Halten von digitalen Daten geeignet ist, eine Anzahl von Bitleitungspaaren, welche mit den Zellen der jeweiligen Spalten gekoppelt sind, zum Übertragen von Daten in die und aus den Zellen, Spaltenadressieranordnungen (37) zum Adressieren der Spalten, Zeilenadressieranordnungen (40) zum Adressieren der Zeilen, Gleichsetzanordnugnen (36), die mit den Bitleitungen zum Gleichsetzen jedes Bitleitungspaars vor der Benutzung jedes Bitleitungspaares zum Übertragen von Daten aus einer Zelle gekoppelt sind, gekennzeichnet durch eine Steueranordnung (13), welche mit den Spalten- und Zeilenadressieranordnungen (40) gekoppelt ist, zum aufeinanderfolgenden Adressieren einer Anzahl von Speicherplätzen in einem der Speicherblöcke (14), gefolgt von einer Anzahl von Speicherplätzen in dem anderen (15) der Speicherblöcke und zum Übertragen von Daten aus den Speicherplätzen, wobei die Steueranordnung (13) ferner mit den Gleichsetzanordnungen (36) gekoppelt ist, um nacheinander die Bitleitungen jedes Blocks gleichzusetzen, und ein Block gleichgesetzt wird, wenn Daten vom anderen dieser Blöcke übertragen werden.

21. Speicher nach Anspruch 20, bei welchem die Spaltenadressieranordnungen (37) und die Gleichsetzanordnungen (36) mit Bitleitungen sowohl im ersten als auch zweiten Speicherblock (14,15) gekoppelt sind und die Steueranordnung (13) eine Schaltanordnung zum Umschalten sowohl der Spaltenadressieranordnungen (37) und der Gleichsetzanordnungen (36) abwechselnd zwischen verschiedenen Speicherblöcken enthält.

22. Speicher nach Anspruch 20 oder 21, bei welchem die steueranordnung (13) Adressenerzeugungsanordnungen zum aufeinanderfolgenden Erzeugen einer Anzahl von Adressen benachbarter Speicherplätze innerhalb derselben Zeile des gleichen Speicherblocks (14,15) und Umschaltanordnungen zum Umschalten von einem Speicherblock zu einem anderen nach dem Adressieren einer Anzahl von Plätzen innerhalb eines Speicherblocks enthält.

23. Speicher nach einem der Ansprüche 20 bis 22, bei welchem die Gleichsetzanordnungen (36) mit allen Bitleitungen eines Speicherblocks gekoppelt sind, um alle Bitleitungen dieses Speicherblocks gleichzeitig gleichzusetzen.

24. Speicher nach einem der Ansprüche 20 bis 23, bei welchem die Zeilenadressieranordnungen (40) mit einer Anzahl von Wortleitungen für jeweilige Zeilen gekoppelt sind und ferner Sperranordnungen (41,42) zum Sperren einer selektierten Zeilenadresse für einen Speicherblock, während eine neue Zeilenadresse für einen anderen Speicherblock selektiert wird, enthalten.

25. Speicher nach einem der Ansprüche 20 bis 24, bei welchem Schreibanordnungen (38) zum Schreiben von Daten in jeden Speicherplatz nach jeder Datenübertragung vorgesehen sind, wobei die Schreibanordnungen mit der Steueranordnung (13) derart gekoppelt sind, daß Daten bei jedem Adressiervorgang aus jedem adressierten Speicherplatz übertragen und in diesen geschrieben werden.

26. Speicher nach einem der Ansprüche 20 bis 25, welcher ferner aufweist: einen Taktgeber (54) zum Angeben von Taktzyklen, wobei die Adressieranordnungen auf den Taktgeber ansprechen, um einen anderen Speicherplatz bei jedem Taktzyklus zu adressieren, wodurch das Gleichsetzen der Bitleitungen (26,27) in einem Speicherblock über eine Anzahl von Taktzyklen durchgeführt wird, während Daten aus einer Folge von Plätzen (20) in einem anderen Speicherblock bei jedem aus der Anzahl von Taktzyklen übertragen werden.

27. Kettenverzögerungsschaltung für die Verwendung zum Verzögern von digitalen Signalen um eine vorbestimmte Anzahl von Zyklen, wobei die Schaltung umfaßt: einen Speicher nach einem der Ansprüche 2o bis 26 zusammen mit Zählanordnungen (52,53) zum Anzeigen einer Anzahl von Verzögerungszyklen sowie eine Anordnung zum zyklischen Zugreifen auf eine Anzahl von Plätzen in dem Speicher in Abhängigkeit von der Anzahl von Verzögerungszyklen, wobei eine Anordnung zum Lesen von Daten aus jedem Platz und zum Schreiben neuer Daten in jeden Platz jedesmal, wenn zu dem Platz zugegriffen wird, vorgesehen sind.

28. Anzahl von Kettenverzögerungsschaltungen jeweils nach Anspruch 27, wobei die Verzögerungsschaltungen (101, 102,103) in Reihe geschaltet sind und wobei der Ausgang einer Schaltung mit dem Eingang einer benachbarten Schaltung verbunden ist.