DE19740125A1 - Schaltung zum Entladungsschutz integrierter Schaltkreise - Google Patents
Schaltung zum Entladungsschutz integrierter SchaltkreiseInfo
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Description
Die Erfindung betrifft eine Schaltung zum Entladungsschutz in
tegrierter Schaltkreise nach dem Oberbegriff des Anspruchs l.
Bei der Verkleinerung von CMOS-Transistoren kann die Dicke der
Gateoxidschicht 100 Å oder weniger betragen. Der hochohmige Knoten am
Eingang kann durch elektrostatische Ladungen während der Behandlung
leicht auf 2000 V positiver oder negativer Polarität aufgeladen werden.
Als Folge kann Gateoxid auf dem Entladungsweg verkleinerter, mit dem
Eingangsknoten verbundener CMOS-Bauelemente zerstört oder beschädigt
werden, wodurch ein Ausfall in einem frühen Stadium der Betriebslebens
dauer hervorgerufen werden kann.
Eingangs- und Ausgangsschaltkreisanschlüsse werden mit Schutz
netzwerken auf dem Chip versehen, die einen Weg für elektrostatische
Entladung schaffen und das Entstehen einer Überschußspannung über dem
Gateoxid des Bauelements verhindern. Ein bekanntes Schutznetzwerk ver
wendet ein parasitäres steuerbares Siliciumgleichrichter-Bauelement,
welches mit CMOS-Technologie hergestellt werden kann. In einem "An-Zu
stand" liefert der steuerbare Siliciumgleichrichter (SCR = Silicon Con
trol Rectifier) einen hervorragenden Schutz empfindlicher Bauelemente,
da sein Widerstand im "An-Zustand" gering ist und die elektrostatische
Ladung durch Wärmeleitung über ein großes Volumen schnell entladen wer
den kann. Eine Möglichkeit, bekannte SCR-Bauelemente zu triggern, be
steht in der Verwendung des während der Lawinenentladung der Grenz
schicht zwischen n-Wanne und p-Substrat erzeugten Stromes, wobei eine
ausreichende Spannung über dem pnpn-Pfad im SCR-Bauelement angelegt
wird.
Einige besonders empfindliche Bauelemente können jedoch bei
unterhalb der SCR-Triggerspannung (Vtrig) beschädigt werden.
Deshalb ist eine alleinige Verwendung von SCR zum Schutz dieser Bauele
mente unbrauchbar. Wenn Vtrig z. B. etwa 30 V beträgt, betragen sowohl
die Gateoxid-Durchbruchspannung als auch die Drain-Durchbruchspannung
eines MOS-Transistors in einem 0,5 µm Bauelement (120 Å dicke Gateoxid
schicht) weniger als 15 V. Wenn der SCR einen Schutz gegen elektrostati
sche Entladung an einem Eingangs- oder Ausgangskontakt liefern soll,
sollte Vtrig kleiner als die Drain-Durchbruchspannung des MOS-Bauele
ments am Ausgangspuffer oder die Gateoxid-Durchbruchspannung an den Ein
gangskontakten sein.
Zum Schutz von CMOS-Bauelementen im Submikrometerbereich gegen
elektrostatische Entladung wurde ein spannungsarmer Trigger-SCR (LVTSCR
= Low Voltage Triggering SCR) entwickelt. Diese LVTSCRs haben Trigger
spannungen unterhalb der Gateoxid-Durchbruchspannung (das Gateoxid-
Durchbruchfeld beträgt etwa 8 × 10⁶ V/cm) und der Drain-Durchbruchspan
nung der MOS-Transistoren. Gemäß Fig. 7 wird in einem LVTSCR eine NMOS-
Struktur als Bauelement zum Triggern des SCR bei niedriger Spannung ein
gebaut. In dieser Struktur wird die SCR-Triggerungsspannung Vtrig durch
die Snap-back-Durchbruchspannung des eingebauten NMOS-Bauelements be
stimmt. Die Drain des NMOS-Bauelements ist mit einer n-Wanne des pnpn-
Pfades des SCR-Bauelements verbunden; ein Gate und eine Source sind an
VSS angeschlossen. Als Folge bringt eine während einer elektrostatischen
Entladung vom Kontakt erzeugte Hochspannung das NMOS-Bauelement bei ei
ner niedrigeren Spannung in den Snap-back-Durchbruch als die SCR-Struk
tur. Wenn die Kanallänge des MOS-Transistors in LVTSCR weniger als 0,5
µm beträgt, tritt der Drain-Durchbruch der NMOS-Struktur bei niedrigerer
Spannung auf; der SCR wird wiederum bei einer niedrigeren Spannung für
den Schaltkreis getriggert. Gemäß Fig. 7 ist in einem LVTSCR der Kon
takt mit der n-Wanne im zugehörigen SCR-Pfad kurzgeschlossen und hat ei
nen größeren Triggerungsstrom; in dem anderen LVTSCR ist der Kontakt
nicht mit der n-Wanne kurzgeschlossen. Im ersten Fall spannt der Snap-back-
Strom im n-Kanal-MOS-Transistor, wenn der Kontakt auf hohe Spannung
geändert wird, zunächst den bipolaren pnp-Transistor (Qp) und dann den
bipolaren npn-Transistor (Qn) in Durchlaßrichtung vor, und der SCR-Pfad
geht schließlich in den Latch-up-Zustand über. Die positive elektrosta
tische Entladung verläuft dann ohne Beschädigung interner Schaltkreise
schnell über den SCR-Pfad. Der n-Kanal-MOS-Transistor liefert einen
Triggerstrom zum Triggern des SCR-Pfades in den "An-Zustand". Der Trig
gerstrom ist größer, wenn die n-Wanne mit dem Kontakt kurzgeschlossen
ist.
In ähnlicher Weise kann eine komplementäre LVTSCR-Struktur mit
eingebautem PMOS-Transistor zum Schutz gegen eine negative elektrostati
sche Entladung verwendet werden, wie in Ker et al. "Complementary LVTSCR
elektrostatische Entladung Protection Circuit for Submicron CMOS VLSI-
ULSI", IEEE Trans. Electron Devices, Band 43, Nr. 4, Seiten 588-598,
1996, beschrieben. Wenn der Kontakt auf niedrige Spannung geändert wird,
spannt der Snap-back-Strom im p-Kanal-MOS-Transistor zunächst den bipo
laren npn-Transistor (Qn) und dann den bipolaren pnp-Transistor (Qp) in
Durchlaßrichtung vor, und der SCR-Pfad geht schließlich in den Latch-up-
Zustand über. Die negative elektrostatische Entladung verläuft dann ohne
Beschädigung interner Schaltkreise schnell über den SCR-Pfad. Wieder
dient der p-Kanal-MOS-Transistor dazu, den Latch-up-Triggerstrom für den
SCR-Pfad zu liefern. Wenn die n-Wanne mit Vdd kurzgeschlossen ist, er
fordert dies einen größeren Latch-up-Triggerstrom und damit einen
größeren p-Kanal-MOS-Transistor in der LVTSCR-Struktur.
Bekannte Bauelemente zum Schutz gegen elektrostatische Entla
dung sind verbesserungswürdig. Hierbei ist erstens zu nennen, daß Vtrig
empfindlich für Prozeßveränderungen (wie die Kanallänge) ist. Erforder
lich ist eine Verbesserung der Photolithographie-Techniken, um eine Ka
nallänge von MOS-Transistoren in LVTSCRs zu belichten, die kleiner als
die minimal erreichbare Strukturgröße im Rahmen dieser Technik ist.
Zweitens variiert die Snap-back-Durchbruchspannung der MOS-Transistoren
in LVTSCR mit der Kanallänge, und es treten Effekte der Erzeugung heißer
Ladungsträger während einer elektrostatischer Entladung auf. Drittens
sollte eine Abstimmung von Vtrig ohne Änderung der Kanallänge der MOS-
Transistoren in LVTSCR-Bauelementen möglich sein. Schließlich sollte das
SCR-Bauelement getriggert werden können, ohne daß der MOS-Transistor im
Durchbruch betrieben wird.
Aufgabe der Erfindung ist es, eine Schaltung zum Entladungs
schutz integrierter Schaltkreise nach dem Oberbegriff des Anspruchs 1 zu
schaffen, bei der Vtrig unempfindlich gegen Prozeßveränderungen ist.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des
Anspruchs 1 gelöst.
Hierbei wird ein steuerbarer Siliciumgleichrichter (SCR) durch
einen neuronalen Floating-Gate-MOS-Transistor getriggert, wobei die
Drain-Einschaltspannung des Floating-Gate-MOS-Transistors über das Kopp
lungsverhältnis von mindestens zwei Gates, die kapazitiv an ein Floa
ting Gate gekoppelt sind, gesteuert werden kann. Eine solche Schaltung
hat den Vorteil, daß eine Abstimmung von Vtrig ohne Änderung der Kanal
länge möglich ist und das SCR-Bauelement getriggert werden kann, ohne
daß der Floating-Gate-MOS-Transistor im Durchbruch betrieben wird.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden
Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend eines in den beigefügten Abbil
dungen dargestellten Ausführungsbeispiels näher erläutert.
Fig. 1 und 2 zeigen Querschnitte eines LVTSCR-Bauelements mit
einem steuerbaren n-Kanal-Floating-Gate-MOS-Transistor.
Fig. 3 zeigt eine Ersatzschaltung des Floating-Gate-MOS-Tran
sistors aus Fig. 1 und 2.
Fig. 4 und 5 zeigen Querschnitte eines komplementären p-Kanal-
Floating-Gate-MOS-Transistors.
Fig. 6 zeigt eine Ersatzschaltung des p-Kanal-Floating-Gate-
MOS-Transistors aus Fig. 4 und 5.
Fig. 7 und 8 zeigen bekannte LVTSCR-Bauelemente.
Die vorliegende Ausführungsform enthält zwar einen neuronalen
Floating-Gate-MOS-Transistor mit zwei Steuergates, es können jedoch auch
Floating-Gate-MOS-Transistoren mit drei, vier oder mehr Steuergates ver
wendet werden. Die zuletzt genannten Konfigurationen sind bei der Ver
bindung desselben neuronalen Floating-Gate-Transistors mit mehr als ei
nem Kontakt nützlich, so daß mehrere interne Schaltkreise mit einem ein
zigen Transistor geschützt werden können.
Gemäß Fig. 1 wird ein n-Kanal-MOS-Transistor 10 benachbart zu
einer n-Wanne 14 auf einem p-Substrat 12 gebildet. Eine Drain des n-Ka
nal-MOS-Transistors 10 ist gemäß Fig. 2 mit der n-Wanne 14 verbunden.
Ein Eingangskontakt 18 ist mit einem p+-Kontakt 16 in der n-Wanne 14 so
wie mit vor elektrostatischer Entladung zu schützenden internen Schalt
kreisen 20 verbunden. Ein Gate 22 und ein in der n-Wanne 14 befindlicher
n⁺-Kontakt 24 sind miteinander verbunden. Ein Gate 30 und eine Source
des n-Kanal-MOS-Transistors 10 sind an VSS angeschlossen. Feldoxidregio
nen 26 und 28 werden ebenfalls in der n-Wanne 14 gebildet. Die Gates 22
und 30 sind kapazitiv an ein Floating Gate 32 gekoppelt und überdecken
eine Feldoxidregion 34. Das Gate 30 ist geerdet. Die Gates 22 und 30
können aus Polysilicium, Metall oder einem Silicid-Polysilicium beste
hen. Das Floating Gate 32 besteht aus Polysilicium.
Der n-Kanal-MOS-Transistor 10 wird eingeschaltet, wenn das
Floating-Gate-Potential die gewünschte Schwellenspannung (bezüglich des
Floating Gates 32) erreicht. Das Potential Vfg ergibt sich folgender
maßen aus den Potentialen V₁ am Gate 22 und V₂ am Gate 30:
Vfg = V₁w₁ + V₂w₂ (1)
????? Gate-Kopplungsverhältnisse ?? und ?? als Verhältnisse
der Kapazität der jeweiligen Gates zur Gesamtkapazität (bezüglich des
Floating Gates 32) definiert sind. Die Summe aus w₁ und w₂ beträgt etwa
1, wenn Streukapazitäten (bezüglich des Floating Gates 32) kleiner als
die Kapazität der Gates 22 und 30 sind.
Da das Gate 30 geerdet und das Gate 22 mit dem n⁺-Kontakt
(Drain) 24 verbunden ist, wird Gleichung (1) zu:
Vfg = Vdw₁ (2)
Der n-Kanal-MOS-Transistor 10 kann eingeschaltet werden, wenn
sich Vfg dem Wert von Vt (der Schwellenspannung bezüglich des Floating
Gates 32) nähert. Die SCR-Bauelemente werden wiederum getriggert, wenn
der n-Kanal-MOS-Transistor 10 eingeschaltet ist. Eine Drain-Einschalt
spannung kann folglich aus Gleichung (2) abgeschätzt werden, d. h. über
Vd,AN = Vt/w₁, wobei Vt die Schwellenspannung bezeichnet. Folglich kann
durch Verwendung von mindestens zwei Gates 22, 30 und Variation der
Kopplungsverhältnisse w₁ und w₂ dieser Gates 22, 30, z. B. zwischen 0,1
und 0,8, die Spannungstriggerung ausreichend abgestimmt werden, um den
pnpn-Pfad zwischen dem p⁺-Kontakt 16 (Source), der n-Wanne 14, dem
p-Substrat 12 und dem n-Kanal-MOS-Transistor 10 einzuschalten. Eine Ver
größerung der Oberfläche oder Reduzierung der Dielektrikumdicke eines
der Gates 22, 30 erhöht das jeweilige Kopplungsverhältnis w₁, w₂.
Interne Schaltkreise 20 werden durch den n-Kanal-Floating-Ga
te-MOS-Transistor 10 folgendermaßen geschützt. Bis zum Eintreten einer
elektrostatischen Entladung ist VSS im wesentlichen geerdet. Zu Beginn
einer elektrostatischen Entladung wächst das Kontaktpotential schnell
auf z. B. etwa 7 V, dem maximalen am Eingangskontakt 18 erwünschten Po
tential an. Dieses maximale Kontaktpotential kann durch Abstimmung von
w₁ eingestellt werden. Der n-Kanal-MOS-Transistor 10 antwortet fast so
fort, indem er einschaltet und einen Triggerstrom vom leitend werdenden
pnpn-Pfad durchläßt. Genauer fragt das Gate 22 (erstes Steuergate) das
Potential an der n-Wanne 14 ab, wenn das Potential am Eingangskontakt 18
positiv ist. Sobald das Potential an der n-Wanne 14 groß genug ist,
wachsen die Potentiale am Gate 22 und am Floating Gate 32 (wegen der Ga
tekopplung) hinreichend an, um den n-Kanal-MOS-Transistor 10 einzuschal
ten. Von der n-Wanne 14 fließt ein Strom durch den n-Kanal-MOS-Transi
stor 10 zu VSS. Dieser Strom triggert den pnpn-Pfad zwischen der Drain
des n-Kanal-MOS-Transistors 10, dem p-Substrat 12, der n-Wanne 14 und
dem p⁺-Kontakt (Source) 16 in den leitenden Zustand. Die Aufgabe des Ga
tes 30 (zweites Steuergate), welches mit VSS (Masse) verbunden ist, be
steht darin, ein bestimmtes (niedriges) Kopplungsverhältnis für das er
ste Steuergate (Gate 22) herzustellen. Das Gate 30 ermöglicht die Steue
rung des Kopplungsverhältnisses und damit der Drain-Einschaltspannung
sowie die Triggerung des n-Kanal-MOS-Transistors 10 bei niedrigen Span
nungen. Auf diese Weise wird der pnpn-Pfad leitend, bevor das Kontaktpo
tential eine bestimmte Spannung (z. B. etwa 7 V) überschreitet. Daher
werden das Gateoxid oder die Drain interner Schaltkreise 20 vor Beschä
digung oder Güteverlust geschützt.
Der n-Kanal-MOS-Transistor 10 setzt sich selbst in seinen
"Aus-Zustand" zurück, nachdem aufgrund der elektrostatischen Entladung
die gesamte Ladung abgeleitet worden ist. Zu diesem Zeitpunkt wird das
SCR-Bauelement in seinen "Aus-Zustand" zurückgesetzt.
Gemäß Fig. 4 wird ein p-Kanal-MOS-Transistor 50 über einer
n-Wanne 52 in einem p-Substrat 54 gebildet. Eine p⁺-Drain des p-Kanal-
MOS-Transistors 50 ist mit dem p-Substrat 54 verbunden. Ein Eingangskon
takt 58 ist mit einem n⁺-Kontakt 56, dem p-Substrat 54 und mit, vor
elektrostatischer Entladung zu schützenden internen Schaltkreisen 60,
verbunden. Ein Gate 62 und ein p⁺-Substrat-Kontakt 64 sind miteinander
verbunden. In der n-Wanne 52 sind auch Feldoxidregionen 66 und 68 gebil
det. Das Gate 62 und ein Gate 70 ("Steuergates") sind an ein Floating
Gate 72 kapazitiv gekoppelt und überdecken eine Feldoxidregion 74. Das
Gate 70 ist an Vdd angeschlossen. Die Gates 62 und 70 können aus Polysi
licium, Metall oder aus Silicid-Polysilicium bestehen.
Der p-Kanal-MOS-Transistor 50 wird verwendet, um Schaltkreise
vor negativen elektrostatischen Ladungen am Kontakt zu schützen. Folg
lich werden der n-Kanal-MOS-Transistor und der p-Kanal-MOS-Transistor 50
gemeinsam verwendet, um Schaltkreise vor positiven und negativen elek
trischen Ladungen zu schützen. Insbesondere reagiert der p-Kanal-MOS-
Transistor 50 auf eine positive elektrostatische Entladung ähnlich wie
der n-Kanal-MOS-Transistor 10. Der pnpn-Pfad zwischen Vdd und dem Ein
gangskontakt 58 wird getriggert, wenn das Floating-Gate-Potential die
erwünschte Schwellenspannung (bezüglich des Floating Gates 72) erreicht.
Claims (3)
1. Schaltung zum Entladungsschutz integrierter Schaltkreise
mit einem steuerbaren Siliciumgleichrichter und einem MOS-Transistor,
dadurch gekennzeichnet, daß der MOS-Transistor ein Floating-Gate-MOS-
Transistor (10, 50) ist, bei dem ein Floating Gate (32, 72) kapazitiv an
mindestens zwei Gates (22, 30, 62, 70) mit jeweils einem Kopplungsver
hältnis (w₁, w₂) gekoppelt ist, wobei die Summe der Kopplungsverhältnis
se etwa 1 beträgt, wobei im Falle eines n-Kanal-MOS-Transistors (10) ein
Gate (22) mit der Drain (24) in einer dotierten Wanne (14) und das ande
re Gate (30) mit einer Drain eines Siliciumgleichrichters und einem Po
tential (Vss) und im Falle eines p-Kanal-MOS-Transistors (50) ein Gate
(62) mit der Drain (64) eines Siliciumgleichrichters und das andere Gate
(70) mit einem Potential (Vdd) verbunden ist, wobei die Potentiale an
dem jeweils anderen Gate (30, 70) und am Floating Gate (32, 72) bei ei
ner Spannung unterhalb der Lawinendurchbruchspannung des Floating-Gate-
MOS-Transistors (10, 50) ausreichen, um den Floating-Gate-MOS-Transistor
(10, 50) anzuschalten und einen pnpn-Pfad im steuerbaren Siliciumgleich
richter zu triggern.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die
Kopplungsverhältnisse (w₁, w₂) zwischen 0,1 und 0,8 betragen.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Gates (22, 30, 62, 70) durch eine Polysilicium-, Metall- oder
Silicid-Polysilicium-Struktur gebildet sind.
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