DE19633915A1 - Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem - Google Patents
Fehleranalyseeinrichtung für HalbleiterspeicherprüfsystemInfo
- Publication number
- DE19633915A1 DE19633915A1 DE19633915A DE19633915A DE19633915A1 DE 19633915 A1 DE19633915 A1 DE 19633915A1 DE 19633915 A DE19633915 A DE 19633915A DE 19633915 A DE19633915 A DE 19633915A DE 19633915 A1 DE19633915 A1 DE 19633915A1
- Authority
- DE
- Germany
- Prior art keywords
- error
- memory
- data
- address
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000015654 memory Effects 0.000 claims abstract description 145
- 238000004458 analytical method Methods 0.000 claims description 28
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 101150087426 Gnal gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
Die Erfindung betrifft eine Fehleranalyseeinrichtung
zur Verwendung in einem Halbleiterspeicherprüfsystem, und ins
besondere eine Fehleranalyseeinrichtung, die mit hoher Ge
schwindigkeit eine Anzahl von Fehlern in einem zu prüfenden
Speicher zählen kann, die durch ein Halbleiterspeicherprüfsy
stem erfaßt werden.
Beim Prüfen eines Halbleiterspeicherbausteins durch ein
Halbleiterspeicherprüfsystem werden an den zu prüfenden Spei
cher Prüfmustersignale angelegt, und die resultierenden Aus
gangssignale werden mit erwarteten Daten verglichen, um fest
zustellen, ob der Speicher richtig funktioniert oder nicht. In
einem Blockschaltbild von Fig. 3 ist eine Grundstruktur eines
Halbleiterspeicherprüfsystems dargestellt, die einen Taktgene
rator 10, einen Mustergenerator 11, einen Wellenformformatie
rer 12, einen logischen Komparator 13 und einen Fehlerspeicher
14 aufweist.
Adressendaten und Prüfdaten in einem vom Mustergenera
tor 11 erzeugten Signalmuster werden nach der Wellenformung
durch den Wellenformformatierer 12 an einen zu prüfenden Spei
cher (MUT) angelegt. Der logische Komparator 13 stellt fest,
ob die von jeder Adresse des zu prüfenden Speichers (MUT) aus
gegebenen Daten den Test bestehen oder nicht bestehen, indem
er die Ausgabedaten mit erwarteten Daten vergleicht, die vom
Mustergenerator 11 erzeugt werden. Besteht eine Nichtüberein
stimmung zwischen den Ausgabedaten des zu prüfenden Speichers
und den erwarteten Daten, dann erzeugt der Komparator ein Feh
lersignal. Der Fehlerspeicher 14 speichert die Fehlerinforma
tion für jede Adresse des zu prüfenden Speichers auf der Basis
des Fehlersignals vom logischen Komparator 13 und der Adres
sendaten vom Mustergenerator 11. Alle vorerwähnten Operationen
werden synchron zu einem Systemtakt ausgeführt, der vom Takt
generator erzeugt und jedem Block des Prüfsystems zugeführt
wird.
Fig. 4 zeigt ein Blockschaltbild, das ein Beispiel für
eine herkömmliche Fehleranalyseeinrichtung mit einem Fehler
speicher darstellt. Fig. 5 zeigt eine Zeitdiagramm, das einen
Arbeitsablauf der Fehleranalyseeinrichtung gemäß Fig. 4 dar
stellt, wenn die Fehlerinformation durch Fehlerbitspeicher
30 a-30 n gespeichert wird. Die Fehleranalyseeinrichtung weist
einen Fehlerspeicher auf, der in mehrere Fehlerbitspeicher
30 a-30 n, mehrere ODER-Gatter 32 a-32 n, einen Adressenwähler 21,
eine Schreibfreigabesteuerung 24 und einen Fehlerzähler 23 un
tergliedert ist. In diesem Beispiel wird die Fehlerinformation
durch eine Lese-/Modifizier-/Schreiboperation in den Fehler
bitspeichern 30 a-30 n gespeichert.
Bei der Lese-/Modifizier-/Schreiboperation werden in
nerhalb einer Systemtaktperiode bezüglich jeder Adresse des
Fehlerbitspeichers eine Leseoperation und eine Schreibopera
tion ausgeführt. Bei der Schreiboperation wird entweder die
durch die Leseoperation erhaltene gespeicherte Information
oder die vom logischen Komparator 13 gerade bereitgestellte
Fehlerinformation im Fehlerbitspeicher 30 gespeichert. Eine
derartige ODER-Funktion wird in jedem der ODER-Gatter 32 a-32 n
ausgeführt, die am Eingang des Fehlerbitspeichers 30 vorgese
hen sind. Daher werden die Fehlerinformationen im Speicher 30
akkumuliert.
In diesem Beispiel bilden die Fehlerbitspeicher 30 a-30 n
einen Mehrbitspeicher, der gleichzeitig n Bits parallel verar
beitet und eine Speicherkapazität aufweist, die mindestens
gleich der Kapazität des zu prüfenden Speichers ist. Die
Adressendaten werden gemeinsam für die Fehlerbitspeicher 30 a-30 n
bereitgestellt, deren Speicheroperationen gemeinsam durch
ein Schreibfreigabesignal /WE gesteuert werden. Das Schreib
freigabesignal /WE wird auf der Basis der Fehlersignale vom
logischen Komparator 13 durch die Schreibfreigabesteuerung 24
erzeugt.
Wie in Fig. 4 dargestellt, werden die Fehlersignale
(Faila-Failn) vom logischen Komparator 13 an die Dateneingänge
(Dina-Dinn) der Fehlerbitspeicher 30 a-30 n und außerdem an die
Schreibfreigabesteuerung 24 angelegt, welche die Schreibopera
tion der Fehlerbitspeicher 30 a-30 n steuert. Das Adressensignal
vom Mustergenerator 11 und die Lese-/Schreibadresse vom Sy
stembus werden durch den Adressenwähler 21 multiplexiert, und
die gewählte Adresse wird gemeinsam den Adresseneingängen Ain
der Fehlerbitspeicher 30 a-30 n zugeführt. Die Schreibfreigabe
steuerung 24 erzeugt das Schreibfreigabesignal /WE nur für die
Periode, in welcher der Fehler durch den logischen Komparator
13 erfaßt wird. Das Schreibfreigabesignal /WE wird den Fehler
bitspeichern 30 a-30 n zugeführt, um über die ODER-Gatter 32 a-32 n
die Eingabedaten in die Speicher 30 a-30 n einzuschreiben.
Durch das Schreibfreigabesignal /WE werden die mehreren
Bits der Fehlerinformationen über die ODER-Gatter 32 a-32 n
gleichzeitig im Fehlerbitspeicher 30 (Fehlerspeicher 14)
akkumuliert. Fig. 5 zeigt diese Operation, die in der Fehler
analyseeinrichtung gemäß Fig. 4 stattfindet. Durch die Adres
sendaten von Fig. 5B, die durch den Mustergenerator 11 in dem
vom Systemtakt gemäß Fig. 5A vorgegebenen Zeittakt erzeugt
werden, werden die Daten aus dem Fehlerbitspeicher 30 ausgele
sen, wie in Fig. 5C dargestellt.
Die Fehlerdaten gemäß Fig. 5D vom logischen Komparator
13 werden dem ODER-Gatter 32 zugeführt, dessen anderer Eingang
mit den in Fig. 5C dargestellten Ausgabedaten des Fehlerbit
speichers 30 gespeist wird. Das ODER-Gatter führt die ODER-Ver
knüpfung der Fehlerdaten gemäß Fig. 5D und der Ausgabedaten
gemäß Fig. 5C aus und erzeugt Eingabedaten gemäß Fig. 5E, die
in dem Fehlerbitspeicher 30 zu speichern sind. Durch das
Schreibfreigabesignal /WE gemäß Fig. 5F von der Schreibfreiga
beschaltung 24 werden die in Fig. 5F dargestellten Eingabeda
ten im Fehlerbitspeicher 30 unter der durch die Adressendaten
gemäß Fig. 5B definierten Adresse gespeichert. Wie aus dem
vorstehenden Arbeitsablauf ersichtlich, werden die Fehlerda
ten im Fehlerbitspeicher durch die neu ankommenden Fehlerdaten
aktualisiert.
Der Adressenwähler 21 wählt entweder die Adressendaten
vom Mustergenerator 11 oder Adressendaten von einem Adressen
datenbus. Die Adressendaten vom Mustergenerator 11 dienen zum
Speichern der Fehlerdaten während der Prüfung des zu prüfenden
Speichers, während die Adressendaten vom Systembus zum Lesen
und Schreiben der Fehlerdaten nach der Prüfung dienen.
Während der Prüfung des zu prüfenden Speichers werden
die Adressendaten vom Mustergenerator 11 gemeinsam für die
Fehlerbitspeicher 30 a-30 n bereitgestellt. Nach der Prüfung
wählt der Adressenwähler 21 die Adressendaten vom Systembus,
um zum Zweck einer Fehleranalyse auf die Fehlerbitspeicher
30 a-30 n zuzugreifen, d. h. beispielsweise um die Gesamtzahl
der Fehler zu zählen oder um die Fehlerdaten in jeder Adresse
des Fehlerspeichers zur Aufstellung eines Fehlerverzeichnisses
des zu prüfenden Speichers auszulesen.
Der Fehlerzähler 23 zählt die Fehlerinformationen von
den Fehlerbitspeichern 30 a-30 n, um eine Gesamtzahl der Fehler
bezüglich des zu prüfenden Speichers zu ermitteln. Zum Bei
spiel akkumuliert der Fehlerzähler 23 die Anzahl von Datenwer
ten "1" in den Ausgabedaten der Fehlerbitspeicher 30 a-30 n
Wie oben dargelegt, muß beim herkömmlichen Speicher
prüfsystem der Zählprozeß der Fehlerzahl für jedes Datenbit
oder für die gesamten Adressen des zu prüfenden Speichers nach
dessen Prüfung ausgeführt werden. Dies ist darauf zurückzufüh
ren, daß beim Prüfen eines Halbleiterspeichers bei der Anwen
dung eines algorithmischen Prüfmusters zwei oder mehrere Zu
griffe auf die gleiche Adresse des zu prüfenden Speichers er
folgen. Wenn während der Prüfung in der herkömmlichen Schal
tungsanordnung alle Fehler gezählt werden, dann werden für die
gleiche Adresse des zu prüfenden Speichers mehrere Fehler ad
diert. Daher ist es nicht möglich, die Gesamtzahl der Fehler
in dem zu prüfenden Speicher während der Prüfung genau zu zäh
len.
Es ist daher eine Aufgabe der vorliegenden Erfindung,
eine Fehleranalyseeinrichtung zu schaffen, die mit hoher Ge
schwindigkeit und Genauigkeit eine Anzahl von Fehlern in einem
zu prüfenden Speicher zählen kann, die durch ein Halbleiter
prüfsystem während der Prüfung des Speichers erfaßt werden.
Die erfindungsgemäße Fehleranalysevorrichtung zählt die
Fehlerzahl während des Ablaufs der Speicherprüfung anstatt
nach der Speicherprüfung. Das heißt, die Fehlerzahl wird ge
zählt, während die Prüfsignale an dem zu prüfenden Speicher
anliegen und die resultierenden Ausgangssignale aus dem zu
prüfenden Speicher mit den erwarteten Daten verglichen werden.
Erfindungsgemäß weist die Fehleranalyseeinrichtung für
ein Halbleiterspeicherprüfsystem auf: einen Fehlerspeicher zum
Speichern von Fehlerdaten für den zu prüfenden Speicher unter
einer durch Adressendaten vom Speicherprüfsystem definierten
Adresse, wenn durch einen logischen Komparator im Speicher
prüfsystem ein Fehlersignal erfaßt wird; eine ODER-Schaltung
zur Bereitstellung von Eingabedaten für den Fehlerspeicher auf
der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom
logischen Komparator und Daten, die im Fehlerspeicher unter
einer durch die Adressendaten definierten Adresse gespeichert
sind; eine Schreibfreigabesteuerung zum Erzeugen eines
Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis
des Fehlersignals vom logischen Komparator zugeführt wird;
eine UND-Schaltung, die mit dem Fehlersignal vom logischen
Komparator und mit den Daten gespeist wird, die im Fehlerspei
cher unter einer durch die Adressendaten definierten Adresse
gespeichert sind, um das Fehlersignal zu übertragen, wenn die
Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten
noch nicht unter der Adresse gespeichert sind; sowie einen
Fehlerzähler zum Zählen der Anzahl der Fehlersignale, die von
der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden
Speichers durch das Speicherprüfsystem übertragen werden.
Erfindungsgemäß kann die Fehleranalyseeinrichtung mit
hoher Geschwindigkeit und Genauigkeit die Anzahl der Fehler in
einem zu prüfenden Speicher zählen, die während der Prüfung
des Speichers durch ein Halbleiterspeicherprüfsystem erfaßt
werden. Der Grund dafür ist, daß das Fehlersignal durch den
Fehlerzähler nur dann gezählt wird, wenn die Fehlerdaten unter
der betreffenden Adresse des Fehlerbitspeichers nicht aufge
funden werden. Im Ergebnis wird auch dann, wenn während der
Speicherprüfung mehrmals auf die gleiche Adresse des zu prü
fenden Speichers zugegriffen wird und folglich bei jedem Zu
griff auf die fehlerhafte Adresse des zu prüfenden Speichers
die Fehlersignale durch den logischen Komparator erzeugt wer
den, für diese Adresse nur ein Fehler erkannt und durch die
Fehleranalyseeinrichtung gezählt.
Die Erfindung wird nachstehend anhand von Beispielen
und unter Bezugnahme auf die Zeichnung näher erläutert. Es
zeigen:
Fig. 1 ein Blockschaltbild, das ein Beispiel für eine
Schaltungskonfiguration einer erfindungsgemäßen Fehleranalyse
einrichtung darstellt;
Fig. 2 ein Zeitdiagramm, das einen Arbeitsablauf zum
Zählen der Fehlerzahl durch die erfindungsgemäße Fehleranaly
seeinrichtung darstellt;
Fig. 3 ein Schaltschema zur Darstellung einer allgemei
nen Struktur eines Halbleiterspeicherprüfsystems;
Fig. 4 ein Blockschaltbild, das eine herkömmliche
Schaltungskonfiguration der Fehleranalyseeinrichtung dar
stellt; und
Fig. 5 ein Zeitdiagramm, das einen Arbeitsablauf zum
Zählen der Fehlerzahl durch die herkömmliche Fehleranalyseein
richtung gemäß Fig. 4 darstellt.
Fig. 1 zeigt ein Beispiel für die erfindungsgemäße Feh
leranalyseeinrichtung, wobei einander entsprechende Teile der
Fehleranalyseeinrichtung durch die gleichen Bezugszeichen wie
in Fig. 3 und 4 bezeichnet werden. Wie in Fig. 1 dargestellt,
weist die erfindungsgemäße Fehleranalyseeinrichtung zusätzlich
UND-Gatter 40 a-40 n und einen Fehlerwähler 50 auf.
Die anderen Schaltungselemente, wie z. B. der Adressen
wähler 21, die Fehlerbitspeicher 30 a-30 n, der Fehlerzähler 23
und die Schreibfreigabesteuerung 24, sind die gleichen wie bei
der in Fig. 4 gezeigten herkömmlichen Einrichtung. Ebenso wie
bei der herkömmlichen Einrichtung führt die erfindungsgemäße
Fehleranalyseeinrichtung beim Speichern der Fehlerinformatio
nen die Lese-/Modifizier-/Schreiboperation aus.
Die Eingänge der UND-Gatter 40 a-40 n sind mit dem logi
schen Komparator 13 verbunden, um die Fehlersignale direkt vom
logischen Komparator 13 zu empfangen. Die anderen Eingänge der
UND-Gatter 40 a-40 n sind mit den Fehlerbitspeichern 30 a-30 n
verbunden. Der Fehlerwähler 50 wird mit den Ausgabedaten von
den Fehlerbitspeichern 30 a-30 n und den Ausgangssignalen der
UND-Gatter 40 a-40 n gespeist. Der Fehlerwähler 50 wählt die
Ausgangssignale der UND-Gatter 40 a-40 n während der Speicher
prüfung und die Ausgabedaten der Fehlerbitspeicher 30 a-30 n
nach der Speicherprüfung. Die gewählten Ausgabedaten vom Feh
lerwähler 50 werden dem Fehlerzähler 23 zugeführt, in welchem
die Anzahl der Fehler gezählt wird.
Auf diese Weise wird durch Zählen der Ausgabedaten vom
Fehlerwähler die Fehlerzahl mit hoher Geschwindigkeit während
der Speicherprüfung gezählt, d. h. während das Prüfsignal an
den zu prüfenden Speicher angelegt wird und die resultierenden
Ausgabedaten des zu prüfenden Speichers mit den erwarteten Da
ten verglichen werden. Ebenso wie beim herkömmlichen Fehler
analyseverfahren kann die erfindungsgemäße Fehleranalyseein
richtung auch die Fehler im Fehlerspeicher 14 zählen und er
mittelt die Gesamtzahl der Fehler nach der Speicherprüfung.
Diese Arbeitsweise wird im folgenden näher erläutert.
Die UND-Gatter 40 a-40 n dienen dazu, festzustellen, ob das Feh
lersignal vom logischen Komparator beim Einschreiben der
Fehlerdaten in die Fehlerbitspeicher 30 a-30 n zu zählen ist.
Wie in Fig. 1 gezeigt, ist in diesem Beispiel ein Eingang je
des UND-Gatters 40 ein invertierender Anschluß. Die Ausgabeda
ten vom Fehlerbitspeicher 30 werden an den invertierenden An
schluß des UND-Gatters 40 angelegt.
Wenn daher das UND-Gatter 40 das Fehlersignal "1" vom
logischen Komparator 13 empfängt, wird festgestellt, ob die
Fehlerdaten bereits unter der gleichen Adresse des Fehler
bitspeichers 30 existieren. Wenn der Fehlerdatenwert "1" aus
dem Fehlerbitspeicher 30 ausgelesen wird, dann wird wegen des
invertierenden Anschlusses des UND-Gatters 40 das Ausgangssi
gnal des UND-Gatters nicht dem Fehlerwähler 50 zugeführt. Wenn
umgekehrt das UND-Gatter 40 das Fehlersignal "1" vom logischen
Komparator 13 empfängt, aber der entsprechende Ausgabedaten
wert vom Fehlerbitspeicher 30 gleich "0" ist, dann wird das
UND-Gatter geöffnet, so daß das Fehlersignal dem Fehlerwähler
50 zugeführt wird.
Auf diese Weise wird das Fehlersignal vom Fehlerzähler
23 nur dann gezählt, wenn die Fehlerdaten unter der ent
sprechenden Adresse des Fehlerbitspeichers 30 nicht aufgefun
den worden sind. Im Ergebnis wird für diese Adresse die
Fehlerzahl auch dann mit eins gezählt, wenn während der Spei
cherprüfung mehrmals auf die gleiche Adresse des zu prüfenden
Speichers zugegriffen und folglich bei jedem Zugriff auf diese
Adresse des zu prüfenden Speichers das Fehlersignal durch den
logischen Komparator 13 erzeugt wird.
Fig. 2 zeigt ein Zeitdiagramm, das den Arbeitsablauf
der erfindungsgemäßen Fehleranalyseeinrichtung darstellt.
Durch die Adressendaten gemäß Fig. 2B, die vom Mustergenerator
entsprechend dem Systemtakt gemäß Fig. 2A erzeugt werden, wer
den die Daten aus dem Fehlerbitspeicher 30 ausgelesen, wie in
Fig. 2C dargestellt. Die aus dem Fehlerbitspeicher 30 ausgele
senen Daten werden dem UND-Gatter 40 und dem ODER-Gatter 32
zugeführt.
Die Fehlerdaten gemäß Fig. 2D vom logischen Komparator
13 werden dem ODER-Gatter 32 zugeführt, dessen anderer Eingang
mit den in Fig. 5c dargestellten Ausgabedaten des Fehlerbit
speichers 30 gespeist wird. Das ODER-Gatter 32 führt die ODER-Ver
knüpfung der Fehlerdaten gemäß Fig. 2D und der Ausgabedaten
gemäß Fig. 2C aus und erzeugt Eingabedaten, die in dem Fehler
bitspeicher 30 zu speichern sind. Durch das Schreibfreigabesi
gnal /WE, das durch die Schreibfreigabesteuerung 24 gemäß Fig. 1
erzeugt wird, werden die Eingabedaten vom ODER-Gatter 32 im
Fehlerbitspeicher 30 unter der durch die Adressendaten gemäß
Fig. 2B definierten Adresse gespeichert. Wie aus dem vorste
henden Arbeitsablauf ersichtlich, werden die Fehlerdaten im
Fehlerbitspeicher 30 durch die neuen Fehlerdaten aktualisiert.
Wenn der Datenwert gemäß Fig. 2C vom Fehlerbitspeicher
30 gleich "1" ist, dann wird am Ausgang des UND-Gatters 40
nicht das Fehlersignal vom logischen Komparator 13 für den
Fehlerzähler 23 bereitgestellt, wie in Fig. 2E gezeigt, da die
Fehlerdaten bereits im Speicher 30 gespeichert sind. Wenn der
Ausgabewert vom Fehlerbitspeicher 30 gleich "0" ist, dann sind
folglich keine Fehlerdaten unter der Adresse gespeichert, und
das Fehlersignal von Fig. 2D wird am Ausgang des UND-Gatters
40 bereitgestellt, wie in Fig. 2F gezeigt, und vom Fehlerzäh
ler 23 gezählt, wie in Fig. 2G dargestellt.
Vorstehend wurde erläutert, daß der Fehlerzähler 23
dazu dient, die Gesamtfehlerzahl zu ermitteln. Der Fehlerzäh
ler wird außerdem zum Zählen der vorgegebenen Fehlerzahl ver
wendet. Wenn z. B. die Fehlerzahl in dem zu prüfenden Speicher
eine bestimmte Zahl "n" erreicht, kann das Halbleiterspeicher
prüfsystem entscheiden, daß der zu prüfende Speicher nicht
mehr reparierbar ist. Bei der vorliegenden Erfindung ist es
auch möglich, zwei oder mehrere Fehlerzähler einzubauen, bei
spielsweise für jeden Fehlerbitspeicher 30.
Wie vorstehend beschrieben, kann gemäß der vorliegenden
Erfindung die Fehleranalyseeinrichtung mit hoher Geschwindig
keit und Genauigkeit die Zahl der Fehler in einem zu prüfenden
Speicher zählen, die während der Prüfung des Speichers durch
ein Halbleiterspeicherprüfsystem erfaßt werden. Der Grund da
für ist, daß das Fehlersignal nur dann vom Fehlerzähler ge
zählt wird, wenn die Fehlerdaten unter der betreffenden
Adresse des Fehlerbitspeichers nicht aufgefunden worden sind.
Im Ergebnis wird auch dann, wenn während der Speicherprüfung
mehrmals auf die gleiche Adresse des zu prüfenden Speichers
zugegriffen wird und folglich die Fehlersignale bei jedem Zu
griff auf die fehlerhafte Adresse des zu prüfenden Speichers
erzeugt werden, durch die Fehleranalyseeinrichtung für diese
Adresse nur ein Fehler erkannt und gezählt.
Claims (6)
1. Fehleranalyseeinrichtung zur Verwendung in einem
Halbleiterspeicherprüfsystem für die Analyse von Fehlerinfor
mationen eines zu prüfenden Speichers, wobei die Einrichtung
aufweist:
einen Fehlerspeicher zum Speichern von Fehlerdaten be züglich des zu prüfenden Speichers unter einer durch Adressen daten vom Speicherprüfsystem definierten Adresse, wenn durch einen logischen Komparator in dem Speicherprüfsystem ein Feh lersignal erzeugt wird;
eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom logischen Komparator und Daten, die im Fehlerspeicher unter einer durch die Adressendaten de finierten Adresse gespeichert sind;
eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;
eine UND-Schaltung, die mit dem Fehlersignal vom logi schen Komparator und mit den Daten gespeist wird, die im Feh lerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Feh lerdaten unter der Adresse noch nicht gespeichert sind; und
einen Fehlerzähler zum Zählen der Anzahl der Fehlersi gnale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
einen Fehlerspeicher zum Speichern von Fehlerdaten be züglich des zu prüfenden Speichers unter einer durch Adressen daten vom Speicherprüfsystem definierten Adresse, wenn durch einen logischen Komparator in dem Speicherprüfsystem ein Feh lersignal erzeugt wird;
eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom logischen Komparator und Daten, die im Fehlerspeicher unter einer durch die Adressendaten de finierten Adresse gespeichert sind;
eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;
eine UND-Schaltung, die mit dem Fehlersignal vom logi schen Komparator und mit den Daten gespeist wird, die im Feh lerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Feh lerdaten unter der Adresse noch nicht gespeichert sind; und
einen Fehlerzähler zum Zählen der Anzahl der Fehlersi gnale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
2. Fehleranalyseeinrichtung nach Anspruch 1, die ferner
aufweist:
einen Adressenwähler zur Wahl entweder von Adressen daten, die während der Prüfung gleichzeitig für den zu prüfen den Speicher bereitgestellt werden, oder von nach der Prüfung bereitgestellten Adressendaten, wobei der Adressenwähler die gewählten Adressendaten dem Fehlerspeicher zuführt; und
einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
einen Adressenwähler zur Wahl entweder von Adressen daten, die während der Prüfung gleichzeitig für den zu prüfen den Speicher bereitgestellt werden, oder von nach der Prüfung bereitgestellten Adressendaten, wobei der Adressenwähler die gewählten Adressendaten dem Fehlerspeicher zuführt; und
einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
3. Fehleranalyseeinrichtung nach Anspruch 1, wobei der
Fehlerspeicher von mehreren Fehlerbitspeichern zum parallelen
Empfang mehrerer Eingabedatenbits gebildet wird, und wobei die
ODER-Schaltung bzw. die UND-Schaltung von mehreren, den mehre
ren Fehlerbitspeichern entsprechenden ODER-Gattern bzw. UND-Gat
tern gebildet werden.
4. Fehleranalyseeinrichtung zur Analyse von Fehlerin
formationen eine zu prüfenden Speichers, welche aufweist:
einen Mustergenerator zum Erzeugen von Adressendaten, die dem zu prüfenden Speicher zuzuführen sind, von Prüfdaten, die in den zu prüfenden Speicher einzugeben sind, und von er warteten Daten, die mit einem Ausgangssignal von dem zu prü fenden Speicher zu vergleichen sind;
einen logischen Komparator für den Vergleich des Aus gangssignals von dem zu prüfenden Speicher mit den erwarteten Daten und zum Erzeugen eines Fehlersignals, wenn das Ausgangs signal und die erwarteten Daten nicht miteinander übereinstim men;
einen Fehlerspeicher zum Speichern von Fehlerdaten be züglich des zu prüfenden Speichers unter einer durch Adressen daten vom Mustergenerator definierten Adresse, wenn durch den logischen Komparator das Fehlersignal erzeugt wird;
eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal und Daten, die im Fehlerspeicher un ter einer durch die Adressendaten definierten Adresse gespei chert sind;
eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;
eine UND-Schaltung, die mit dem Fehlersignal vom logi schen Komparator und mit den Daten gespeist wird, die im Feh lerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten unter der Adresse noch nicht gespeichert sind; und
einen Fehlerzähler zum Zählen der Anzahl der Fehlersi gnale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
einen Mustergenerator zum Erzeugen von Adressendaten, die dem zu prüfenden Speicher zuzuführen sind, von Prüfdaten, die in den zu prüfenden Speicher einzugeben sind, und von er warteten Daten, die mit einem Ausgangssignal von dem zu prü fenden Speicher zu vergleichen sind;
einen logischen Komparator für den Vergleich des Aus gangssignals von dem zu prüfenden Speicher mit den erwarteten Daten und zum Erzeugen eines Fehlersignals, wenn das Ausgangs signal und die erwarteten Daten nicht miteinander übereinstim men;
einen Fehlerspeicher zum Speichern von Fehlerdaten be züglich des zu prüfenden Speichers unter einer durch Adressen daten vom Mustergenerator definierten Adresse, wenn durch den logischen Komparator das Fehlersignal erzeugt wird;
eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal und Daten, die im Fehlerspeicher un ter einer durch die Adressendaten definierten Adresse gespei chert sind;
eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;
eine UND-Schaltung, die mit dem Fehlersignal vom logi schen Komparator und mit den Daten gespeist wird, die im Feh lerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten unter der Adresse noch nicht gespeichert sind; und
einen Fehlerzähler zum Zählen der Anzahl der Fehlersi gnale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
5. Fehleranalyseeinrichtung nach Anspruch 4, die ferner
aufweist:
einen Adressenwähler zur selektiven Zuführung entweder von durch den Mustergenerator erzeugten Adressendaten während der Prüfung des Speichers oder von Adressendaten, die über den Systembus eines Halbleiterspeicherprüfsystems nach der Prüfung bereitgestellt werden; und
einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
einen Adressenwähler zur selektiven Zuführung entweder von durch den Mustergenerator erzeugten Adressendaten während der Prüfung des Speichers oder von Adressendaten, die über den Systembus eines Halbleiterspeicherprüfsystems nach der Prüfung bereitgestellt werden; und
einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
6. Fehleranalyseeinrichtung nach Anspruch 4 oder 5, wo
bei der Fehlerspeicher von mehreren Fehlerbitspeichern zum
parallelen Empfang mehrerer Fehlersignalbits vom logischen
Komparator gebildet wird, und wobei die ODER-Schaltung bzw.
die UND-Schaltung von mehreren, den mehreren Fehlerbitspei
chern entsprechenden ODER-Gattern bzw. UND-Gattern gebildet
werden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7237792A JPH0963300A (ja) | 1995-08-22 | 1995-08-22 | 半導体メモリ試験装置のフェイル解析装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19633915A1 true DE19633915A1 (de) | 1997-02-27 |
Family
ID=17020502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19633915A Withdrawn DE19633915A1 (de) | 1995-08-22 | 1996-08-22 | Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem |
Country Status (5)
Country | Link |
---|---|
US (1) | US5717694A (de) |
JP (1) | JPH0963300A (de) |
KR (1) | KR100238931B1 (de) |
DE (1) | DE19633915A1 (de) |
TW (1) | TW363132B (de) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19680964T1 (de) * | 1995-09-22 | 1997-10-16 | Advantest Corp | Speichertestgerät |
US6009536A (en) * | 1996-09-20 | 1999-12-28 | Micron Electronics, Inc. | Method for using fuse identification codes for masking bad bits on memory modules |
US6314527B1 (en) | 1998-03-05 | 2001-11-06 | Micron Technology, Inc. | Recovery of useful areas of partially defective synchronous memory components |
US6332183B1 (en) | 1998-03-05 | 2001-12-18 | Micron Technology, Inc. | Method for recovery of useful areas of partially defective synchronous memory components |
US6381707B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | System for decoding addresses for a defective memory array |
US6381708B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | Method for decoding addresses for a defective memory array |
US6496876B1 (en) | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
US6442724B1 (en) | 1999-04-02 | 2002-08-27 | Teradyne, Inc. | Failure capture apparatus and method for automatic test equipment |
TW473728B (en) * | 1999-07-22 | 2002-01-21 | Koninkl Philips Electronics Nv | A method for testing a memory array and a memory-based device so testable with a fault response signalizing mode for when finding predetermined correspondence between fault patterns signalizing one such fault pattern only in the form of a compressed resp |
US6536005B1 (en) | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
WO2001056038A1 (fr) * | 2000-01-28 | 2001-08-02 | Hitachi, Ltd. | Systeme a semi-conducteur |
US6578157B1 (en) | 2000-03-06 | 2003-06-10 | Micron Technology, Inc. | Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components |
US7269765B1 (en) | 2000-04-13 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for storing failing part locations in a module |
JP4601119B2 (ja) * | 2000-05-02 | 2010-12-22 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
JP3923428B2 (ja) * | 2000-10-19 | 2007-05-30 | 株式会社アドバンテスト | メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置 |
US20020091965A1 (en) * | 2000-12-22 | 2002-07-11 | Mark Moshayedi | System and method for early detection of impending failure of a data storage system |
JP2003123499A (ja) * | 2001-10-16 | 2003-04-25 | Mitsubishi Electric Corp | 半導体試験装置および半導体装置の試験方法、並びに半導体装置の製造方法 |
EP1376381A1 (de) * | 2003-02-12 | 2004-01-02 | Agilent Technologies Inc | Verfahren und System zur Datenabtastung |
CN100345269C (zh) * | 2003-03-03 | 2007-10-24 | 富士通株式会社 | 半导体器件测试装置 |
JP4119789B2 (ja) * | 2003-05-23 | 2008-07-16 | 横河電機株式会社 | メモリ試験装置及びメモリ試験方法 |
KR100630710B1 (ko) | 2004-11-04 | 2006-10-02 | 삼성전자주식회사 | 다수개의 페일 비트를 검출할 수 있는 반도체 메모리의페일 비트 검출 장치 |
US7870454B2 (en) * | 2006-09-12 | 2011-01-11 | International Business Machines Corporation | Structure for system for and method of performing high speed memory diagnostics via built-in-self-test |
US7607060B2 (en) * | 2006-09-12 | 2009-10-20 | International Business Machines Corporation | System and method for performing high speed memory diagnostics via built-in-self-test |
US10643734B2 (en) | 2018-06-27 | 2020-05-05 | Micron Technology, Inc. | System and method for counting fail bit and reading out the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3751002T2 (de) * | 1986-10-20 | 1995-10-05 | Nippon Telegraph & Telephone | Halbleiterspeicher. |
JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
JPH0778499A (ja) * | 1993-09-10 | 1995-03-20 | Advantest Corp | フラッシュメモリ試験装置 |
-
1995
- 1995-08-22 JP JP7237792A patent/JPH0963300A/ja active Pending
-
1996
- 1996-08-19 TW TW085110095A patent/TW363132B/zh active
- 1996-08-19 KR KR1019960034165A patent/KR100238931B1/ko not_active IP Right Cessation
- 1996-08-22 US US08/701,699 patent/US5717694A/en not_active Expired - Fee Related
- 1996-08-22 DE DE19633915A patent/DE19633915A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
US5717694A (en) | 1998-02-10 |
KR970012791A (ko) | 1997-03-29 |
KR100238931B1 (ko) | 2000-03-02 |
JPH0963300A (ja) | 1997-03-07 |
TW363132B (en) | 1999-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19633915A1 (de) | Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem | |
DE69127060T2 (de) | Tester für integrierte Schaltungen | |
DE69114881T2 (de) | Analysevorrichtung zur Rettung von Halbleiterspeicherfehlern. | |
DE19851861A1 (de) | Fehleranalysespeicher für Halbleiterspeicher-Testvorrichtungen und Speicherverfahren unter Verwendung des Fehleranalysespeichers | |
DE4402796A1 (de) | Verbesserte Redundanzanalysiereinrichtung für eine automatische Speichertestvorrichtung | |
DE10300781A1 (de) | Speicherbaustein, Testsystem und Verfahren zum Testen eines oder mehrerer Speicherbausteine | |
DE2442191A1 (de) | Verfahren und anordnung zur fehlerortsbestimmung in einem arbeitsspeicher | |
DE3106727A1 (de) | "verfahren und vorrichtung zum automatischen pruefen elektrischer und elektronischer schaltkreise" | |
EP1641126A2 (de) | Schaltungsanordnung zum Analog/Digital-Wandeln | |
DE10124923A1 (de) | Testverfahren zum Testen eines Datenspeichers | |
DE19700513A1 (de) | Mit CAD-Daten verknüpftes Halbleiterprüfsystem | |
DE3111555C2 (de) | Verfahren und Vorrichtung zur Informationsspeicherung unter Anwendung früherer Aufzeichnung | |
DE2158433A1 (de) | Einrichtung und verfahren zum betrieb der einrichtung zur fehlerpruefung und fehlerlokalisierung in einem modularen datenverarbeitungssystem | |
DE19680641C2 (de) | Fehlerspeicher-Analysiervorrichtung in einem Halbleiterspeichertestsystem | |
DE3587620T2 (de) | Logikanalysator. | |
DE2508716A1 (de) | Pruefmodul fuer komplexes pruefsystem | |
EP0186040B1 (de) | Integrierter Halbleiterspeicher | |
DE2433885C3 (de) | Vorrichtung zum Synchronisieren der Eingansschaltung eines elektronischen Testinstruments auf zu prüfende Signalfolgen | |
DE2750155A1 (de) | Monitor zur bestimmung des operationsstatus eines digitalen systems | |
DE10124878B4 (de) | Testvorrichtung für Halbleiterbauelemente | |
DE69323076T2 (de) | Verfahren zur Erkennung fehlerhafter Elemente eines redundanten Halbleiterspeichers | |
DE10123582B4 (de) | Mustergenerator für ein Halbleiterprüfsystem sowie Verfahren zur Prüfmustererzeugung | |
DE2242279C3 (de) | Schaltungsanordnung zur Ermittlung von Fehlern in einer Speichereinheit eines programmgesteuerten Datenvermittlungssystems | |
DE69921150T2 (de) | Speicherüberwachung | |
DE2455440A1 (de) | Verifizierungsanordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8125 | Change of the main classification |
Ipc: G11C 29/00 |
|
8139 | Disposal/non-payment of the annual fee |