DE2750155A1 - Monitor zur bestimmung des operationsstatus eines digitalen systems - Google Patents

Monitor zur bestimmung des operationsstatus eines digitalen systems

Info

Publication number
DE2750155A1
DE2750155A1 DE19772750155 DE2750155A DE2750155A1 DE 2750155 A1 DE2750155 A1 DE 2750155A1 DE 19772750155 DE19772750155 DE 19772750155 DE 2750155 A DE2750155 A DE 2750155A DE 2750155 A1 DE2750155 A1 DE 2750155A1
Authority
DE
Germany
Prior art keywords
character
signal
detector
bit
character pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19772750155
Other languages
English (en)
Inventor
Michal M Feilchenfeld
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CBS Corp
Original Assignee
Westinghouse Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Westinghouse Electric Corp filed Critical Westinghouse Electric Corp
Publication of DE2750155A1 publication Critical patent/DE2750155A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26Functional testing
    • G06F11/273Tester hardware, i.e. output processing circuits
    • G06F11/277Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Debugging And Monitoring (AREA)
  • Fluid-Damping Devices (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)
  • Burglar Alarm Systems (AREA)

Description

digitalen Systems
Die Erfindung betrifft einen Monitor zur Bestimmung des Operationsstatus eines digitalen Systems.
Bekannte Einrichtungen zur Überwachung von digitalen Systemen verwenden üblicherweise Adressengeneratoren, um digitale Zeichenmuster aus einem Speicher mit Hilfe der erzeugten Adressen auszulesen. Die Bit-Zeichenmuster des zu überwachenden Systems werden dann mit dem aus dem Speicher ausgelesenen Zeichenmustern Bit für Bit verglichen, um festzustellen, ob das überwachte Zeichenmuster den erwarteten Aufbau hat. Jedesmal, wenn ein richtiges Zeichen festgestellt wird, wird ein Zähler um einen Zählschrittjweitergestellt. Am Ende des Prüfzyklusses wird der Rechner abgefragi, um festzustellen, ob die erwartete Anzahl von richtigen Zeichenmustern festgestellt wurde! Wenn die erwartete Anzahl von richtigen Zeichenmusternnicht festgestellt
F s: m ü
wurde
S09820/0874
FLEUCHAUS ft WEHSER
WSlOOP-1640
Unser Zeichen
wurde, löste dies ein Signal aus, das den fehlerhaften Betrieb des digitalen Systems anzeigt. Derartige Monitore enthalten auch Zähleinrichtungen, mit denen die Änderung von Signalzuständen ausgezählt wird, um festzustellen, ob in der überwachten Zeitperiode die erwartete Anzahl von Signaländerungen auftritt.
Bei diesem bekannten System wird durch die Notwendigkeit eines Adressengenerators ein beträchtlicher und komplexer Schaltungsaufwand notwendig und ferner ist nicht auszuschließen, daß fehlerhafte Änderungen von Signalzuständen aufgrund mangelnder zeitlicher Koinzidenz der Zustandsänderung festgestellt wird, obwohl die Anzahl der Signaländerungen dererwarteten Anzahl entspricht.
Der Erfindung liegt die Aufgabe zugrunde, einen Monitor zur Bestimmung des Operationsstatus eines digitalen Systems zu schaffen, der die vorerwähnten Schwierigkeiten überwindet und verhältnismäßig einfach aufgebaut ist und trotzdem eine sichere Bestimmung des Operalionszustandes des Systems zuläßt.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein Richtigzeichendetektor digitale Eingangs signale empfängt, von welchen jedes mit einem vorgegebenen Bit-Zeichenmuster B bis B den Operationsstatus des digitalen Systems kennzeichnet, daß ein Richtigzeichen -Rückwärtszähler ein Fehlersignal erzeugt, wenn eines der digitalen Eingangssignale ein unerwartetes Bit-Zeichenmuster hat, daß ein Zeichenfolgedetektor in Abhängigkeit von einer unerwarteten Zeichenfolge ebenfalls ein Fehlersignal erzeugt, und daß Gatter vorhanden sind, die die vom Bit-Zeichenmuster und von der Zeichenfolge abhängigen Fehlersignale miteinander verknüpfen und ein den Operations status kennzeichnendes Ausgangssignal liefern.
Weitere
809820/0874
FLEUCHAUS & WEHSER Patentanwälte 9 7 R Π 1 RR
So'te Υ & Un.er Zechen. WSl OOP-1640
Weitere Vorteile und Merkmale dor Erfindung sind Gegenstand von weiteren Ansprüchen.
Ein nach den Merkmalen der Erfindung aufgebauter Monitor überprüft die Bit-Zeichenniuster aufgrund von drei Gruppen von Bits des Bit-Zeichenmusters B1 bis B . Bei einer be"orzugten Ausgestaltung ist η = 21. Die ersten fünf Bits des Zeichenmusters werden als Adressen für einen programmierbaren Nur-Lesespeicher verwendet, um bis zu IG aus acht Bits bestehende Digitalworte aus diesem Speicher auszulesen. Vier Bits von jedem dieser Worte werden als Folgekennung benutzt und können numerische Werte von 0 bis 16 haben. Die vier verbleibenden Bits des Digitalwortes werden als Daten für den Vergleich mit den Bits B bis B11 des zu überprüfenden Zeichenmusters verwendet.
Die Bits B und B des überwachten Zeichenmusters und die Folgekennung vom ersten programmierten Nur-Lesespeicher werden als 5 Bit-Adresse an einen zweiten und dritten programmierbaren Nur-Lesespeicher weitergegeben, um aus acht Bits bestehende Datenworte aus diesen beiden Speichern auszulesen. Die Bits B1 bis B des zu überwachenden Zeichenmusters werden mit diesen digitalen Worten aus dem zweiten und dritten Nur-Lesespeicher verglichen.
Dieser erwähnte Vergleich der aus dem Nur-Lesespeicher ausgelesenen Worte mit den Bits B bis B1 wird dadurch ausgeführt, daß die Datenworte von dem programmierbaren Nur-Lesespeicher und die
Bits B bis B einer Reihe von exklusiven ODER-Gattern zugeführt ο 21
werden. Die in den Speichern gespeicherten Datenworte werden so ausgewählt, daß eine Folge von logischen 1 und logischen 0 entsprechend dem erwarteten Zeichenmuster durch einen Bit für Bit-Vergleich erhalten
809820/0874
FLEUCHAUS & WEHSER
Se-Ie: # γ Unser Zechen: WSl OOP-1 G4U
halten wird, wenn eine Koinzidenz zwischen dem erwarteten Zeichenmuster und den aus den Nur-Lesespeichern gelieferten Datenworten besteht. Die Ausgänge der exklusiven ODER-Gatter sind parallelgeschaltet, d h. über eine UND-Verknüpfung einander zugeordnet, so daß man ein digitales Signal erhält, welches das Vorhanden-e ein bzw. das Fehlen des erwarteten Zeichenmusters anzeigt.Wenn immer das richtige Zeichenmuster festgestellt wird, wird mit Hilfe des erhaltenen Signals ein Zähler um einen Zählschritt weitergestellt, dessen Ausgangssignale mit der Folgekennung verglichen werden, die aus dem ersten programmierbaren Nur-Lesespeicher ausgelesen werden. Auf diese Weise wird festgestellt, ob das Zeichenmuster auch in der richtigen Zeichenfolge vorliegt. Wenn das Zeichenmuster eine fehlerhafte Zeichenfolge hat, wird ein Zeichenfolgefehler ausgelöst. Am Ende des Prüfzyklusses wird der Inhalt des Zählers und der Zustand des Folgefehlersignals überprüft, um festzustellen, ob während des Prüfzyklusses die Anzahl der erwarteten Zeichenmuster überprüft wurde. Wenn die überprüfte Anzahl von Zeichenmustern von der erwarteten Anzahl abweicht, wird ebenfalls ein Fehlersignal erzeugt.
Die einzelnen Bits des zu überprüfenden Zeichenmusters werden auch einem Detektor zugeführt, der fehlerhafte Zeichenänderungen oder Signalsprünge feststellt. Wenn eine solche Änderung des Signalzustandes zu einem unerwarteten Zeitpunkijauftritt, löst dieser Detektor ein weiteres Fehlersignal aus. Aufgrund dieser Eigenschaften des Monitors gemäß der Erfindung werden Fehlersignale erzeugt, wenn einerseits nicht die richtige Anzahl von erwarteten Zeichenmustern festgestellt wird und wenn andererseits das Zeichenmuster eine falsche Folge oder unerwartete Änderungen des Signal zu Standes hat. Diese drei Fehlersignale werden zu einem gemeinsamen Fehlersignal vereinigt.
Die Vorteile
809820/0874
FLEUCHAUS & WEHSER
U„«,,Z.,ch.n.WS100P-lü40
Die Vorieile und Merkmale der Erfindung ergeben sich auch aus der nachfolgenden Beschreibung eines Ausführungsbeispieles in Verbindung mit den Ansprüchen und der Zeichnung. Es zeigen:
Fig. 1 das Blockdiagramm eines Monitors für Digitalsysteme;
Fig. 2 ein Schwingungsformdiagramm der Steuersignale, wie sie von , der zu überwachenden Schaltung erzeugt werden;
Fig. 3 ein Diagramm, aus dem die Verwendung eines Nur-Lesespeichers in dem Falschzciehendetektor illustriert wird;
1'1Ig. 4 eine Prinzipsehaltung des Detektors für fehlerhafte Zeichenänderungen;
Fig. 5 ein Schwingungsf'ormdiagramni für die Erläuterung der Funktion des Detektors für* fehlerhafte Zeichenänderungen;
Gemäß Fig. 1 wird das Zoiehenmuster der zu überwachenden Schaltung der Reihe nach an einen ltiehtigzeichendelektor 20 sowie einen Detektor 21 für fehlerhafte Zeichenänderungen angelegt. Der Monitor für das Digitalsysiem wird auch mit einem Triggersignal und einem Zyklusendesignal von der zu überwachenden Schaltung aus beaufschlagt. Diese Signale sind in Fig. 2 dargestellt.
Während zwei aufeinanderfolgenden Impulsen des Triggersignals tritt eines der zu überwachenden Zeichenmuster auf. Dieses Zeichenmuster wird an den Eingang des Kichtigzeiehendciektors angelegt. Die einzelnen Hits des Zeiehenmusters werden mit B, bis H bezeichnet, liei der
1 η
für die Beschreibung bevorzugten Ausführungsform der Erfindung ist η = 21. Der Richtigzeichendetcktor 20 umfaßt drei programmierbare Nur-Lescspeicher 22, 23 und 24 gemäß Fig. Ά. Die ersten fünf Bits
809820/087/» cies zu
FLEUCMAUS A WEHSER Patentanwälte ZlOU IOD
Se.t. ST Unser Zeichen WSl 00P-1640
des zu überwachenden Zeichens werden als Adressensignale an den ersten programmierbaren Nur-Lesespeicher 22 angelegt. In Abhängigkeit von jedem dieser zugeführten Adressensignale wird ein 8 Bit-Wort ausgelesen, wobei vier dieser Bits als Teil von Adressensignalen für den zweiten und dritten programmierbaren Nur-Lesespeicher sowie als Folgekennung vom Zeichenfolgedetektor verwendet werden. Dieser Zeichenfolgedetektor wird nachfolgend beschrieben.
Die Bits B6 und B7 des zu überprüfenden Zeichenmusters werden als fünftes Bit der Adressensignale für die programmierbaren Nur-Lese.-speicher 23 und 24 verwendet. Die Bits B- bis B des zu überwachenden
8 η
Zeichenmusters werden als Eingangssignale an exklusive ODER-Gatter
G, bis G verwendet, wobei das exklusive ODER-Gatter G, mit dem Be-In l
zugs zeichen 27 und das exklusive ODEIi-Gatter G mit dem Bezugs zeichen 26 versehen sind. Die jeweils zweiten Eingänge der exklusiven ODER-Gatter G, bis G werden nacheinander mit den restlichen vier Bits des 1 η
programmierbaren Nur-Lesespeichers 22 und den jeweils acht Bits der programmierbaren Nur-Lesespeicher 23 und 24 beaufschlagt. Die Ausgänge aller exklusiven ODER-Gatter G bis G sind parallelgeschaltet, wobei eine logische 1 auf der gemeinsamen Leitung erscheint, wenn immer irgendeines der Gatter G bis G eine logische 1 zum Ausgang überträgt. Die Daten des ersten programmierbaren Nur-Lesespeichers 22 werden derart ausgewählt, daß die vier zum Zeichenfolgedetektor übertragenen Bits, wenn die Bits B1 bis B der erwarteten Folge und dem erwarteten Zeichenmuster entsprechen, nacheinander zunehmende Werte zwischen N-I und 0 annehmen, wobei N-I die Zahl der erwarteten gültigen Zeichenmuster während eines Funktionszyklusses ist und die verbleibenden vier Bits eine 1:1-Korrespondenz mit den Bits B bis B des überwachten Zeichenmusters
ο Il
haben. Dabei wird davon ausgegangen, daß N =16 ist. Die in" den Nur-Lesespeichern 23 und 24 gespeicherten Daten sind derart angeordnet, daß, wenn ein gültiges Zeichenmuster vorhanden ist, beide Eingänge
eines
809820/0*74
FLEUCH AUS & WEHSER
Patentanwälte JL I O U 10 0
See 7 * unser ziehen WSl 00P-1640
eines jeden der exklusiven ODER-Gatter G^ bis G mit identischen
5 η
Zeichen beaufschlagt werden. Damit entsteht am Ausgang dieser ODER-Gatter ein Signal, welches für die Richtigkeit des Zeichenmusters kennzeichnend ist. Der Ausgang des Richiigzeichendetektors 20 ist mit. einem Eingang eines Richtigzeichen-Impulsformers 30 gemäß Fig. 1 verbunden. Der zweite Eingang dieses Richtigzeichen-Impulsformers 30 wird von den Impulsen des Trigr^ersignals beaufschlagt. Das Ausgangssignal dieses Richtigzeichen-Impulsformers 30 besteht aus einem Impuls, der synchron mit dem Triggersignal auftritt. Mit diesem Impuls wird ein Richtigzeichen-Rückwärtszähler 30 schrittweise für jedes festgestellte richtige Zeichenmuster um einen Zählstand weitergeschaltet.
Die Gesamtsynchronisation des Detektors erfolgt mit Hilfe eines Flip-Flop 33. Dieser Flip-Flop wird eingestellt, wobei der Betrieb des Monitors unterbunden wird, einerseits durch das Ausgangssignal eines ODER-Gatters 32, wenn der Monitor anfänglich eingeschaltet wird, und andererseits durch ein handausgelöstes Rückstellsignal bzw. durch ein externes System, welches den Monitor abfragt. Das Einstellen dieses Flip-Flop sperrt den Richtigzeichendetektor 20 über das ODER-Gatter 53 und ebenso auch die Übertragung der Taktimpulse zum Falschzeichendetektor 40 über ein UND-Gatter 34. Das Rückstellsignal wird an den Flip-P'lop 33 von einem Impulsgenerator 36 aus angelegt, der als Impulsformer aufgebaut ist und die Vorderflanke sowie die Rückflanke der Impulse des Zyklusendsignals regeneriert, um sicherzustellen, daß der Flip-Flop und auch andere Schaltungen des Monitors richtig arbeiten.
Mit dem Zurückstellen des Flip-Flop 33 beginnt der normale Überwachungszyklus, indem das UND-Gatter 41 und der Richtigzeichen detektor 20 einsatzbereit gemacht werden. Somit bleibt der Monitor unabhängig von der
Tatsache
809820/0874
FLEUCHAUS & WEKSER
S..I.. ft Unser Zeichen WSl OOP-1640
Tatsache, ob er im Augenblick eingeschaltet ist oder nicht, im Sperrzustand, bis der erste Impuls des Zyklusendzeichens angelegt wird. Damit wird die Erzeugung von einer ungeraden Anzahl von Richtigzeichenimpulsen während eines unbekannten Teils? des Operationszyklusses und damit ein unnötiger Alarm verhindert, wenn der Monitor eingeschaltet wird.
Der Rückwärts zähler 31 ist auch auf die erwartete Anzahl von gültigen Zeichenmustern voreingestellt. Der Voreinstellimpuls fur diesen Zähler wird vom Ausgang des ODER-Gattcrs 38 geliefert und wird entweder vom Rückstellsignal des Flip-Flop 33 oder vom Ausgangssignal des Impulsgenerators 36 am Ende eines jeden Testzyklusses erzeugt.
Wenn immer ein richtiges Zeichenmuster festgestellt wird, erzeugt der Richtigzeichen-Impulsformer 30 einen Ausgangsimpuls, welcher den Zählstand des Rückwärts Zählers 31 um einen Zählschritt zurückstellt. Das Ausgangssignal des Rückwärtszählers 31 wird an den ersten Eingang eines Zeichenfolgedetektors 37 angelegt, dessen zweiter Eingang mit der Folgekennung von dem Richtigzeichendetektor 20 aus beaufschlagt wird. Wie bereits erwähnt, besteht die Folgekennung vom Richtigzeichendetektor 20 aus einer 4 Bit-Zahl, die nacheinander abnehmende Werte von N-I bis 0 durchläuft, wenn das überwachte Zeichenmuster die richtige Zeichenfolgt hat.
N ist dabei die erwartete Zahl der richtigen Zeichenmuster während eines Operationszyklusses. Somit wird durch den Vergleich der Zahl vom Richtigzeichendetektor 20 mit dem Inhalt des Rückwärts Zählers 31 ein Signal erzeugt, das erkennen läßt, ob die Zeichenmuster in der richtigen Folge auftreten. Wenn die Zeichenmuster nicht die erwartete Folge haben, wird ein Fehlersignal erzeugt, das an den einen Eingang eines ODER-Gatters 39 angelegt wird. Der Ausgang dieses ODER-Gatters 39 liegt am Daieneingang des Zeichenmusterdetektors 40, der als Flip-Flop aufgebaut ist.
809820/087* Der
FLEUCHAUS & WEHSER
Sete
WSl OOP-1640
Der andere Eingang des ODER-Gatters 39 wird mit dem Übertragssignal vom Richtigzeichen-Rückwärtszähler 31 beaufschlagt. Dieses Übertragssignal tritt am Ende eines jeden Zyklusses des überwachten Systems auf, vorausgesetzt, daß der Richtigzeichendetektor 20 die erwartete Anzahl richtiger Zeichenmuster festgestellt hat und veranlaßt, daß der im Rückwärts zähler 31 gespeicherte Wort bis zum Wert 0 zurückgezählt wird. Am Ende eines jeden Zyklusses des überwachten Systems wird ein Impuls vom Zyklusendsignal über· das ODER-Gatter 35, das UND-Gatter zum Zeichenmusterdetektor 40 als Taktsignal übertragen. Damit ändert der Zeichenmusterdetektor 4ü mit der Taktansteuerung seinen Signalzustand und erzeugt ein Fehlersignal, wenn entweder der Zeichenfolgedetektor 37 oder der Richtigzeichen-Rückwärtszähler 31 einen Fehler anzeigen.
Das Ausgangssignal des Zeichenmusterdetektors 40 liegt am einen Eingang eines ODER-Gatters 50. Das Übertragssignal vom Rückwärts zähler 31, welches zum Ausdruck bringt, daß der Zähler die erwartete Anzahl von Zählschritten ausgeführt hat, wird als Triggersignal an einen
Übertrag-signaldetektor 51 übertragen. Dieser Detektor wird in einfacher Weise aus einem zurückstollbaren monostabilen Flip-Flop bestehen, dessen Schaltperiode derart eingestellt ist, daß das Ausgangssignal des monostabilcn Flip-Flops durch eine genügend häufige Triggerung auf 0 gehalten werden kann, wenn der Monitor seinen ganzen Abtastzyklus mit tier erwarteten Geschwindigkeit durchläuft.
Das an den Zeichenmusierdeiektor 40 angelegte Taktsignal wird auch dem Prüfimpulsdetektor 52 zugeführt. Dieser Prüfimpulsdetektor kann als monostabiler Flip-Flop aufgebaut sein und wird mit dem Zeicheninusterdetektor 40 zusammen getriggeri,wobei er- derart eingestellt isi, daß, wenn diese Impulse mil tier erwarteten Folge auftreten, am Ausgang
des
809820/0874
FLEUCHAUSAWEHSER
Κϊ Λη Unwr Zeichen WSJ OOP- 1
IS
des monostabilen Flip-Flops immer eine logische 0 liegt. Das Ausgangssignal vom Übertrag-signaldetektor 51 und vom Prüfimpuls detektor 52 werden dem zweiten und dritten Eingang des ODER-Gatters 50 zugeführt. Damit läßt das Ausgangssignal dieses ODER-Gatters erkennen, daß entweder der Zeichenmusterdetektor aufgrund eines falschen festgestellten Zeichens eingestellt ist,oder daß das Ausgangssignal entweder des Übertragsignaldetektors oder des Prüfimpuls detektors den monosiabilen Flip-Flop des Zeichenmusterdetektors umgestellt hat, so daß an dessen Ausgang eine logische 1 erscheint, welche anzeigt, daß zumindest eines dieser Signale nicht mit der erwarteten Folge auftritt oder, daß alle Signale fehlen, was eine Fehlfunktion des Monitors signalisiert. Das Ausgangssignal des ODER-Gatters 50 ist das Signal für einen fehlerhaften Status. Dieses Signal wird über das ODER-Gatter 53 auch zum Richtigzeichendetektor 20 übertragen und sperrt diesen Detektor, wenn ein Fehler festgestellt ist.
Die aus Mehrfachbits aufgebauten Zeichenmuster der zu überwachenden Schaltung werden auch an den Detektor für fehlerhafte Zeichenänderungen 21 angelegt. Wenn dieser Detektor das Auftreten einer fehlerhaften Zeichenänderung bzw. eines fehlerhaften Zeichensprunges anzeigt, wird ein Fehlersignal erzeugt, dns direkt auf den Zeichenmusterdetektor 40 wirkt und das einen fehlerhaften Status kennzeichnende Signal auslöst. Da dieses Signal nicht von den Taktsignalen der zu überwachenden Schaltung gesteuert wird, kann es zu jeder Zeit innerhalb eines Operationszyklusses des überwachten Systems auftreten.
In Fig. 4 ist der Detektor 21 für eine fehlerhafte Zeichenänderung bzw. einen fehlerhaften Zeichensprung im Detail dargestellt. Jedes der Bits eines überwachten Zeichenmusters, welche mit B bis B gekennzeichnet sind, werden der Reihe nach an den jeweils ersten Eingang
eines
809820/0874
FLEUCH AUS & WEHSER
Se.!e W Q Unser Zeichen WSlOOP- 1 G4
eines exklusiven ODER-Gatters G Ins G übertragen, von denen das exklusive ODER-Gatter G mit dem Bezugszeichon 70 und das exklusive
ODER-Gatter G mit dem Be/.ugszeiehen 71 gekennzeichnet sind. Ferner η
wird jedes Hit des ZeichenmusU'rs auch an entsprechend von 1 bis η gekennzeichnete Verzögerungsstufen angelegt, von denen die erste Verzögerungs stufe mit dem Bezugs zeichen 72 und die nte Verzogerungsstufe mit dem Bezugszeichen 73 bezeichnet sind. Das Ausgangssignal der jeweiligen Verzogerungsstufe wird als zweites Eingangssignal an den zweiten Eingang des zugeordneten exklusiven ODEU-Gatters übertragen, so daß das Ausgangssignal von der Verzögerungsstufe Nr. 1 am zweiten Eingang des exklusiven ODER-Gatters G und entsprechend das Ausgangssignal der Verzogerungsstufe Nr. η am zweiten Eingang des exklusiven ODER-Gatters G liegt.
In Fig. 5 ist in der obersten Reihe ein Zeichen mit typischen Zeichenanderungen bzw. Zeichensprüngen des z. B. an das erste exklusive ODER-Gatter G angelegten Bits B. dargestellt. In der zweiten Reihe ist dasselbe Zeichen dargestellt, wie es am Ausgang der Verzögerungsstufe Nr. 1, d.h. am zweiten Eingang desselben exklusiven ODER-Gatters G anliegt. Da am Ausgang des exklusiven ODER-Gatters nur dann ein Signal erscheint, wenn die beiden Eingänge mit unterschiedlichen Signalen beaufschlagt sind, ergeben sich an dem Ausgang des exklusiven ODER-Gatters G die in der dritten Zeile dargestellten Ausgangssignale, wobei diese Ausgangssignale in Form von Doppelpulsen dann auftreten, wenn sich durch die Verzögerung zwischen den beiden eingangsseitig angelegten Signalen keine zeitliche Überlappung ergibt. Man erhält also eine
Reihe von Doppelimpulsen mit sehr steilen Flanken entsprechend der Signalsprünge des Bits B1. Die übrigen exklusiven ODER-Gatter G„bis G arbeiten in der gleichen Weise. Alle Ausgangssignale dieser exklusiven
ODER-
809820/0874
FLEUCHAUS & WEHSER Patentanwälte Z ' O U I D D
se«. yg ^g un^rzefcher, WSl OOP-1640
ODER-Gatter G bis G werden über eine gemeinsame Leitung parallelgeschaltet, so daß ein zusammengesetztes Signal erzeugt wird, das aus einer Folge von kurzen Impulsen besteht, welche jeweils bei einer Niveauänderung der eingangs anliegenden Bits B bis B erzeugt werden. Diese Signalfolge wird an den einen Eingang eines UND-Gatters 74 angelegt, dieses Gatter kann auch ein exklusives ODER-Gatter sein.
Das überwachte System erzeugt auch den erwarteten Zeichenänderungen entsprechende Sperrsignale, die in einer solchen zeitlichen Zuordnung mit genügender Breite zur Verfügung stehen, daß sie jeden der Ausgangsimpulse der exklusiven ODER-Gatler G bis G überdecken, welche aufgrund der Flankenänderungen der erwarteten Zeichenmustor auftreten. In Fig.4 sind zwei Sperrsignalgeneratoren A und B dargestellt; diese Generatoren sind Teil des zu überwachenden Systems. Die Ausgangssignale dieser Generatoren werden an ein ODER-Gatter 75 übertragen, das ausgangsseitig mit dem zweiten Eingang des UND-Gatters 74 bzw. exklusiven ODER-Gatter verbunden ist.
In Fig. 5 sind die beiden ersten Impulse mit 7G und 77 bezeichnet. Diese Impulse werden bei der Überwachung des Systems erwartet und liefern die in der Reihe 3 dargestellten Doppelimpulse am Ausgang des exkLusiven ODER-Gatters G Diese Impulse werden von den Impulsen in der vierten Zeile seitlich überdeckt, womit zum Ausdruck kommt, daß es sich um erwartete Impulse handelt. In der Zeile 1 ist jedoch auch ein Impuls 78 dargestellt, der als fehlerhafte Zeichenänderung zu betrachten ist. Entsprechend der erläuterten Wirkungsweise entsteht am Ausgang des exklusiven ODER-Gatters G1 wiederum ein Doppelimpuls, der jedoch nicht gleichzeitig mit einem von den Sperrsignalgeneratoren A und B erzeugten Doppelpuls zusammenfällt. Damit wird nur der eine Eingang des exklusiven ODER-Gatters 74 beaufschlagt und am Ausgang ein Signal erzeugt,
809820/0874
FLEUCH AUS & WEHSER
5^ Ur unserZei<:h«. WSlOOP-1640
Afc
zeugt, wenn eine solche fehlerhafte Zeiehenänderung bzw. ein fehlerhafter Signalsprung auftritt.
Das Ausgangssignal vom Detektor 21 für eine fehlerhafte Zeichenanderung Ir/w. eine fehlerhafte Zustandsänderung stellt direkt gemäß Fig. 1 den Zeichenmusterdetektor· 40 ein, so daß an dessen Ausgang ein Fehlersignal erscheint und über das ODEK-Gatter 50 weiter übertragen wird. Da dieses Ausgangssignal vom Detektor 21 weder von einem Triggersignal noch von dem Zyklusendsignal abhängig ist, kann es zu jedem Augenblick während des Operationszyklusses der zu überwachenden Schaltung auftreten.
Der Monitor für das Digitalsystem gemäß der Erfindung umfaßt auch Einrichtungen, die es möglich machen, den Status der überwachten Schaltung bzw. des überwachten Systems von externen Einrichtungen aus, z.B. mit Hilfe eines digitalen Rechners abzufragen. Die Abfragung erfolgt in der Weise, daß ein tlen speziellen Monitor· identifizierender Code in ein Schieberegister 54 eingegeben wird. Der Code und das Taktsignal werden von dem abfragenden Rechner zur Verfugung gestellt. Ausgangsseitig ist das Schieberegister 54 mit der einen Eingangsgruppe einer Vergleichsstufe 55 verbunden, deren zweite Eingangsgruppe mit dem Code beaufschlagt wird, der die gewünschte zu überwachende Schaltung kennzeichnet. Wenn die beiden Codes miteinander übereinstimmen, erscheint ausgangsseitig an der Vergleichsstufe eine logische 1, die an den einen Eingang eines UND-Gatters 5(J angelegt wird, dessen zweiter Eingang mit einem Steuersignal beaufschlagt wird, welches den Monitor für die Abfragung durch den Rechner bereitmacht. Das Ausgangssignal des UND-Gatters 56 wird zur Ansteuerung eines zweiten UND-Gatters benutzt, von dem aus das Status.signal des Monitors an das externe System abgegeben werden kann.
Das Aus -
8 0 9 8 2 0/087«!*
FLEUCHAUS & WEHSER Patentanwälte 2 V S O 1 5 5
s.,e IjK •!> υη«,ζβ,^η WS100P-1G40
Das Ausgangssignal der Vergleichsstufe 55 liegt auch an einem UND-Gatter 59, dessen zweiter Eingang mit dem Statussignal und dessen dritter Eingang mit einem Extrabit vom Schieberegister 54 aus beaufschlagt werden. Dieses Extrabit gibt zu erkennen, daß die zugeordnete Monitorschaltiing zurückgestellt werden soll. Wenn somit alle Eingänge des UND-Gatters 5*J mit einer logischen 1 beaufschlagt werden, gibt dieses Gatter ein Rückstellsignal ab, das über das ODER-Gatter 32 in die Monitorschaltiing eingekuppelt wird. Das Ausgangssigual (\or Vergleichs stufe 55 wird auch einer Verzögerungsstufe 58 zugeführt, die ein Rückstellsignal für das Abfrageregister 54 liefert. Die Rückstellung des Abfrageregisters 54 bewirkt, daß am Ausgang (\o,r Vergleichsstufe 55 eine logische 0 erscheint, welche das UND-Gatter 5(j sperrt. Daraus ergibt sich, daß bei einer externen Abfragung durch einen Rechner das Statussi gtial am Ausgang des UND-Gatters 57 ein Impuls ist, dessen Impulsbreite von der Verzögerung durch die Verzögerungsslufe 58 bestimmt wird.
Die vorausbcstehend beschriebene Überwachungsschaltung kann sowohl mit einer Kombinationslogik als auch mit einer Folgeiogik betrieben werden. Der Monitor zeigt nicht nur Fehlfunktioncnim zugeordneten logischen System aufgrund von Gerütefehlern an, sondern auch Fehlfunktionen aufgrund von Fehlern, die in das überwachte System eingespeist werden. Dies bedingt nur ein geringes Problem, wenn das überwachte System tatsächlich unabhängig ist. Es können jedoch beträchtliche Schwierigkeiten auftreten, wenn eine Vielzahl von Systemen miteinander verknüpft sind und Riickkopplungsschleifen entstehen, so daß Fehlfunktionen sich durch verschiedene Systeme hindurch ausbreiten können. Diese Schwierigkeit wird durch den Detektor für fehlerhafte Zeichenänderungen bzw. fehlerhafte Signalsprünge verringert, da dieser Detektor solche Fehler feststellen kann, bevor sie sich durch das Untersystem ausgebreitet haben.
Die
809820/0874
FLEUCHAUS & WEHSER
Patentanwälte 2/50155
■*.
Unser Zeichen WS 1 001'- 1 Γ)4 Ο
Die vorausgehend beschriebene Moiutorsehaltun^ kann mit herkömmlichen,kommerziell erhältlichen Sehaltungsteilen verwirklicht werden. So kann /.. 15. die gesamte Schaltim^aus 1 TL-Bauelementen aufgebaut sein. Kh ist jedoch auch möglich, nur die Speicher1 mil TTi j-Schaltelementen aufzubauen und de η liest ύν.ν MointorschalUmg unter Verweridung von MOS-IJauteilen aui'zubniiiui. Die für den schaltungsmäßigen Aufbau notwendigen Details sirul dem Kachitiann geläufig.
i'atentans|)rüche
809820

Claims (5)

  1. Patentansprüche
    Monitor zur Bestimmung des Operationsstatus eines digitalen Systems, dadurch gekennzeichnet, daß ein Richtigzeichendetektor (20) digitale Eingangssignale empfängt, von welchen jedes mit einem vorgegebenen Bit-Zeichenmuster B. bis B den Operations· status des digitalen Systems kennzeichnet, daß ein Richtigzeichen-Rückwärts zähler (31) ein Fehlersignal erzeugt, wenn eines der digitalen Eingangs signale ein unerwartetes Bit-Zeichenmuster hat, daß ein Zeichenfolgedetektor (37) in Abhängigkeit von einer unerwarteten Zeichenfolge ebenfalls ein Fehl er signal erzeugt, und daß Gatter (39) vorhanden sind, die die vom Bit-Zeichenmuster und von der Zeichenfolge abhängigen Fehlersignale miteinander verknüpfen und ein den Operationsstatus kennzeichnendes Ausgangssignal liefern.
  2. 2. Monitor nach Anspruch 1, dadurch gekennzeichnet, daß der Richtigzeichendetektor (20) einen ersten Nur-Lesespeicher (22) umfaßt, in welchen ein Teil der Bits des digitalen Eingangssignals als Adresse zum Auslesen von gespeicherten Daten eingespeist werden, daß ein zweiter und ein dritter Nur-Lesespeicher (23, 24) vorhanden sind,in welche Teile der vom ersten Speicher ausgelesenen
    809820/0874
    FLEUCHAUS & WEHSER
    Patentanwälte O "7 C Π 1 CC
    z /oU Ibo
    Seile- * η, Unser Ze,chen: WSlOOP-I
    Daten und ferner ein weiterer Teil der Bits des Eingangssignals als Adressen eingespeist werden, um aus dem zweiten und dritten Lesespeicher (23, 24) Daten auszulesen, welche entsprechend den von dem ersten Lesespeicher ausgelesenen Daten an Vergleichseinrichtungen gegeben werden, um sie mit den restlichen Bits des Eingangssignals zu vergleichen und ein Fehlersignal zu erzeugen, wenn ein unerwartetes Bit-Zeichenmuster festgestellt wird.
  3. 3. Monitor nach Anspruch I oder 2, dadurch gekennzeichnet, daß mit Hilfe des ersten Speichers im Richtigzeichendetektor von einem ersten Teil der Bits des Eingangs zeichens eine Reihe von Folgezahlen ableitbar ist, wenn das Bit-Zeichenmuster dieses ersten Teils dem erwarteten Zeichenmuster entspricht, daß von einem zweiten Teil der Bits des Eingangs signals ein Zählzeichen durch den Vergleich der Bits des empfangenen Zeichenmusters mit dem gespeicherten Zeichenmuster abgeleitet und dem Rückwärts zähler zugeführt wird, der die empfangene Anzahl von Bit-Zeichenmustern feststellt, und daß im Zeichenfolgedetektor (37) die ausgezählte Anzahl der festgestellten Bit-Zeichenmuster mit der im Speicher (22) ermittelten Folgezahl verglichen wird, um einen Zeichenfolgefehler zu erzeugen, wenn die beiden Größen nicht in dem erwarteten Verhältnis zueinander stehen.
  4. 4. Monitor nach Anspruch 3, dadurch gekennzeichnet, daß der Rückwärts zähler als digitaler Zähler aufgebaut ist, der entsprechend jedem erwarteten Bit-Zeichenmuster um einen Zählschritt zurückgestellt wird.
  5. 5. Monitor nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ferner ein Detektor (21} für fehlerhafte Zeichenänderungen vorhanden ist, der aus dem Vergleich des er-
    809820/0874
    FLEUCHAUS & WEHSER
    Patentanwälte
    Seit·:
    Unser Zeichen:
    WSlOOP-1640
    warteten Bit-Zeichenmusters mit einem im digitalen System erzeugten Zeichenmuster ein Fehlersignal ableitet, wenn fehlerhafte oder unerwartete Zeichenänderungen bzw. Signalsprünge auftreten.
    80982D/0874
DE19772750155 1976-11-09 1977-11-09 Monitor zur bestimmung des operationsstatus eines digitalen systems Withdrawn DE2750155A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/740,280 US4059749A (en) 1976-11-09 1976-11-09 Digital monitor

Publications (1)

Publication Number Publication Date
DE2750155A1 true DE2750155A1 (de) 1978-05-18

Family

ID=24975826

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19772750155 Withdrawn DE2750155A1 (de) 1976-11-09 1977-11-09 Monitor zur bestimmung des operationsstatus eines digitalen systems

Country Status (9)

Country Link
US (1) US4059749A (de)
JP (1) JPS5360532A (de)
BE (1) BE860646A (de)
CA (1) CA1089998A (de)
DE (1) DE2750155A1 (de)
DK (1) DK495377A (de)
GB (1) GB1579775A (de)
NL (1) NL7712124A (de)
NO (1) NO773636L (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX4130E (es) * 1977-05-20 1982-01-04 Amdahl Corp Mejoras en sistema de procesamiento de datos y escrutinio de informacion utilizando sumas de comprobacion
US4161276A (en) * 1978-03-01 1979-07-17 Ncr Corporation Complex logical fault detection apparatus and method
US4216374A (en) * 1978-08-11 1980-08-05 John Fluke Mfg. Co., Inc. Hybrid signature test method and apparatus
US4312071A (en) * 1979-12-03 1982-01-19 Safe Flight Instrument Corporation Digital code error detection and alerting system
FR2539887B1 (fr) * 1983-01-20 1985-07-26 Tech Europ Commutation Procede pour assurer la securite du fonctionnement d'un automate programmable et automate pour la mise en oeuvre du procede
US4644545A (en) * 1983-05-16 1987-02-17 Data General Corporation Digital encoding and decoding apparatus
FR2567339B1 (fr) * 1984-07-03 1986-11-14 Commissariat Energie Atomique Generateur de sequences predeterminees de signaux logiques combines
DE3682729D1 (de) * 1985-09-05 1992-01-16 Philips Nv Ueberwachung eines konfliktdetektors fuer verkehrsampeln.
US4977559A (en) * 1988-12-19 1990-12-11 Chrysler Corporation Improper bit combination detection circuit
GB9025480D0 (en) * 1990-11-22 1991-01-09 Atomic Energy Authority Uk Hard-wired controller/monitor
US5295141A (en) * 1990-12-19 1994-03-15 Bull Hn Information Systems Inc. Sensing and responding to invalid states in logic circuitry
US5546408A (en) * 1994-06-09 1996-08-13 International Business Machines Corporation Hierarchical pattern faults for describing logic circuit failure mechanisms
FR2867286A1 (fr) * 2004-03-02 2005-09-09 St Microelectronics Sa Machine d'etats a logique cablee protegee contre le deraillement par injection de faute

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3582633A (en) * 1968-02-20 1971-06-01 Lockheed Aircraft Corp Method and apparatus for fault detection in a logic circuit
US3518413A (en) * 1968-03-21 1970-06-30 Honeywell Inc Apparatus for checking the sequencing of a data processing system
US3536902A (en) * 1969-04-15 1970-10-27 Automatic Elect Lab Sequence step check circuit
US3713095A (en) * 1971-03-16 1973-01-23 Bell Telephone Labor Inc Data processor sequence checking circuitry
US3976864A (en) * 1974-09-03 1976-08-24 Hewlett-Packard Company Apparatus and method for testing digital circuits

Also Published As

Publication number Publication date
GB1579775A (en) 1980-11-26
US4059749A (en) 1977-11-22
NO773636L (no) 1978-05-10
JPS5360532A (en) 1978-05-31
BE860646A (nl) 1978-05-09
DK495377A (da) 1978-05-10
CA1089998A (en) 1980-11-18
NL7712124A (nl) 1978-05-11

Similar Documents

Publication Publication Date Title
DE3100646C2 (de) Vorrichtung und Verfahren zur Bestimmung der Geschwindigkeitsänderung eines sich bewegenden Objekts
DE2265652C2 (de) Verfahren zum Schutz gegen die fehlerhafte Identifizierung von mit einem Anzeigebit versehenen Primärdatenzeichen als Sekundärdatenzeichen und Vorrichtung zur Durchführung des Verfahrens
DE2515297A1 (de) Pruefsystem fuer logische netzwerke mit simulatororientiertem fehlerpruefgenerator
DE2750155A1 (de) Monitor zur bestimmung des operationsstatus eines digitalen systems
DE2640756A1 (de) Einrichtung zur gesicherten datenuebertragung bei spurgebundenen fahrzeugen
DE2748529A1 (de) Ueberwachungsschaltung
DE2723714A1 (de) Digital-ueberwachungseinrichtung
DE2654701B2 (de) Identifikationsverfahren für Flaschen sowie Vorrichtung zur Durchführung des Verfahrens
DE2157829C2 (de) Anordnung zum Erkennen und Korrigieren von Fehlern in Binärdatenmustern
DE3045609A1 (de) Verfahren und schaltungsanordnung zur abgabe einer korrigierten datengruppe an eine bestimmungsschaltung
DE3317642C2 (de)
DE2508716A1 (de) Pruefmodul fuer komplexes pruefsystem
DE10223007A1 (de) Verfahren und Vorrichtung zur Übertragung von Informationen in einem Netzwerk sowie entsprechendes Netzwerk
DE2433885C3 (de) Vorrichtung zum Synchronisieren der Eingansschaltung eines elektronischen Testinstruments auf zu prüfende Signalfolgen
EP0012185B1 (de) Prüfschaltung für synchron arbeitende Taktgeber
DE1252727B (de) Verfahren zum störungsfreien Empfang übertragener Daten
EP0201634B1 (de) Digitaler Wortgenerator zur automatischen Erzeugung periodischer Dauerzeichen aus n-bit-Wörtern aller Wortgewichte und deren Permutationen
DE3122763C2 (de)
DE4017533C2 (de)
EP0009600B1 (de) Verfahren und Schnittstellenadapter zum Durchführen von Wartungsoperationen über eine Schnittstelle zwischen einem Wartungsprozessor und einer Mehrzahl einzeln zu prüfender Funktionseinheiten eines datenverarbeitenden Systems
WO2003061211A1 (de) Anlage zum übertragen von daten in einem seriellen bus mit einem steuergerät
EP0817975B1 (de) Verfahren und schaltungsanordnung zur überwachung einer datenverarbeitungsschaltung
DE2732143A1 (de) Zeichenerkennungsgeraet zum abtasten gedruckter zeichen
EP0246556B1 (de) Schaltungsanordnung zum Überwachen einer Steuereinheit
DE19502828C2 (de) Testmustergenerator für ein Halbleiterschaltungs-Testgerät

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee