DE19600675A1

DE19600675A1 - Hochgeschwindigkeits-Erfassung analoger Daten einschließlich Signalverarbeitung

Info

Publication number: DE19600675A1
Application number: DE19600675A
Authority: DE
Inventors: Charles L Saxe
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1995-01-13
Filing date: 1996-01-10
Publication date: 1996-07-18
Anticipated expiration: 2016-01-11
Also published as: DE19600675C2; US5526301A; FR2729500B1; FR2729500A1

Description

Die vorliegende Erfindung betrifft das Gebiet der Hochge schwindigkeits-Erfassung analoger Daten und Signalverarbei tung.

Es gibt bereits sogenannte analoge FISO-Speicher ("Fast-In- Slow-Out") zur Erfassung analoger Daten mit sehr hoher Ge schwindigkeit und anschließendem Auslesen der Daten mit weit aus geringerer Geschwindigkeit. Ein Beispiel eines derartigen analogen FISO-Speichers ist in der U.S.-Patentschrift Nr. 4,271,488 (Saxe) beschrieben. Ein weiteres Beispiel ist in der U.S.-Patentschrift Nr. 4,144,525 (Saxe) beschrieben.

Derartigen analogen FISO-Speicher sind jedoch bezüglich der Menge von Daten, die sie enthalten können, Grenzen gesetzt. Ist der Speicher erst einmal voll, muß während des Lesens der Speicher und der Verarbeitung der Daten die Erfassung unter brochen werden.

Daher ermöglichen existierende analoge FISO-Speicher die Er fassung von Daten mit unterschiedlichen Abtastraten oder "De zimierungs"-Raten. Bei einer langsameren Abtastrate, d. h. ei ner höheren Dezimierungsrate, werden weniger Daten pro Zeit einheit erfaßt. Während dies die verfügbare Aufzeichnungszeit erhöhen kann, verringert es auch die effektive Bandbreite der Daten, und erhöht daher die Möglichkeit des Auftretens von Alias-Effekten.

Ein System zur Hochgeschwindigkeits-Datenerfassung und -ver arbeitung gemäß vorliegender Erfindung umfaßt einen sequentiellen Abtaster, der ein Eingangssignal in periodischen In tervallen abtastet. Die resultierenden Abtastwerte an einer Vielzahl von Abtast-Ausgängen bereitgestellt.

Diese Abtast-Ausgänge werden von einer Matrix aus Signalpro zessoren empfangen, von denen jeder mindestens zwei Eingangs signale empfängt und verarbeitet, und ein Prozessor-Ausgangs signal erstellt. Die erste Reihe von Signalprozessoren emp fängt die Abtast-Ausgangssignale und verarbeitet sie.

Als Merkmal der vorliegenden Erfindung empfangen und verarbei ten nachfolgende Reihen von Signalprozessoren die Ausgangssi gnale der Signalprozessoren in vorhergehenden Reihen.

Jeder Signalprozessor kann feststellen, welches seiner Ein gangssignale größer ist, und dieses Signal als sein Ausgangs signal bereitstellen. Alternativ kann jeder Signalprozessor seine Eingangssignale summieren und die Summe als sein Aus gangssignal bereitstellen.

Eine Vielzahl von Multiplizierern kann zwischen dem sequen tiellen Abtaster und der Matrix der Signalprozessoren geschal tet werden. Die Multiplikationsfaktoren können individuell variiert werden, um den Summiersignalprozessoren eine Signal mittelung und Filterung mit endlicher Impulsantwort ("Finite Impuls Response"-, FIR-Filterung) zu ermöglichen.

Als Merkmal der vorliegenden Erfindung werden alle mit der maximalen Abtastrate eingehenden Daten zur Bildung des Aus gangssignal verwendet. Dieses Merkmal ergibt den Vorteil, daß die Wahrscheinlichkeit des Auftretens von Alias-Effekten ver ringert wird. Des weiteren kann die Erfindung Spitzen, kurz zeitige Signal-Störspitzen und andere Anomalien in der Wellen form bis in das kleinste Abtastintervall unabhängig von der gewählten Dezimierungsrate auf spüren.

Diese und weitere Merkmale und Vorteile der vorliegenden Er findung ergeben sich aus der nachstehenden Schrift, die in Verbindung mit den beigefügten Zeichnungen zu lesen ist.

Es zeigen:

Fig. 1 ein Blockschaltbild eines Systems zur Hochgeschwin digkeitserfassung analoger Daten gemäß vorliegender Erfindung;

Fig. 2 einen Teil eines Blockschaltbildes der in Fig. 1 ge zeigten sequentiellen Abtastschaltung;

Fig. 3 ein Blockschaltbild des in Fig. 2 dargestellten Schieberegisters;

Fig. 4 ein Signaldiagramm ausgewählter Signale, die dem in den Fig. 2-3 dargestellten Schieberegister zugeord net sind;

Fig. 5 ein Blockschaltbild einer der in Fig. 2 gezeigten Setz-Rücksetz-/Folge-und-Halte-Schaltungen;

Fig. 6 ein Signaldiagramm ausgewählter Signale, die der in Fig. 5 dargestellten Setz-Rücksetz-/Folge-und-Halte- Schaltung zugeordnet sind;

Fig. 7 ein Signaldiagramm ausgewählter Signale, die der in Fig. 1 gezeigten sequentiellen Abtastschaltung zu geordnet sind;

Fig. 8 ein Blockschaltbild eines in Fig. 1 gezeigten ersten analogen Signalprozessors;

Fig. 9 ein Blockschaltbild eines in Fig. 1 gezeigten zwei ten analogen Signalprozessors.

Es wird nunmehr auf die Zeichnungen, und als erstes auf die Fig. 1 Bezug genommen. Darin ist ein System 20 zur Hochge schwindigkeits-Datenerfassung dargestellt, das eine sequen tielle Abtastschaltung 22, einen analogen Signalprozessor 24 und einen Taktgeber 26 umfaßt. Der Taktgeber 26 legt ein pe riodisches Taktsignal CLOCK an die sequentielle Abtastschal tung und den analogen Signalprozessor.

Das System 20 zur Hochgeschwindigkeits-Datenerfassung empfängt ein analoges Eingangssignal INPUT, tastet es in regelmäßigen Intervallen ab und stellt die resultierenden Abtastsignale A₀₀- A₉₉ in ihrer Reihenfolge an 100 entsprechenden analogen Aus gängen bereit. Das Abtastsignal A_i+1 korrespondiert mit dem analogen Eingangssignal INPUT ein Abtastintervall nach dem Abtastwert am analogen Ausgang A_i. Außerdem korrespondiert der Abtastwert A₀₀ mit dem analogen Eingangssignal ein Intervall nach dem Abtastwert am analogen Ausgang A₉₉. Die sequentielle Abtastschaltung 22 ist nachstehend im einzelnen beschrieben.

Der analoge Signalprozessor 24 empfängt die 100 Abtastwert-Si gnale A₀₀-A₉₉ und nimmt eine analoge Signalverarbeitung an die sen vor. Spitzenbestimmung, Signalmittelung sowie FIR-Filte rung sind alles Beispiele der Arten der Signalverarbeitung, die der analoge Signalprozessor 24 durchführen kann. Der ana loge Signalprozessor legt die m resultierenden Signale B₀-B_m-1 auf m entsprechende Prozessorenausgänge. Zwei Realisierungs formen eines analogen Signalprozessors sind nachstehend unter Bezugnahme auf die Fig. 8 und 9 erörtert.

Der Taktgeber 26 legt ein regelmäßiges periodisches Signal an die sequentielle Abtastschaltung 22 und den analogen Signal prozessor 24. Die Periode T des Takts bestimmt das Abtastin tervall der sequentiellen Abtastschaltung 22. In der beschrie benen beispielhaften Ausführungsform hat das Taktsignal eine Frequenz von 200 MHz; somit beträgt die Periode T 5 ns.

Wie in Fig. 2 zu sehen ist, umfaßt die sequentielle Abtast schaltung 22 100 Setz-Rücksetz-/Folge-und-Halte-Schaltungen (SRTH-Schaltungen) S₀₀-S₉₉, die in einer rechteckigen Matrix mit zehn Reihen und zehn Spalten angeordnet sind. Diese SRTH- Schaltungen werden von einem umlaufenden 12-Bit-Schieberegi ster 28 mit 12 "aktiv niedrig" Ausgangssignalen X₀-X_B (d. h. Signalen, deren aktiver Zustand durch eine niedrige Spannung gekennzeichnet ist) und von 100 Verzögerungsschaltungen D₀₀-D₉₉ gesteuert.

Wie in Fig. 3 gezeigt ist, umfaßt das Schieberegister 28 12 derart in Reihe geschaltete D-Flipflops FF₀-FF_B, daß der Q-Aus gang eines Flipflops mit dem D-Eingang des nächsten Flipflops verbunden ist. Jedes Flipflop empfängt auch das Taktsignal CLOCK und ein (Rücksetz)-Signal RESET. Der D-Eingang des er sten Flipflops X₀ empfängt den invertierten -Ausgang des zehn ten Flipflops X₉ über ein NAND-Gatter 30. Ein Initialisierungs signal XSTART wird ebenfalls über einen Invertierer 32 an das NAND-Gatter 30 gelegt.

Wenn das Rücksetz-Signal RESET auf einen Zustand niedriger Spannung geht, werden die Ausgangssignale Q aller Flipflops auf einen Zustand niedriger Spannung zurückgesetzt. Dann wird das Initialisierungssignal XSTART auf einen Zustand hoher Spannung gepulst, woraufhin das Signal START ebenfalls für einen einzigen Taktzyklus auf einen Zustand hoher Spannung geht. Die ansteigende Flanke des Taktsignals CLOCK taktet die ses Signal im hohen Spannungszustand in den Q-Ausgang des er sten Flipflops FF₀. Der invertierende -Ausgang geht daher auf einen Zustand niedriger Spannung.

Das Signal im Zustand hoher Spannung verläuft durch das Schie beregister 28, bis es das zehnte Flipflop FF₉ erreicht, wo es dann zum D-Eingang des ersten Flipflops FF₀ zurück umläuft. Das elfte und zwölfte Flipflop, FF_A bzw. FF_B, empfangen der Reihe nach das Ausgangssignal des zehnten Flipflops. Somit hat das Schieberegister zehn eindeutige Zustände, in denen ein logi scher Pegel hoher Spannung durch die einzelnen Flipflops um läuft.

Die Ausgangssignale X₀-X_B entstehen an den invertierenden Aus gängen der Flipflops FF₀-FF_B. Wie anhand der restlichen se quentiellen Abtastschaltung 22 zu erkennen ist, durchläuft ein logischer Pegel niedriger Spannung zyklisch das Schieberegi ster 28.

Der Durchschnittsfachmann auf diesem Gebiet wird erkennen, daß auch eine andere Anordnung von Bauteilen zur Bildung des Schieberegisters 28 verwendet werden könnte, wo die an die sequentielle Abtastschaltung 22 angelegten Signale X₀-X_B die selben Signale sind, die zyklisch das Schieberegister durch laufen. Dies wäre funktionell äquivalent zu der in Fig. 3 ge zeigten Schaltung.

In Fig. 4 sind ausgewählte Signale des Schieberegisters 28 dargestellt. Das Taktsignal CLOCK hat eine Frequenz von 200 MHz; somit beträgt seine Periode T 5 ns.

Das Signal START legt einen logischen Signalpegel hoher Spannung an den Eingang des ersten Flipflops FF₀ bei 40. Auf der nächsten ansteigenden Flanke 42 des Taktsignals CLOCK zeigt sich der logische Signalpegel hoher Spannung am Ausgang Q des ersten Flipflops FF₀, und spiegelt sich durch einen Im puls 44 niedriger Spannung am invertierenden Ausgang wieder, wie bei 42 auf Signal X₀ gezeigt. Dieser Signalpegel niedriger Spannung pflanzt sich mit jeder ansteigenden Flanke des Si gnals CLOCK durch die Flipflops fort, bis er X₉ erreicht, wo er dann zum ersten Flipflop zurückgeleitet wird. Somit ist jeder der Ausgänge X₀-X_B des Schieberegisters 28 45 ns lang auf einem Signalpegel hoher Spannung und fällt dann für 5 ns auf einen Signalpegel niedriger Spannung ab.

Nachdem der Signalpegel niedriger Spannung einmal durch die Ausgänge X₀ des Schieberegisters 28 umgelaufen ist, dupli zieren die Ausgangssignale X_A und X_B des elften und zwölften Flipflops FF_A bzw. FF_B die Ausgangssignale X₁ und X₂ des ersten und zweiten Flipflops FF₀ und FF₁.

Wie in Fig. 2 zu sehen ist, hat jede Verzögerungsschaltung D₀₀- D₉₉ eine Verzögerung von 0,5 ns. Die Verzögerungsschaltungen sind in Reihe geschaltet, wobei zehn Ketten jeweils zehn Ver zögerungsschaltungen enthalten. Jede Kette von Verzögerungs schaltungen empfängt ein entsprechendes Ausgangssignal X₀-X₉ vom Schieberegister 28. Nur die erste, die fünfte, die sechste und die zehnte Kette von Verzögerungsschaltungen ist in Fig. 2 dargestellt. Die Ketten von Verzögerungsschaltungen fungieren als angezapfte Verzögerungsleitungen und verzögern die Aus gangssignale X₀-X₉ des Schieberegisters fortlaufend, was ver zögerte "Fang"-Signale X₀₀-X₉₉ ergibt, die als Steuersignal an die SRTH-Schaltungen S₀₀-S₉₉ gelegt werden. Für eine sinnvolle Signalverarbeitung müssen diese Verzögerungsschaltungen kali briert werden, um einheitliche Ergebnisse zu erstellen. Vor zugsweise erfolgt die Kalibrierung der Verzögerungsschaltungen auf Hardware-Basis, um ihre Verzögerungen auf genau 0,5 ns einzustellen.

Eine weitere Ausführungsform eines sequentiellen Abtastsystems ist in der U.S.-Patentschrift Nr. 5,144,525 (Saxe et al.) be schrieben.

Jeder der ersten bis fünften Spalte der SRTH Schaltungen S₀₀-S₄₉ enthält ein entsprechendes UND-Gatter G₀-G₄, das das Ausgangs signal X₆ vom Schieberegister 28 und ein Initialisierungssignal INIT empfängt, was entsprechende "Freigabe"-Signale R₀-R₄ er gibt. Nur das erste und das fünfte UND-Gatter G₀ bzw. G₄ sind in Fig. 2 gezeigt. Die Freigabe-Signale R₀-R₄ werden als weite res Steuereingangssignal an ihre entsprechenden Spalten der SRTH-Schaltungen S₀₀-S₄₉ gelegt.

Ähnlich hat jede der sechsten bis zehnten Spalte der SRTH- Schaltungen S₅₀-S₉₉ ein entsprechendes UND-Gatter G₅-G₉, das das Ausgangssignal X_B vom Schieberegister 28 und das Initialisie rungssignal INIT empfängt, was entsprechende Freigabe-Signale R₅-R₉ ergibt. Nur das sechste und das zehnte UND-Gatter G₅ und G₉ sind in Fig. 2 dargestellt. Die Freigabe-Signale R₅-R₉ wer den als weiteres Steuer-Eingangssignal an ihre entsprechenden Spalten von SRTH-Schaltungen S₅₀-S₉₉ gelegt.

Jede SRTH-Schaltung S₀₀-S₉₉ empfängt das analoge Eingangssignal INPUT.

Wie in Fig. 5 gezeigt, umfaßt die erste SRTH-Schaltung S₀₀ zwei Schaltungselemente: ein S-R Flipflop 50 und eine Folge-und- Halte-Schaltung 52 ("Track-and-Hold"-, T/H-Schaltung).

Das S-R Flipflop 50 kann aus zwei kreuzgekoppelten NOR-Gattern zusammengesetzt sein, einer wohlbekannten Art von S-R Flip flop. Der Eingang R des S-R Flipflops empfängt das "Fang"-Si gnal X₀₀. Der Eingang S empfängt das Freigabe-Signal R₀. Das resultierende Signal C₀₀ am Ausgang Q wird als Steuersignal C₀₀ and die Folge-und-Halte-Schaltung 52 gelegt. Der invertierende -Ausgang wird nicht benutzt.

Die Folge-und-Halte-Schaltung 52 empfängt das Steuersignal C₀₀ und das analoge Eingangssignal INPUT. Wenn das Steuersignal einen logischen Pegel eines hohen Spannungszustandes hat, folgt ein interner analoger Wert innerhalb der Folge-und-Hal te-Schaltung 52 dem analogen Eingangssignal INPUT. Wenn das Steuersignal C₀₀ auf einen Signalpegel einer niedrigen Spannung geht, wird der interne analoge Wert auf das Ausgangssignal A₀₀ übertragen. Das Ausgangssignal A₀₀ bleibt dann konstant, bis ein anderer interner analoger Wert auf es übertragen wird, wenn das Steuersignal C₀₀ zum nächsten Mal auf einen Signalpe gel einer niedrigen Spannungszustand geht.

Jede der 100 SRTH Schaltungen S₀₀-S₉₉ ist identisch mit der in Fig. 5 dargestellten SRTH-Schaltung. Jede SRTH-Schaltung em pfängt das analoge Eingangssignal INPUT. Jede empfängt auch ein entsprechendes "Fang"-Signal X_ÿ und ein entsprechendes Freigabe-Signal R_i, wobei i und j jeweils die Spalte bzw. die Reihe der SRTH-Schaltungen bezeichnen.

In Fig. 6 sind ausgewählte Signale in der sequentiellen Ab tastschaltung 22 und spezifisch der ersten SRTH-Schaltung S₀₀ dargestellt. Es wird gezeigt, daß das Taktsignal CLOCK eine Referenz für die relativen zeitlichen Abläufe darstellt. Das Signal X₀ vom Schieberegister 28 wird von der Verzögerungs schaltung D₀₀ um 0,5 ns verzögert, was das "Fang"-Signal X₀₀ ergibt. Das Initialisierungssignal INIT hat normalerweise ei nen Signalpegel einer hohen Spannung, weshalb das Freigabe- Signal R₀ mit dem Signal X₆ des Schieberegisters 28 korrespon diert. Das Steuersignal C₀₀ geht bei 60 in einen Signalpegel einer niedrigen Spannung über, als Reaktion darauf, daß das "Fang"-Signal X₀₀ bei 61 in einen Signalpegel niedriger Span nung übergeht und bei 62 als Reaktion darauf, daß das Freiga be-Signal R₀ bei 63 auf einen Signalpegel einer niedrigen Span nung geht, wieder einen Signalpegel einer hohen Spannung ein nimmt. Somit hält die Folge-und-Halte-Schaltung 52 (Fig. 5) ihr Ausgangssignal A₀₀ als Reaktion darauf, daß das "Fang"-Si gnal X₀₀ auf einen Signalpegel niedriger Spannung geht, kon stant.

In den Fig. 2 und 7 sind das Taktsignal CLOCK, ausgewählte Ausgänge X_i des Schieberegisters 28 und ausgewählte SRTH- Steuersignale C_ÿ dargestellt. Das erste Ausgangssignal X₀ des Schieberegisters 28 geht bei 70 von einem Signalpegel einer hohen Spannung in einen Signalpegel einer niedrigen Spannung über. Dieser Übergang verläuft die erste Spalte von Verzöge rungsschaltungen D₀₁-D₀₉ hinunter, was zur Folge hat, daß die "Fang"-Signale X₀₀-X₀₉ der ersten Spalte der Reihe nach auf ei nen Signalpegel einer niedrigen Spannung gehen. Als Reaktion darauf gehen die Steuersignale C₀₀-C₀₉ innerhalb der SRTH- Schaltungen S₀₀-S₀₉ ebenfalls auf einen Signalpegel einer nied rigen Spannung. Dies zeigt sich daran, daß das erste Steuersi gnal C₀₀ bei 72 auf einen Signalpegel einer niedrigen Spannung geht, nachdem X₀ auf einen Signalpegel einer niedrigen Spannung übergegangen ist. Ebenso gehen das zweite und das dritte Steu ersignal C₀₁ und C₀₂ der Reihe nach bei 74 und 76 auf einen Si gnalpegel einer niedrigen Spannung. Das Zeitintervall zwischen aufeinanderfolgenden Steuersignalen, die auf einen Signalpegel einer niedrigen Spannung übergehen, ist gleich der Verzöge rungszeit der Verzögerungsschaltungen D_ÿ oder 0,5 ns.

Das zehnte Steuersignal C₀₉ geht bei 78 auf einen Signalpegel einer niedrigen Spannung über, 5 ns, nachdem das Ausgangssi gnal X₀ des ersten Schieberegisters bei 70 auf einen Signalpe gel einer niedrigen Spannung übergegangen ist. Dies erfolgt jedoch zur selben Zeit, zu der das Ausgangssignal X₁ des zwei ten Schieberegisters bei 80 auf einen Signalpegel einer nied rigen Spannung gegangen ist. Das Steuersignal C₁₀ geht 0,5 ns später bei 82 auf einen Signalpegel einer niedrigen Spannung über.

Die restlichen Steuersignale C₁₁-C₄₉ in den ersten fünf Spalten der SRTH-Schaltungen S₁₁-S₄₉ gehen der Reihe nach auf einen Signalpegel einer niedrigen Spannung über, wobei der Übergang von C₄₉ bei 84 dargestellt ist.

Wie in Fig. 2 gezeigt ist, empfangen die ersten fünf Spalten der SRTH-Schaltungen S₀₀-S₄₉ identischen Freigabe-Signale R₀-R₄₁ die sich aus einer logischen "ODER"-Kombination des "aktiv niedrig" Initialisierungssignals INIT und des siebten Aus gangssignals X₆ des Schieberegisters 28 ergeben. Daher gehen die Steuersignale C₀₀-C₄₉ in den ersten fünf Spalten der SRTH- Schaltungen alle zur gleichen Zeit 88 in einen Signalpegel einer hohen Spannung über, was mit dem Übergang des Zeitsi gnals X₆ in einen Signalpegel einer niedrigen Spannung bei 86 korrespondiert.

Die letzten fünf Spalten der SRTH-Schaltungen S₅₀-S₉₉ werden ähnlich den ersten fünf Spalten der voranstehend beschriebenen SRTH-Schaltungen S₀₀-S₄₉ betrieben. Ihre jeweiligen Steuersigna le C₅₀-C₉₉ gehen der Reihe nach in einen Signalpegel einer nied rigen Spannung über, wobei die Übergänge 92, 94 der Steuersi gnale C₅₀ und C₉₉ in Fig. 7 dargestellt sind.

Die letzten fünf Spalten der SRTH-Schaltungen S₅₀-S₉₉ empfangen identische Freigabe-Signale R₅-R₉₁ die sich aus einer logischen "ODER"-Verknüpfung des "aktiv-niedrig" Initialisierungssignals INIT und des zwölften Ausgangssignals X_B des Schieberegisters 28 ergibt. Somit gehen die Steuersignale C₅₀-C₉₉ für die letzten fünf Spalten der SRTH-Schaltungen alle zur selben Zeit 96 in einen Signalpegel einer hohen Spannung über, was mit dem Über gang des Zeitsignals X_B in einen Signalpegel einer niedrigen Spannung bei 98 korrespondiert.

Wie voranstehend beschrieben, tastet die sequentielle Abtast schaltung 22 das Eingangssignal INPUT in Intervallen von 0,5 ns ab und legt die resultierenden Abtastwerte in sequentieller Reihenfolge an die SRTH-Ausgänge A₀₀-A₉₉. Die ersten fünf Spal ten der SRTH-Ausgänge A₀₀-A₄₉ sind ab der Zeit ihrer Abtastung bis zur Zeit, zu der ihre jeweiligen Steuersignale C₀₀-C₄₉ bei 88 in einen Signalpegel einer hohen Spannung übergehen, gül tig. Ebenso sind die zweiten fünf Spalten der SRTH-Ausgänge A₅₀-A₉₉ ab der Zeit ihrer Abtastung bis zur Zeit, zu der ihre jeweiligen Steuersignale C₅₀-C₉₉ bei 96 in einen Signalpegel einer hohen Spannung übergehen, gültig.

Wie in Fig. 8 zu sehen ist, umfaßt der analoge Signalprozessor 24 110 spitzen-erfassende Folge-und-Halte-Schaltungen (PDTH- Schaltungen), die in der Zeichnung durch Kreise dargestellt sind. Diese PDTH-Elemente sind in einem Feld angeordnet und fungieren als paralleler, im Fließbandverfahren arbeitender ("Pipelined"-) Prozessor.

Der analoge Signalprozessor 24 ist in der Lage, die Eingangs signale um 2, 5, 10, 20, 50 und 100 zu dezimieren. Bei jedem Dezimierungsbereich ist das Ausgangssignal des analogen Si gnalprozessors 24 die Spitze aller Eingangssignale innerhalb des Bereichs. Bei einer Dezimierung um beispielsweise 10 wer den zehn 0,5 ns Abtastwerte verarbeitet, um das Spitzensignal in der Periode von 5 ns zu finden.

Der analoge Signalprozessor 24 ist in sechs horizontale Berei che 150-160 unterteilt, wobei jeder Bereich mit einem der De zimierungsbereiche korrespondiert. Die Signale, die die hori zontalen Linien 130-140 zwischen den Dezimierungsbereichen überqueren, führen die dezimierten Daten mit sich. Daher stel len die Schnittstellen der Signalleitungen und der horizonta len Linien die Ausgangssignale B₀-B_m des in Fig. 1 dargestell ten analogen Signalprozessors dar.

Die dezimierten Daten aus einem Bereich werden vom nächsten Bereich empfangen. Daher werden die dezimierten Daten des Be reichs 150, bei dem um 2 dezimiert wird, im Bereich 152, bei dem um 5 dezimiert wird, empfangen. Ebenso werden die dezi mierten Daten des Bereichs 152, bei dem um 5 dezimiert wird, im Bereich 154, bei dem um 10 dezimiert wird, empfangen.

Jeder Bereich von PDTH-Schaltungen fungiert als analoge Pipe line-Stufe, so daß, wenn die Pipeline voll ist, bei jeder Tak tung der Pipeline Daten aus jedem Dezimierungsausgang fließen. Somit erzeugt der analoge Signalprozessor 24 alle dezimierten Ausgangsraten gleichzeitig.

Jede PDTH-Schaltung empfängt zwei analoge Eingangssignale und ein taktendes Steuersignal. Wenn das Steuersignal einen Si gnalpegel einer niedrigen Spannung hat, folgt ein interner analoger Speicher dem größeren seiner zwei analogen Ein gangssignale. Wenn das Steuersignal in einen Signalpegel einer hohen Spannung übergeht, wird der Wert des internen analogen Speichers an den Ausgang der PDTH-Schaltung übertragen, die den Wert festhält.

Wie in Fig. 8 dargestellt ist, empfangen die 50 PDTH Schaltun gen in dem Bereich 150, der um 2 dezimiert, die 100 SRTH-Aus gangssignale A₀₀-A₉₉ der 100 SRTH-Schaltungen S₀₀-S₉₉. Das Steuersignal C₀₀ für die erste SRTH-Schaltung S₀₀ dient auch als taktendes Steuersignal für die PDTH-Schaltungen auf der linken Seite der gestrichelten Linie 104. Das Steuersignal C₅₀ für die erste SRTH-Schaltung S₅₀ in der sechsten Spalte dient auch als taktendes Steuersignal für die PDTH-Schaltungen auf der rech ten Seite der gestrichelten Linie 104.

Ebenfalls in Fig. 8 dargestellt sind 46 analoge Master-Slave- Speicherelemente 110-122. Jedes Speicherelement empfängt ein analoges Eingangssignal und ein Steuersignal. Das Eingangssi gnal wird an das Master-Element übertragen, während sich das Steuersignal auf einem Signalpegel einer niedrigen Spannung befindet. Das am Master-Element anliegende Signal wird an den Ausgang übertragen, wenn das Steuersignal auf den Signalpegel einer hohen Spannung übergeht.

Die Speicherelemente 110, 112, 118 und 120 dienen als Verzöge rung um einen Zyklus und halten die Daten, die zwischen dem Bereich 154, der um 10 dezimiert, und dem Bereich 158, der um 50 dezimiert, bewegt werden, synchronisiert. Somit verwenden die Speicherelemente 110, 112 auf der linken Seite der gestri chelten Linie 104 das Steuersignal C₀₀ als ihr Steuersignal. Ebenso verwenden die Speicherelemente 118, 120 auf der rechten Seite der gestrichelten Linie 104 das Steuersignal C₅₀ als ihr Steuersignal.

Ebenso halten die Speicherelemente 122, 124 die Daten, die zwischen ausgewählten SRTH-Ausgängen A₀₄, A₀₅, A₁₄, A₁₅, A₂₄, A₂₅ . . . und ausgewählten PDTH-Schaltungen im Bereich 152, der um 5 dezimiert, bewegt werden, synchronisiert. Speicherelemen te 122 auf der linken Seite der gestrichelten Linie 104 ver wenden das Steuersignal C₀₀ als ihr Steuersignal. Ebenso ver wenden die Speicherelemente 124 auf der rechten Seite der ge strichelten Linie 104 das Steuersignal C₅₀ als ihr Steuersi gnal.

Die Speicherelemente 114 und 116 werden zur Synchronisierung von Daten, die die gestrichelte Linie 104 überqueren, verwen det. Da ihre Ausgänge von den PDTH-Schaltungen auf der rechten Seite der gestrichelten Linie 104 gelesen werden, verwenden sie das Steuersignal C₅₀ als ihr Steuersignal.

Wurde der analoge Signalprozessor 24 erst einmal für eine An zahl von Zyklen getaktet, ergeben sich dezimierte Daten, die als Spitzen entdeckt wurden, aus jedem Bereich 150-160 der Pipeline. Daten fließen weiterhin aus jedem der Bereiche, so lange der Takt weiterläuft. Falls erwünscht, können diese Da ten in einer analogen Speicheranordnung gespeichert werden, wie dies bei anderen FISO-Bauelementen der Fall ist. Da alle dezimierten Datenströme über die gesamte Zeit hinweg, während der der analoge Signalprozessor getaktet wird, zur Verfügung stehen, kann ein einfacher Multiplexer verwendet werden, um die gewünschten Abtastdaten-Ströme in die richtigen Spalten einer analogen Speichermatrix zu leiten, die als kreisförmiger Puffer (nicht dargestellt) konfiguriert ist. Reihenzähler könnten zur Bestimmung des Zeitpunkts der Beendigung der Da tenerfassung verwendet werden. Die erfaßten Daten könnten dann ausgelesen und wie gewünscht verwendet werden. Alternativ könnten die Daten in einem kreisförmigen Puffer (nicht darge stellt) gespeichert werden und das Ende der Datenerfassung durch einen externen Trigger gesteuert werden.

Wie in Fig. 9 gezeigt, könnte die voranstehend für einen ana logen Signalprozessor 24 hinsichtlich der Erfassung von Spit zen und Dezimierung in Fig. 8 beschriebene Architektur gering fügig verändert werden, um eine Blockmittelung oder FIR-Filte rung mit Dezimierung durchzuführen. Ein derartiger analoger Signalprozessor 224 hat 100 Schaltungselemente, die in sechs Bereiche 250-260 aufgeteilt und auf dieselbe Weise wie voran stehend beschrieben miteinander verbunden sind. In diesem Fall stellen die Kreise getaktete analoge Additionsschaltungen dar. Die Additionsschaltungen nehmen zwei analoge Signale und ein Taktsignal an. Wenn das Taktsignal einen Signalzustand einer niedrigen Spannung annimmt, wird die Summe der beiden analogen Eingangssignale in einem internen Master gespeichert. Wenn das Taktsignal einen Signalzustand einer hohen Spannung annimmt, wird der Inhalt des Masters auf den Ausgang gelegt.

Diese Ausführungsform eines analogen Signalprozessors 224 er fordert 100 analoge Multiplizierer 270, einen für jedes Aus gangssignal A₀₀-A₉₉ der sequentiellen Abtastschaltung 22. Die Multiplizierer 270 multiplizieren die Ausgangssignale der Ab tastschaltung, ehe sie sie an den ersten Bereich 250 der Ad ditionsschaltungen legen.

Um eine Dezimierung um n mit Blockmittelung durchzuführen, werden benachbarte Gruppen von n Abtastsignalen zusammenad diert und durch n geteilt. Es ergibt sich also

B₁ = c·A[5i] + c·A[5i+1] + c·A[5i+2] + · · · + c·A [5i+ (n-1)]

wobei c der Reziprokwert von n ist, und A[i] das ite Abtast wertsignal der Abtastwertsignale A₀₀-A₉₉ ist. Jeder der Multi plizierer 270 multipliziert die Abtastwertsignale mit c. Die Ausgangssignale B_i kommen aus dem Teile-durch-n-Bereich des analogen Signalprozessors 224.

Wenn zum Beispiel n gleich 10 ist, dann ist c gleich 0,1 und es gibt 10 Ausgangssignale B₀-B₉ des analogen Signalprozessors 224. Jeder der analogen Multiplizierer 270 multipliziert die Abtastwertsignale A₀₀-A₉₉ mit 0,1. Die Ausgangssignale B₀-B₉ des analogen Signalprozessors sind diejenigen Signale, die aus dem Dezimiere-um-10-Bereich 254 hervorgehen, d. h. diejenigen Si gnale, die die horizontale Linie 234 überschreiten.

Um eine Dezimierung um n mit FIR-Filterung durchzuführen, mul tiplizieren die Multiplizierer 270 die Abtastwertsignale A₀₀-A₉₉ mit FIR-Filterkoeffizienten. Es ergibt sich folglich

B_i = c[0]·A[5i] + c[1]·A[5i+1] + c[2]·A[5i+2] + · · · + c[n-1]·A[5i+(n-1)]

wobei c[k] der kte FIR-Filterkoeffizient für ein FIR-Filter nter Ordnung ist, und A[i] das ite Abtastwertsignal der Ab tastwertsignale A₀₀-A₉₉ ist. Jeder der Multiplizierer 270 multi pliziert sein jeweiliges Abtastwertsignal mit seinem jeweili gen FIR-Filterkoeffizienten. Die Ausgangssignale B_i gehen aus dem Teile-durch-n-Bereich des analogen Signalprozessors 224 hervor.

Ist zum Beispiel n gleich 10, dann gibt es zehn verschiedene FIR-Filterkoeffizienten c[0] bis c[9]. Die Multiplizierer 270 legen diese Multiplikationsfaktoren in Zehnergruppen an die Abtastwertsignale A₀₀-A₉₉. Somit wird das erste Ausgangssignal B₀ gemäß folgender Gleichung bestimmt:

B₀ = c[0]·A₀₀ + c[1]A₀₁ + c[2]·A₀₂ + c[3]·A₀₃ + c[4]·A₀₄ + c[5]·A₀₅ + c[6]·A₀₆ + c[7]·A₀₇ + c[8]·A₀₈ + c[9]·A₀₉.

Das Ausgangssignal B1 wird durch dieselben FIR-Koeffizienten gebildet, die an die nächsten zehn Abtastwertsignale A₁₀-A₁₉ angelegt werden. Die zehn Ausgangssignale B₀-B₉ gehen aus dem Teile-durch-10-Bereich 254 hervor und kreuzen die horizontale Linie 234.

Die Signalprozessoren der Fig. 8 und 9 müssen sich nicht ge genseitig ausschließen. In einer bevorzugten Ausführungsform wären die Master-Slave-PDTH-Elemente aus Fig. 8 mit den analo gen Additionselementen aus Fig. 9 gepaart. Die Multiplizierer 270 würden dem ersten Bereich 250 von Elementen vorangestellt sein. In Abhängigkeit von der Art der vom Benutzer gewünschten Signalverarbeitung würde der eine oder der andere Typ von Si gnalprozessor in die Matrix eingeschaltet. Die Multiplizierer 270 könnten so eingestellt sein, daß sie, wenn nicht ge braucht, mit Eins multiplizieren.

Um aussagekräftige Ergebnisse zu erhalten, müssen die analogen Elemente in dem Hochgeschwindigkeits-Datenerfassungs- und Ver arbeitungssystem Vorrichtungen zur Fehlerkompensation enthal ten. Diese Fehler könnten Verstärkungs-, Offset-, Linearitäts- und andere Fehler umfassen. Techniken und Schaltungen zur Durchführung dieser Korrekturen sind im Stand der Technik wohlbekannt. Häufig werden Differenzschaltungen, im Gegensatz zu Eintaktschaltungen, verwendet.

Bei der voranstehend beschriebenen Ausführungsform wird ein langsames Schieberegister 28 und schnelle Verzögerungsschal tungen D₀₀-D₉₉ verwendet, um die Erfassung des Eingangssignals INPUT zeitlich zu steuern. Andere Verfahren wurden in FISOs verwendet und könnten vorteilhaft in vorliegender Erfindung Anwendung finden.

Die in der voranstehenden Beschreibung verwendeten Begriffe und Ausdrücke sind lediglich beispielhafter Natur und sollen die Erfindung nicht einschränken, und bei der Verwendung die ser Begriffe und Ausdrücke ist nicht beabsichtigt, Entspre chungen der dargestellten und beschriebenen Merkmale oder Tei le dieser auszuschließen, da der Umfang der Erfindung aus schließlich durch die nachstehenden Ansprüche definiert und begrenzt ist.

Claims

1. Hochgeschwindigkeits-Datenerfassungssystem (20) zur Er fassung eines analogen Eingangssignals (INPUT) und Durch führung einer Signalverarbeitung des Signals, mit:

(a) einem sequentiellen Abtaster (22), der das analoge Eingangssignal (INPUT) empfängt und es in periodi schen Intervallen abtastet, was eine Sequenz von Abtastwerten (A₀₀-A₉₉) ergibt; und
(b) einer Vielzahl erster Signalprozessoren (150, 250), von denen jeder mindestens zwei dieser Abtastwerte (A₀₀-A₉₉) des sequentiellen Abtasters (22) empfängt und verarbeitet, und jeder der ersten Signalprozes soren (150, 250) ein entsprechendes Ausgangssignal (B₀-B_m) des ersten Prozessors bereitstellt.

2. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 1, des weiteren umfassend einen zweiten Signalpro zessor (152, 252), wobei dieser zweite Signalprozessor (152, 252) mindestens zwei der Ausgangssignale (B₀-B_m) der ersten Prozessoren empfängt und verarbeitet und als Reak tion ein Ausgangssignal (B₀-B_m) des zweiten Prozessors be reitstellt.

3. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 2, wobei wenigstens eines der Ausgangssignale (B₀- B_m) der ersten Prozessoren und das Ausgangssignal (B₀-B_m) den zweiten Prozessors gleichzeitig als Ausgangssignale (B₀-B_m) des Hochgeschwindigkeits-Datenerfassungssystems bereitstehen.

4. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 2, wobei jeder der ersten Signalprozessoren (150) als jeweiliges Ausgangssignal (B₀-B_m) des ersten Prozes sors den größeren der von den ersten Signalprozessoren (150) empfangenen Abtastwerte (A₀₀-A₉₉) bereitstellt.

5. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 4, wobei der zweite Signalprozessor (152) als Ausgangssignal (B₀-B_m) des zweiten Prozessors das größere der vom zweiten Prozessor (152) empfangenen Ausgangssi gnale (B₀-B_m) des ersten Prozessors bereitstellt.

6. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 1, wobei jeder der ersten Signalprozessoren (150) als jeweiliges Ausgangssignal (B₀-B_m) des ersten Prozes sors den größeren der von den ersten Signalprozessoren (150) empfangenen Abtastwerte (A₀₀-A₉₉) bereitstellt.

7. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 1, des weiteren umfassend eine Vielzahl von Multi plizierern (270), die die Abtastwerte (A₀₀-A₉₉) von dem sequentiellen Abtaster (22) empfangen und resultierende multiplizierte Signale an die ersten Signalprozessoren (150, 250) legen.

8. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 7, des weiteren umfassend einen zweiten Signalpro zessor (152, 252), wobei dieser zweite Signalprozessor (152, 252) mindestens zwei der Ausgangssignale (B₀-B_m) der ersten Prozessoren empfängt und verarbeitet, und als Re aktion ein Ausgangssignal (B₀-B_m) des zweiten Prozessors bereitstellt.

9. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 8, wobei jeder der ersten Signalprozessoren (150, 250) als entsprechendes Prozessor-Ausgangssignal (B₀-B_m) die Summe der von den ersten Signalprozessoren (150, 250) empfangenen multiplizierten Signale bereitstellt.

10. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 9, wobei der zweite Signalprozessor (152, 252) als Ausgangssignal (B₀-B_m) des zweiten Prozessors die Summe der von den zweiten Signalprozessoren (152, 252) empfan genen Ausgangssignale (B₀-B_m) des ersten Prozessors be reitstellt.

11. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 7, wobei jeder der ersten Signalprozessoren (250) als entsprechendes Prozessor-Ausgangssignal (B₀-B_m) die Summe der von den ersten Signalprozessoren (250) empfan genen multiplizierten Signale bereitstellt.

12. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 7, wobei jeder der Multiplizierer einen entspre chenden Abtastwert (A₀₀-A₉₉) der Abtaster mit einem gemein samen Faktor multipliziert.

13. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 1, wobei jeder der ersten Signalprozessoren (150) als entsprechendes Ausgangssignal (B₀-B_m) des ersten Pro zessors die Summe der von den ersten Signalprozessoren (250) empfangenen multiplizierten Signale bereitstellt.

14. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 1, wobei jeder der ersten Signalprozessoren (250) als jeweiliges Prozessor-Ausgangssignal (B₀-B_m) die Summe der von den ersten Signalprozessoren (250) empfangenen multiplizierten Signale bereitstellt.

15. Hochgeschwindigkeits-Datenerfassungssystem (20) zur Er fassung eines analogen Eingangssignals (INPUT) und Durch führung einer Signalverarbeitung des Signals, wobei das System (20) folgendes umfaßt:

(a) einen sequentiellen Zeitgeber (28) mit m Ausgängen, wobei der sequentielle Zeitgeber (28) eine Vielzahl entsprechender "Halte"-Signale (X₀-X₉) in Folge an diesen Ausgängen bereitstellt;
(b) m Abtaster (S₀₀-S₉₉), die mit den Ausgängen des se quentiellen Zeitgebers (28) verbunden sind und das analoge Eingangssignal (INPUT) empfangen, wobei je der Abtaster (S₀₀-S₉₉) das analoge Eingangssignal (IN- PUT) als Reaktion auf den Empfang des "Halten"-Si gnals (X₀-X₉) abtastet, wobei die Abtaster (S₀₀-S₉₉) resultierende jeweilige Abtastwertsignale (A₀₀-A₉₉) bereitstellen; und
(c) eine Vielzahl erster Signalprozessoren (150, 250), wobei jeder Signalprozessor (150, 250) mindestens zwei der jeweiligen Abtastsignale (A₀₀-A₉₉) empfängt, wobei die Vielzahl erster Signalprozessoren (150, 250) entsprechende Ausgangssignale (B₀-B_m) der ersten Signalprozessoren bereitstellt.

16. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 15, des weiteren umfassend einen zweiten Signal prozessor (152, 252), wobei der zweite Signalprozessor (152, 252) mindestens zwei der Ausgangssignale (B₀-B_m) der ersten Prozessoren empfängt und verarbeitet und als Reak tion ein zweites Ausgangssignal (B₀-B_m) des zweiten Pro zessors bereitstellt.

17. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 16, wobei mindestens eines der Ausgangssignale (B₀- B_m) des ersten Prozessors und das Ausgangssignal (B₀-B_m) des zweiten Prozessors als Ausgangssignale (B₀-B_m) des Hochgeschwindigkeits-Datenerfassungssystems (20) verfüg bar sind.

18. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 15, wobei der sequentielle Zeitgeber (28) ein Schieberegister (28) mit einer Vielzahl von Ausgängen (X₀- X₉) aufweist, die mit den Abtastern (S₀₀-S₉₉) verbunden sind.

19. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 18, wobei der sequentielle Zeitgeber (28) eine Vielzahl von Verzögerungsschaltungen (D₀₀-D₉₉) aufweist, die zwischen den Ausgängen (X₀-X₉) des Schieberegisters (28) und den Abtastern (S₀₀-S₉₉) geschaltet sind.

20. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 15, des weiteren umfassend m Multiplizierer (270), die zwischen den Abtastern (S₀₀-S₉₉) und den ersten Signal prozessoren (150, 250) geschaltet sind, wobei jeder der Multiplizierer ein entsprechendes multipliziertes Signal an einen der ersten Signalprozessoren (152, 252) legt.

21. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 20, wobei jeder der Signalprozessoren (250) die jeweiligen vom Signalprozessor (250) empfangenen Abtast wertsignale (A₀₀-A₉₉) summiert.

22. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 15, wobei jeder der Signalprozessoren (150) die jeweiligen von den Signalprozessoren (150) empfangenen Abtastsignale (A₀₀-A₉₉) summiert.

23. Hochgeschwindigkeits-Datenerfassungssystem (20) nach An spruch 15, wobei jeder der Signalprozessoren (250) eine Spitze der jeweiligen von den Signalprozessoren (250) empfangenen Abtastwertsignale (A₀₀-A₉₉) feststellt.