DE1957302A1 - Volladdierer - Google Patents
VolladdiererInfo
- Publication number
- DE1957302A1 DE1957302A1 DE19691957302 DE1957302A DE1957302A1 DE 1957302 A1 DE1957302 A1 DE 1957302A1 DE 19691957302 DE19691957302 DE 19691957302 DE 1957302 A DE1957302 A DE 1957302A DE 1957302 A1 DE1957302 A1 DE 1957302A1
- Authority
- DE
- Germany
- Prior art keywords
- input
- logic circuits
- inputs
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
Telefunken Patentverwertungsgesellschaft mit beschränkter Haftung
Ulm (Donau), Elisabethenstraße 3
Eonstanz, den 5· November 1969 PT-KN Rl/lo
-Volladdierer (Zusatz zu Patent · ... ... (Patentanmeldung P 12 46 027.4)
Die Erfindung betrifft einen Volladdierer, der die Summe Si » Xi 0 Ti 0 Zi-1 und den Ausgangsübertrag
Zi = Xi.Yi + Xi.Zi-T + Yi.Zi--/ bildet, wobei die Bildung des
Ausgangsübertrags weniger Zeit in Anspruch nimmt als die Bildung der Summe. Derartige Volladdierer sind bekannt und gestatten
eine schnelle Verarbeitung von durchlaufenden Übertragen. Die Erfindung hat sich zur Aufgabe gestellt, einen derartigen
Volladdierer aufzubauen unter Verwendung von logischen
Schaltkreisen, insbesondere nach Patent . (Patentanmeldung P 12 46 027.4), die . mindestens einen ersten Eingang ·
(A1, A2, ....) und mindestens einen zweiten Eingang (BI, B2, ....) haben und diesen Eingängen zugeführte Eingangsgrößen zu
Ausgangsgrößen
C ■ A1 + A2 + ... + B1 + B2 + ,..
C « A1 + A2 + ... .(B1 + B2 + ...) verknüpfen.
KN 68/42
109821/1688
Die Erfindung besteht darin, daß die Summanden Xi, Yi und deren
komplementäre Werte Xi", Yi insgesamt vier Eingängen einer ersten Gruppe der logischen Schaltkreise zugeführt we den, die
erste Ausgangsgrößen Xi + Yi, Xi + YT, XiTYi, Xi.Yi "bilden;
daß eine zweite Gruppe der logischen Schaltkreise aus mindestens zwei der ersten Ausgangsgrößen und aus dem Eingangsubertrag
Zi-^ und dessen Komplement Zi-Ί den Ausgangsübertrag
Zi und zweite Ausgangsgrößen bildet; und daß ein logischer Schaltkreis aus zwei der zweiten Ausgangsgrößen die Summe Si
bildet. Das Zeichen @ bedeutet die modulo-2-Addition.
Die Erfindung wird im folgenden anhand der Zeichnungen in Ausführungsbeispieiaerläutert. Es zeigen
Figur 1a ein Blockschaltbild eines verwendeten logischen
Schaltkreises,
Figur 1b ein vereinfachtes Symbol des in Figur 1a dargestellten Schaltkreises,
Figur 1b ein vereinfachtes Symbol des in Figur 1a dargestellten Schaltkreises,
Figur 2 einen erfindungsgemäßen Volladdierer, Figur 3 einen weiteren erfindungsgemäßen Volladdierer,
Figur 4- eine bekannte Ausführungsform des logischen Schaltkreises
nach Figur 1a.
Ein logischer Schaltkreis, der Eingangsgrößen A und B zu Ausgangsgrößen
C = A + B und C* = Ä.B verknüpft, wobei die Eingangsgröße
A durch disjunktiv verknüpfte Größen A1, A2 .... und die
Eingangsgröße B durch disjunktiv verknüpfte Größen B1, B2 .... ersetzt werden kann, so daß sich die eingangs erwähnten Ver-
KN 68/4-2
1098?1/1688
knüpfungsgleichungen ergeben, ist durch, die DAS 1 246 027 erstmals
bekannt geworden. Das logische Blockschaltbild eines derartigen Schaltkreises mit insgesamt vier Eingängen A1, A2, B1,
B2 zeigt Figur 1a, Figur 1b zeigt ein vereinfachtes Symbol für den in Figur 1a dargestellten Schaltkreis, das bei der Erläuterung
der Erfindung verwendet wird.
Ein Beispiel eines erfindungsgemäßen Volladdierers zeigt Figur 2. Der Index i bezeichnet die Bitstelle; einem höheren
Wert von i entspricht eine höhere Bitstelle. Der Yolladdierer in Figur 2 enthält sieben logische Schaltkreise L1 bis L7>
f im folgenden seien jedoch zunächst nur die logischen Schaltkreise
L1 bis L6 betrachtet. Die einzelnen logischen Schaltkreise haben jeweils vier Eingänge A1, A2, B1, B2. Die gegenseitige
Verknüpfung der logischen Schaltkreise und die Zuordnung von Eingangsgrößen und Ausgangsgrößen zu den Eingängen Ά1μ, Α2μ,
Β1μ, Β2μ (μ = 1 .... 6) und Ausgängen Ομ, Ομ ist in der folgenden
Weise vorgenommen:
A11 = Xi B11 = ΫΓ
A12 = XT B12 - Yi
A13 = Zi-I B13 = 02" B23 - ÜT
A14 - G2" B14 « Zi-I A24 - C5T
A15 » 02" B15 = Zl77 B25 = ÖT
A16 - G5 B16 = C4-
Zi - 05; ZT β ÜF; Si - C6"; ST · C6.
KN 68/42
109821/1G88
An den einzelnen Ausgängen der logischen Schaltkreise stehen
folgende logischen Werte zur Verfugung:
01 - Xi + Yi » Pi
ST - Xi . YT - Pl
ST - Xi . YT - Pl
02 = Xi + ΎΪ m GT
C2~ m Xi , Yi = Gi
03 - Zi-/ + 01 . C2
« ZlPT (S5T + C2~)
« ZlPT (S5T + C2~)
04" = 01 . 02 . Zi-I
05 » B? + 01 . Zi-Ί m Xi . Yi + Zi--i '(Xi + Yi) « Zi
05 = 02 . (OT+ZT7) = Zl
06 « 03 + C? » (Xi.Yi+Xi.YT) Zl^T + (Xi+Yi)»(xT+Yl)· Zi-/ « Si
SS" - 03 . 04 m Si
Bei den obigen Werten ist angenommen, daß der dem Eingang A2 des logischen Schaltkreises L6 zugeführte Wert von T ■ 0 ist.
Die an den Ausgängen 01, ST, 02, S2~ erscheinenden logischen
Werte sind in der gezeigten Weise durch die abgekürzte Schreibweise Pi, Px, Gl, Gi dargestellt. Der Übertrag Zi benötigt bei
diesem Volladdierer eine geringere Zeit zu seiner Bildung als die Summe Si; bis zur Bildung des Übertrags muß der Übertrag
der vorhergehenden Stufe, genauer gesagt dessen komplementärer Wert Zi-^nur einen logischen Schaltkreis durchlaufen. Am Ausgang
Sü steht die Summe Si zur Verfügung. Da der Volladdierer
asynchron d.h. ohne Zuführung eines Taktes arbeitet, wird es in vielen Fällen zweckmäßig sein, einen Speicher vorzusehen,
in dem der Wert der Summe Si gespeichert werden kann; hierfür
KN 68/42
109821/1688
ORIGINAL INSPECTED
ist der logis&e Schaltkreis L7 vorgesehen, dessen Eingang AI7
mit dem Ausgang Ü6~ verbunden ist, dessen Eingang BI7 mit seinem
Ausgang (P? verbunden ist und dessen Eingang B27 ein Taktsignal
T zugeführt wird. Gleichzeitig wird dem Eingang A26 des logischen Schaltkreises L6 das invertierte Taktsignal T zugeführt.
Infolge dieser Maßnahmen steht also am Ausgang C6" das Signal
Si.T zur Verfugung; dieses Signal wird durch den Takt T in das
durch den logischen Schaltkreis L7 gebildete Flip-Flop übernommen, an dessen Ausgang 07 es während des Ubernahmetaktes und
der darauf folgenden Taktlücke zur Verfügung steht. Die Schaltung des logischen Schaltkreises L7 als Flip-Flop ist bereits f
aus der DAS 1 246 027 bekannt.
Figur 3 zeigt einen weiteren erfindungsgemäßen Volladdierer,
der in ähnlicher Weise wie der in Figur 2 beschriebene aus sechs logischen Schaltkreisen L1 bis L6 aufgebaut ist und ebenfalls
einen als Flip-Flop geschalteten logischen Schaltkreis L7 besitzt. Auch hier stehen wieder an den Ausgängen der logischen
Schaltkreise L1 und L2 die Größen Pi, Pi, Gi, Gi zur Verfügung. Die gegenseitige Verknüpfung der logischen Schaltkreise L1 bis j
L6 und die Zuordnung von Eingangsgrößen und Ausgangsgrößen zu den Eingängen und Ausgängen ist in der folgenden Weise vorgenommen
:
KN 68/42
109821/1688
A11 '» Xi B11 = Yi A12 = Xi B12 - Yi A13 - Zi-f B13 - 02 A23 » CT
Al4 - ZjPT B14 = 02 B24 = CT
A15 β C2" B15 - Zl1T . B25 = CT
B16 =03 B26 -
Zi ~ 05; Zi - C5; Si « C^; Si=
An den einzelnen Ausgängen der logischen Schaltkreise stehen folgende Größen zur Verfugung (T ist wieder als 0 angenommen):
01 = Xi + Yi - Pi ÖT = Xi . Yi - Pl
02 = Xl + Yi = Gl
02" = Xi . Yi = Gi
03 - ÜT + Ü2" + Zi-*/
ÖT = 01 . .02 . ZTT
04 = ZFT+ 01 . 02
04 = Zi-i (OT + 02")
05 - 02" + Zi-* . 01 . Xi.Yi +■ (Xi + Yi) . Zi-i = Zi
05
- 02 . (ZlTT + CT) = Zl
06 = 03 . 04 = Si
= 03 + 04" . Xi.YT.ZPi+ XT.Yi.ZpT+ Xi.Yl.Zi-','+ Xi.Yi.Zi-/= Si
Bezüglich der Schnelligkeit der Ubertragsbildung und der Uhernahme
der Summe Si in den durch den logischen Schaltkreis L7 gebildeten Speicher gilt das zum Volladdierer nach Figur
Gesagte.
68/42
109821/1688
Der schaltungsmäßige Aufbau der logischen Schaltkreise kann in verschiedener Weise erfolgen; vorteilhaft ist ein Aufbau in der
in Patent . ... ... (Patentanmeldung P 12 46 027.4) geschilderten
Weise, vgl. hierzu Fig.4, wobei ein logischer Schaltkreis
jeweils zwei in Stromübernahmeschaltung geschaltete Transistoren
T1, T2 enthält, deren Emitter über eine Stromeinprägeschaltung
mit dem einen Pol und deren Eollektorwiderstände mit dem anderen Pol einer Versorgungsspannungsquelle verbunden sind,
wobei in Reihe zum Steuerkreis des einen Transistors (T2) eine Spannungsquelle liegt, die eine gegenüber dem Spannungshub der
Ansteuersignale, d.h. dem Spannungshub zwischen den logischen I Werten 0 und 1, kleinere Spannung, vorzugsweise die Spannung
eines halben Ansteuersignalspannungshubs aufweist. Die in Reihe zum S$euerkreis des Transistors T2 liegende Spannungsquelle ist in Figur 4 durch einen Widerstand R2 und eine Stromeinprägeschaltung
Q2 gebildet, die durch den Widerstand R2 einen derartigen Strom fließen läßt, daß der gewünschte Spannungsabfall
in ihm erzeugt wird» Die Eingänge der Schaltung sind mit A1, A2, B1, B2 bezeichnet, die Ausgänge der Schaltung
mit C, ü. Eine genauere Beschreibung der angegebenen Schaltung findet sich in der DAS 1 246 02?. '
Mehrere oder alle der zum Aufbau des Volladdierers erforderlichen
logischen Schaltkreise können in einer einzigen integrierten Schaltung untergebracht sein. Dabei ist es vorteilhaft, eine
oder mehrere der Größen Pi, PT, Gi, Gi an eigene Anschlußpunkte zu führen, wo sie abgegriffen werden können und für andere
logische Verknüpfungen zur Verfügung stehen.
68/42
109821/1688
-β-
Die nicht belegten Eingänge der logischen Schaltkreise in Fig. 2 und Fig. 3 werden je nach dem verwendeten Schaltkreissystem
an eine der logischen O entsprechende Spannung gelegt oder ohne Anschluß gelassen; letzteres ist bei einem Schaltkreis
nach I1Xg. 4-, bei dem der der logischen 1 entsprechende
Pegel O Volt und der der logischen 0 entsprechende Pegel eine negative Spannung ist, möglich.
KN 68/42
109821/1688
Claims (8)
- PatentansprücheVolladdierer, der die Summe Si » Xi ® Yi © Zi-4 und den Ausgangsübertrag Zi = Xi.Yi + Xi.Zi—t + Yi.Zi--f bildet, wobei die Bildung des Ausgangsübertrags weniger Zeit in Anspruch nimmt als die Bildung der Summe, der aufgebaut ist unter Verwendung von logischen Schaltkreisen, insbesondere nach Patent . ... ... (Patentanmeldung P 12 46 027.4-), die mindestens einen ersten Eingang (A1, A2, ....) und mindestens einen zweiten Eingang (B1, B2, ....) haben und diesen Eingängen zugeführte Eingangsgrößen zu AusgangsgrößenC » A1 + A2 + ... + B1 + B2 + ...C= A1 + A2 + ... .(B1 + B2 + ...) verknüpfen,dadurch gekennzeichnet, daß die Summanden Xi, Yi und deren komplementäre Werte XT, Yi insgesamt vier Eingängen einer ersten Gruppe der logischen Schaltkreise zugeführt werden, die erste Ausgangsgrößen Xi + Yi, Xi + Yi, Xi'.Yi, Xi.Yi bilden;daß eine zweite Gruppe der logischen Schaltkreise aus mindestens zv/ei der ersten Ausgangsgrößen und aus dem Eingangsübertrag Zi-i und dessen Komplement Zjriden Ausgangsübertrag Zi und zweite Ausgangsgrößen bildet;und daß ein logischer Schaltkreis aus zwei der zweiten Ausgangsgrößen die Summe Si bildet ((+) bedeutet modulo-2-Addition).ICN 68/42109821/1688to
- 2. Volladdierer nach Anspruch 1, ·dadurch gekennzeichnet, daß nicht mehr als sechs logische Schaltkreise verwendet sind.
- 3· Volladdierer nach Anspruch 2,dadurch gekennzeichnet, daß sechs logische Schaltkreise (L1-...«,' L6-) mit Je höchstens zwei ersten (Α1μ, Α2μ) und höchstens zv/ei zweiten (Β1μ, Β2μ) Eingängen vorgesehen sind (μ = 1...6), wobei ihre gegenseitige Verknüpfung und die Zuordnung von Eingangsgrößen und Ausgangsgrößen zu den Eingängen und Ausgängen (Ομ, Ομ") in der folgenden Weise vorgenommen ist:A11 = 3Q B11 = ΪΓA12 = Π Β12 = Yi• A13 = Zi-1 B13 = C2" B23 = CTA14 = 02 B14 « Zi-f A24- . ÜTA15 = 02 B15 » ZiM B25 =A16 - G3 -B16 = 04Zi = C5; Zi = G5; Si = Cü; Si = C6.
- 4. Volladdierer nach Anspruch 2,dadurch gekennzeichnet, daß sechs logische Schaltkreise(L1.·· L6"..) mit je höchstens zwei ersten (Α1μ, Α2μ) und höchstens zwei zweiten (ΒΊμ, Β2μ) Eingängen vorgesehen sind (μ = 1...6), wobei ihre gegenseitige Verknüpfung und die Zuordnung von Eingangsgrößen und Ausgangsgrößen zu den Eingängen und Ausgängen (Ομ, ϋμ) in der folgenden Weise vorgenommen ist:KN 68/42109821/1688
A11 = Xi Β11 = Yi • B24 = C1 A12 = Xi Β12 = Yi B25 = Cl A13 = Zi-f Β13 = C2 A23 - ST B26 = M ΑΛ 4- Β14 - C2 Α15 = C2 Β15 Β16 = 03 Zi = C5; Zi = G5; Si = C6; Si = C6. - 5· Volladdierer nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der die Summe Si liefernde Aus- g gang mit einem ersten Eingang eines weiteren logischenCL7)Schaltkreises/verbunden ist, dessen C-Ausgang mit einem seiner zweiten Eingänge verbunden ist, und dessen anderem zweiten Eingang ein Taktsignal zugeführt wird, und daß einem freien ersten Eingang des die Summe Si liefernden logischen Schaltkreises das invertierte Taktsignal zugeführt wird.
- 6, Volladdierer nach einem oder mehreren der vorhergehendenAnsprüche, / ' <dadurch gekennzeichnet, daß logische Schaltkreise verwendet sind, die jeweils zwei in Stromübernahmeschaltung geschaltete Transistoren, deren Emitter über eine Stromeinprägeschaltung mit dem einen Pol und deren Kollektorwiderstände mit dem anderen Pol einer Versorgungssparmungsquelle verbunden sind, wobei in Reihe zum Steuerkreis des einen TransistorsKN 68/42109821/1688eine Spannungsquelle liegt, die eine gegenüber dem Spannungshub der Ansteuersignale kleinere Spannung, vorzugsweise die Spannung eines halben Ansteuersignalspannungshubs aufweist.
- 7· Volladdierer nach einem oder mehreren der vorhergehenden Ansprüche,gekennzeichnet durch seinen Aufbau in integrierter Schaltungstechnik, wobei mindestens einige der den Volladdierer bildenden logischen Schaltkreise in einer einzigen integrierten Schaltung enthalten sind·
- 8. Volladdierer nach einem oder mehreren der·vorhergehenden Ansprüche,dadurch gekennzeichnet, daß mindestens eine der ersten
Ausgangsgrößen (Xi + Yi, Xi + Yi, ΧΪ.ΫΤ," Xi.Yi) an einen eigenen. Anschlußpunkt geführt ist.KN 68/42109821/1688L..r&t.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19691957302 DE1957302A1 (de) | 1969-11-14 | 1969-11-14 | Volladdierer |
NL7016085A NL7016085A (de) | 1969-11-14 | 1970-11-03 | |
IT31491/70A IT943099B (it) | 1969-11-14 | 1970-11-09 | Sommatore completo |
FR7040763A FR2074924A6 (de) | 1969-11-14 | 1970-11-13 | |
JP45100102A JPS5019224B1 (de) | 1969-11-14 | 1970-11-13 | |
US89859A US3679883A (en) | 1969-11-14 | 1970-11-16 | Full adder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19691957302 DE1957302A1 (de) | 1969-11-14 | 1969-11-14 | Volladdierer |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1957302A1 true DE1957302A1 (de) | 1971-05-19 |
Family
ID=5751097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19691957302 Pending DE1957302A1 (de) | 1969-11-14 | 1969-11-14 | Volladdierer |
Country Status (6)
Country | Link |
---|---|
US (1) | US3679883A (de) |
JP (1) | JPS5019224B1 (de) |
DE (1) | DE1957302A1 (de) |
FR (1) | FR2074924A6 (de) |
IT (1) | IT943099B (de) |
NL (1) | NL7016085A (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1006982A (en) * | 1972-07-10 | 1977-03-15 | Tokyo Shibaura Electric Company | Full adder and subtractor circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3202806A (en) * | 1961-07-12 | 1965-08-24 | Bell Telephone Labor Inc | Digital parallel function generator |
US3454751A (en) * | 1966-01-20 | 1969-07-08 | Westinghouse Electric Corp | Binary adder circuit using denial logic |
US3465133A (en) * | 1966-06-07 | 1969-09-02 | North American Rockwell | Carry or borrow system for arithmetic computations |
DE1283571B (de) * | 1966-08-18 | 1968-11-21 | Siemens Ag | Volladdierer mit geringer UEbertragslaufzeit |
GB1145676A (en) * | 1966-09-28 | 1969-03-19 | Nippon Electric Co | High speed adder circuit |
SE300065B (de) * | 1967-09-08 | 1968-04-01 | Ericsson Telefon Ab L M | |
US3584205A (en) * | 1968-10-14 | 1971-06-08 | Ibm | Binary arithmetic and logic manipulator |
-
1969
- 1969-11-14 DE DE19691957302 patent/DE1957302A1/de active Pending
-
1970
- 1970-11-03 NL NL7016085A patent/NL7016085A/xx unknown
- 1970-11-09 IT IT31491/70A patent/IT943099B/it active
- 1970-11-13 JP JP45100102A patent/JPS5019224B1/ja active Pending
- 1970-11-13 FR FR7040763A patent/FR2074924A6/fr not_active Expired
- 1970-11-16 US US89859A patent/US3679883A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
NL7016085A (de) | 1971-05-18 |
US3679883A (en) | 1972-07-25 |
IT943099B (it) | 1973-04-02 |
FR2074924A6 (de) | 1971-10-08 |
JPS5019224B1 (de) | 1975-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2007353B2 (de) | Vielstelliges addierwerk | |
DE69717893T2 (de) | Ausgangpufferschaltung | |
DE1762172B2 (de) | Verknuepfungsschaltung mit stromuebernahmeschaltern | |
DE1237177B (de) | Asynchrone Zaehleinrichtung | |
DE1125208B (de) | Elektrisches Vergleichsschaltungssystem | |
DE3017463C2 (de) | Logische Schaltungsanordnung mit asymmetrischen Massenprodukt- bzw. Quantum-Interferenzschaltkreisen | |
EP0257362A1 (de) | Addierer | |
DE3035631A1 (de) | Binaerer mos-paralleladdierer | |
DE2900587C3 (de) | Decodierschaltung | |
DE1268663B (de) | Bipolarer Analog-Digital-Umsetzer nach der Iterationsmethode | |
DE1128189B (de) | Elektrisches Vergleichssystem | |
DE1957302A1 (de) | Volladdierer | |
DE2133729C3 (de) | Anordnung mit einer Kaskadenschaltung einer Anzahl von Speicherelementen | |
EP0333884B1 (de) | CMOS-Parallel-Serien-Multiplizierschaltung sowie deren Multiplizier- und Addierstufen | |
DE3137810A1 (de) | Efl-halteschaltung und zaehlerschaltungen | |
DE1094490B (de) | Verfahren und Anordnung zur Umwandlung von Binaerzahlen in Dezimalzahlen und umgekehrt | |
DE1925915C3 (de) | Umsetzer | |
DE19531635C1 (de) | Ordnungsverfahren für Zugehörigkeitsfunktionswerte lingustischer Eingangswerte in einem Fuzzy-Logic-Prozessor und Anordnungen zu deren Durchführung | |
DE2913899C2 (de) | Rechen- und Verknüpfungsschaltung | |
DE1817461B1 (de) | Schaltungsanordnung fuer einen elektronischen Ringzaehler | |
DE2440147C3 (de) | Schwellwertschaltnetz für binäre Signale | |
DE1549503A1 (de) | Parallel-Vergleichsschaltung | |
DE2002578A1 (de) | Multistabile Schaltung | |
DE1158291B (de) | Logisches Element zur Ausfuehrung logischer Mehrheitsoperationen | |
DE2902488C2 (de) |