DE2900587C3

DE2900587C3 - Decodierschaltung

Info

Publication number: DE2900587C3
Application number: DE2900587A
Authority: DE
Inventors: George Bracey Bonita Calif. Gillow
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1978-01-09
Filing date: 1979-01-09
Publication date: 1981-07-16
Also published as: DE2900587A1; DE2900587B2; GB2014771B; JPS54101236A; GB2014771A; US4177455A

Description

Ίο Die Erfindung betrifft eine Decodierschaltung, welche vorzugsweise in hochintegrierter (LSI-)Schaltungsiechnik ausgebildet und insbesondere zur Verwendung in Digitalrechnern bestimmt ist.

Im Zuge der Weiterentwicklung der Halbleitcrtcch-

Ί'· nik hat sich der Komplcxitätsgrad von digitalen hochintegrierten Schaltungen (large scale integration — im folgenden durch LSI abgekürzt) wesentlich erhöht. Dies hat /u einer wesentlichen Verbilligung der Herstellung von elektronischen Rechnern geführt.

wi Erstens haben sich die unmittelbaren Kosten der I.SI-Schnltiingen vermindert. Zweitens hat der wesentlich erhöhte fiinkiionclle K.implcxitiitsgrud der LSI-Schaliungen zu einer starken Verminderung der Anzahl integrierter Schaltiingshaiisieinc geführt, welche zur

■ i Bildung eines bestimmten Rechnersystems miteinander verbunden werden müssen, wodurch die Zuverlässigkeit des Systems erhöht und die Kosten der gedruckten Schalttingskarten, auf welchen die integrierten Schal-

tungsbaustejne montiert sind, vermindert wurden.

Obwohl bestimmte Teile eines typischen elektronischen Rechners oder Computers, wie beispielsweise der Hauptspeicher, die arithmetische und logische Einheit, und der Firmware-Speicher durch Verwendung kommerziell erhältlicher standardisierter LSI-Schaltungen realisiert werden können, wie beispielsweise durch Speicherschaltungen mit wahlfreiem Zugriff (RAM), Festwertspeicher (ROM) und arithmetische Schaltungen, können andere Teile (welche im folgenden als wahlfreie Logikteile (random logic sections) bezeichnet werden) des Rechners nicht ohne weiteres mit solchen standardisierten Teilen realisiert werden. Diese wahlfreien Logikteile enthalten verschiedene Verbindungen oder Verschaltungen von logischen Schaltungen bzw. Verknüpfungsnetzwerken, welche für einen bestimmten Computer charakteristisch sind. Bei der Entwicklung eines Computers bereitet es Schwierigkeiten, für diese wahlfreien Logikteile die Vorteile von standardisierten LSI-Schaltungen (weiche in großen Stückzahlen gefertigt werden und demzufolge niedrige Kosten pro Funktion aufweisen) voll zu nutzen. Dies ergibt sich dadurch, daß die wahlfreien Logikteile im allgemeinen durch individuelle oder speziell entworfene LSI-Schaltungen oder durch MSI-Schaltungen, d.h. durch Schaltungen mit mittlerem Integrationsgrad (medium scale integrated circuits) realisiert werden müssen, weiche eine v.-esentlich niedrigere Funktionsdichte pro Halbleiter-Chip aufweisen. Bei den speziell entworfenen LSI-Schaltungen wirken sich normalerweise die hohen Entwicklungskosten sehr stark auf den Preis aus; demzufolge wird durch die relativ niedrige Stückzahl von in einem bestimmten Computer verwendeten speziell entworfenen LSI-Schaltungen die normalerweise den LSI-Schaltungen eigene hohe Wirtschaftlichkeit bei der Realisierung von wahlfreien Logikteilen eines Computers nicht erreicht Es besteht somit ein dringendes Bedürfnis, die Anzahl der verschiedenen Arten von LSI-Schaltungen, welche zur Realisierung der wahlfreien Logikteile eines digitalen Rechners verwendet werden, zu vermindern, so daß auch bei diesen wahlfreien Logikteilen von der hohen Wirtschaftlichkeit der hochintegrierten Schaltungsujchnologie Gebrauch gemacht werden kann.

In einem Computer wird eine große Anzahl verschiedenartiger Decodierschaltun^en verwendet. Solche Decodierschaltungcn erfordern jedoch eine Vielzahl verschiederartiger spezieller Funktionen. Aus diesem Grunde ist die Verwendung von standardisier ten LSI-Schallungen für solche Decodietschaltungen nicht möglich, da eine große Anzahl speziell entworfener LSI-Decodicrschaltungen erforderlich wäre. Die erforderliche Stückzahl für jede speziell entworfene Decodierschallung wäre relativ niedrig und demzufolge wären die Kosten pro Decodicrfunktion infolge der anfallenden hohen Entwicklungskosten für jede verschiedene der speziell entwickelten LSI-Decodierschaltungen relativ hoch.

Wenn eine Decodierfiinklion mit einer großen Anzahl Eingangsvariabler und einer großen Anzahl von Ausgängen benötig! wirf!, dann wird normalerweise eine Anzahl kleinerer Decodierer verwendet, wobei jeder dieser kleineren Decodierer eine geringere Anzahl von Eingängen und eine geringere Anzahl von Ausgängen besitzt, als dies für die beireffende Decodierfunktion erirrdcrlich ist. Zur Verschaltung dieser kleineren Decodierer zur Erzielung größerer Decodierer werden noriiulerweise zusätzliche Ver-

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knüpfungsgliecter benötigt, Dadurch ergeben sich zusätzliche »Gatter-Laufzeiten« zu der eigentlichen Decodier-Laufzeit, wodurch die Operationsgeschwindigkeit von größeren Decodieren vermindert wird. Für den Computer-Entwickler besteht somit ein dringendes Bedürfnis an Schaltungen, welche einerseits die verschiedenen, in einem Computer benötigten Decodierfunktionen realisieren und andererseits die Wirtschaftlichkeit aufweisen, wie sie mit in großen Stückzahlen gefertigten LSI-Schaltungen erreichbar ist.

Der Erfindung liegt somit die Aufgabe zugrunde, eine Decodierschaltung anzugeben, welche die oben aufgeführten Schwierigkeiten beseitigt.

Diese Aufgabe wird durch die im Patentanspruch 1 definierte Erfindung gelöst.

Im folgenden werden einige Ausführungsbeispiele der Erfindung anhand von Zeichnungen beschrieben. In diesen zeigt

Fig. 1 ein detailliertes Blockschaltbild einer selektiv ausgestaltbaren Decodierschaltung gemäß der Erfindung,

Fig.2 em Schaltbild eines von mehreren in der Decodierschaltung gemäß Fig. 1 verwendeten 2-zu-4-Decodierern,

Fig.3 ein Schaltbild einer von mehreren der in der Decodierschaltung gemäß F i g. I verwendeten Auswählschaltungen,

F i g. 4 die Zusammenschaltung von zwei in F i g. 1 dargestellten Decodierschaltungen zur Realisierung eines 5-zu-32-Decodierers und

F i g. 5 die Zusammenschaltung von vier der in F i g. 1 dargestellten Decodiererschaltungen zur Realisierung eines 6-zu-64-Decodierers.

Die in Fig.^f. dargestellte selektiv betreibbare bzw. selektiv ausgestaltbare Decodierschaltung 10 ist in hochintegrierter Schaltungstechnik (LSI) auf einem Halbleiter-Chip realisiert Die Decodierschaltung 10 kann durch Anlegen elektrischer Signale selektiv so geändert werden, daß sie vier verschiedene unabhängige Decodierfunktioncn mit Hilfe von sechs 2-zu-4-Grunddecodierern 3i—36 ausführen kann, welche den vier verschiedenen Kombinationsmöglichkeiten von Beüiebsart-Auswähl-Eingangsvariablen QX und Q2 entsprechen, welche an entsprechende Betriebsart-Auswahl-Eingänge 12 und 13 angelegt werden können. Die erste Kombination, welche im folgenden als Betriebsart I bezeichnet wird, bewirkt, daß die Decodierschaltung 10 die Funktion von .drei unabhängigen 3-zu-8-Grund-Decodierern ausführt. (Ein 3-zu-8-Decodierer ist ein Decodierer, welcher drei Decodiereingänge und acht Ausgänge besitzt; er decodiert jede mögliche binäre Kombination der drei Decodiereingänge. um ein Ausgangssignal an einem entsprechenden der acht Ausgang zu erzeugen. Decodierer mit einer anderen Anzahl von Decodiereingängen und Ausgängen werden in entsprechender Weise definiert und ai betten in ähnlicher Weise.)

Die Betriebsart I ist gegeben, wenn Q 1 und Q 2 beide eine logische »0« aufweisen. Die zweite Kombination, welche als Betriebsart 2 bezeichnet wird, bewirkt, daß die Decodiersvhaltung JO nach Art zweier unabhängiger Decodierer arbeitel, von denen der eine afc. ein 4-ZU- 16-Dccodierer und der andere als ein 3-/U-S-Decodierer wirkt. Die Betriebsart 2 ist gegeben, wenn Q I eine logische »I« und (J2 eine logische »0« ist. Die dritte Kombination, welche als Betriebsart J bezeichnet wird, ist gegeben, wenn Q I eine logische »0« und Q 2 eine logische »1« ist. und bewirkt, daß die Decodierschaltung

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10 als ein 5-zu-24· Decodierer arbeitet, welcher die ersten vierundzwanzig binären Kombinationen der fünf Eingangsvariablen decodiert. (Bei dem beschriebenen Ausführungsbeispiel der Erfindung ist die Anzahl der Ausgänge auf vierundzwanzig beschränkt, da kein Gehäuse mit einer höheren Anzahl von als Ausgänge verwendbaren Anschlüssen verfügbar war.) Die vierte Kombination, welche als Betriebsart 4 bezeichnet und durch jeweils eine logische «I« für Qi und Q 2 dargestellt wird, bewirkt, daß die Decodierschaltung 10 als ein 5-zu-24-Decodierer arbeitet, welcher die neunte bis zweiunddreißigstc binare Kombination der fünf Eingangs variablen decodier ι.

Die Decodierschaltung 10 weist neun Adresseneingänge 21—29 auf. an welche entsprechend neun Adressenvariable /11—49 angelegt werden. Die Adressenvariablen werden durch die Decodierschaltung 10 decodiert, um an den vicrundzw an/ig Ausgängen gangen Vi- V24 vorhandenen .Spannungspegeln zu definieren. Ist ///. I eine logische »0«. dann stellen »hohe« und »niedrige« .Spannungspegel an den Ausgängen \ I— V8 logische »Nullen« bzw. logische »Einsen« dar. Die logischen Pegel »I« und »0« an den Ausgängen V9 — Γ 16 werden in ähnlicher Weise durch Hl. 2 und die logischen Pegel »I« und »0« an den Ausgängen V 17— 1'24 in ähnlicher Weise durch HL 3 bestimmt.

Die Decodierschaltung 10 weist ferner Eingänge 41, 42 und 43 auf. an welche drei »EntaktivierungsM-Eingänge angelegt werden können, welche mit DISt. DIS2 und DAS'3 bezeichnet sind. Ist I)ISi eine logische »I«. dann werden alle Ausgänge Y I — 18 der 2-zu-4-Dccodierer 30 und 31 entsprechend der Bestimmung durch ///. I auf logische »Nullen« gebracht. In ähnlicher Weise werden dann, wenn DIS2 eine logische »I« ist. die Ausgänge der Decodierer 33 und 34 auf logische

!O Λ I! S "IiH¹⁷S M¹MV! !θ "N¹JU¹. H" ι» η* I u, pnn /)/*i ? pinr lnimrhi

si Hu

/u erzeugen.

Die Decodierschaliung 10 weist zusätzliche Eingänge auf. welche als Hoch-Niedrig-Eingängc 51, 52 und 5? bezeichnet werden, an welche entsprechende logische Eingangssignale ///. I. /// 2 und ///. 3 angelest werden können, welche als I.ogik-Pcgel-Definitions f.ingangs-Signalc dienen, leder der 2-zu-4-Decodierer 31 — 36 der I ι g. t weist einen //-Eingang auf. welcher später unter Bezugnahme auf E i g. 3 naher beschrieben wird. Der Hoch-Niedrig-Eingang 51 ist mit den //T.ingangcn der Decodierer 31 und 32. der Hoch-Nicdrig-Eingang 52 ist mit den //-Eingängen der Decodierer 33 unti 34. und der Moch-Niedrig-Eingang 53 ist mit den //-Eingängen der Decodierer 35 und 36 verbunden.

Die Signale Hl. \. III.2 und ΙΙΙ.Ϊ werden dazu verwendet, in der im folgenden beschriebenen Weise die logischen Pegel in bezug zu ilen an den Decodieraus-Ausgänge der Decodierer 35 und 36 auf logische »Nullen« gebracht, und /w ar unter der durch ///. 2 bzw. ///. 3 gegebenen Definition. Eine andere mil DISAHl./' bezeichnete F\ntakii\ierungs Eingangsvariable kann an einen weiteren Eingang 44 angelegt werden, um /ti bcw irken. dall die Ausgange aller sechs 2-/u-4-Dccodie rer 31 — 36 der I i g. I jeweils eine logische »0<. annehmen.

leder ''.τ 2-/U-4-Decodierer 31 — 36 besitzt einen »AktivierungsH-Eingang. welcher mit / bezeichnet ist. Die Decodierer 31 — 36 werden durch Auswählschaltungen 81, 82 und 83 ausgewählt, welche Aktivierungssi gnale Λ' 1. Vl. Λ 2. V 2. Λ 3 und V ? erzeugen, welche an die /f-Eingängc der Decodierer 31 — 36 angelegt werden, und /war in Abhängigkeit von den Kombinationen von Q 1. Q2 und A I — A 9. wie dies aus der Tabelle 1 hervorgeht.

Tabelle !	fl	Vi	\	M	>	9	4	4-	4	3	\	2	4 3	4 3	>	2	4 3	4	3	\	t	4	3	4	3	>	I	4	3	4	3
Ik-	0			9		5 <-	4	4 -	4	3			4 4*	; 3			4 4^	\	3			4	4-	4	3			4	4 +	4	3
.ir!	1	0	4	5 - 4 4-		5 -					■\	ti	4 4^		Λ	b	4 4*			■\	ϊ	A	4-			'i		4	44.
1	1	!	4	5 - 4 4 -	4					A			A	4^			4	4*				4	4 »
■>		0	4		4 3 4					A	5 *		A	5 -J-			4	5 —				4	5 +
3	I	I	4 3 4					A	5 -		A	5 ^			4	5 -»-				4	5 +

Die Ausgänge der sechs 2-zu-4-Decodicrer 31 — 36 werden durch verschiedene Kombinati'*itien von Signaien .iiisgev. ah.li. welche in f ι g. 1 als Ijngiingssigiiiilc- V 1. Γ1. 52. 7" 2. 5 3 und T 3 bezeichnet sind. Diese Signale werden durch Λ I. A 2 und durch Auswahlschaltungcn 84 und 86 in Abhängigkeit von verschiedenen Kombinationen der Adrcsenvariablen Λ 1—4 9 und eier Betriebsart-Au^wähi-Emgangssignale Qi und Q2 er/eiiti. ά ie dies aus der Tabelle 2 herv orireh'..

Tabelle 2

Ql Q\ Sl

S 2

72

si

U	0	4	/	4	8	4	4	4	■>	4	I	4	2
0	1	4	7	4	8	4	1	4	2	4	I	4	2
	0	4	I	4	2	4	1	4	2	4	!	4	2
	1	4	1	A	2	4	I	4	2	4	I	4	2

Vor der Erläuterung der Arbeitsweise der Dccodicrschaltung lOdürtte es zweckmäßig sein.den Aufbau und die Arbeitsweise eines der 2-/U-4 Decodierer 31 —."«zu beschreiben, welche alle durch die gleiche oder eine ähnliche Schaltung realisiert sind Ein Schaltbild eines 2-zu-4-Dccodierers 30 (entspricht dem Decodierer 31) iM in E i g. 2 dargestellt, worin der Decodierer 30' Eingänge 61. 62. 63 und 64 aufweiM. Der Eingang 61 ist der // oder Hoch-Niedrig-Eingang. Der Eingang 62 ist der F- ocL-r Akiivicrungseingang. an welchen, wie aus F-" i g. 1 ersichtlich, das von der Auswählschaltung 81 erzeugte -Vktivierungssigna! AI angelegt wird. Die Decodiersignale 5 1 und 7~1 werden an die Eingänge 63 bzw. 64 angelegt.

Der in E i g. 2 dargestellte Decodierer 30' enthält Inverter 65 und 66. von denen jeder sowohl ein invertiertes als auch ein nicht invertiertes Signal erzeugt. «.eiche durch ODER-Glieder 67. 68. 69 und 70 decodien werden. Diese ODER-Glieder führen in bezug auf »Negativ-[.osik«-Variab!e an ihren Eingängen eine

logische UND-Funklion aus. (»Negativ-Logik«-Variable sind logische Variable, in welchen eine »niedrige« bzw. »hohe« Spannung einen logischen »I«- bzw. logischen »O«-Pegel darstellen; »Positiv-Logik«-Variable sind in iimgekehriem Sinne definiert. Falls nichts anderes gesagt ist, stellen die hier beschriebenen logischen Pegel positive logische Pegel dar.) Befindet sich der Aktivierungseingang 62 auf einem »niedrigen« Spannungspegel, d. h. auf einer logischen »0«, datin bewirken die Decodiereingangssignale 5) und TX die Auswahl eines der vier ODER-Glieder 67, 6?, 69 oder 70.

Der Decodierer 30' enthalt ferner vier EXKLUSIV-ODER-Glieder 71, 72, 73 und 74. von denen jeweils ein Eingang mit dem Iloch-Niedrig-Lingang 61 und ein anderer Eingang mit jeweils einem entsprechenden der Ausgange der ODER-Glieder 67, 68, 69 und 70 verbunden ist. Wenn somit der Iloch-Niedrig-Eingang 61 (welcher auch als I.ogik-Pegel-Definitions-Eingang 61 bezeichnet wird) eine logische »1« aufweist und wenn das Entaktiviernngssignal DIS I an die Auswahlschaltung 81 angelegt ist. wodurch der /f-Eingang 62 in der später beschriebenen Weise auf eine logische »I« gelangt, dann erscheint an den Ausgängen der ODER-Glieder 67 — 70 eine logische »1«. wodurch »Übereinstimmungen« an den Eingängen jedes der EXCLUSIVODER-Glieder 71-74 bewirkt werden. Dadurch nehmen die Ausgänge jedes der EXCLUSIVODER-Glieder 71 —74 einen »niedrigen« Spannungspegel an. welcher als eine logische »0« definiert ist, wenn der Hoch-Niedrig-Eingang 61 eine logische »I« ist (wie im vorangehenden beschrieben)- Befindet sich jedoch der Hoch-Niedrig-Eingang 61 auf einem »niedrigen« Spannungspegel (d. h. auf einer logischen »0«), dann tritt an den Eingängen jedes der EXCLUSIV-ODER-Glieder 71—74 eine »Nicht-Übereinstimmung« auf. wodurch die Ausgänge jeder der EXCLUSIV-ODER-Glie der einen »hohen« Spannungr.pegel annimmt, welcher dann als eine logische »0« definiert ist.

Es sei darauf hingewiesen, daß die Inverter. ODER-Glieder und EXCLUSIVODER-Glieder der Fig. 2 in einfacher Weise unter Verwendung Emitter-

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c~l~i. 1:-: .

sind die durch die Auswählschaltung 81 ausgeführten Funktionen in der Tabelle I dargestellt. Die in F i g. 3 dargestellte Logikschaltung veranschaulicht eine Möglichkeit zur Realisierung der Funktionen der Auswahl schaltung 81. wie dies später im einzelnen beschrieben wird.

Die Auswahlschaltung 81 erzeugt Aktivierungssignale X~X und Y~X. welche an die Aktivierungseingänge der Decodierer 31 bzw. 32 angelegt werden. Ein an den Eingang 41 angelegtes Entaktivierungssignal D/51 und ein an den Eingang 44 angelegtes Entaktivierungssignal D/.SVWi/./f gelangt ebenfalls in die Auswahlschaltung 81. um zu bewirken, daß die Aktivierungssignale Λ' 1 und Vl logische »!«Pegel annehmen. Die Auswählschaltung 82 erzeugt Aktivierungssignale X 2 und V2 in Abhängigkeiten Q I, QZ_A 3. A 4. A 5. A 6. D/52 und DISABLE X 2 und V2 aktivieren jeweils den Decodierer 33 bzw. 34. Die Auswahlschaltung 83 erzeugt Aktivierungssignale ,V 3 und VI. welche jeweils in Abhängigkeit von QX. Q2. A 3. Λ 4. A χ Ad. ,4 9. DIS2 und DISABI.E an die Aktivieningsi-mgänge der Decodierer 35 bzw. 36 angelegt werden. Die Auswählschaltung 84 legt Deeodiersignale S'2 und 7'2 an die Decodiereingänge der Decodierer 33 und 34 in Abhängigkeit von QX. Q2. A I. A 2. A 4 und A 5 an, während die Auswählschaltung 86 Deeodiersignale 53 und T 3 in Abhängigkeit von Q I. Q 2. A 1. A 2. A 7 und A 8 an die Decodiereingänge der Decodierer 35 und 36 anlegt. Es sei darauf hingewiesen, daß die Adressenvariablen A 1 und A 2 direkt an die Decodiereingänge der Decodierer 31 und 32 angeleg; werden.

Eine zusätzliche durch die selektiv änderbare Decodierschaltung 10 ausführbare Funktion erlaubt die vollständige Entaktivierung derselben, wenn diese entweder in der Betriebsart 3 oder in der Betriebsart 4 ist. wenn Ä9 oder 4 8 jeweils eine ogische »I« oder wenn A 7 oder A 6 jeweils eine logische »0« ist. Diese Funktion wird ausgeführt durch Anlegen von A 6. A 7. A 8 und A 9 als Eingänge an die Auswählschaltungen 81, 82 und 8Jj₁ um logische_»Einsen« für alle Aktivierungssignale Xl. VX. X2. Y 2. -T3und Fl zu erzeugen, wenn eine der obengenannten Bedingungen empfangen wird.

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den können, welche dem Fachmann auf diesem Gebiete bekannt sind. Es sei bemerkt, daß die EXCLUSIVODER-Glieder 71-74 EXCLUSIV-NICHT-ODER-Glieder sein können, dadurch werden lediglich die Logik-Pegel-Definitionen umgekehrt. Sowohl die EX-CLUSIV-ODER-Glieder und die EXCLUSIV-NICHT-ODER-Glieder führen jeweils eine Funktion durch, die in der vorliegenden Beschreibung als »EXCLUSIV-ODER«-Funktion bezeichnet wird.

Es ist somit ersichtlich, daß die Entaktivierungs-Eingangssignale D/51. D/52, D/53 und DlSABLEm der Weise wirken, daß die Ausgänge der verschiedenen 2-zu-4-Decodierer 31— 36 in Übereinstimmung mit den an die Hoch-Niedrig-Eingänge 51,52 und 53 angelegten Logikpegel logische »0«-Pegel annehmen.

Unter nochmaliger Bezugnahme auf F i g. 1 sei darauf hingewiesen, daß die Auswählschaltung 81 die Adressenvariablen A3. A4 und A 5 und die Betriebsart-Steuereingangssignale_Q1 und Q 2 decodiert, um Aktivierungssignale Xl und Fl zu erzeugen, welche die 2-ZU-4-Decodierer 31 bzw. 32 auswählen (d.h. aktivieren) oder nicht auswählen. (Die Decodier-Eingangssignale 51 und 7"1 wählen einen der vier Ausgänge des jeweils ausgewählten 2-zu-4-Decodierers 31 bzw. 32 aus.) Wie bereits im vorangehenden erwähnt.

1 ι g. 3 dargestellt: ähnliche Schaltungen führen ähnliche Funktionen in den Auswählschaltungen 82 und 83 aus.

Die in Fig. 3 dargestellte Auswahlschaltung 81' enthält alle Schaltungsbestandteile der in F i g. I dargestellten Auswahlschaltung 81. mit Ausnahme der Inverter, welche erforderlich sind, um die logischen Komplementsignale zu erzeugen, welche als Eingangssignale für verschiedene der in F i g. 3 dargestellten Verkpüpfungsglieder verwendet werden. (Es sei darauf hingewiesen, daß die Komplementsignale A 6. A 7. Ä~S und A 9 sowie auch alle anderen Komplementsignale oder invertierten Signale, welche in den Zeichnungen dargestellt sind, und auf welche in der Beschreibung Bezug genommen wird, auf einfache Weise durch bekannte Logikschaltungen erhalten werden können, wobei diese Schaltungen der Einfachheit halber in der Beschreibung nicht beschrieben und in den Zeichnungen nicht dargestellt sind.) Die Auswählschaltung 8Γ enthält einen Leiter 121. an welchen das Signal A 3 angelegt wird; A 3 gelangt dadurch an einen Eingang eines ODER-Gliedes 128. Q1 ist an einen Eingang eines ODER-Gliedes 123 und ζ) 2 an einen anderen Eingang dieses ODER-Gliedes angelegt. Ein UND-Glied 122 decodiert A 4 und das Ausgangssignal des ODER-Gliedes 123. um ein Ausgangssignal zu erzeugen, welches an

einen weiteren Eingang des ODER-Gliedes 128 angelegt wird. An einen Eingang eines UND-Gliedes 124 ist Ql angelegt, wobei an dem anderen Eingang dieses UND-Gliedes /4 5 anliegt. Das UND-Glied 124 erzeugt ein Ausgangssignal, welches an einen weiteren Eingang des ODER-Gliedes 128 angelegt ist. Die UND-Glieder 122 und 124 und das ODER-Glied 123 arbeiten mit dein ODER-Glied 128 zusammen, um ΧΊ zu erzeugen, wie cries aus der Tabelle I hervorgeht. Der Ausgang des ODER-Gliedes 128 ist mit einem Leiter 91 verbunden, an welchem das Aktivierungsausgangssignal .Vi erzeugt wird.

Die obenerwähnten Entaktiviertingssignale DISI und DISABLE, welche an den Eingängen oder Leitern 41 bzw. 44 auftreten, werden als weitere Eingangssigna-Ie dem ODER-Glied 128 zugeführt. Eine entweder an den DISi- oder an den DISAÖLE-Eingang angelegte logische »I« bewirkt,daß X 1 einen logischen »!«-Pegel auf dem Leiter 91 annimmt, wodurch der Decodierer 31 in der bereits beschriebenen Weise entaktiviert wird. Die Entaktivierungsoperation der Adresseneingangssignale Λ 6. ,4 7, A 8 und A 9 in den Betriebsarten 3 und 4 (wie oben beschrieben) wird durch ein ODER-Glied 126 ausgeführt, an welches die Signale Λ 6. A 7. A 8 und A 9 als Eingangssignale angelegt werden. Der Ausgang des ODER-Gliedes 126 ist mit einem Eingang eines UND-Gliedes 127 verbunden, welches durch Q 2 aktiviert wird. Der Ausgang des UND-Gliedes 127 ist mit einem weiteren Eingang des ODER-Gliedes 128 verbunden.

Wenn somit die Decodierschaltung 10 in der Betriebsart 3 oder 4 betrieben wird (wenn Q 2 eine logische »1« ist), wenn A 8 oder A 9 eine logische »I« oder wenn A 6 oder A 7 eine logische »0« ist. dann nimmt der Ausgang des UND-Gliedes 127 einen logischen »1«-Pegel an, welcher bewirkt, daß X~i einen logischen »!«-Pegel annimmt, wodurch der Decodierer 31 entaktiviert wird. ODER-Glieder 136 und 138 und ein UND-Glied 137 arbeiten in ähnlicher Weise wie die ODER-Glieder 126 und 128 und das UND-Glied 127. um unter ähnlichen Bedingungen, wie dies soeben für den Decodierer 31 beschrieben wurde, den Decodierer 32 zu

T2, S 3 und T3 kann von einem Fachmann ohne Schwierigkeiten gefunden werden, so daß sich eine weitere Beschreibung desselben erübrigt. Der in Fig. 3 dargestellte Schaltungsaufbau sowie Variationen desselhen können auf einfache Weise unter Verwendung der ECL-( Emitter-gekoppelten Logik-)Schaltungstechnik realisiert werden.

Wenn die Decodierschaltung 10 entweder in der Betriebsart 3 (<?1=0 und <?2=l) oder in der Betriebsart 4 (Q 1 = I und <?2= 1) betrieben wird, dann kann, wie bereits erwähnt, die gesamte Decodierschaltung 10 entaktiviert werden, wenn entweder Λ 7 oder .4 6 eine logische »0« oder wenn entweder A 8 oder A 9 eine logische »1« ist. Durch diese Besonderheit wird eine Erweiterung der Decodierschaltung 10 ermöglicht, um große Decodierer zu schaffen (d. h. mehr Eingänge und mehr Ausgänge), ohne die Verwendung zusätzlicher externer Verknüpfungsglieder. Dies ist äußerst erwünscht, da zusätzliche Verknüpfungsglieder nicht nur entsprechende zusätzliche Kosten verursachen wurden, sondern diese auch den erforderlichen Raumbedarf und die Anzahl der erforderlichen Leiter auf den in dem System verwendeten gedruckten Schaltungskarten erhöhen würden. Außerdem würde die für einen Decodiervorgang erforderliche Zeit erhöht, und zwar aufgrund der zusätzlichen für jedes zusätzliche Verknüpfungsglied benötigten Laufzeit. In den F i g. 4 und 5 ist dargestellt, wie die Decodierschaltung 10 erweitert werden kann, um einen 5-zu-32-Decodierer und einen 6-zu-64-Decodierer ohne die Verwendung irgendwelcher zusätzlicher logischer Verknüpfungsglieder zu schaffen.

In F i g. 4 sind zwei selektiv änderbare Decodierschaltungen 10,4 und lOfl, welche der in F i g. 1 dargestellten Decodierschaltung 10 entsprechen bzw. dieser ähnlich sind, so miteinander verbunden, daß ein 5-zu-32-Decodierer 100 gebildet wird. Der Decodierer 100 besitzt fünf Decodiereingänge B 1 — B 5 (an welche die Adressenvariablen A 1 —A 5 angelegt werden) und zweiunddreißig Ausgänge Cl-C32. Bei der Decodierschaltung 10/4 befinden sich die Betriebsart-Auswähl-Eingänge Q 2 und Q I jeweils auf einem logischen »!«-Spat.nungspe-

Das Zusammenwirken zwischen dem ODER-Glied 138 und den übrigen Verknüpfungsglieder der Fig. 3. welche mit den Eingängen des ODER-Gliedes 138 gekoppelt sind, um auf einem Leiter 92 das Aktivierungssignal Kl zu erzeugen, erfolgt in der gleichen Weise, wie bei den oben beschriebenen Verknüpfungsgliedern. Ein Fachmann kann auf einfache Weise nachprüfen, daß die UND-Glieder 122,124,130,131 und 132 und das ODER-Glied 123 in der Weise zusammenarbeiten, daß die Eingangsvariablen Q I. Q 2, A 3, A 4 und A 5 in der Weise decodiert werden, daß die in der Tabelle I für YX angegebenen Funktionen erhalten werden.

Der Schaltungsaufbau für die Auswählschaltungen 82, 83, 84 und 86 unterscheidet sich etwas von derjenigen der Auswahlschaltung 81. Jedoch werden die obenerwähnten Entaktivierungs- (oder Aktivierungs-)Funktionen unter Verwendung von A 6. ,4 7. A 8 und A 9 und die DlSZ DIS3 und DISABLE zugeordneten Entaktivierungsfunktionen in ähnlicher Weise für die Auswählschaltungen 82 und 83 realisiert, wie für die Auswahlschaltung 81. Der Schaltungsaufbau für die Auswählschaltun^en 8^ 83 84 und 86 zur Realisierung der übrigen in den Tabellen 1 und _2_ aufgerührten Funktionen, zur Erzeugung von XZ YZ X3. Y3. SZ

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I L/i. VY. V.IIIVIII llfgl3V.IIV.i V

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- *JL/ai It IUl Ig JpV.ß*_ I

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die Decodierschaltung 10/4 in der Betriebsart 3 arbeitet, wie dies in den Tabellen 1 und 2 definiert ist. Die Betriebsart-Auswähleingänge Q 2 und Q 1 der Decodierschaltung 10S befinden sich beide auf einem logischen »!«-Spannungspegel, wodurch diese Decodierschaltung 1OS in der Beiriebsart 4 arbeitet. Diejenigen Eingänge beider Decodierschaltungen 104 und 10Ä an welche A 6 und A 7 angelegt werden, sind beide mit dem logischen »!«-Spannungspegel verbunden; ebenso sind diejenigen Eingänge beider Decodierschaltungen ΙΟ/* und lOfi an welche A 8 und A 9 angelegt werden, beide mit dem logischen »0«-Spannungspegel verbunden, wodurch beide Decodierschaltungen 10/4 und 10ß aktiviert werden.

An dieser Stelle sei nochmals darauf hingewiesen, daß die Auswählschaltungen (81, 82, 83, 84 und 86 in Fig. 1) so aufgebaut sind, daß in der Betriebsart 3 die Decodierschaltung 10.4 die Adressenvariablen AX-A 5 decodiert, um Ausgangssignale zu erzeugen, welche den ersten vierundzwanzig Kombinationen der Adressenvariablen AX-A5 entsprechen und weiche an den entsprechenden Ausgängen VX- V 24, welche iMn Ausgängen CX-C24 des 5-zu-24-Decodierers 100 der Fig.4 entsprechen, auftreten. Des weiteren arbeiten die Auswählschaltungen der Decodierschal-

lung iiiR in der Betriebsart 4 in der Weise, daß die neunten bis zweiunddreißigsten Kombinationen der Adressenva^riablen Ai-A 5 decodiert werden, um Signale zu erzeugen, welche der neunten bis einschließlich der zweiunddreißigsten Binärkombinatio'i von A 1 — /4 5 entsprechen und welche an den Ausgängen Vl- V24, welche den Ausgängen C9-C32 des 5-zu-32-Decodierers 100 entsprechen, auftreten. Die Ausgänge C9—C24 werden in dem 5-zu-32-Decodierer 100 zweifach erzeugt; dies bereitet jedoch keine Schwierigkeiten, da diese zweifach vorhandenen Ausgänge C9—C24 entweder zusammengefaßt werden können, oder man läßt einen Teil dieser doppelten Ausgänge unbeachtet, oder schließlich ist es aufgrund dieser Tatsache auch möglich, die Auffächerting zu vermindern, wenn durch die genannten Ausgangssignale eine Vielzahl von Verknüpfungsgliedern zu steuern sind.

Eine noch umfangreichere Erweiterung der in F i g. I dargestellten Decodierschaltung ist in F i g. 5 gezeigt, in welcher ein 6-zu-64-Decodierer 110 vie^r selektivänderbare Decodierschaltungen 104, lOfl, lOCund IOD enthält. Die Betriebsart-Auswähleingänge Qi und Q 2 der Decodierschaltungen 104 und IOC werden auf einem logischen »0«- bzw. einem logischen »!«-Spannungspegel gehalten, um diese beiden Decodierschaltungen 10/4 und IOC in der Betriebsart 3 zu betreiben. Die Betriebsart-Auswähleingänge Q 2 und QX der Decodierschaltungen lOß und IOD werden beide auf einem logischen »!«-Spannungipegel gehalten, um dk/se in der Betriebsart 4 zu betreiben. Die an sechs Eingänge Bi-B6 angelegten Adressenvariablen werden durch den Decodierer 110 decodiert, um einen seiner vierundsechzig Ausgänge Cl-C64 auszuwählen. Die Eingänge Bi-BS sind mit den Adresseneingängen A 1 —/4 5 aller vier Decodierschaltungen 10/4. 10ß, IOC und IOD verbunden. Der Eingang ß6 ist mit den Adresseneingängen A 8 und A 9 der Decodierschaltungen 10/4 und 10ß und mit den Adresseneingängen A 6 und /4 7 der Decodierschaltungen IOC und IOD verbunden. Die Adresseneingänge A 6 und A 7 der Decodierschaltungen 10/4 und 10S sind mit dem

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stellen, daß beide Decodierschaltungen 104 und 10ß aktiviert sind; in ähnlicher Weise sind die Adresseneingänge 4 8 und 4 9 der Decodierschaltungen IOC und IOD mit dem logischen »O«-Spannungspegel verbunden, um sicherzustellen, daß beide Decodierschaltungen aktiviert sind. Die Eingänge ßl —ß5 wählen somit einen von zweiunddreißig Ausgängen der die Decodierschaltungen 104 und 10ß enthaltenden Kombination und ferner einen von zweiunddreißig Ausgängen der die Decodierschaltungen IOC und IOD enthaltenden Kombination aus. Für die ersten zweiunddreißig Kombinationen der Eingänge Bi-Bβ befindet sich ß6 auf einem logischen »0«-Pegel, wodurch bewirkt wird, daß die Decodierschaltungeii lOCund IOD nicht ausgewählt und die Decodierschaltungen 104 und 10ß ausgewählt sind. Für die zweiten zweiunddreißig Kombinationen von ßl — ß6 befindet sich ß6 auf einem logischen »!«-Pegel, wodurch bewirkt wird, daß die Decodierschaltungen 104 und lOß nicht ausgewählt und die Decodierschaltungen IOC und IOD ausgewählt sind. Somit wird ein 6-zu-64-Decodierer erhalten, ohne daß zusätzliche externe logische Verknüpfungsglieder erforderlich sind, welche die für die Decodierung erforderliche Zeit durch zusätzliche Laufzeiten vergrößern wurden.

Es ist ohne weiteres ersichtlich, daß durch Verwendung von acht bzw. sechzehn selektiv änderbaren Decodierschaltungen gemäß F i g. 1 ein 7-zu-128· Decodierer bzw. ein 8-zu-256-Decodierer geschaffen werden kann.

Für einen Fachmann bereitet es ferner keinerlei Schwierigkeiten, den Schaltungsaufbau zur Realisierung der Auswählschaltungen und der 2-zu-4-Decodierschaltungen. wie sie in den F i g. 2 und 3 dargestellt sind, zu variieren, da es eine Vielzahl verschiedener Möglichkeiten gibt, die in den Tabellen 1 und 2 aufgeführten Funktionen schaltungstechnisch zu realisieren. Falls beispielsweise NICHT-ODeR-(NOR-)- und UND-Glieder verwendet werden, dann können analoge jedoch etwas unterschiedliche Verbindungsleitungsführungen verwendet werden. Die Grundoperation der erfindungsgemäßen selektiv änderbaren Decodierschaltung und deren Vorteile werden jedoch aufrechterhalten. Die selektiv ändeijare Decodierschaltung gemäß der Erfindung ist somit in der Lage, eine Vielzahl verschiedener unabhängiger Decodierfunktionen durchzuführen, welche in einem Rechner oder einer anderen Datenverarbeitungseinheit benötigt werden, wobei nur eine einzige Art einer Decodierschaltung verwendet wird, welche in großen Stückzahlen hergestellt und demzufolge zu geringen Stückpreisen auf den Markt gebracht werden kann. Die Unwirtschaftlichkeit und die Nachteile, welche bei Verwendung verschiedener Arten von LSI-Schaltungen für jede der verschiedenen Decodierfunktionen. welche in einem Rechner auftreten können, unvermeidbar sind, werden durch die ι erfindungsgemäße Decodieischaltung beseitigt und die hohen Kosten der einzelnen speziellen LSI-Baugruppen, welche in nur geringen Stückzahlen gefertigt

Die Flexibilität der beliebig häufig selektiv an Urbaren Decodierschaltung gemäß der Erfindung ergibt sich nicht nur aufgrund der elektrisch änderbaren Schaltungskonfigurationen, sondern ebenso aufgrund der flexiblen Steuereigenschaften, nämlich aufgrund der Logik-Pegel-Definitionseingänge und der zugeordneten Schaltungen, wodurch definiert wird, ob die Signale an den Ausgängen der Schaltungen aufgrund einer »Positiv-Logik« oder einer »Negativ-Logik« erstellt werden, und wodurch ferner eine entsprechende Entaktivierung von Ausgängen auf den logischen »0«-Zustand ermöglicht wird, was durch die Logik-Pegel-Definitionseingangssignale definiert wird. Aufgrund dieser Flexibilität kann in vielen Fällen die Verwendung zusätzlicher logischer Verknüpfungsglieder vermieden werden, welche ohne die erfindungsgemäße Decodierschaltung erforderlich wären.

Hierzu .ι Blatt Zeichnungen

Claims

Patentansprüche:

1. Decodierschaltung mit einer Vielzahl von Ausgängen, gekennzeichnet durch erste Eingänge (12, 13), an welche Betriebsart-Auswähl-Eingangssignale (Ql, Q2) angelegt werden, durch zweite Eingänge (21—29), an weiche eine Vielzahl von Adressenvariablen (A 1—4 9) angelegt werden, durch eine Vielzahl von Decodierern (31—36), von denen jeder eine Vielzahl von Decodiereingängen, einen Aktivierungseingang und eine Vielzahl von Ausgängen aufweist, welche entsprechende der genannten Ausgänge der Decodierschaltung bilden, durch erste Auswählschaltungen (84, 86) zum Anlegen von Signalen an die Decodiereingänge der genannten Decodierer (31—36) in Abhängigkeit von den genannten Betriebsart-Auswähl-Eingangssignalen und den genannten Adressenvariablen, und durch zweite Auswählschaltungen (81, 82, 83) zum Anlegen von Signalen an die Aktivierungseingänge der genannten Decodierer (31—36), um eine bestimmte Kombination der genannten Decodierer in Abhängigkeit von den genannten Betriebsart-Auswähl-Eingangssignalen und den genannten Adressenvariablen zu aktivieren, wobei die Decodiererschaltnng (10) in Abhängigkeit von den genannten Betriebsart-Auswähl-Eingangssignalen in einer bestimmten ausgewählten Weise betrieben wird.

2. Decodierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die genannten ersten Eingänge durch zwei Eingänge (t2, 13) gebildet werden, an welche jeweils ein Betrietuari-Auswähl-Signa! (Q 1, Q 2) angelegt wird, welche jewe 's einen von zwei möglichen logischen Pegeln aufweisen, wodurch die Decodierschaltung (10) zum Arbeiten in einer bestimmten von vier möglichen Betriebsarten ausgewählt wird.

3. Decodierschaltung nach einem der Ansprüche I oder 2, dadurch gekennzeichnet, daß dritte Eingänge (51,52,53) vorgesehen sind, an welche Logik-Pegel-Definitions-Eingangssignale (HLi, HLl, HLT) angelegt werden, und daß jeder der Decodierer (31—36) einen weiteren Eingang aufweist, welcher mit jeweils einem der genannten dritten Eingänge verbunden ist, wobei dieser weitere Eingang zur Steuerung dafür dient, ob eine logische »0« durch einen hohen oder durch einen niedrigen .Spannungspegel dargestellt wird.

4. Decodierschaltung nach Anspruch 3, dadurch gekennzeichnet, d&0 jeder der genannten Decodierer (31 — 36) erste Verknüpfungsgliedcr (67—70), welche auf an den Decodiereingängen und an dem Aktivierungseingang der Decodierer anliegende Signale ansprechen, und zweite Verknüpfungsglieder (71 — 74) enthalten, welche auf die Ausgangssignale der genannten ersten Verknüpfungsgliedcr und auf ein Logik-Pegel-Definitions-Signal, welches an dem genannten weiteren Eingang auftritt, ansprechen, um flii den Ausgängen der Decodierer in Abhängigkeit von Übereinstimmungen oder Nichi-Übcrcinslimmiingcn /wischen den genannten Ausgangssignalcn der ersten Verknüpfungsgliedcr und dein genannten Logik-Pegel-Definitions-Signal Si gnale /.u cr/ciigcn.

5. Decodierschaltung nach einem der vorangehenden Ansprüche, gekennzeichnet durch vierte Ein-

gänge (41, 42, 43, 44), welche mit den genannten zweiten Auswählschaltungen (81,82, 83) verbunden sind, wodurch ausgewählte der genannten Decodierer (31—36) durch ein an die genannten vierten Eingänge angelegtes Entaktivierungssignal entaktiviert werden können.

6. Decodierschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß jeder Decodierer(31 —36) ein 2-zu-4-Decodierer ist.

7. Decodierschaltung nach Anspiuch 6, gekennzeichnet durch sechs 2-zu-4-Decodierer, wobei die ersten (84,86) und zweiten (81,82,83) Auswählschaltungen so angeordnet und ausgebildet sind, daß die genannten Decodierer (31—36) in Abhängigkeit von einem ersten Betriebsart-Auswähl-Eingangssignal als drei 3-zu-8-Decodierer, in Abhängigkeit von einem zweiten Betriebsart-Auswahl-Eingangssignal als ein 4-zu-16-Decodierer und als ein 3-zu-8-Decodierer und in Abhängigkeit von einem weiteren Betriebsart-Auswähl-Eingangssignal als 5-zu-24-Decodierer betrieben wird.

8. Decodierschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die genannten Decodierer (31—36) und die genannten ersten (84,86) und zweiten (81,82,83) Auswählschaltungen so angeordnet sind, daß durch Anlegen einer geeigneten Betriebsart-Auswähl-Eingangskombina ■ tion und geeigneter Adressenvariabler an die genannten ersten (12, 13) bzw. zweiten (21—29) Eingänge die gesamte Decodierschaltung (10) entaktiviert werden kann, wodurch ermöglicht wird, die genannte Decodierschaltung mit zumindest einer weiteren ähnlichen Decodierschaltung zu verbinden, um eine erweiterte Decodierschaltung zu bilden, weiche in der Lage ist, mehr Kombinationen von Adressenvariablen zu decodieren, als eine einzelne der diese erweiterte Decodierschaltung bildenden Decodierschaltungen.

9. Decodierschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß sie als Halbleiter-Chip in integrierter Schaltungstechnik ausgebildet ist.

10. Decodierschaltung nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleiter-Chip in Form hochintegriertcr (LSI-)Sclialtungstechnik ausgebildet ist.