DE19528403A1

DE19528403A1 - Widerstandskettennetzwerk, Digital/Analog-Umsetzer und Analog/Digital-Umsetzer

Info

Publication number: DE19528403A1
Application number: DE19528403A
Authority: DE
Inventors: Nobuya Uda
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp
Priority date: 1994-09-02
Filing date: 1995-08-02
Publication date: 1996-03-07
Anticipated expiration: 2015-08-03
Also published as: DE19528403C2; US5617091A

Description

Die Erfindung bezieht sich auf ein Widerstandsketten netzwerk, einen auf diesem basierenden Digital/Ana log- beziehungsweise D/A-Umsetzer und einen Analog/ Digital- beziehungsweise A/D-Umsetzer mit dem D/A-Um setzer.

In einem A/D-Umsetzer, der eine analoge Spannung in einen digitalen Wert umwandelt, ist eine Bezugsspan nung erforderlich, die mit einem umzusetzenden Ob jekt, nämlich der analogen Spannung verglichen wird. In einem typischen A/D-Umsetzer wird eine analoge Be zugsspannung für den Vergleich durch einen D/A-Um setzer mit einem Widerstandskettennetzwerk erzeugt, in dem viele Widerstände in Reihe geschaltet sind.

Fig. 2 ist ein Schaltbild, das den Aufbau von Haupt teilen eines D/A-Umsetzers mit einer Auflösung von n Bit zeigt, in dem ein herkömmliches Widerstandsket tennetzwerk verwendet wird. Dieses Beispiel für den Stand der Technik ist ein D/A-Umsetzer mit einer Auf lösung von 4 Bit. In der Figur ist mit 1 eine positi ve Analogspannungsquelle VREF und mit 2 eine negative Analogspannungsquelle AVSS bezeichnet. Zwischen die positive und negative Analogspannungsquelle 1 und 2 ist ein Widerstandskettennetzwerk 3 geschaltet. Das Widerstandskettennetzwerk 3 besteht aus einer Kette von Widerständen 4, in der (2ⁿ-2) [= 14] Widerstän de 4 mit einem jeweiligen Widerstandswert R in Reihe geschaltet sind, einem Widerstand 6, der einen Wider standswert von 3R/2 hat und über den ein Ende der Kette der Widerstände 4 mit der positiven Analogspan nungsquelle 1 verbunden ist, und einem Widerstand 5, der einen Widerstandswert von R/2 hat und über den das andere Ende der Kette der Widerstände 4 mit der negativen Analogspannungsquelle 2 verbunden ist. Das Widerstandskettennetzwerk 3 hat einen Gesamtwider stand von 16 R und unterteilt die Potentialdifferenz zwischen der positiven und der negativen Analogspan nungsquelle 1 und 2 auf 2⁴ Pegel. An den Verbindungs punkt zwischen dem Widerstand 5 des Widerstandsket tennetzwerkes 3 und der negativen Analogspannungs quelle 2 sowie an die Verbindungspunkte zwischen den anderen Widerständen sind jeweils Abgriffe T1 bis T16 angeschlossen, über die Teilspannungen mit 2⁴ Pegeln abgenommen werden.

Ein Schaltbaumnetz 7 enthält eine Gruppe von Schal tern 70 bis 77, die derart gesteuert werden, daß zum Erhalten eines analogen Ausgangssignals 8 einer der Abgriffe T1 bis T16 des Widerstandskettennetzwerkes 3 angewählt wird. Das Ein- und Ausschalten der Schalter 70 bis 77 wird jeweils durch die Pegel von digitalen Signalen a, , b, , c, , d und gesteuert, die aus einer (nicht dargestellten) externen Steuerschaltung über Wortleitungen zugeführt werden und die in posi tiver oder negativer Logik einen digitalen 4-Bit-Wert "abcd" darstellen. Die Schalter 70 bis 77 werden je weils eingeschaltet, wenn das dem Buchstaben an dem jeweiligen Schalter in Fig. 2 entsprechende digitale Signal "1" ist. Das heißt, die Fig. 2 zeigt einen Zu stand, bei dem der digitale Wert "abcd" "1010₂" ist beziehungsweise die digitalen Signale a, , c und "1" sind und die anderen digitalen Signale "0" sind.

Die am Ende der Beschreibung angefügte Tabelle 1 zeigt die Zusammenhänge zwischen dem Digitalwert "abcd", den analogen Spannungen an dem Analogausgang 8 in dem Fall, daß die Spannungen VREF und AVSS je weils 4 V beziehungsweise 0 V sind, und den Abgriffen T1 bis T16, aus denen die analogen Spannungen erhal ten werden. Wie ferner aus der Tabelle zu entnehmen ist, ergeben die Abgriffe Spannungen in der Weise, daß die Potentialdifferenz zwischen dem Abgriff T1 als unterster Abgriff der Widerstandskette, von dem das Potential AVSS erhalten wird, und dem Abgriff T2 0,125 V beträgt, die Potentialdifferenz zwischen VREF und dem Abgriff T16 0,375 V beträgt und die Poten tialdifferenz zwischen jeweils benachbarten zwei an deren Abgriffen T2 bis T15 0,25 V beträgt. Das heißt, über die Abgriffe T1 bis T16 werden jeweils Spannun gen abgenommen, die durch Unterteilen der Potential differenz zwischen VREF und AVSS auf 2⁴ [= 16] Pegel erhalten werden.

Die Fig. 3 zeigt einen Folgenäherungs- beziehungswei se Approximations-A/D-Umsetzer mit 4 Bit Auflösung, der beispielsweise in der JP-OS 54-151368 (1979) (den US-Patentanmeldungen Nr. 879646 und 968329) beschrie ben ist und in dem der D/A-Umsetzer nach Fig. 2 ver wendet ist. In Fig. 3 ist mit 9 ein D/A-Umsetzer mit 4-Bit-Auflösung bezeichnet, der gemäß Fig. 2 gestal tet ist. Der D/A-Umsetzer 9 führt für einen digitalen 4-Bit-Wert eine analoge Spannung, die eine der in der Tabelle 1 aufgeführten, aus den Abgriffen T1 bis T16 erhaltenen analogen Spannungen ist, einem Vergleicher 16 als Bezugsspannung zu, die mit einer von außen zu geführten analogen Eingangsspannung AIN 25 verglichen wird. Eine 4-Bit-Steuerschaltung 10 erzeugt digitale Signale a, , b, . . ., , die dem digitalen 4-Bit-Wert entsprechen, und führt die digitalen Signale über Wortleitungen dem D/A-Umsetzer 9 zu. Weiterhin be stimmt die 4-Bit-Steuerschaltung 10 den digitalen 4-Bit-Wert aufgrund eines Vergleichsergebnissignals 20 aus dem Vergleicher 16, der das analoge Eingangs signal 25 mit dem analogen Ausgangssignal 8 aus dem D/A-Umsetzer 9 vergleicht.

Als nächstes wird eine von dem dermaßen gestalteten A/D-Umsetzer bei einem analogen Eingangssignal 25 von 1,3 V ausgeführte Digitalumsetzung beschrieben.

Zuerst wird dem D/A-Umsetzer 9 für die Ausgabe der Vergleichsbezugsspannung aus diesem ein digitales Si gnal zugeführt, welches einem digitalen Wert "1000₂" entspricht, bei dem das werthöchste Bit "a" des digi talen Wertes "abcd" auf "1" gesetzt ist. Daraufhin liefert der D/A-Umsetzer 9 dem Vergleicher 16 eine Spannung:

(VREF/2)-(VREF/32) [V] (= 1,875 V).

Der Vergleicher 16 vergleicht das analoge Ausgangs signal 8 des D/A-Umsetzers 9 mit dem analogen Ein gangssignal AIN 25 folgendermaßen:

[(VREF/2)-(VREF/32)] : AIN

das heißt,

1,875 V : 1,3 V

Da AIN niedriger ist, bestimmt die 4-Bit-Steuerschal tung 10 entsprechend dem Vergleichsergebnissignal 20 den digitalen Wert des Bits "a" zu "0".

Dann wird ein einem digitalen Wert "0100₂" entspre chendes digitales Signal, bei dem das Bit "b" auf "1" gesetzt ist, dem D/A-Umsetzer 9 zugeführt, der dar aufhin dem Vergleicher 16 folgende Spannung liefert:

(VREF/4)-(VREF/32) [V] (= 0,875 V).

[(VREF/4)-(VREF/32)] : AIN

das heißt,

0,875 V : 1,3 V.

Da AIN höher ist, bestimmt die 4-Bit-Steuerschaltung 10 entsprechend dem Vergleichsergebnissignal den di gitalen Wert des Bits "b" zu "1".

Dann wird dem D/A-Umsetzer 9 ein einem digitalen Wert "0110₂" entsprechendes digitales Signal zugeführt, bei dem das Bit "c" auf "1" gesetzt ist. Der D/A-Um setzer 9 gibt an den Vergleicher 16 die folgende Spannung ab:

(3 VREF/8)-(VREF/32) [V] (= 1,375).

[(3 VREF/8)-(VREF/32)] : AIN

das heißt,

1,375 V : 1,3 V.

Da AIN niedriger ist, bestimmt die 4-Bit-Steuerschal tung 10 entsprechend dem Vergleichsergebnissignal den digitalen Wert des Bits "c" zu "0".

Dann wird ein einem digitalen Wert "0101₂" entspre chendes digitales Signal, bei dem das Bit "d" auf "1" gesetzt ist, dem D/A-Umsetzer 9 zugeführt, der dar aufhin dem Vergleicher 16 die folgende Spannung zu führt:

(5 VREF/16)-(VREF/32) [V] (= 1,125 V).

[(5 VREF/16)-(VREF/32)] : AIN

das heißt,

1,125 V : 1,3 V.

Da AIN höher ist, bestimmt die 4-Bit-Steuerschaltung 10 entsprechend dem Vergleichsergebnissignal den di gitalen Wert des Bits "d" zu "1".

Als Ergebnis der vorstehend angeführten aufeinander folgenden Vergleiche wird die analoge Spannung 1,3 V des Eingangssignals AIN zu einem digitalen Wert "0101₂" umgewandelt.

Ein A/D-Umsetzer mit einer Auflösung von 9 Bit kann eine Umsetzung mit doppelter Genauigkeit als bei ei ner Auflösung von 8 Bit ausführen. Gleichermaßen kann ein A/D-Umsetzer mit einer Auflösung von 10 Bit eine Umsetzung mit der doppelten Genauigkeit der 9-Bit- Auflösung ausführen. Daher kommt ein durch den sich ergebenden digitalen Wert dargestellter Wert einem eingegebenen analogen Wert näher, wenn die Auflösung höher wird.

Ein A/D-Umsetzer, in dem für den Vergleich eine ana loge Bezugsspannung durch einen auf einer Wider standskette basierenden D/A-Umsetzer erzeugt wird, hat den Vorteil einer hervorragend linearen Umset zung, da der auf der Widerstandskette basierende D/A-Umsetzer die analoge Bezugsspannung nur mit Wi derständen erzeugt und daher die sich ergebenden Teilspannungen genau sind, sofern die Widerstände gleichförmig abweichend sind.

Andererseits muß in dem A/D-Umsetzer der vorstehend genannten Art der D/A-Umsetzer Teilspannungen in ei ner Anzahl erzeugen, die der Auflösung des A/D-Um setzers entspricht. Daher sind in einem A/D-Umsetzer mit einer Auflösung von 8 Bit mindestens 2⁸ [= 256] Widerstände erforderlich. Gleichermaßen sind bei ei nem A/D-Umsetzer mit 9-Bit-Auflösung mindestens 2⁹ [= 512] Widerstände und bei einem solchen mit 10-Bit- Auflösung mindestens 2¹⁰ [= 1024] Widerstände erfor derlich. Das heißt, wenn die Auflösung jeweils um ein Bit verbessert wird, muß die Anzahl von Widerständen verdoppelt werden. Folglich ist der A/D-Umsetzer in sofern nachteilig, als durch die Verbesserung der Auflösung unvermeidbar die Vorrichtungsfläche vergrö ßert und die Produktionsausbeute verschlechtert wird, wodurch die Herstellungskosten für eine hochinte grierte beziehungsweise LSI-Schaltung erhöht werden.

Zum Ausschalten der vorstehend erörterten Nachteile wurde eine verbesserte Schaltung beispielsweise in der JP-OS 1-97020 (1989) offenbart. Bei einem mit dieser Schaltung ausgeführten A/D-Umsetzungsprozeß werden zwei benachbarte Abgriffe einer Widerstands kette gewählt, an die eine weitere Widerstandskette angeschlossen wird, die einen Widerstandswert hat, der weitaus höher als derjenige zwischen diesen Ab griffen ist, und durch die Widerstandskette mit dem höheren Widerstandswert wird das Potential zwischen den gewählten Abgriffen weiter unterteilt, wodurch die Auflösung eines A/D-Umsetzers verbessert wird.

Zu anderen A/D-Umsetzern, in denen ein D/A-Umsetzer verwendet wird, zählen ein Parallel-A/D-Umsetzer und ein Seriell-Parallel-A/D-Umsetzer, in denen der D/A- Umsetzer wiederholt einen Umsetzungsprozeß für je weils mehrere Bits in Aufeinanderfolge von einem werthöchsten Bit bis zu dem wertniedrigsten Bit aus führt und für die Digitalumsetzung wiederholt der Vergleich zwischen einem analogen Ausgangssignal für die jeweils mehrere Bits und einem umzusetzenden ana logen Eingangssignal ausgeführt wird.

Fig. 4 ist ein Schaltbild eines in einem Parallel- A/D-Umsetzer oder einem Seriell-Parallel-A/D-Umsetzer verwendeten D/A-Umsetzer nach dem Stand der Technik für das Umsetzen eines digitalen Wertes in einem ana logen Wert je p Bits. Der dargestellte D/A-Umsetzer mit 4-Bit-Auflösung führt je 2 Bits eine Analogumset zung aus. Der D/A-Umsetzer enthält eine Widerstands kette, in der 2ⁿ [= 16] Widerstände in Reihe geschal tet sind, (2^p-1) [= 3] Analogausgänge 81, 82 und 83 und 15 Wählschalter 701 bis 715, die zum Erhalten von (2^p-1) analogen Ausgangssignalen aus der Wider standskette an den Ausgängen 81, 82 und 83 dienen. Ein A/D-Umsetzer mit dem D/A-Umsetzer enthält (nicht dargestellte) (2^p-1) Vergleicher, die jeweils an die Analogausgänge 81, 82 und 83 angeschlossen sind, und vergleicht eine von außen eingegebene analoge Spannung mit den sich aus den Analogumsetzungen je 2 Bits von einem werthöchsten Bit an ergebenden ana logen Ausgangssignalen des D/A-Umsetzers, um den ana logen Wert in einen digitalen Wert umzusetzen.

Falls in diesem A/D-Umsetzer ein Widerstandsketten netzwerk mit der Gestaltung nach Fig. 2 verwendet wird, macht gleichermaßen wie bei dem vorangehenden Beispiel die Verbesserung der Auflösung eine Vergrö ßerung der Schaltungsausmaße erforderlich. Wenn bei spielsweise ein D/A-Umsetzer mit einer Auflösung von 6 Bit mit einer Gestaltung gebildet werden soll, die derjenigen des in Fig. 4 dargestellten D/A-Umsetzers mit 4-Bit-Auflösung gleichartig ist, muß die Wider standskette aus mindestens 64 Widerständen gebildet sein und es sind 62 Schalter erforderlich.

In der Schaltung, die in der JP-OS 1-97020 (1989) (EP-Anmeldung Nr. 87480013.0) offenbart ist, wird theoretisch selbst dann, wenn die zwischen die beiden Kettenabgriffe geschalteten Widerstände einen sehr hohen Widerstandswert haben, der durch die Wider standskette fließende Hauptstrom im Nebenschluß abge leitet, so daß die Potentialdifferenz zwischen den Abgriffen verringert ist, an die die Gruppe der Wi derstände mit dem hohen Widerstandswert angeschlossen ist. In diesem Fall ist die Spannung zwischen den Ab griffen, an die die Gruppe der Widerstände mit dem hohen Widerstandswert angeschlossen ist, nicht gleich den Potentialdifferenzen zwischen den 80990 00070 552 001000280000000200012000285918087900040 0002019528403 00004 80871 anderen Abgrif fen. Daher ist es im wesentlichen unmöglich, einen durch die verringerte Potentialdifferenz verursachten Fehler auszuschalten.

Falls die Gruppe der Widerstände mit dem hohen Wider standswert einen Widerstandswert hat, der das 2000- fache des Widerstandswertes zwischen benachbarten Ab griffen einer ersten Widerstandskette ist, kann ein durch den Anschluß der Gruppe der Widerstände mit dem hohen Widerstandswert verursachter Fehler auf einen zulässigen Bereich verringert werden. Selbst wenn je doch der Fehler auf einen zulässigen Bereich verrin gert werden kann, ist es offensichtlich, daß dann, wenn alle Widerstände aus dem gleichen Material her gestellt werden, die Gruppe der Widerstände mit dem hohen Widerstandswert eine beträchtlich große Fläche einnimmt.

Das Problem einer durch die Gruppe von Widerständen mit hohem Widerstandswert belegten großen Fläche könnte durch Verwendung eines Materials mit hohem spezifischen Widerstand gelöst werden. Theoretisch haben die die Widerstände der Gruppe mit den Abgrif fen verbindenden Schalter einen Widerstand. Falls die Schaltung nicht unter Berücksichtigung des Widerstan des des jeweiligen Schalters ausgelegt ist, ist es daher unmöglich, auf genaue Weise die Potentialdiffe renz zwischen den an die beiden Enden der Wider standskette angeschlossenen Bezugsspannungsquellen zu unterteilen. Zum Gestalten der Schaltung unter ange messener Berücksichtigung der Widerstände der Schal ter müssen an jedem der Abgriffe die Schalter einen gleichen Widerstandswert haben.

In der JP-OS 54-151368 (1979) (den US-Anmeldungen Nr. 879646 und 968329) sind in Fig. 4 und 5 ein D/A-Um setzer mit 4-Bit-Auflösung sowie in Fig. 7 ein 12-Bit-A/D-Umsetzer offenbart, in dem der D/A-Um setzer verwendet ist. In dem D/A-Umsetzer sind zwi schen einer positiven und einer negativen Analogspan nungsquelle drei Widerstandseinheiten mit einem je weiligen Widerstandswert R und darauffolgend vier Wi derstände mit einem Widerstandswert R/4 in Reihe ge schaltet, wodurch eine Widerstandskette gebildet ist.

Zwei analoge Spannungen, die aus der Gruppe der drei Widerstände beziehungsweise aus der Gruppe vier Wi derstände erhalten werden, werden jeweils dem nicht invertierenden und dem invertierenden Eingang eines Puffers zugeführt, so daß ein der Differenz zwischen den beiden analogen Spannungen entsprechendes analo ges Ausgangssignal erhalten wird.

In dem offenbarten Umsetzer ist die Widerstandskette durch eine geringe Anzahl von Widerständen gebildet und daher nehmen die Widerstände eine kleine Fläche ein. Da die Anzahl der Widerstände gering ist, ist jedoch der gesamte Widerstandswert der Widerstands kette geringer als derjenige einer aus einer Reihe von Widerständen gebildeten Widerstandskette. Wenn die Impedanzen der positiven und der negativen Ana logspannungsquelle nicht ausreichend niedrig sind, verursachen Lade- und Entladeströme einer in der Wi derstandskette vorhandenen Kapazität Schwankungen des Ausgangspegels der Analogspannungsquellen, was zur Folge hat, daß die Genauigkeit des A/D-Umsetzers be einträchtigt wird.

Da die Widerstandskomponenten der die Widerstände miteinander verbindenden Leiter in starkem Ausmaß die Widerstandskette beeinflussen, wenn deren Gesamtwi derstand gering ist, muß die Widerstandskette unter sorgfältiger Beachtung auch derjenigen Widerstands werte der Leiter zusammengesetzt werden, deren Größe gering ist.

In einem A/D-Umsetzer mit einer Auflösung von 6 Bits und mit einem auf einer Reihenschaltung-Widerstands kette basierenden D/A-Umsetzer sind 64 Abgriffe und 64 Bahnen enthalten, die sich von den Abgriffen über ein Schaltbaumnetz zu dem Analogausgang erstrecken. Daher muß dann, wenn die Durchgangsprüfung der Ab griffe ausgeführt werden soll, während der A/D-Um setzung die Genauigkeit an 64 Punkten geprüft werden.

Wenn bei der Prüfung von hochintegrierten Schaltungen eine Schaltung auch nur einen einzigen fehlerhaften Transistor in der ganzen Schaltung enthält, wird die hochintegrierte Schaltung als fehlerhaft ausgeschie den. Im allgemeinen werden ein A/D-Umsetzer und eine in dem Umsetzer enthaltene hochintegrierte Schaltung auch einer Prüfung der Umsetzungsgenauigkeit des A/D- Umsetzers unterzogen. Wenn der A/D-Umsetzer mit einer Widerstandskette aufgebaut ist, muß die Prüfung in einer der Auflösung des Umsetzers entsprechenden An zahl ausgeführt werden. Daher muß die Anzahl der Prüfpunkte um so mehr erhöht werden, je höher die Auflösung wird, so daß die Prüfzeit verlängert wird, wodurch die Herstellungskosten erhöht werden.

Zur Lösung dieser Probleme liegt der Erfindung die Aufgabe zugrunde, einen Analog/Digital-Umsetzer mit hoher Umsetzungsgenauigkeit zu schaffen, in dem eine Analogumsetzung mittels eines Widerstandskettennetz werkes erfolgt, welches auf gleichartige Weise wie ein herkömmliches Widerstandskettennetzwerk gestaltet ist, wobei zum Erhöhen des Auflösungsgrades das sich ergebende analoge Ausgangssignal durch Ändern eines Verbindungsweges zwischen einer positiven und einer negativen Analogspannungsquelle in mehreren Pegeln geändert wird, wodurch ein höherer Grad an Auflösung mit einer geringeren Anzahl von Bauteilen erzielt wird.

Ferner soll mit der Erfindung ein A/D-Umsetzer mit höherer Auflösung geschaffen werden, dessen arbeits sparende Prüfung ermöglicht ist, um dadurch die Ko sten für den Umsetzer zu senken.

Die Erfindung wird nachstehend anhand von Ausfüh rungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 1 ist ein Blockschaltbild eines Wider standskettennetzwerkes und eines hiermit ausgestatte ten D/A-Umsetzers gemäß einem ersten Ausführungsbei spiel der Erfindung.

Fig. 2 ist ein Schaltbild eines Widerstandnetz werkes mit einer Auflösung von 4 Bit nach dem Stand der Technik.

Fig. 3 und 4 sind ein Schaltbild eines bzw. Ei nes Hauptteils eines anderen A/D-Umsetzers nach dem Stand der Technik.

Fig. 5 bis 7 sind jeweils ein Blockschaltbild eines Widerstandskettennetzwerkes und eines mit die sem ausgestatteten D/A-Umsetzers gemäß einem zweiten, einem dritten beziehungsweise einem vierten Ausfüh rungsbeispiel der Erfindung.

Fig. 8 ist ein Blockschaltbild eines A/D-Um setzers mit einem D/A-Umsetzer gemäß einem fünften Ausführungsbeispiel der Erfindung.

Fig. 9A, 9B und 9C sind jeweils eine Darstellung der Umschaltung des Anschlußzustandes der Wider standskette und veranschaulichen die Digitalumsetz funktion des A/D-Umsetzers nach Fig. 8.

Fig. 10 ist ein Zeitdiagramm von Steuersignalen, mit denen die in Fig. 9 dargestellte Zustandsumschal tung erzielt wird.

Fig. 11A, 11B und 11C sind jeweils eine Darstel lung der Umschaltung des Anschlußzustandes der Wider standskette und veranschaulichen die Digitalumsetz funktion des A/D-Umsetzers nach Fig. 8.

Fig. 12 ist ein Zeitdiagramm von Steuersignalen, mit denen die in Fig. 11 dargestellte Zustandsum schaltung erzielt wird.

Fig. 13A ist eine Darstellung der Umsetzungs kennlinie oder Güte eines A/D-Umsetzers nach dem Stand der Technik, bei dem keine Korrektur des halben wertniedrigsten Bits ausgeführt wird.

Fig. 13B ist eine Darstellung der Umsetzungs kennlinie oder Güte des erfindungsgemäßen A/D-Um setzers, bei dem keine Korrektur für das halbe wert niedrigste Bit ausgeführt wird.

Fig. 14 ist ein Blockschaltbild eines A/D-Um setzers mit dem D/A-Umsetzer gemäß einem sechsten Ausführungsbeispiel der Erfindung.

Fig. 15 ist ein Blockschaltbild eines A/D-Um setzers mit dem Widerstandskettennetzwerk gemäß einem siebenten Ausführungsbeispiel der Erfindung.

Fig. 16 ist ein Schaltbild, das ausführlich die Gestaltung eines Teils des A/D-Umsetzers nach Fig. 15 zeigt.

Fig. 17 bis 20 sind jeweils ein Blockschaltbild einer Abwandlungsform des erfindungsgemäßen Wider standskettennetzwerkes und eines mit dem abgewandel ten Widerstandskettennetzwerk ausgestattetem D/A- Umsetzers.

Die Fig. 1 ist ein Schaltbild, das die Gestaltung ei nes D/A-Umsetzers mit einer Auflösung von n Bit mit einem Widerstandskettennetzwerk gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt. Bei dem Aus führungsbeispiel sind n und m jeweils auf 6 bezie hungsweise 4 angesetzt und es wird keine Korrektur für das halbe wertniedrigste Bit ausgeführt. In der Figur sind mit 1 eine Quelle positiver Analogspannung und mit 2 eine Quelle negativer Analogspannung be zeichnet. Das aus drei Widerstandsgruppen 17, 18 und 19 bestehende Widerstandskettennetzwerk ist zwischen die positive und die negative Analogspannungsquelle 1 und 2 geschaltet. In dem D/A-Umsetzer gemäß dem Aus führungsbeispiel werden von den n Bits m werthöhere Bits durch die erste mittige Widerstandsgruppe 17 in einen analogen Wert umgesetzt. Dann wird der für das Umsetzen der m Bits gebildete Verbindungsweg zwischen der positiven und der negativen Analogspannungsquelle entsprechend einem Wert der (n-m) wertniedrigen Bits [= 2 wertniedrigste Bits] derart umgeschaltet, daß eine den m Bits entsprechende analoge Spannung in 2 Werte geändert wird, um eine dem digitalen Wert der n Bits entsprechende analoge Spannung abzugeben.

Die erste Widerstandsgruppe 17 enthält (2^m-2) [= 14] in Reihe geschaltete Widerstände 4, von denen jeder einen Widerstandwert R hat. An ein Ende der Reihenschaltung der Widerstände 4 seitens der negati ven Analogspannungsquelle 2 ist ein Widerstand 51 an geschlossen und an dem anderen Ende seitens der posi tiven Analogspannungsquelle 1 ist ein Widerstand 52 angeschlossen. Die beiden Widerstände 51 und 52 die nen zum Teilen des Widerstandswertes R. Ohne Ausfüh rung einer Korrektur für das halbe wertniedrigste Bit bei dem Ausführungsbeispiel hat der Widerstand 51 den Widerstandswert R, der gleich demjenigen des Wider stands 4 ist, und der Widerstandswert des Widerstands 52 ist gleich 0 Ω, da der Widerstand 51 den gleichen Widerstandswert wie jeder Widerstand 4 hat, was eine Gesamtsumme (2^m-1) R der Widerstandswerte ergibt. An entsprechende Verbindungspunkte der Widerstände 4, 51 und 52 sowie an dem Ende des Widerstands 51 sei tens der Negativ-Analogspannungsquelle 2 sind Abgrif fe 11, . . ., 14 angeschlossen. Die Gesamtanzahl der Abgriffe beträgt 2^m [= 16]. In der Figur ist nur ein Teil der Abgriffe 11 bis 14 dargestellt.

Die zweite Widerstandsgruppe 18 enthält in Reihen schaltung 2^n-m [= 4] Widerstände 53 mit einem jewei ligen Widerstandswert von R/2^n-m [= R/4]. Ein Ende der Kette aus den Widerständen 53 ist an den Wider stand 52 der ersten Widerstandsgruppe 17 angeschlos sen und das andere Ende ist über eine Schaltvorrich tung 24 mit der positiven Analogspannungsquelle 1 verbunden. Die jeweiligen Verbindungspunkte zwischen den Widerständen 53 sind über Schaltvorrichtungen 21, 22 und 23 mit der positiven Analogspannungsquelle 1 verbunden.

Die dritte Widerstandsgruppe 19 enthält in Reihen schaltung (2^n-m-1) [= 3] Widerstände 53 mit einem jeweiligen Widerstandswert von R/2^n-m [= R/4]. Ein Ende der Kette aus den Widerständen 53 ist an den Wi derstand 51 der ersten Widerstandsgruppe 17 ange schlossen und das andere Ende ist über eine Schalt vorrichtung 51 mit der negativen Analogspannungsquel le 2 verbunden. Die Verbindungspunkte der Widerstände 53 sind über Schaltvorrichtungen 32, 33 und 34 mit der negativen Analogspannungsquelle 2 verbunden.

An die 2^m [= 16] Abgriffe 11, . . ., 14 der ersten Wi derstandsgruppe 17 ist ein Schaltbaumnetz 78 zur se lektiven Ausgabe einer der analogen Spannungen an ei nem Analogausgang 8 angeschlossen.

Die Ein- und Ausschaltzustände der Schaltvorrichtun gen 21 bis 24 der zweiten Widerstandsgruppe 18 sowie der Schaltvorrichtungen 31 bis 34 der dritten Wider standsgruppe 19 werden durch aus einer als nachfol gend beschriebene erste Steuereinrichtung wirkenden n-Bit-Steuerschaltung 80 zugeführte Steuersignale e bis l derart gesteuert, daß in der zweiten und der dritten Widerstandsgruppe 18 und 19 jeweils eine der Schaltvorrichtungen den Einschaltzustand annimmt.

Von der n-Bit-Steuerschaltung 80 werden Steuersignale für m Bits erzeugt und über 2m Steuersignalleitungen dem Schaltbaumnetz 78 zugeführt, so daß der digitale Wert von m werthohen Bits bestimmt wird. Ferner er zeugt die n-Bit-Steuerschaltung 80 die Steuersignale e bis l zum Steuern der Schaltvorrichtungen 21 bis 24 für die positive Analogspannungsquelle 1 und der Schaltvorrichtungen 31 bis 34 für die negative Ana logspannungsquelle 2.

Als nächstes wird die Analogumsetzfunktion des auf diese Weise gestalteten D/A-Umsetzers beschrieben.

Wenn der Analogumsetzung ein digitaler 6-Bit-Wert zu unterziehen ist, schaltet die n-Bit-Steuerschaltung 80 zum Umsetzen der 4 werthöheren Bits der 6 Bits in einen analogen Wert zuerst die Steuersignale h und l ein, so daß die Schaltvorrichtungen 24 und 34 einge schaltet werden. Die n-Bit-Steuerschaltung 80 führt dem Schaltbaumnetz 78 über die 2m Steuersignalleitun gen ein dem digitalen Wert der 4 werthöheren Bits entsprechendes Steuersignal zu, so daß die betreffen den Schalter des Schaltbaumnetzes 78 eingeschaltet werden und dadurch derjenige der Abgriffe 11, . . ., 14 der ersten Widerstandsgruppe 17 gewählt wird, aus dem ein dem digitalen Wert der 4 werthöheren Bits ent sprechendes analoges Ausgangssignal abgegeben wird. Wenn von dem Schaltbaumnetz 78 der Abgriff 13 gewählt ist, wird an dem Analogausgang 8 die Spannung an dem Abgriff 13 abgegeben.

Während dann das Schaltbaumnetz 78 in dem Zustand zum Wählen des Abgriffes 13 gehalten wird, schaltet die n-Bit-Steuerschaltung 80 eines der Steuersignale e bis g und eines der Steuersignale i bis k ein, so daß der Verbindungsweg zwischen der positiven und der ne gativen Analogspannungsquelle 1 und 2 durch eine Kom bination aus den Schaltvorrichtungen 21 bis 23 und 31 bis 33 der zweiten und dritten Widerstandsgruppe 18 und 19 gebildet wird.

Das heißt, der Verbindungsweg zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 wird folgendermaßen gebildet: Wenn der digitale Wert der 2 wertniedrigen Bits "00" ist, werden die Steuersignale h und l eingeschaltet, so daß die Schaltvorrichtungen 24 und 34 in den Einschaltzustand versetzt werden. Wenn der digitale Wert "01" ist, werden die Steuersi gnale g und k wirksam, so daß die Schaltvorrichtungen 23 und 33 eingeschaltet werden. Wenn der digitale Wert "10" ist, werden die Steuersignale f und j wirk sam, so daß die Schaltvorrichtungen 22 und 32 einge schaltet werden. Wenn der digitale Wert "11" ist, werden die Steuersignale e und i wirksam, so daß die Schaltvorrichtungen 21 und 31 eingeschaltet werden.

Der auf diese Weise gebildete Verbindungsweg ergibt 16 [= 2^m] Pegel von Teilspannungen zwischen der posi tiven und der negativen Analogspannungsquelle 1 und 2, wobei das analoge Ausgangssignal an dem untersten Abgriff 14 gleich 0 ist, wenn 4 [= 2^n-m] der Wider stände 53 der zweiten Widerstandsgruppe 18 zwischen die erste Widerstandsgruppe 17 und die positive Ana logspannungsquelle 1 geschaltet sind und keiner der Widerstände 53 der dritten Widerstandsgruppe 19 zwi schen die erste Widerstandsgruppe 17 und die negative Analogspannungsquelle 2 geschaltet ist. Wenn 3 [= (2^n-m-1)] Widerstände zwischen die erste Wider standsgruppe 17 und die positive Analogspannungsquel le 1 geschaltet sind und ein Widerstand zwischen die erste Widerstandsgruppe 17 und die negative Analog spannungsquelle 2 geschaltet ist, wird ein analoges Ausgangssignal erhalten, welches die Summe aus einer bei dem Einschalten von 4 Widerständen 53 zwischen die erste Widerstandsgruppe 17 und die positive Ana logspannungsquelle 1 erhaltenen analogen Spannung und einer Spannung ist, die 1/64 [= 1/2ⁿ] der Potential differenz zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 ist. Wenn 2 [= (2^n-m-2)] Widerstände zwischen die erste Wider standsgruppe 17 und die positive Analogspannungsquel le 1 geschaltet sind und 2 Widerstände zwischen die erste Widerstandsgruppe 17 und die negative Analogs pannungsquelle 2 geschaltet sind, wird ein analoges Ausgangssignal erhalten, welches gleich der Summe aus der bei dem Einschalten von 4 Widerständen 53 zwi schen die erste Widerstandsgruppe 17 und die positive Analogspannungsquelle 1 erhaltenen analogen Spannung und einer Spannung ist, die 2/64 [= 2/2ⁿ] der Poten tialdifferenz zwischen der positiven und der negati ven Analogspannungsquelle 1 und 2 ist. Wenn ein Wi derstand [= (2^n-m-3)] zwischen die erste Wider standsgruppe 17 und die positive Analogspannungsquel le 1 geschaltet ist und 3 Widerstände zwischen die erste Widerstandsgruppe 17 und die negative Analogs pannungsquelle 2 geschaltet sind, wird ein analoges Ausgangssignal erhalten, welches die Summe aus der bei dem Einschalten von 4 Widerständen 53 zwischen die erste Widerstandsgruppe 17 und die positive Ana logspannungsquelle 1 erhaltenen analogen Spannung und einer Spannung ist, die 3/64 [= 3/2ⁿ] der Potential differenz zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 ist.

Das heißt, zu der Spannung an dem entsprechend dem digitalen Wert der 4 werthöheren Bits gewählten Ab griff 13 wird eine Spannung addiert, die 1/2⁶ [= 1/2ⁿ] der Potentialdifferenz zwischen der positi ven und der negativen Analogspannungsquelle 1 und 2 ist, wodurch an dem Abgriff 13 Teilspannungen mit 4 [= 2^n-m] Pegeln erzeugt werden.

Nimmt man an, daß die Potentialdifferenz zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 3,20 V beträgt, so wird bei der m-Bit-Umsetzung die Potentialdifferenz in 16 [= 2^m] Pegel unterteilt, so daß die Potentialdifferenz zwischen benachbarten Abgriffen 200 mV beträgt. Wenn bei dem Abschluß der m-Bit-Umsetzung der zweitunterste Abgriff 13 gewählt ist, beträgt daher an dem Analogausgang 8 die Span nung 200 mV. Bei der Analogumsetzung der 2 wertnied rigsten Bits wird als Spannung, die dem digitalen Wert der 2 wertniedrigsten Bits entspricht, jeweils die Spannung [= 50 mV], die 1/2⁶ [= 1/2ⁿ] der Poten tialdifferenz zwischen der positiven und der negati ven Analogspannungsquelle 1 und 2 ist, zu der Span nung von 200 mV an dem bei der Analogumsetzung der vier werthöheren Bits gewählten Abgriff 13 addiert, wodurch an dem Abgriff 13 Teilspannungen mit 4 [= 2^n-m] Pegeln erzeugt werden.

Wenn bei dieser Umsetzung die 2 wertniedrigen Bits "01" sind, liegt an dem Analogausgang 8 eine Spannung von 250 mV, wenn die 2 wertniedrigen Bits "10" sind, liegt an dem Analogausgang 8 die Spannung 300 mV und wenn die 2 wertniedrigen Bits "11" sind, liegt an dem Analogausgang 8 die Spannung 350 mV.

Die Fig. 5 ist ein Schaltbild, das als zweites Aus führungsbeispiel der Erfindung die Gestaltung eines D/A-Umsetzers mit n-Bit-Auflösung zeigt, in dem ein Widerstandskettennetzwerk verwendet ist. Auch bei diesem Ausführungsbeispiel ist gleichermaßen wie bei dem ersten Ausführungsbeispiel angenommen, daß n und m auf 6 beziehungsweise 4 angesetzt sind und daß kei ne Korrektur für das halbe wertniedrigste Bit ausge führt wird. Gleiche Teile wie bei dem ersten Ausfüh rungsbeispiel 1 sind mit den gleichen Bezugszeichen bezeichnet und werden nicht beschrieben. Das zweite Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel dadurch, daß seitens der positi ven Analogspannungsquelle 1 zwischen einem Ende der Kette von Widerständen 53 einer zweiten Widerstands gruppe 28 und der positiven Analogspannungsquelle 1 sowie auch seitens der negativen Analogspannungsquel le 2 zwischen einem Ende der Kette von Widerständen 53 einer dritten Widerstandsgruppe 29 und der negati ven Analogspannungsquelle 2 keine Schaltvorrichtungen vorgesehen sind.

Die Funktion des D/A-Umsetzers gemäß dem zweiten Aus führungsbeispiel ist im wesentlichen gleich derjeni gen bei dem ersten Ausführungsbeispiel mit der Aus nahme, daß die n-Bit-Steuerschaltung 80 den Verbin dungsweg zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 folgendermaßen bildet: Bei der Umsetzung von m Bits wird das Steuersignal l eingeschaltet, um die Schaltvorrichtung 34 in den Einschaltzustand zu versetzen. Bei der Umsetzung der 2 wertniedrigen Bits wird dann, wenn deren digitaler Wert "00" ist, das Steuersignal l eingeschaltet, um die Schaltvorrichtung 34 einzuschalten, und dann, wenn der digitale Wert der 2 wertniedrigen Bits "11" ist, wird das Steuersignal e eingeschaltet, um die Schaltvorrichtung 21 in den Einschaltzustand zu ver setzen.

Ein Widerstandskettennetzwerk, in dem die Wider standsgruppen 17, 28 und 29 in Reihe geschaltet sind, bleibt ständig an die positive und die negative Ana logspannungsquelle 1 und 2 angeschlossen. Folglich wird der Verbindungsweg zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 entspre chend einer Kombination der Schaltvorrichtungen 21 bis 23 und 32 bis 34 gewählt. Da die Schaltvorrich tungen 21 bis 23 und 32 bis 34 einen Widerstandswert haben, der niedriger als derjenige des Widerstands 53 ist, hat der Weg, in welchem alle Widerstandsgruppen ständig an die positive und die negative Analogspan nungsquelle 1 und 2 angeschlossen sind, einen ausrei chend höheren Widerstandswert als derjenige des Ver bindungsweges, der durch die Kombination der Schalt vorrichtungen gebildet ist, so daß der Widerstands wert zwischen der positiven und der negativen Ana logspannungsquelle 1 und 2 von dem durch die Kombina tion der Schaltvorrichtungen 21 bis 23 und 32 bis 34 gewählten Verbindungsweg abhängig ist. Wenn für eine Widerstandskette ein gewisser Grad an Genauigkeit zu gelassen ist, kann die Anzahl der in der Widerstands kette mit der Gestaltung gemäß dem zweiten Ausfüh rungsbeispiel verwendeten Schaltelemente im Vergleich zu denjenigen in dem Widerstandskettennetzwerk gemäß dem ersten Ausführungsbeispiel verwendeten verringert werden.

Die Fig. 6 ist ein Schaltbild, das als drittes Aus führungsbeispiel der Erfindung die Gestaltung eines D/A-Umsetzers mit n-Bit-Auflösung zeigt, in dem ein Widerstandskettennetzwerk verwendet wird. Auch bei diesem Ausführungsbeispiel ist gleichermaßen wie bei dem ersten Ausführungsbeispiel angenommen, daß n und m jeweils auf 6 beziehungsweise 4 angesetzt sind und keine Korrektur für das halbe wertniedrigste Bit aus geführt wird. Die gleichen Teile wie diejenigen bei dem ersten Ausführungsbeispiel sind mit den gleichen Bezugszeichen bezeichnet und werden nicht beschrie ben. Das dritte Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel hinsichtlich der Gestaltung einer zweiten und einer dritten Wider standsgruppe 38 und 39. Die Funktion bei dem dritten Ausführungsbeispiel ist die gleiche wie bei dem er sten Ausführungsbeispiel und daher wird die Funktion nicht beschrieben.

Die zweite Widerstandsgruppe 38 enthält 3 [= (2^n-m-1)] Ketten von seriellen Widerständen 53 und die Schaltvorrichtungen 21 bis 24, welche jeweils selektiv auf gesonderte Weise ein Ende der jeweiligen Widerstandskette beziehungsweise die anderen Enden der Widerstandsketten gemeinsam mit der positiven Analogspannungsquelle 1 verbinden. In jeder Kette der Widerstände sind in Reihe Widerstände 53 mit einem jeweiligen Widerstandswert R/2^n-m geschaltet, wobei die Anzahl der Widerstände in den Widerstandsketten aufeinanderfolgend nacheinander von 3 [= (2^n-m-1)] bis auf 1 verringert ist. Die anderen Enden der Ket ten sind gemeinsam über einen Widerstand 53 mit dem Widerstandswert R/2^n-m mit der ersten Widerstands gruppe 17 verbunden.

Die dritte Widerstandsgruppe 39 enthält 3 [= (2^n-m-1)] Ketten von Reihenwiderständen sowie die Schaltvorrichtungen 31 bis 34, die selektiv je weils ein Ende einer jeweiligen Widerstandskette ein zeln für sich oder die anderen Enden der Ketten ge meinsam mit der negativen Analogspannungsquelle 2 verbinden. In jeder Widerstandskette sind Widerstände mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet und die Anzahl der Widerstände in den Widerstandsketten ist aufeinanderfolgend nachein ander von 3 [= (2^n-m-1)] auf 1 verringert. Die an deren Enden der Widerstandsketten sind gemeinsam mit der ersten Widerstandsgruppe 17 verbunden.

Bei dem vorstehend beschriebenen ersten bis dritten Ausführungsbeispiel ist angenommen, daß die Schalt vorrichtungen 21 bis 24 und 31 bis 34 zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 keine Widerstandskomponente haben. Bei der Her stellung einer hochintegrierten Schaltung beziehungs weise LSI-Schaltung werden diese Schaltelemente hauptsächlich durch MOS-Feldeffekttransistoren gebil det. Im allgemeinen ist bei der Entwurfstufe der Lei tungswiderstand zwischen der Source und dem Drain des MOS-Feldeffekttransistors im voraus bekannt. Daher ist dann, wenn von vornherein von dem Widerstandswert des jeweiligen Widerstandes 51, 52 und/oder 53 an beiden Enden der ersten Widerstandsgruppe der Lei tungswiderstand des Transistors abgezogen wird, theo retisch ein durch den Leitungswiderstand der Transi storen verursachter Fehler der Linearität ausgeschal tet.

Idealerweise werden die Schaltvorrichtungen 21 bis 24 und 31 bis 34 derart ausgelegt, daß sie den gleichen Widerstandswert haben, der sehr niedrig und zumindest niedriger als derjenige des Widerstands 53 ist. Dies ermöglicht es, daß alle durch das erfindungsgemäße Widerstandskettennetzwerk erzeugten analogen Spannun gen hervorragende Linearität zeigen.

Es ist manchmal erforderlich, daß das analoge Aus gangssignal die gleiche Spannung wie die positive Analogspannungsquelle 1 hat. In diesem Fall kann die der Spannung der positive Analogspannungsquelle 1 gleiche Spannung auf einfache Weise dadurch erzielt werden, daß alle Schaltvorrichtungen 31 bis 34 an der negativen Analogspannungsquelle 2 ausgeschaltet wer den. Gleichermaßen kann dann, wenn das analoge Aus gangssignal die Spannung haben soll, die gleich der jenigen der negativen Analogspannungsquelle 2 ist, diese Spannung auf einfache Weise dadurch erhalten werden, daß alle Schaltvorrichtungen 21 bis 24 an der positiven Analogspannungsquelle 1 ausgeschaltet wer den.

Die Fig. 7 ist ein Schaltbild, welches als viertes Ausführungsbeispiel der Erfindung die Gestaltung ei nes D/A-Umsetzers mit n-Bit-Auflösung zeigt, in dem ein Widerstandskettennetzwerk verwendet wird. Auch bei diesem Ausführungsbeispiel ist gleichermaßen wie bei dem ersten Ausführungsbeispiel angenommen, daß n und m auf 6 beziehungsweise 4 angesetzt sind und daß kei ne Korrektur für das halbe wertniedrigste Bit ausge führt wird. Die gleichen Teile wie diejenigen bei dem ersten Ausführungsbeispiel 1 sind mit den gleichen Bezugszeichen bezeichnet und werden nicht beschrie ben. Das vierte Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel dadurch, daß die erste Widerstandsgruppe 17 (2^m-1) Einheiten aus jeweils 2 Widerständen 5 mit einem jeweiligen Wider standswert R/2 in Reihenschaltung und 2^m Abgriffe 1, . . ., 14 enthält, die an die beiden Enden der Reihen schaltungen der Widerstände 5 und die Verbindungs punkte zwischen den Reihenschaltungen angeschlossen sind, und daß die zweite und die dritte Widerstands gruppe 18 und 19 aus Parallelschaltungen von jeweils 2 [= 2^n-m/2] Widerständen 5 bestehen, von denen jeder einen Widerstandswert R/2 hat, so daß jede Parallel schaltungseinheit aus den zwei Widerständen einen Wi derstandswert von R/2^n-m hat.

Wenn Widerstände in einem Herstellungsprozeß für hochintegrierte Schaltungen geformt werden, variieren die Widerstände hinsichtlich der Breite eines jewei ligen Widerstandskörpers, der Größe von den Wider stand mit Leitern verbindenden Durchgangsöffnungen, des Abstandes zwischen den Durchgangsöffnungen, dem Kontaktwiderstand und dergleichen. Sobald diese Werte auf dem gleichen Halbleiterplättchen ungleichmäßig sind, beeinflussen sie etwas die durch ein Wider standskettennetzwerk erzeugten Teilspannungen. Daher kann das Widerstandskettennetzwerk dadurch gestaltet werden, daß als Widerstandseinheiten Widerstände mit dem minimalen Widerstandswert verwendet werden. Wenn beispielsweise das ganze Widerstandskettennetzwerk gemäß dem ersten Ausführungsbeispiel durch Verwendung der Widerstände 53 mit dem kleinsten Widerstandswert als Widerstandseinheit ausgelegt wird, wird jeder der Widerstände 4 entweder durch Reihenschaltung von 4 Widerständen 53 oder durch Einstellen der Breite auf ein Viertel der ursprünglichen Breite gebildet. In dem ersteren Fall ist selbst dann, wenn die Wider stände 53 eine kleine Fläche einnehmen, für jeden Wi derstand eine Durchgangsöffnung für den Anschluß an den Leiter erforderlich und daher ist die Fläche der ersten Widerstandsgruppe 17 vergrößert, obgleich die zweite und die dritte Widerstandsgruppe 18 und 19 auf einer kleinen Fläche untergebracht werden können. Im Falle der Verringerung der Widerstandsbreite auf ein Viertel stellt selbst die Variation auf dem gleichen Halbleiterplättchen einen großen Anteil der Breite dar, wodurch es schwierig wird, Produkte mit gleich mäßigen Eigenschaften zu erzielen.

Im Hinblick darauf wird bei dem vierten Ausführungs beispiel die Widerstandseinheit mit dem kleinsten Wi derstandswert als Einheit mit dem Widerstandswert R/2 ausgelegt und die Widerstände 5 werden zum Erhalten eines Widerstands mit dem Widerstandswert R/2^n-m par allel geschaltet, wodurch ein Widerstandskettennetz werk mit höherer Genauigkeit gebildet wird.

Die Fig. 8 ist ein Blockschaltbild, das als fünftes Ausführungsbeispiel der Erfindung die Gestaltung ei nes Folgenäherungs-A/D-Umsetzers zeigt, in dem ir gendeiner der D/A-Umsetzer gemäß dem ersten bis vier ten Ausführungsbeispiel verwendet ist. Auch bei die sem fünften Ausführungsbeispiel ist gleichermaßen wie bei dem ersten Ausführungsbeispiel angenommen, daß n und m auf 6 beziehungsweise 4 angesetzt sind und daß keine Korrektur für das halbe wertniedrigste Bit aus geführt wird. Die gleichen Teile wie diejenigen bei dem ersten Ausführungsbeispiel sind mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung ist weggelassen.

In Fig. 8 ist mit 90 einer der D/A-Umsetzer gemäß dem ersten bis vierten Ausführungsbeispiel bezeichnet. Eine n-Bit-Steuerschaltung 100, die als erste und zweite Steuereinrichtung dient, wirkt folgendermaßen: Dem D/A-Umsetzer 90 werden jeweils über 2^n-m Signal leitungen Steuersignale 201 und 202 für das Einstel len des Einschaltzustandes oder des Ausschaltzustan des in der zweiten und der dritten Widerstandsgruppe 18 und 19 zugeführt. Die Schaltvorrichtungen der zweiten und der dritten Widerstandsgruppe 18 und 19 (die Schaltvorrichtungen 24 und 34 nach Fig. 1 und 6 oder die Schaltvorrichtung 34 nach Fig. 5) werden se lektiv derart eingeschaltet, daß zwischen der positi ven und der negativen Analogspannungsquelle 1 und 2 ein Verbindungsweg mit dem Widerstandswert 2^m R ge bildet wird. Das analoge Ausgangssignal 8 aus dem D/A-Umsetzer 90 wird durch aufeinanderfolgendes An setzen eines virtuellen beziehungsweise vorläufigen digitalen Wertes von dem höchsten der m Bits der n Bits an erhalten. Der digitale Wert der in werthohen Bits wird aufeinanderfolgend durch Anwendung des Fol genäherungsverfahrens beziehungsweise durch sukzessi ve Approximation aufgrund eines Vergleichsergeb nissignals 20 bestimmt, welches durch Vergleichen des analogen Ausgangssignals 8 mit einem analogen Ein gangssignal 25 erhalten wird, das von außen über ei nen Eingangsanschluß AIN zugeführt wird.

Weiterhin wirkt die n-Bit-Steuerschaltung 100 folgen dermaßen: Während der Abgriff gewählt bleibt, der ei ne analoge Spannung abgibt, die dem bei der m-Bit- Umsetzung gewählten digitalen Wert von in Bits ent spricht, werden dem D/A-Umsetzer 90 die Steuersignale 201 und 202 zugeführt, die einem vorläufigen Wert für den digitalen Wert entsprechen, welcher durch die (n-m) wertniedrigen Bits der n Bits bestimmt ist. Die Schaltvorrichtungen der zweiten und der dritten Wi derstandsgruppe 18 und 19 werden selektiv derart ge schaltet, daß der Verbindungsweg zwischen der positi ven und der negativen Analogspannungsquelle 1 und 2 geändert wird, wodurch die von dem Abgriff der ersten Widerstandsgruppe 17 abgegebene analoge Spannung min destens (n-m)-malig geändert wird. Unter Anwendung des Folgenäherungsverfahrens wird aufeinanderfolgend das analoge Ausgangssignal 8 aus dem D/A-Umsetzer 90 mit dem analogen Eingangssignal 25 verglichen und da durch der digitale Wert der (n-m) wertniedrigen Bits bestimmt.

Als nächstes wird unter Bezugnahme auf Fig. 9 bis 12 die Digitalumsetzfunktion des auf diese Weise gestal teten A/D-Umsetzers beschrieben. Fig. 9 und 11 sind Darstellungen der Umschaltung des Anschlußzustandes des Widerstandskettennetzwerkes gemäß dem ersten, dem dritten oder dem vierten Ausführungsbeispiel, bei de nen das Ein- und Ausschalten der Schaltvorrichtungen durch die Steuersignale e bis l gesteuert wird. Fig. 10 und 12 sind Zeitdiagramme der Steuersignale e bis l, mit denen die in Fig. 9 und 11 dargestellten Zu standsumschaltungen erzielt werden.

Wenn gemäß dem Umsetzungsergebnis eines vierten Bit zum Abschluß der Digitalumsetzung der 4 werthöheren Bits der in Fig. 1, 6 oder 7 dargestellte Abgriff 13 als der dem analogen Eingangssignal 25 am nächsten kommende gewählt ist, wird aus dem Analogausgang 8 eine analoge Spannung abgegeben, die einem digitalen Wert "000100₂" entspricht. Wenn die Potentialdiffe renz zwischen der positiven und der negativen Ana logspannungsquelle 1 und 2 3,2 V beträgt, liegt an dem Analogausgang 8 eine Spannung von 200 mV.

Bei der A/D-Umsetzung eines fünften Bits wird der di gitale Wert vorläufig auf "000110₂" eingestellt. Wäh rend mit dem Vergleicher 16 der bei der Umsetzung des vierten Bits gewählte Abgriff verbunden bleibt, wer den die Schaltvorrichtungen 24 und 34 ausgeschaltet, die bei der A/D-Umsetzung bis zu dem vierten Bit das Widerstandskettennetzwerk mit der positiven und der negativen Analogspannungsquelle 1 und 2 verbinden, und statt dessen werden die Schaltvorrichtungen 22 und 32 eingeschaltet, wodurch das Widerstandsketten netzwerk mit der positiven und der negativen Analogs pannungsquelle 1 und 2 verbunden wird. In diesem Fall werden im Vergleich zu dem bei dem Abschluß der Um setzung des vierten Bits erreichten Zustand (Fig. 9A und 11A) zwei Widerstände 53 seitens der negativen Analogspannungsquelle 2 eingefügt und zugleich zwei Widerstände 53 seitens der positiven Analogspannungs quelle 1 weggeschaltet (Fig. 9B und 11B), wodurch sich an dem Abgriff 13 eine Spannung von 300 mV er gibt. Der Vergleicher 16 vergleicht das zu diesem Zeitpunkt aus dem Abgriff 13 abgegebene analoge Aus gangssignal 8 mit dem analogen Eingangssignal 25. Wenn das Ergebnis des Vergleichs zwischen dem analo gen Ausgangssignal 8 und dem analogen Eingangssignal 25 zeigt, daß die Spannung des analogen Eingangs signals 25 höher ist, wird das fünfte Bit als "1" be stimmt, wogegen dann, wenn die Spannung des analogen Ausgangssignal 8 höher ist, das fünfte Bit als "0" bestimmt wird.

Wenn der Vergleich für das fünfte Bit ergibt, daß das analoge Eingangssignal 25 eine höhere Spannung als das analoge Ausgangssignal 8 hat, wird der digitale Wert vorläufig auf "000111₂" eingestellt und der Pro zeß schreitet zu der Umsetzung für ein sechstes Bit weiter. Die Schaltvorrichtungen 22 und 32 werden aus geschaltet, die bei der A/D-Umsetzung für das fünfte Bit und die vorangehenden Bits das Widerstandsketten netzwerk mit der positiven und der negativen Analogs pannungsquelle 1 und 2 verbunden haben, und es werden die Schaltvorrichtungen 21 und 31 eingeschaltet, durch die das Widerstandsnetzwerk mit der positiven und der negativen Analogspannungsquelle 1 und 2 ver bunden wird. Dadurch werden im Vergleich zu dem bei dem Abschluß der Umsetzung für das vierte Bit erhal tenen Zustand (Fig. 9A) drei Widerstände 53 seitens der positiven Analogspannungsquelle 1 weggeschaltet und drei Widerstände seitens der negativen Analogs pannungsquelle 2 eingefügt (Fig. 9C). Daher beträgt die Spannung an dem Abgriff 13 350 mV. Der Verglei cher 16 vergleicht wieder das zu diesem Zeitpunkt von dem Abgriff 13 abgegebene analoge Ausgangssignal 8 mit dem analogen Eingangssignal 25. Wenn das Ergebnis des Vergleichs zwischen dem analogen Ausgangssignal 8 und dem analogen Eingangssignal 25 zeigt, daß die Spannung des analogen Eingangssignals 25 höher ist, wird das sechste Bit als "1" bestimmt, so daß der dem analogen Eingangssignal 25 entsprechende digitale 6- Bit-Wert "000111₂" ist, wogegen dann, wenn das analo ge Ausgangssignal 8 höher ist, das sechste Bit als "0" bestimmt wird, so daß der dem analogen Eingangs signal 25 entsprechende digitale 6-Bit-Wert "000110₂" ist.

Wenn dagegen der Vergleich bei dem fünften Bit er gibt, daß das analoge Eingangssignal 25 eine niedri gere Spannung hat als das analoge Ausgangssignal 8, wird der digitale Wert vorläufig auf "000101₂" einge stellt und der Prozeß schreitet zu der Umsetzung für das sechste Bit weiter. Dabei werden die Schaltvor richtungen 22 und 32 ausgeschaltet, über die das Wi derstandskettennetzwerk bei der A/D-Umsetzung für das fünfte und die vorangehenden Bits an die positive und die negative Analogspannungsquelle 1 und 2 ange schlossen war, und die Schaltvorrichtungen 23 und 33 werden eingeschaltet, durch die die positive und die negative Analogspannungsquelle 1 und 2 mit dem Wider standskettennetzwerk verbunden werden. In diesem Fall wird im Vergleich zu dem bei dem Abschluß der Umset zung für das vierte Bit erreichten Zustand (Fig. 11A) ein Widerstand 53 seitens der positiven Analogspan nungsquelle 1 weggeschaltet und ein Widerstand 53 seitens der negativen Analogspannungsquelle 2 einge fügt (Fig. 11C). Daher beträgt die Spannung an dem Abgriff 13 250 mV. Der Vergleicher 16 vergleicht die Spannung des zu diesem Zeitpunkt an dem Abgriff 13 abgegebenen analogen Ausgangssignals 8 mit dem analo gen Eingangssignal 25. Wenn das Ergebnis des Ver gleichs zwischen dem analogen Ausgangssignal 8 und dem analogen Eingangssignal 25 zeigt, daß die Span nung des analogen Eingangssignals 25 höher ist, wird das sechste Bit als "1" bestimmt, so daß der dem ana logen Eingangssignal 25 entsprechende digitale 6-Bit- Wert "000101₂" ist, während dann, wenn das analoge Ausgangssignal 8 höher ist, das sechste Bit als "0" bestimmt wird, so daß der dem analogen Eingangssignal 25 entsprechende digitale 6-Bit-Wert "000100₂" ist.

Als nächstes wird die Umsetzungscharakteristik des erfindungsgemäßen A/D-Umsetzers beschrieben. Fig. 13A ist eine Darstellung der Umsetzungscharakteristik ei nes A/D-Umsetzers mit n-Bit-Auflösung nach dem Stand der Technik und Fig. 13B ist eine Darstellung der Um setzungscharakteristik des erfindungsgemäßen A/D-Um setzers mit n-Bit-Auflösung. Diese Figuren zeigen die Umsetzungscharakteristik für 3 wertniedrige Bits. Fig. 13B zeigt die jeweiligen Zustände in dem erfin dungsgemäßen A/D-Umsetzer nach der Digitalumsetzung eines den in werthöheren Bits entsprechenden analogen Ausgangssignals bis zu dem drittniedrigsten Bit, wo bei die Umsetzungskennlinie für diesen Prozeß durch eine ausgezogene Linie dargestellt ist und wobei nach der Digitalumsetzung die Umsetzungskennlinie in Ab hängigkeit von dem digitalen Wert der (n-m) wertnied rigen Bits [= 2 Bits] verschoben wird, was durch eine gestrichelte, eine strichpunktierte und eine mit zwei Punkten strichpunktierte Linie dargestellt ist. Wie aus der Figur zu entnehmen ist, stimmt die geänderte Umsetzungskennlinie mit der in Fig. 13A dargestellten bei dem Stand der Technik überein. Dies bedeutet, daß mit dem erfindungsgemäßen A/D-Umsetzer mit einer ver ringerten Anzahl von Bauelementen eine Umsetzungsqua lität erzielt werben kann, die zu der mit einem A/D- Umsetzer mit n-Bit-Auflösung nach dem Stand der Tech nik erzielten äquivalent ist.

Die Fig. 14 ist ein Blockschaltbild, das als sechstes Ausführungsbeispiel der Erfindung die Gestaltung ei nes Folgenäherungs-A/D-Umsetzers zeigt, in dem ir gendeiner der D/A-Umsetzer gemäß dem ersten bis vier ten Ausführungsbeispiel verwendet wird. Auch bei die sem Ausführungsbeispiel ist gleichermaßen wie bei dem ersten Ausführungsbeispiel angenommen, daß n und m auf 6 beziehungsweise 4 angesetzt sind. Die gleichen Teile wie diejenigen bei dem ersten oder fünften Aus führungsbeispiel sind mit den gleichen Bezugszeichen bezeichnet und werden nicht beschrieben. Bei dem A/D- Umsetzer gemäß dem sechsten Ausführungsbeispiel wird beispielsweise dann, wenn der Digitalumsetzung ein analoges Eingangssignal zu unterziehen ist, dem eine Versetzung innerhalb eines wertniedrigsten Bits (LSB) hinzugefügt sein kann, dem eine analoge Bezugsspan nung für den Vergleich mit einem externen analogen Eingangssignal abgebenden D/A-Umsetzer von vorne herein eine Versetzung innerhalb eines wertniedrig sten Bits hinzuaddiert, wodurch eine Versetzung aus einem Ergebnis einer A/D-Umsetzung eliminiert wird.

Das sechste Ausführungsbeispiel unterscheidet sich von dem fünften Ausführungsbeispiel dadurch, daß dann, wenn bei einem Anfangszustand der Umsetzung durch Kombinieren der Schaltvorrichtungen der zweiten und der dritten Widerstandsgruppe 18 und 19 der Ver bindungsweg zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 gebildet ist, eine (n-in)-Bit-Steuerschaltung 102, die einen Teil der Funktionen einer dritten und einer vierten Steuerein richtung ausführt, einen Verbindungsweg bildet, durch den an dem Ausgangssignal des D/A-Umsetzers 90 eine Versetzung um jeweils 1/2ⁿ der Potentialdifferenz zwischen der positiven und der negativen Analogspan nungsquelle 1 und 2 hervorgerufen wird. Im einzelnen kombiniert die (n-m)-Bit-Steuerschaltung 102 die Schaltvorrichtungen zum Bilden eines Verbindungswe ges, durch den an der analogen Spannung aus dem Ab griff eine derartige Versetzung hervorgerufen wird, daß aus dem 2^m-ten Abgriff, der den niedrigsten der 2^m Pegel der analogen Spannungen abgibt, das Aus gangssignal höher als 0 ist. Das heißt, im Falle des Widerstandskettennetzwerkes gemäß dem ersten, dritten oder vierten Ausführungsbeispiel wird der Verbin dungsweg durch Kombinieren der Schaltvorrichtungen 21 bis 23 und 31 und 33 gebildet, während im Falle des Widerstandskettennetzwerkes gemäß dem zweiten Ausfüh rungsbeispiel der Verbindungsweg durch Kombinieren der Schaltvorrichtungen 21 bis 23 und 32 und 34 ge bildet wird.

Eine m-Bit-Steuerschaltung 101, die zusammen mit der (n-m)-Bit-Steuerschaltung 102 einen Teil der Funktio nen der dritten und vierten Steuereinrichtung aus führt, führt dem D/A-Umsetzer 90 mit dem auf die vor stehend beschriebene Weise gebildeten Verbindungsweg Steuersignale für in Bits zu und führt unter Anwendung des Folgenäherungsverfahrens beziehungsweise der suk zessiven Approximation die Digitalumsetzung von m Bits mit der gleichen Prozedur wie bei dem fünften Ausführungsbeispiel aus.

Die Fig. 15 ist ein Blockschaltbild, das als sieben tes Ausführungsbeispiel der Erfindung die Gestaltung eines A/D-Umsetzers zeigt, in dem ein Widerstandsket tennetzwerk gemäß einem Ausführungsbeispiel der Er findung verwendet wird, und die Fig. 16 ist ein Schaltbild, das Einzelheiten der Gestaltung eines Teils des A/D-Umsetzers nach Fig. 15 zeigt. Auch bei dem siebenten Ausführungsbeispiel ist gleichermaßen wie bei dem ersten Ausführungsbeispiel angenommen, daß n und m zu 6 beziehungsweise 4 angesetzt sind und daß keine Korrektur für das halbe wertniedrigste Bit ausgeführt wird. Die gleichen Teile wie diejenigen bei dem ersten oder fünften Ausführungsbeispiel sind mit dem gleichen Bezugszeichen bezeichnet und ihre Beschreibung ist weggelassen. In dem A/D-Umsetzer ge mäß dem siebenten Ausführungsbeispiel wird bei der Umsetzung von m Bits die Digitalumsetzung unter An wendung des Folgenäherungsverfahrens wiederholt für jeweils p [= 2] Bits von dem werthöchsten Bit bis zu dem m-ten Bit ausgeführt. Bei der Umsetzung der er sten p Bits wird grob ermittelt, in welchem Span nungsbereich ein von außen eingegebenes analoges Ein gangssignal liegt. Die Spannungsbereiche werden durch Unterteilen der Potentialdifferenz zwischen der posi tiven und der negativen Analogspannungsquelle 1 und 2 in 2^p Pegel definiert. Bei der Umsetzung der nächsten p Bits wird der ermittelte Spannungsbereich in 2^p Pe gel unterteilt.

In Fig. 15 ist mit 91 ein D/A-Umsetzer bezeichnet, in dem eines der Widerstandskettennetzwerke gemäß den Ausführungsbeispielen der Erfindung verwendet wird und der als analoge Ausgangssignale 81, 82 und 83 von den 2^m Pegeln der Teilspannungen 3 [= (2^p-1)] Pegel abgibt. Eine Wählschaltergruppe 79 besteht aus nach folgend ausführlich beschriebenen Schaltern 700 bis 715, mit denen von den 16 [= 2^m] Abgriffen der ersten Widerstandsgruppe 17 3 [= (2^p-1)] Abgriffe gewählt werden. Eine 6-Bit-Steuerschaltung 110, die im we sentlichen auf gleiche Weise wie die Steuerschaltung 100 bei dem fünften Ausführungsbeispiel wirkt, führt bei der Umsetzung von m Bits dem D/A-Umsetzer 91 ei nen digitalen Wert zu, der durch vorläufiges bezie hungsweise versuchsweises Ansetzen von jeweils 2 Bits von den 6 werthöheren Bits an erhalten wird. Eine Schaltersteuerschaltung 86 gibt an die Wählschalter gruppe 79 Signale 84 und 85 ab. Das Signal 84 dient dazu, entsprechend dem aus der 6-Bit-Steuerschaltung 110 als fünfte und sechste Steuereinrichtung zuge führten digitalen Wert mit n Bits den entsprechenden Abgriff mit den Analogausgängen 81, 82 und 83 zu ver binden. Durch das Signal 85 wird der nachfolgend aus führlich beschriebene (0 + p)-Bit-Wählschalter 700 ein- oder ausgeschaltet.

3 [= 2^p] Vergleicher 16 nehmen jeweils an einem Ein gang eines der drei analogen Ausgangssignale 81, 82 und 83 und an dem anderen Eingang von außen her das analoge Eingangssignal 25 auf. Bei der Umsetzung der 4 werthöheren Bits werden drei Vergleichsergebnissi gnale 301, 302 und 303 der Vergleicher 16 einem Co dierer 305 zugeführt, der die drei Vergleichsergeb nissignale zu digitalen 2-Bit-Werten codiert. Die di gitalen Werte werden der 6-Bit-Steuerschaltung 110 zugeführt. Bei der Umsetzung der 2 wertniedrigeren Bits werden die Vergleichsergebnissignale 301, 302 und 303 der Vergleicher 16 einem Multiplexer 300 zu geführt. Der Multiplexer 300 gibt an die 6-Bit- Steuerschaltung 110 ein aus den drei Vergleichsergeb nissignalen 301, 302 und 303 gewähltes Vergleichser gebnissignal als Vergleichsergebnissignal 304 für ein wertniedriges Bit ab.

Die Wählschaltergruppe 79 enthält die Schalter 701, 702 und 703, die normalerweise offen sind und die je weils jeden vierten Abgriff der 16 Abgriffe von den höheren Abgriffen an mit dem Analogausgang 81, 82 be ziehungsweise 83 verbinden, um die Potentialdifferenz zwischen der positiven und der negativen Analogspan nungsquelle 1 und 2 in 4 Pegel zu unterteilen, vier Sätze aus den Schaltern 704 bis 706, 707 bis 709, 710 bis 712 und 713 bis 715, die normalerweise offen sind und von denen jeweils ein Schalter in einem jeden Satz mit dem Analogausgang 81, 82 und 83 verbunden ist, um die Potentialdifferenz des bei dem vorange henden Umsetzungsschritt für jeweils 2 Bits bestimm ten Spannungsbereichs in 4 Pegel zu unterteilen, und den (0 + p)-Bit-Wählschalter 700, der mit dem Analog ausgang 83 verbunden ist und der dazu dient, den D/A-Umsetzer 91 dann, wenn alle Umsetzungsergebnisse für die 4 werthöheren Bits "0" anzeigen, zur Ausgabe einer analogen Bezugsspannung für die Umsetzung der 2 wertniedrigen Bits in dem Fall zu steuern, daß ein analoges Eingangssignal, welches in einen digitalen Wert von "000000₂" bis "000011₂" umzusetzen ist, der Digitalumsetzung unterzogen wird.

Als nächstes wird die Digitalumsetzungsfunktion des auf diese Weise gestalteten A/D-Umsetzers beschrie ben.

Wenn 2 werthöhere Bits umzusetzen sind, werden die Schalter 701, 702 und 703 eingeschaltet, so daß mit dem Analogausgang 81 der Abgriff für die Ausgabe ei ner analogen Spannung verbunden wird, die "110000₂" entspricht, mit dem Analogausgang 82 der Abgriff für die Ausgabe einer analogen Spannung verbunden wird, die "100000₂" entspricht, und mit dem Analogausgang 83 der Abgriff für die Ausgabe einer analogen Span nung verbunden wird, die "010000₂" entspricht. Die Potentialdifferenz zwischen der positiven und der ne gativen Analogspannungsquelle 1 und 2 wird in 4 Pegel unterteilt. Die Vergleicher 16 vergleichen dann je weils die Signale an den Analogausgängen 81, 82 und 83 mit dem analogen Eingangssignal 25. Aufgrund der Codierergebnisse aus dem Codierer 305, der die Ver gleichsergebnissignale 301, 302 und 303 codiert, er mittelt die 6-Bit-Steuerschaltung 110 denjenigen der Teilspannungsbereiche mit den vier Pegeln zu dem die analoge Eingangsspannung gehört, und führt der Wähl schaltergruppe 79 ein Signal für das Steuern des Ein- und Ausschaltens der Schalter bei der Umsetzung der 2 nachfolgenden Bits zu.

Wenn beispielsweise alle Vergleichsergebnissignale 301 bis 303 "1" sind, hat das analoge Eingangssignal 25 eine Spannung, die höher ist als diejenige an dem Analogausgang 81, und daher legt die 6-Bit-Steuer schaltung 110 die beiden werthöchsten Bits auf "11₂" fest. Wenn das Vergleichsergebnissignal 301 "0" ist und die Vergleichsergebnissignale 302 und 303 "1" sind, hat das analoge Eingangssignal 25 eine Span nung, die höher als diejenige an dem Analogausgang 82, aber niedriger als diejenige an dem Analogausgang 81 ist, und daher legt die 6-Bit-Steuerschaltung 110 die 2 werthöchsten Bits auf "10₂" fest. Wenn die Ver gleichsergebnissignale 301 und 302 "0" sind und das Vergleichsergebnissignal 303 "1" ist, hat das analoge Eingangssignal 25 eine Spannung, die höher als dieje nige an dem Analogausgang 83, aber niedriger als die jenige an dem Analogausgang 82 ist, und daher legt die 6-Bit-Steuerschaltung 110 die 2 werthöchsten Bits auf "01₂" fest. Wenn alle Vergleichsergebnissignale 301 bis 303 "0" sind, hat das analoge Eingangssignal 25 eine Spannung, die niedriger als diejenige an dem Analogausgang 83 ist, und daher legt die 6-Bit- Steuerschaltung 110 die 2 werthöchsten Bits auf "00₂" fest. Zum Erhalten dieser digitalen 2-Bit-Werte wer den die Vergleichsergebnissignale 301 bis 303 durch den Codierer 305 auf 2 Bit codiert und das Ergebnis der Umsetzung in den 2-Bit-Datenwert wird der 6-Bit- Steuerschaltung 110 zugeführt.

Bei der Umsetzung der nachfolgenden 2 Bits wird der bei dem vorangehenden Umsetzungsschritt ermittelte Spannungsbereich in 4 Pegel unterteilt. Wenn die 2 werthöchsten Bits "11₂" sind, werden die Schalter 704 bis 706 eingeschaltet, wenn die beiden Bits "10₂" sind, werden die Schalter 707 bis 709 eingeschaltet, wenn die beiden Bits "01₂" sind, werden die Schalter 710 bis 712 eingeschaltet, und wenn die beiden Bits "00₂" sind, werden die Schalter 713 bis 715 einge schaltet, wodurch die Analogausgänge 81, 82 und 83 mit den betreffenden Abgriffen verbunden werden. Nachdem die analogen Ausgänge 81 bis 83 mit den be stimmten Abgriffen verbunden sind, werden die Signale an den Analogausgängen 81 bis 83 auf gleiche Weise wie bei den 2 werthöchsten Bits mit dem analogen Ein gangssignal 25 verglichen, so daß der digitale Wert der nachfolgenden 2 Bits bestimmt wird, wodurch ein Ergebnis der A/D-Umsetzung, nämlich der digitale Wert der 4 werthöheren Bits erhalten wird. In diesem Fall werden die Analogausgänge 81, 82 und 83 nacheinander an die benachbarten Abgriffe angeschlossen.

Bei der Umsetzung der 2 wertniedrigeren Bits wählt in Abhängigkeit von den Vergleichsergebnissignalen 301 bis 303 für das dritte und das vierte Bit der Multi plexer 300 das Vergleichsergebnissignal 301, welches dem höchsten Signal an den Analogausgängen 81 bis 83 entspricht, das niedriger als das analoge Eingangs signal 25 ist, für das Bestimmen desjenigen Analog ausganges 81, 82 oder 83, der für das Umsetzen der 2 wertniedrigeren Bits zu benutzen ist. Zugleich wird dieser Vorgang durch den Codierer 305 abgeschlossen, der die Vergleichsergebnissignale 301 bis 303 zu 2-Bit-Daten codiert. Nach dem Wählen des Analogaus ganges 81, 82 oder 83 werden auf gleiche Weise wie in den A/D-Umsetzern gemäß dem fünften und sechsten Aus führungsbeispiel die 2 wertniedrigeren Bits nach dem Folgenäherungsverfahren digitalisiert, um die A/D- Umsetzung auf 6 [= n] Bits herbeizuführen.

Wenn dagegen der Vergleich des dritten und des vier ten Bits ergibt, daß das analoge Eingangssignal 25 nicht höher als irgendeines der Signale an den Analo gausgängen 81, 82 und 83 ist, beziehungsweise daß al le Umsetzungsergebnisse für die 4 werthöheren Bits "0" sind, steuert die 6-Bit-Steuerschaltung 110 die Schaltersteuerschaltung 86 zur Ausgabe des Signals 85 an die Wählschaltergruppe 79, um den (0 + p)-Bit- Wählschalter 700 einzuschalten, der für das Umsetzen eines analogen Eingangssignals 25 vorgesehen ist, welches von einem digitalen Wert "000000₂" bis zu ei nem digitalen Wert "000011₂" umzusetzen ist, wobei an das Widerstandskettennetzwerk der Analogausgang 83 angeschlossen wird. Gemäß der vorangehenden Beschrei bung wird der (0 + p)-Bit-Wählschalter 700 aus schließlich bei der A/D-Umsetzung eines Spannungsbe reichs verwendet, bei dem nur p wertniedrige Bits "1" sein können.

Der A/D-Umsetzer gemäß diesem Ausführungsbeispiel ist dadurch gekennzeichnet, daß der Schalter für das Er halten der p wertniedrigen Bits vorgesehen ist. Bei dem Ausführungsbeispiel ist der (0 + p)-Bit-Wähl schalter 700 mit dem Analogausgang 83 verbunden. Falls der Multiplexer 300 dazu ausgelegt ist, zu ei nem geeigneten Zeitpunkt das Wählen der analogen Aus gangssignale 81, 82 und 83 als Ausgangssignal 304 für das Ergebnis der Umsetzung des wertniedrigen Bits zu steuern, ist die Verbindung des Wählschalters nicht darauf beschränkt. Vielmehr kann der Wählschalter mit dem Analogausgang 81 oder 82 verbunden sein.

Bei dem Ausführungsbeispiel wird eines der Wider standskettennetzwerke gemäß dem ersten bis vierten Ausführungsbeispiel verwendet. Der A/D-Umsetzer kann statt mit dem Netzwerk gemäß diesem Ausführungsbei spiel mit einer Kombination von logischen Schaltungen gebildet werden, die eine zu den Netzwerken gemäß dem ersten bis vierten Ausführungsbeispiel äquivalente Schaltung steuern können.

In dem auf diese Weise gestalteten A/D-Umsetzer gemäß dem siebenten Ausführungsbeispiel kann das Wider standskettennetzwerk auf gleiche Weise wie bei den anderen Ausführungsbeispielen durch eine Schaltungs anordnung mit geringen Ausmaßen gebildet werden und die Auflösung kann auf einfache Weise dadurch verbes sert werden, daß im Vergleich zu einer Schaltergruppe eines herkömmlichen A/D-Umsetzers der gleichen Art ein Schalter hinzugefügt wird.

Bei allen vorstehend beschriebenen Ausführungsbei spielen sind die n-Bit-Steuerschaltungen (einschließ lich der m-Bit-Steuerschaltung, der (n-m)-Bit- Steuerschaltung und der 6-Bit-Steuerschaltung) zu ei nem herkömmlichen Folgenäherungs- beziehungsweise Folgevergleichsregister äquivalent, welches in einem A/D-Umsetzer der sogenannten Folgenäherungs- oder Folgevergleichsausführung für die sukzessive Approxi mation verwendet wird. Die Funktion eines Folgenähe rungs-A/D-Umsetzers ist in mancherlei diesbezüglichen Veröffentlichungen beschrieben, wie z. B. in "Design of A-D/D-A-Converter" (20. Februar 1980, "CQ Publica tion", Kabushiki Kaisha, Seite 11). Ein solcher A/D- Umsetzer kann auf einfache Weise mit Schieberegistern und Flipflops gestaltet werden.

Obgleich die Steuersignale für die n-Bit-Steuerschal tung, die Vergleicher, die Schalter und das Schalt baumnetz nicht ausführlich beschrieben sind, werden diese Bauteile auf gleichartige Weise wie die bei dem Stand der Technik verwendeten gesteuert. Der erfin dungsgemäße A/D-Umsetzer und insbesondere die n-Bit- Steuerschaltung und die Vergleicher bewirken entspre chend den Steuersignalen das Erzielen einer erwünsch ten Genauigkeit. Die für die A/D-Umsetzung der (n-m) wertniedrigen Bits erforderlichen Steuersi gnale können auf einfache Weise durch logische Schal tungen aufgrund der Signale erzeugt werden, die im Prozeß der A/D-Umsetzung erzeugt werden, welche im Zusammenhang mit den Ausführungsbeispielen beschrie ben wurde.

In dem vorstehend beschriebenen erfindungsgemäßen A/D-Umsetzer werden aufeinanderfolgend die Umsetzun gen für n Bits ausgeführt. Wenn die Zeit zum Ab schließen des Umsetzungsprozesses verändert werden kann, ist eine erwünschte Genauigkeit mit einem Um setzungsverfahren erzielbar, bei dem ein Näherungs wert durch Aufstufen oder Abstufen von (n-m) wert niedrigen Bits erhalten wird.

Bei den vorstehend beschriebenen Ausführungsbeispie len sind das Widerstandskettennetzwerk, der D/A-Um setzer und der A/D-Umsetzer mit den in eine hochinte grierte Schaltung eingebauten Schaltvorrichtungen für die positive und die negative Analogspannungsquelle gestaltet. Die gleichen Wirkungen wie diejenigen bei den Ausführungsbeispielen können auch mit einer An ordnung erzielt werden, bei der die Wege zwischen den Schaltvorrichtungen der zweiten und der dritten Wi derstandsgruppe und den Analogspannungsquellen außer halb einer hochintegrierten Schaltung ausgebildet sind und die Wege durch ein Programm oder dergleichen mit den Analogspannungsquellen außerhalb der hochin tegrierten Schaltung verbunden werden. Bei dieser al ternativen Ausführung besteht für die Schaltvorrich tungen keine Einschränkung auf Transistoren, so daß sie durch mechanische Teile wie Relais gebildet sein können.

Die n-Bit-Steuerschaltungen einschließlich der m-Bit- Steuerschaltung, der (n-m)-Bit-Steuerschaltung und der 6-Bit-Steuerschaltung steuern das Schaltbaumnetz und die Vorrichtungen zum Verbinden des Widerstands kettennetzwerkes mit der positiven und der negativen Analogspannungsquelle. Selbstverständlich können die durch die n-Bit-Steuerschaltungen für das Steuern des Schaltbaumnetzes und der Anschlußvorrichtungen für die Analogspannungsquellen benutzen Daten auf gleiche Weise wie die in Steuerschaltungen eines D/A-Umset zers oder A/D-Umsetzers nach dem Stand der Technik benutzten Daten ausgelesen werden. Die n-Bit-Steuer schaltungen steuern jeweils die analoge Ausgangsspan nung des eingebauten D/A-Umsetzers und setzen eine von außen eingegebene analoge Spannung entsprechend einem Ergebnis des Vergleichs zwischen der analogen Ausgangsspannung des D/A-Umsetzers und der externen analogen Eingangsspannung durch den Vergleicher in einen digitalen Wert um.

Selbstverständlich können diese Daten nicht nur in die Steuerschaltung für das Steuern des D/A-Umsetzers eingeschrieben, sondern auch nach Erfordernis aus dieser ausgelesen werden.

Die für das Steuern des A/D-Umsetzers vorgesehene Steuerschaltung hat gemäß den vorstehend beschriebe nen Ausführungsbeispielen eine Gestaltung, bei der für m werthohe Bits auf gleiche Weise wie in einem A/D-Umsetzer nach dem Stand der Technik gesteuert wird und für (n-m) wertniedrige Bits mittels einer Kombination von Schaltvorrichtungen für das Anschlie ßen eines Widerstandskettennetzwerkes an die positive und negative Analogspannungsquelle gesteuert wird. Bei n = 6 und m = 4 wird beispielsweise bei der Um setzung für das fünfte Bit das Schaltbaumnetz durch den bei der Umsetzung für das vierte Bit bestimmten digitalen Wert festgelegt und es werden die in den Figuren dargestellten Signale f und j erzeugt, so daß die Schaltvorrichtungen für einen Weg gewählt werden, durch den gegenüber der in den Vergleicher bei der Umsetzung für das vierte Bit eingegebenen analogen Spannung die Spannung an dem Kettenabgriff um 1/2⁵ der Potentialdifferenz zwischen der positiven und der negativen Analogspannungsquelle angehoben wird. Wenn bei der Umsetzung für das sechste Bit der Vergleich für das fünfte Bit ergibt, daß die analoge Eingangs spannung niedriger als das analoge Ausgangssignal ist, werden die in den Figuren dargestellten Signale g und k erzeugt, so daß die Schaltvorrichtungen für einen Weg gewählt werden, durch den gegenüber der in den Vergleicher bei der Umsetzung für das fünfte Bit eingegebenen analogen Spannung die Spannung an dem Abgriff um 1/2⁶ der Potentialdifferenz zwischen der positiven und der negativen Analogspannungsquelle ge senkt wird. Wenn der Vergleich für das fünfte Bit er gibt, daß die analoge Eingangsspannung höher als das analoge Ausgangssignal ist, werden in den Figuren dargestellten Signale e und i erzeugt, so daß die Schaltvorrichtungen für einen Weg gewählt werden, durch den gegenüber der in den Vergleicher bei der Umsetzung für das fünfte Bit eingegebenen analogen Spannung die Spannung an dem Abgriff um 1/2⁶ der Po tentialdifferenz zwischen der positiven und der nega tiven Analogspannungsquelle erhöht wird. Die Anord nung für das Erzeugen dieser Signale kann auf einfa che Weise durch logische Schaltungen gebildet werden.

In einem A/D-Umsetzer mit 6-Bit-Auflösung, in dem ein Widerstandskettennetzwerk nach dem Stand der Technik verwendet wird, muß die Widerstandskette mindestens 64 Widerstände enthalten und für ein Schaltbaumnetz zum Erhalten eines analogen Ausgangssignals werden 126 Schalter benötigt. Dem gegenüber beträgt in einem A/D-Umsetzer mit 6-Bit-Auflösung, in dem das erfin dungsgemäße Widerstandskettennetzwerk verwendet wird, die Anzahl von Kettenabgriffen entsprechend der 4-Bit-Auflösung 16 und es kann daher für das Erhalten eines analogen Ausgangssignals ein Schaltbaumnetz mit 30 Schaltern gebildet werden. Folglich kann der A/D- Umsetzer mit der um 2 Bits erhöhten 6-Bit-Auflösung mit höchstens 8 Schaltern für das Verbinden des Wi derstandskettennetzwerkes mit den analogen Spannungs quellen gebildet werden. Daher kann die 6-Bit-Auflö sung dadurch erreicht werden, daß im Vergleich zu ei nem herkömmlichen 4-Bit-A/D-Umsetzer die Fläche der Widerstände, die einen Hauptteil der Fläche des A/D- Umsetzers bildet, um nur ungefähr 30% vergrößert wird.

Wenn die A/D-Umsetzer gemäß dem fünften und sechsten Ausführungsbeispiel geprüft werden sollen, liegen bei n = 6 und m = 4 16 Kettenabgriffe und 16 Wege vor, die sich von den Abgriffen zu dem Analogausgang er strecken. An jedem der Abgriffe kann eine Spannung mit 4 Pegeln erzeugt werden, so daß insgesamt Span nungen mit 64 Pegeln erzeugt werden. Entsprechend 4 Arten von Kombinationen der Schaltvorrichtungen 21 bis 24 und 31 bis 34 zwischen der positiven und der negativen Analogspannungsquelle 1 und 2 werden 3 Ar ten von Spannungen erzeugt. Wenn daher von den 64 analogen Spannungen eine Abgriffspannung und mit der Abgriffspannung zusammenhängende aufeinanderfolgende 3 Punkte geprüft werden, können die übrigen Spannun gen durch Prüfen an 15 Punkten für die übrigen 15 Ab griffe geprüft werden. Das heißt, das Prüfen an ins gesamt 19 Punkten entspricht dem Prüfen an 64 Punk ten, wodurch die Prüfzeit verkürzt ist. In Anbetracht dessen, daß die zweite und die dritte Widerstands gruppe 18 und 19 Fehler enthalten, ist es vorzuzie hen, jeweils in der Nähe des höchsten und des nied rigsten Abgriffes an aufeinanderfolgenden 4 Punkten zu prüfen. In diesem Fall ist für das Prüfen der Spannungen mit den 64 Pegeln die Prüfung an 23 Punk ten ausreichend.

Die Fig. 17 zeigt als achtes Ausführungsbeispiel der Erfindung die Gestaltung eines D/A-Umsetzers mit ei nem erfindungsgemäßen Widerstandskettennetzwerk, bei dem an allen Ausgangssignalen aus dem Widerstandsket tennetzwerk die Korrektur für das halbe wertniedrig ste Bit, das heißt, die 1/2 LSB-Korrektur ausgeführt wird.

In diesem Widerstandskettennetzwerk enthält eine Wi derstandsgruppe 49 einen Widerstand 54 mit einem Wi derstandswert R/2^n-m+1 für die 1/2 LSB-Korrektur, Wi derstände 53 mit einem jeweiligen Widerstandswert von R/2^n-m und Schaltvorrichtungen 31, 32 und 35 für das selektive Verbinden der Widerstände 53 und 54 mit der negativen Analogspannungsquelle 2. Die Schaltvorrich tung 35 wird durch ein Steuersignal o gesteuert, wel ches die ODER-Verknüpfung aus den Signalen l und k ist, und entspricht hinsichtlich der Wirkung den bei den Schaltvorrichtungen 33 und 34 bei dem ersten Aus führungsbeispiel. Bei diesem achten Ausführungsbei spiel hat der Widerstand 51 einen Widerstandswert von {(2^n-m+1-2)/2^n-m+1}R und der Widerstand 52 hat ei nen Widerstandswert von R/2^n-m+1. Bei n = 6 und m = 4 hat der Widerstand 51 einen Widerstandswert von 6R/8 und jeder der Widerstände 52 und 54 hat einen Wider standswert von R/8. Das Steuersignal o für die Schaltvorrichtung 35 wird wirksam, wenn der Digital wert der 2 wertniedrigen Bits "11" ist, wobei das Wi derstandskettennetzwerk genauso wie bei dem ersten Ausführungsbeispiel wirkt.

Durch diese Gestaltung wird die 1/2 LSB-Korrektur an allen Ausgangssignalen aus dem Widerstandskettennetz werk vorgenommen, was leicht aus der Funktion des Wi derstandskettennetzwerkes bei den anderen Ausfüh rungsbeispielen zu schließen ist. Wie aus der Anord nung des Ausführungsbeispiels nach Fig. 7 ersichtlich ist, muß bei dem Widerstandskettennetzwerk eine große Anzahl von Widerständen parallel oder in Reihe ge schaltet werden, um den Widerstandswert 6R/8 oder R/8 zu erhalten. Obgleich der Bereich, an dem die Wider stände 51, 52 und 54 angeordnet sind, im Vergleich zu den anderen Ausführungsbeispielen die der Anzahl der Widerstände entsprechende große Fläche beansprucht, ist die Anzahl der Schaltvorrichtungen verringert, wenn der Widerstandswert des Widerstands 51 derart angesetzt wird, daß er nicht denjenigen des Wider stands 4 übersteigt, und der gesamte Widerstandswert der Widerstände 51, 52 und 54 in dieser Schaltung gleich R ist. Wenn das Widerstandskettennetzwerk ge mäß diesem achten Ausführungsbeispiel in der Schal tung ohne 1/2 LSB-Korrektur verwendet wird, ist die Anzahl der Schaltvorrichtungen im Vergleich zu derje nigen in dem Widerstandskettennetzwerk gemäß dem er sten Ausführungsbeispiel verringert. In diesem Fall wird der Widerstandswert des Widerstands 52 auf 0 Ω, derjenige des Widerstands 51 auf 3 R/4 und derjenige des Widerstands 54 auf R/4 eingestellt.

Die Fig. 18 zeigt eine Anordnung, bei der ähnlich wie bei dem zweiten Ausführungsbeispiel gegenüber der in Fig. 17 dargestellten Anordnung die Schaltvorrichtung zwischen der positiven Analogspannungsquelle 1 und einer zweiten Widerstandsgruppe 28 sowie diejenige zwischen der negativen Analogspannungsquelle 2 und einer dritten Widerstandsgruppe 59 weggelassen sind und die Analogspannungsquellen 1 und 2 jeweils direkt mit den Widerstandsgruppen 28 und 59 verbunden sind. Wenn das Widerstandskettennetzwerk wie bei dem zwei ten Ausführungsbeispiel gesteuert wird und das Steu ersignal o für die Schaltvorrichtung 35 entsprechend dem digitalen Wert "1" der 2 wertniedrigen Bits wirk sam wird, ist die Funktion der Schaltung offensicht lich die gleiche wie bei dem zweiten Ausführungsbei spiel.

Die Fig. 19 zeigt die Gestaltung eines D/A-Umsetzers mit einem Widerstandskettennetzwerk, die gegenüber denjenigen nach Fig. 17 auf gleichartige Weise abge ändert sind wie das dritte Ausführungsbeispiel (nach Fig. 6) gegenüber dem ersten Ausführungsbeispiel ab geändert ist. Eine dritte Widerstandsgruppe 69 ent hält 2 [= 2^n-m-2] Reihenschaltungen aus Widerstän den sowie die Schaltvorrichtungen 31, 32 und 35, die selektiv ein Ende der Widerstandsreihenschaltungen einzeln für sich beziehungsweise die anderen Enden der Reihenschaltungen gemeinsam mit der negativen Analogspannungsquelle 2 verbinden. In jeder Kette der Reihenwiderstände sind Widerstände mit einem jeweili gen Widerstandswert von R/2^n-m in Reihe geschaltet und die Anzahl der Widerstände in einer jeden Kette nimmt aufeinanderfolgend von 2 [= 2^n-m-2] auf 1 ab. Die anderen Enden der Widerstandsketten sind gemein sam über einen Widerstand 54 mit einem Widerstands wert von R/2^n-m+1 mit der ersten Widerstandsgruppe 17 verbunden. Die Funktion dieses abgewandelten Wider standskettennetzwerkes ist gleich derjenigen des in Fig. 17 dargestellten Widerstandskettennetzwerkes, so daß sich eine Erläuterung erübrigt.

Die Fig. 20 ist ein Schaltbild eines D/A-Umsetzers mit n-Bit-Auflösung, bei dem ein gegenüber dem drit ten Ausführungsbeispiel abgewandeltes Widerstandsket tennetzwerk verwendet ist. Auch bei diesem Ausfüh rungsbeispiel ist wie bei dem ersten Ausführungsbei spiel angenommen, daß n = 6 und m = 4 ist und daß keine Korrektur für das halbe wertniedrigste Bit be ziehungsweise 1/2 LSB-Korrektur ausgeführt wird. Die gleichen Teile wie bei dem ersten Ausführungsbeispiel sind mit den gleichen Bezugszeichen bezeichnet und ihre Beschreibung ist hier weggelassen. Diese Abwand lungsform unterscheidet sich von dem ersten Ausfüh rungsbeispiel durch die Gestaltung einer zweiten Wi derstandsgruppe 48 und einer dritten Widerstandsgrup pe 39. Der Aufbau der dritten Widerstandsgruppe 39 ist der gleiche wie bei dem dritten Ausführungsbei spiel (gemäß Fig. 6) und die Funktion des Wider standskettennetzwerkes ist die gleiche wie bei dem dritten Ausführungsbeispiel, wodurch sich hier die Erläuterung erübrigt.

Die zweite Widerstandsgruppe 48 enthält 4 [= 2^n-m] Ketten von Serienwiderständen 53 und Schaltvorrich tungen 21 bis 24, die selektiv ein Ende der Wider standsketten mit der positiven Analogspannungsquelle 1 verbinden. In einer jeden Kette sind Widerstände 53 mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet und die Anzahl der Widerstände in einer jeden Kette ist aufeinanderfolgend nacheinander von 4 [= 2^n-m] auf 1 verringert. Die anderen Enden der Ketten sind gemeinsam mit der ersten Widerstands gruppe 17 verbunden.

Tabelle 1

Es wird ein Widerstandskettennetzwerk beschrieben, mit dem durch eine Widerstandsgruppe in dem mittleren Teil eine Potentialdifferenz zwischen zwei Spannungs quellen in 2^m Pegel unterteilt wird und dann die An zahl von Widerständen, die an beiden Enden des Wider standskettennetzwerkes angeordnet und zwischen die Widerstände des mittleren Teils und die beiden Span nungsquellen eingefügt sind, in der Weise geändert wird, daß die Teilspannungen mit den 2^m Pegeln zu (n-m) Pegeln verändert werden, was zur Folge hat, daß die Potentialdifferenz in 2ⁿ Pegel unterteilt wird. Das Widerstandskettennetzwerk wird in einem D/A-Umsetzer eingesetzt. In einem A/D-Umsetzer er zeugt der D/A-Umsetzer eine Bezugsspannung für den Vergleich mit einer Eingangsspannung.

Claims

1. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te aus Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit den Verbindungspunkten der Wider stände beziehungsweise einem Ende der Widerstandsket te verbunden sind,
eine zweite Widerstandsgruppe (18) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 24), die selektiv ein Ende der Widerstands kette oder einen der Verbindungspunkte der Widerstän de mit der ersten Bezugsspannungsquelle verbinden, welche eine höhere Spannung abgibt, wobei das andere Ende der Widerstandskette mit der ersten Widerstands gruppe verbunden ist, und
eine dritte Widerstandsgruppe (19) mit einer Kette von Widerständen, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31 bis 34), die selektiv ein Ende der Widerstands kette oder einen der Verbindungspunkte der Widerstän de mit der zweiten Bezugsspannungsquelle verbinden, wobei das andere Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist.

2. Widerstandskettennetzwerk nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Widerstände der ersten Widerstandsgruppe (17) aus mehreren in Reihe geschalteten Widerstandseinheiten besteht, die im we sentlichen den gleichen Widerstandswert haben, und daß jeder der Widerstände der zweiten und der dritten Widerstandsgruppe (18, 19) aus mehreren Widerstand einheiten besteht, die zum Erreichen eines Wider standswertes von R/2^n-m parallel geschaltet sind.

3. Digital/Analog-Umsetzer mit dem Widerstands kettennetzwerk nach Anspruch 1, gekennzeichnet durch eine Einrichtung (78), die aus den 2^m Abgriffen der ersten Widerstandsgruppe (17) des Widerstandsketten netzwerkes einen Abgriff für die Abnahme einer analo gen Spannung wählt, die einem digitalen Wert der m werthohen Bits aus den n Bits entspricht, und eine erste Steuereinrichtung (80), die bei dem Umsetzen der m werthohen Bits oder der (n-m) wertniedrigen Bits zwischen der ersten und der zweiten Bezugsspan nungsquelle durch selektives Kombinieren der Schalt vorrichtungen (21 bis 24, 31 bis 34) der zweiten und der dritten Widerstandsgruppe (18, 19) einen Verbin dungsweg mit einem Widerstandswert von 2^m R bildet und die bei dem Umsetzen der (n-m) wertniedrigen Bits den Verbindungsweg unter Beibehalten des gewähl ten Abgriffes für die Abnahme einer analogen Spannung für die m Bits aus dem Abgriff bildet.

4. Analog/Digital-Umsetzer mit dem Digi tal/Analog-Umsetzer mit n Bit Auflösung gemäß An spruch 3, gekennzeichnet durch einen Vergleicher (16) zum Vergleichen eines analogen Ausgangssignals (8) aus dem Digital/Analog-Umsetzer mit einem umzusetzen den analogen Eingangssignal (25) und eine zweite Steuereinrichtung (100), die dem Digital/Analog- Umsetzer einen vorläufig zum Erhalten einer analogen Bezugsspannung für einen Vergleich für die digitale Umsetzung des analogen Eingangssignals eingestellten digitalen Wert zuführt, um bei dem Umsetzen der m werthohen Bits in dem D/A-Umsetzer das Bilden eines Verbindungsweges zu bewirken, durch den die Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle in 2^m Pegel unterteilt wird, und bei dem Umsetzen der (n-m) wertniedrigen Bits in dem Digital/Analog-Umsetzer das Ändern des Verbin dungsweges aufgrund des Vergleichsergebnisses aus dem Vergleicher unter Beibehaltung des bei der Umsetzung der m Bits gewählten Abgriffes zu bewirken, wodurch das analoge Ausgangssignal aus dem bei der Umsetzung der m Bits gewählten Abgriff mindestens (n-m)-malig geändert wird.

5. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 4, wobei Prüfungen ausgeführt werden, die zu Prüfungen an 2ⁿ Punkten äquivalent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prü fungen ausgeführt werden, bei denen jeder der Ketten abgriffe für die Abnahme unterschiedlicher analoger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Spannungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren beiden Ket tenabgriffe unter Veränderung des Verbindungsweges zum Variieren der aus den jeweiligen beiden Kettenab griffen abgenommenen Spannungen in 2 Pegeln je weils um eine analoge Spannung ausgeführt werden, die für jeden Pegel 1/2ⁿ Bit entspricht.

6. Analog/Digital-Umsetzer, gekennzeichnet durch

a) einen Digital/Analog-Umsetzer (90), der ein Widerstandskettennetzwerk (17 bis 19) nach Anspruch 1,

eine Einrichtung (78), die aus den 2^m Abgriffen der ersten Widerstandsgruppe (17) des Widerstandsket tennetzwerkes einen Abgriff zur Abnahme einer analo gen Spannung wählt, die einem digitalen Wert der m werthohen Bits aus den n Bits entspricht, und
eine dritte Steuereinrichtung (102) aufweist, die durch selektives Kombinieren der Schaltvorrich tungen (21 bis 24, 31 bis 34) der zweiten und der dritten Widerstandsgruppe (18, 19) einen Verbindungs weg zwischen der ersten und der zweiten Bezugsspan nungsquelle derart bildet, daß analoge Spannungen mit 2^m Pegeln mit einer Versetzung abgenommen werden, die um eine Spannung von 1/2ⁿ der Potentialdifferenz zwi schen der ersten und der zweiten Bezugsspannungsquel le erhöht ist, und daß ferner zwischen der ersten und der zweiten Bezugsspannungsquelle Widerstände mit ei nem Widerstandswert von 2^m R liegen,

b) einen Vergleicher (16) zum Vergleichen eines analogen Ausgangssignals (8) für die m Bits aus dem Digital/Analog-Umsetzer mit einem umzusetzenden ana logen Eingangssignal (25) und
c) eine vierte Steuereinrichtung (101), die dem Digital/Analog-Umsetzer einen vorläufig angesetzten digitalen Wert zum Erhalten einer analogen Bezugs spannung für einen Vergleich zur Digitalumsetzung des analogen Eingangssignals zuführt.

7. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 6, wobei Prüfungen ausgeführt werden, die zu Prüfungen an 2ⁿ Punkten äquivalent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prü fungen ausgeführt werden, bei denen jeder der Ketten abgriffe für die Abnahme unterschiedlicher analoger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Spannungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren beiden Ket tenabgriffe unter Veränderung des Verbindungsweges zum Variieren der aus den jeweiligen beiden Kettenab griffen abgenommenen Spannungen in 2^n-m Pegeln je weils um eine analoge Spannung ausgeführt werden, die für jeden Pegel 1/2ⁿ Bit entspricht.

8. Analog/Digital-Umsetzer, gekennzeichnet durch

a) einen Digital/Analog-Umsetzer (91), der ein Widerstandskettennetzwerk (17 bis 19) nach Anspruch 1, welches die Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt,

eine Einrichtung (79), die aus den 2^m Abgriffen des Widerstandskettennetzwerkes (2^p-1) Abgriffe zur Abnahme einer analogen Spannung wählt, die einen di gitalen Wert von p Bits der m werthohen Bits aus den n Bits entspricht, wobei n < m ist und m p ist,
eine fünfte Steuereinrichtung (110) aufweist, die entsprechend einer Umsetzung der (n-m) wert niedrigen Bits durch selektives Kombinieren der Schaltvorrichtungen (21 bis 24, 31 bis 34) der zwei ten und dritten Widerstandsgruppe (18, 19) einen Ver bindungsweg zwischen der ersten und der zweiten Be zugsspannungsquelle bildet, in welchem Widerstände mit einem Widerstandswert 2^m R liegen,

b) (2^p-1) Vergleicher (16) zum Vergleichen analoger Ausgangssignale (81 bis 83) aus dem Digi tal/Analog-Umsetzer mit einem umzusetzenden analogen Eingangssignal,
c) eine Abgriffwähleinrichtung (300), die von den Abgriffen, die bei dem Endstadium der Umsetzung der m werthohen Bits zur Abnahme einer Spannung ge wählt sind, die niedriger als diejenige des analogen Eingangssignals ist, als Abgriff für die Umsetzung der (n-m) wertniedrigen Bits einen Abgriff zur Ab nahme der höchsten Spannung wählt,
d) eine sechste Einrichtung (110), die bei dem Umsetzen der m werthohen Bits an dem Di gital/Analog-Umsetzer das Bilden eines Verbindungswe ges bewirkt, bei dem die Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungsquelle in 2^m Pegel unterteilt wird,

dem Digital/Analog-Umsetzer aufeinanderfolgend für jeweilige Bits beginnend von dem werthöchsten Bit der n Bits bis zu dem m-ten Bit einen vorläufig ange setzten digitalen Wert zum Erhalten einer analogen Bezugsspannung für einen Vergleich zur Digitalumset zung des analogen Eingangssignals zuführt, wodurch der Digital/Analog-Umsetzer die Analogumsetzung für jeweils p Bits wiederholt,
bei jeder Analogumsetzung an den Vergleichern den Vergleich des analogen Ausgangssignals aus dem Digital/Analog-Umsetzer mit dem analogen Eingangs signal für das Ausführen einer Digitalumsetzung für jeweils p Bits bewirkt und
bei der Umsetzung der (n-m) wertniedrigen Bits dem Digital/Analog-Umsetzer einen vorläufig angesetz ten digitalen Wert zum Erhalten einer analogen Be zugsspannung für den Vergleich zur Digitalumsetzung der (n-m) wertniedrigen Bits zuführt, wobei der bei der Umsetzung der m Bits gewählte Abgriff beibehalten wird und in dem Digital/Analog-Umsetzer der Verbin dungsweg entsprechend einem Vergleichsergebnis der Vergleicher geändert wird, wodurch das analoge Aus gangssignal aus dem bei der Umsetzung der m Bits ge wählten Abgriff mindestens (n-m)-malig geändert wird und

e) eine Einrichtung (86, 700), die dann, wenn die Abgriffwähleinrichtung keinen der (2^p-1) Ab griffe wählt, einen bei der Umsetzung der (n-m) wertniedrigen Bits zu benutzenden Abgriff wählt.

9. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 8, wobei Prüfungen ausgeführt werden, die zu Prüfungen an 2ⁿ Punkten äquivalent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prü fungen ausgeführt werden, bei denen jeder der Ketten abgriffe für die Abnahme unterschiedlicher analoger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Spannungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren beiden Ket tenabgriffe unter Veränderung des Verbindungsweges zum Variieren der aus den jeweiligen beiden Kettenab griffen abgenommenen Spannungen in 2^n-m Pegeln je weils um eine analoge Spannung ausgeführt werden, die für jeden Pegel 1/2ⁿ Bit entspricht.

10. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle mit den Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (28) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 23) zum selektiven Verbinden eines der Ver bindungspunkte der Widerstände mit der ersten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der ersten Bezugsspannungsquelle verbunden ist, welche eine hö here Spannung abgibt, und
eine dritte Widerstandsgruppe (29) mit einer Kette von Widerständen, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (32 bis 34) zum selektiven Verbinden eines der Enden der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der zweiten Bezugsspannungsquel le, wobei ein Ende der Widerstandskette mit der er sten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der zweiten Bezugsspan nungsquelle verbunden ist.

11. Widerstandskettennetzwerk nach Anspruch 10, dadurch gekennzeichnet, daß jeder der Widerstände der ersten Widerstandsgruppe (17) durch mehrere in Reihe geschaltete Widerstandseinheiten (5) gebildet ist, die im wesentlichen den gleichen Widerstandswert ha ben, und daß jeder der Widerstände der zweiten und der dritten Widerstandsgruppe (28, 29) durch mehrere Widerstandseinheiten gebildet ist, die zum Erzielen eines Widerstandswertes von R/2^n-m parallel geschal tet sind.

12. Digital/Analog-Umsetzer mit dem Widerstands kettennetzwerk nach Anspruch 10, gekennzeichnet durch eine Einrichtung (78), die von den 2^m Abgriffen der ersten Widerstandsgruppe (17) des Widerstandsket tennetzwerkes einen Abgriff zur Abnahme einer analo gen Spannung wählt, welche einem digitalen Wert der m werthohen Bits aus den n Bits entspricht, und
eine erste Steuereinrichtung (80), die im Falle der Umsetzung der m werthohen Bits oder im Falle der Umsetzung der (n-m) wertniedrigen Bits durch selek tives Kombinieren der Schaltvorrichtungen (21 bis 23, 32 bis 34) der zweiten und der dritten Widerstands gruppe (28, 29) zwischen der ersten und der zweiten Bezugsspannungsquelle einen Verbindungsweg mit einem Widerstandswert von 2^m R bildet und bei der Umsetzung der (n-m) wertniedrigen Bits den Verbindungsweg un ter Beibehaltung des gewählten Abgriffes zur Abnahme einer analogen Spannung für die m Bits aus dem Ab griff bildet.

13. Analog/Digital-Umsetzer mit dem Digi tal/Analog-Umsetzer mit n Bit Auflösung nach Anspruch 12, gekennzeichnet durch
einen Vergleicher (16) zum Vergleichen eines analogen Ausgangssignals (8) aus dem Digital/Analog- Umsetzer (90) mit einem umzusetzenden analogen Ein gangssignal (25) und
eine zweite Steuereinrichtung (100), die dem Digital/Analog-Umsetzer zum Erhalten einer analogen Bezugsspannung für den Vergleich zur Digita lumsetzung des analogen Eingangssignals einen vorläu fig angesetzten digitalen Wert zuführt,
bei der Umsetzung der m werthohen Bits in dem Digital/Analog-Umsetzer das Bilden eines Verbindungs weges bewirkt, durch den die Potentialdifferenz zwi schen der ersten und der zweiten Bezugsspannungsquel le in 2^m Pegel unterteilt wird, und
bei der Umsetzung der (n-m) wertniedrigen Bits in dem Digital/Analog-Umsetzer die Änderung des Ver bindungsweges aufgrund des Vergleichsergebnisses aus dem Vergleicher unter Beibehaltung des bei der Umset zung der m Bits gewählten Abgriffes bewirkt, wodurch mindestens (n-m)-malig das analoge Ausgangssignal aus dem bei der Umsetzung der m Bits gewählten Ab griff geändert wird.

14. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 13, wobei Prüfungen ausge führt werden, die zu Prüfungen an 2ⁿ Punkten äquiva lent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prüfungen ausgeführt werden, bei denen jeder der Ket tenabgriffe für die Abnahme unterschiedlicher analo ger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Span nungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren bei den Kettenabgriffe unter Veränderung des Verbindungs weges zum Variieren der aus den jeweiligen beiden Kettenabgriffen abgenommenen Spannungen in 2ⁿ Pe geln jeweils um eine analoge Spannung ausgeführt wer den, die für jeden Pegel 1/2ⁿ Bit entspricht.

15. Analog/Digital-Umsetzer, gekennzeichnet durch

a) einen Digital/Analog-Umsetzer (90), der

ein Widerstandskettennetzwerk (17, 28, 29) nach Anspruch 10,
eine Einrichtung (78), die von den 2^m Abgriffen der ersten Widerstandsgruppe (17) des Widerstandsket tennetzwerkes einen Abgriff zur Abnahme einer analo gen Spannung wählt, die einem digitalen Wert der m werthohen Bits aus den n Bits entspricht, und
eine dritte Steuereinrichtung (102) aufweist, die durch selektives Kombinieren der Schaltvorrich tungen der zweiten und der dritten Widerstandsgruppe zwischen der ersten und der zweiten Bezugsspannungs quelle einen Verbindungsweg zur Abnahme von analogen Spannungen mit 2^m Pegeln mit einer Versetzung bildet, die um eine Spannung von 1/2ⁿ der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle erhöht ist, wobei zwischen diesen Widerstände mit einem Widerstandswert von 2^m R liegen,

b) einen Vergleicher zum Vergleichen eines ana logen Ausgangssignals für die m Bits aus dem Digi tal/Analog-Umsetzer mit einem umzusetzenden analogen Eingangssignal und
c) eine vierte Steuereinrichtung, die dem Digi tal/Analog-Umsetzer einen vorläufig angesetzten digi talen Wert zum Erhalten einer analogen Bezugsspannung für den Vergleich zur Digitalumsetzung des analogen Eingangssignals zuführt.

16. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 15, wobei Prüfungen ausge führt werden, die zu Prüfungen an 2ⁿ Punkten äquiva lent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prüfungen ausgeführt werden, bei denen jeder der Ket tenabgriffe für die Abnahme unterschiedlicher analo ger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Span nungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren bei den Kettenabgriffe unter Veränderung des Verbindungs weges zum Variieren der aus den jeweiligen beiden Kettenabgriffen abgenommenen Spannungen in 2^n-m Pe geln jeweils um eine analoge Spannung ausgeführt wer den, die für jeden Pegel 1/2ⁿ Bit entspricht.

17. Analog/Digital-Umsetzer, gekennzeichnet durch

a) einen Digital/Analog-Umsetzer (91), der das Widerstandskettennetzwerk (17, 28, 29) nach Anspruch 10 zum Unterteilen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle in 2ⁿ Pegel,

eine Einrichtung (79), die von den 2^m Abgriffen des Widerstandskettennetzwerkes (2^p-1) Abgriffe zur Abnahme einer analogen Spannung wählt, die einen di gitalen Wert von p Bits der m werthohen Bits aus den n Bits entspricht, wobei n < m ist und m p ist,
eine fünfte Steuereinrichtung (110) aufweist, die entsprechend der Umsetzung der (n-m) wertnied rigen Bits durch selektives Kombinieren der Schalt vorrichtungen der zweiten und der dritten Wider standsgruppe einen Verbindungsweg zwischen der ersten und der zweiten Bezugsspannungsquelle bildet, in wel chem Widerstände mit einem Widerstandswert von 2^m R liegen,

b) (2^p-1) Vergleicher (16) zum Vergleichen von analogen Ausgangssignalen (81 bis 83) aus dem Digi tal/Analog-Umsetzer mit einem umzusetzenden analogen Eingangssignal,
c) eine Abgriffwähleinrichtung (300), die von den Abgriffen, die bei dem Endstadium der Umsetzung der m werthohen Bits zur Abnahme einer Spannung ge wählt sind, die niedriger als diejenige des analogen Eingangssignals ist, als einen bei der Umsetzung der (n-m) wertniedrigen Bits zu verwendenden Abgriff einen Abgriff zur Abnahme der höchsten Spannung wählt,
d) eine sechste Einrichtung (110), die

bei der Umsetzung der m werthohen Bits an dem Digital/Analog-Umsetzer das Bilden eines Verbindungs weges bewirkt, durch den die Potentialdifferenz zwi schen der ersten und der zweiten Bezugsspannungsquelle in 2^m Pegel unterteilt wird,
dem Digital/Analog-Umsetzer aufeinanderfolgend für jeweilige Bits beginnend mit dem werthöchsten Bit der n Bits bis zu dem m-ten Bit einen vorläufig ange setzten digitalen Wert zum Erhalten einer analogen Bezugsspannung für den Vergleich zur Digitalumsetzung des analogen Eingangssignals zuführt, wodurch der Di gital/Analog-Umsetzer wiederholt die Analogumsetzung für jeweils p Bits ausführt,
bei jeder Analogumsetzung an den Vergleichern den Vergleich des analogen Ausgangssignals aus dem Digital/Analog-Umsetzer mit dem analogen Eingangs signal zum Ausführen einer Digitalumsetzung für je weils p Bits herbei führt und
bei der Umsetzung der (n-m) wertniedrigen Bits dem Digital/Analog-Umsetzer einen vorläufig angesetz ten digitalen Wert zum Erhalten einer analogen Be zugsspannung für den Vergleich zur Digitalumsetzung der (n-m) wertniedrigen Bits zuführt, wobei unter Beibehaltung des bei der Umsetzung der m Bits gewähl ten Abgriffes der Digital/Analog-Umsetzer den Verbin dungsweg aufgrund des Vergleichsergebnisses der Ver gleicher ändert, wodurch das analoge Ausgangssignal aus dem bei der Umsetzung der m Bits gewählten- Ab griff mindestens (n-m)-malig geändert wird, und

e) eine Einrichtung (86, 700), die dann, wenn die Abgriffwähleinrichtung keinen der (2^p-1) Abgrif fe wählt, einen bei der Umsetzung der (n-m) wert niedrigen Bits zu verwendenden Abgriff wählt.

18. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 17, wobei Prüfungen ausge führt werden, die zu Prüfungen an 2ⁿ Punkten äquiva lent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prüfungen ausgeführt werden, bei denen jeder der Ket tenabgriffe für die Abnahme unterschiedlicher analo ger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Span nungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren bei den Kettenabgriffe unter Veränderung des Verbindungs weges zum Variieren der aus den jeweiligen beiden Kettenabgriffen abgenommenen Spannungen in 2^n-m Pe geln jeweils um eine analoge Spannung ausgeführt wer den, die für jeden Pegel 1/2ⁿ Bit entspricht.

19. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und der zwei ten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, ge kennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit den Verbindungspunkten der Wider stände und mit einem Ende der Widerstandskette ver bunden sind,
eine zweite Widerstandsgruppe (38) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in jeder Widerstandskette in der Anschlußfolge jeweils um "1" von (2^n-m-1) bis "1" verringert ist, und mit Schaltvorrichtungen (21 bis 24) zum selekti ven Verbinden eines Endes irgendeiner Widerstandsket te oder aller anderen Enden der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam über einen Widerstand (53) mit einem Widerstandswert von R/2^n-m mit einem Ende der ersten Widerstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (39) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in der jeweiligen Widerstandskette in der An schlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (31 bis 34) zum selekti ven Verbinden entweder eines Endes der Widerstands ketten oder aller anderen Enden der Widerstandsketten mit der zweiten Bezugsspannungsquelle, wobei die an deren Enden der Widerstandsketten gemeinsam mit dem anderen Ende der ersten Widerstandsgruppe verbunden sind.

20. Widerstandskettennetzwerk nach Anspruch 19, dadurch gekennzeichnet, daß jeder der Widerstände der ersten Widerstandsgruppe (17) durch mehrere in Reihe geschaltete Widerstandseinheiten (5) gebildet ist, die im wesentlichen gleichen Widerstandswert haben, und daß jeder der Widerstände der zweiten und der dritten Widerstandsgruppe (38, 39) durch mehrere Wi derstandseinheiten gebildet ist, die zum Erzielen ei nes Widerstandswertes von R/2^n-m parallel geschaltet sind.

21. Digital/Analog-Umsetzer mit dem Widerstands kettennetzwerk nach Anspruch 19, gekennzeichnet durch
eine Einrichtung (78), die von den 2^m Abgriffen der ersten Widerstandsgruppe (17) des Widerstandsket tennetzwerkes einen Abgriff zur Abnahme einer analo gen Spannung wählt, die einem digitalen Wert der m werthohen Bits aus den n Bits entspricht, und
eine erste Steuereinrichtung (80), die entspre chend der Umsetzung der m werthohen Bits oder ent sprechend der Umsetzung der (n-m) wertniedrigen Bits durch selektives Kombinieren der Schaltvorrich tungen (21 bis 24, 31 bis 34) der zweiten und der dritten Widerstandsgruppe (38, 39) zwischen der er sten und der zweiten Bezugsspannungsquelle einen Ver bindungsweg mit Widerständen mit einem Widerstands wert von 2^m R bildet und die bei dem Umsetzen der (n-m) wertniedrigen Bits den Verbindungsweg unter Beibehalten des Abgriffes bildet, der zur Abnahme ei ner analogen Spannung für die m Bits aus dem Abgriff gewählt ist.

22. Analog/Digital-Umsetzer mit dem Digi tal/Analog-Umsetzer mit n Bit Auflösung nach Anspruch 21, gekennzeichnet durch
einen Vergleicher (16) zum Vergleichen eines analogen Ausgangssignals (8) aus dem Digital/Analog- Umsetzer (90) mit einem umzusetzenden analogen Ein gangssignal (25) und
eine zweite Steuereinrichtung (100), die dem Digital/Analog-Umsetzer einen vorläufig an gesetzten digitalen Wert zum Erhalten einer analogen Bezugsspannung für den Vergleich zur Digitalumsetzung des analogen Eingangssignals zuführt,
bei der Umsetzung der m werthohen Bits an dem Digital/Analog-Umsetzer das Bilden eines Verbindungs weges bewirkt, durch den die Potentialdifferenz zwi schen der ersten und der zweiten Bezugsspannungsquel le in 2^m Pegel unterteilt wird, und
bei der Umsetzung der (n-m) wertniedrigen Bits an dem Digital/Analog-Umsetzer unter Beibehaltung des bei der Umsetzung der m Bits gewählten Abgriffes die Änderung des Verbindungsweges aufgrund des Vergleiche ergebnisses des Vergleichers bewirkt, wodurch das analoge Ausgangssignal aus dem bei der Umsetzung der m Bits gewählten Abgriff mindestens (n-m)-malig ge ändert wird.

23. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 22, wobei Prüfungen ausge führt werden, die zu Prüfungen an 2ⁿ Punkten äquiva lent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prüfungen ausgeführt werden, bei denen jeder der Ket tenabgriffe für die Abnahme unterschiedlicher analo ger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Span nungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren bei den Kettenabgriffe unter Veränderung des Verbindungs weges zum Variieren der aus den jeweiligen beiden Kettenabgriffen abgenommenen Spannungen in 2^n-m Pe geln jeweils um eine analoge Spannung ausgeführt wer den, die für jeden Pegel 1/2ⁿ Bit entspricht.

24. Analog/Digital-Umsetzer, gekennzeichnet durch

a) einen Digital/Analog-Umsetzer (90), der das Widerstandskettennetzwerk (17, 38, 39) nach Anspruch 19,

eine Einrichtung (78), die von den 2^m Abgriffen der ersten Widerstandsgruppe (17) des Widerstandsket tennetzwerkes einen Abgriff zur Abnahme einer analo gen Spannung wählt, die einem digitalen Wert der m werthohen Bits aus den n Bits entspricht, und
eine dritte Steuereinrichtung (102) aufweist, die durch selektives Kombinieren der Schaltvorrich tungen (21 bis 24, 31 bis 34) der zweiten und der dritten Widerstandsgruppe (38, 39) einen Verbindungs weg zwischen der ersten und der zweiten Bezugsspan nungsquelle zur Aufnahme von analogen Spannungen mit 2^m Pegeln mit einer Versetzung bildet, die um eine Spannung von 1/2ⁿ der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungsquelle an steigt, wobei zwischen der ersten und der zweiten Be zugsspannungsquelle Widerstände mit einem Wider standswert von 2^m R liegen,

b) einen Vergleicher (16) zum Vergleichen eines analogen Ausgangssignals (8) für die m Bits aus dem Digital/Analog-Umsetzer mit einem umzusetzenden ana logen Eingangssignal und
c) eine vierte Steuereinrichtung (110), die dem Digital/Analog-Umsetzer einen vorläufig angesetzten digitalen Wert zum Erhalten einer analogen Bezugs spannung für den Vergleich zur Digitalumsetzung des analogen Eingangssignals zuführt.

25. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 24, wobei Prüfungen ausge führt werden, die zu Prüfungen an 2ⁿ Punkten äquiva lent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prüfungen ausgeführt werden, bei denen jeder der Ket tenabgriffe für die Abnahme unterschiedlicher analo ger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Span nungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren bei den Kettenabgriffe unter Veränderung des Verbindungs weges zum Variieren der aus den jeweiligen beiden Kettenabgriffen abgenommenen Spannungen in 2^n-m Pe geln jeweils um eine analoge Spannung ausgeführt wer den, die für jeden Pegel 1/2ⁿ Bit entspricht.

26. Analog/Digital-Umsetzer, gekennzeichnet durch

a) einen Digital/Analog-Umsetzer (91), der das Widerstandskettennetzwerk (17, 38, 39) nach Anspruch 19 zum Unterteilen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle in 2ⁿ Pegel,

eine Einrichtung (79), die von den 2^m Abgriffen des Widerstandskettennetzwerkes (2^p-1) Abgriffe für die Abnahme von analogen Spannungen wählt, die einem digitalen Wert von p Bits der m werthohen Bits aus den n Bits entspricht, wobei n < m ist und m p ist,
eine fünfte Steuereinrichtung (110) aufweist, die bei dem Umsetzen der (n-m) wertniedrigen Bits durch selektives Kombinieren der Schaltvorrichtungen (21 bis 24, 31 bis 34) der zweiten und der dritten Widerstandsgruppe (38, 39) einen Verbindungsweg zwi schen der ersten und der zweiten Bezugsspannungsquel le mit einem Widerstandswert von 2^m R zwischen der ersten und der zweiten Bezugsspannungsquelle bildet,

b) (2^P-1) Vergleicher (16) zum Vergleichen analoger Ausgangssignale (81 bis 83) aus dem Digi tal/Analog-Umsetzer mit einem umzusetzenden analogen Eingangssignal (125),
c) eine Abgriffwähleinrichtung (300), die von den Abgriffen, die bei dem Endstadium der Umsetzung der m werthohen Bits zur Abnahme einer Spannung ge wählt sind, welche niedriger als diejenige des analo gen Eingangssignals ist, als bei der Umsetzung der (n-m) wertniedrigen Bits zu benutzenden Abgriff ei nen Abgriff zur Abnahme der höchsten Spannung wählt,
d) eine sechste Einrichtung (110), die bei der Umsetzung der m werthohen Bits an dem Digital/Analog-Umsetzer das Bilden eines Verbindungs weges bewirkt, durch den die Potentialdifferenz zwi schen der ersten und der zweiten Bezugsspannungsquel le in 2^m Pegel unterteilt wird,

dem Digital/Analog-Umsetzer aufeinanderfolgend für jedes Bit beginnend von dem werthöchsten Bit der n Bits bis zu dem m-ten Bit einen vorläufig angesetz ten digitalen Wert zum Erhalten einer analogen Be zugsspannung für den Vergleich zur Digitalumsetzung des analogen Eingangssignals zuführt, wodurch der Di gital/Analog-Umsetzer wiederholt die Analogumsetzung für jeweils p Bits ausführt,
bei jeder Analogumsetzung an den Vergleichern den Vergleich des analogen Ausgangssignals aus dem Digital/Analog-Umsetzer mit dem analogen Eingangs signal für die Digitalumsetzung für jeweils p Bits bewirkt und
bei der Umsetzung der (n-m) wertniedrigen Bits dem Digital/Analog-Umsetzer einen vorläufig angesetz ten digitalen Wert zum Erhalten einer analogen Be zugsspannung für den Vergleich zur Digitalumsetzung der (n-m) wertniedrigen Bits zuführt, wobei unter Beibehaltung des bei der Umsetzung der m Bits gewähl ten Abgriffes der Digital/Analog-Umsetzer den Verbin dungsweg aufgrund eines Vergleichsergebnisses der Vergleicher ändert, wodurch das analoge Ausgangs signal aus dem bei der Umsetzung der m Bits gewählten Abgriff mindestens (n-m)malig geändert wird, und

27. Verfahren zum Prüfen des Analog/Digital- Umsetzers nach Anspruch 26, wobei Prüfungen ausge führt werden, die zu Prüfungen an 2ⁿ Punkten äquiva lent sind, dadurch gekennzeichnet, daß an 2^m Punkten Prüfungen ausgeführt werden, bei denen jeder der Ket tenabgriffe für die Abnahme unterschiedlicher analo ger Ausgangssignale mit 2^m Pegeln überprüft wird, und daß an 2 × 2^n-m Punkten Präzisionsprüfungen an den beiden Kettenabgriffen für die Abnahme analoger Span nungen, die jeweils dem minimalen und dem maximalen digitalen Wert der m Bits entsprechen, oder an zwei anderen Kettenabgriffen in der Nähe der ersteren bei den Kettenabgriffe unter Veränderung des Verbindungs weges zum Variieren der aus den jeweiligen beiden Kettenabgriffen abgenommenen Spannungen in 2^n-m Pe geln jeweils um eine analoge Spannung ausgeführt wer den, die für jeden Pegel 1/2ⁿ Bit entspricht.

28. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit den Verbindungspunkten der Wider stände und einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (18) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2ⁿ in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Verbinden eines Endes der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei das andere Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist, und
eine dritte Widerstandsgruppe (29) mit einer Kette von Widerstände, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 23) zum selektiven Verbinden entweder der En den der Widerstandskette oder eines der Verbindungs punkte der Widerstände mit der zweiten Bezugsspan nungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der zweiten Be zugsspannungsquelle verbunden ist.

29. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit den Verbindungspunkten der Wider stände und mit einem Ende der Widerstandskette ver bunden sind,
eine zweite Widerstandsgruppe (18) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Verbinden eines Endes der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei das andere Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist, und
eine dritte Widerstandsgruppe (39) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (31 bis 34) zum selekti ven Verbinden entweder eines Endes der Widerstands ketten oder aller anderen Enden der Widerstandsketten mit der zweiten Bezugsspannungsquelle, wobei die an deren Enden der Widerstandsketten gemeinsam mit dem anderen Ende der ersten Widerstandsgruppe verbunden sind.

30. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit den Verbindungspunk ten der Widerstände und mit einem Ende der Wider standskette verbunden sind,
eine zweite Widerstandsgruppe (18) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Verbinden eines Endes der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei das andere Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist, und
eine dritte Widerstandsgruppe (49) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31, 32, 35) zum selektiven Verbinden entweder der Enden der Widerstandskette oder eines der Verbin dungspunkte der Widerstände mit der zweiten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe über einen Wider stand (54) verbunden ist, der einen Widerstandswert von R/2^n-m+1 hat.

31. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit den Verbindungspunk ten der Widerstände und mit einem Ende der Wider standskette verbunden sind,
eine zweite Widerstandsgruppe (18) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Verbinden eines Endes der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei das andere Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist, und
eine dritte Widerstandsgruppe (58) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (32, 35) zum selektiven Verbinden entweder der Enden der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der zweiten Bezugsspannungsquel le, wobei ein Ende der Widerstandskette mit der er sten Widerstandsgruppe über einen Widerstand (54) verbunden ist, der einen Widerstandswert von R/2^n-m+1 hat, und das andere Ende der Widerstandskette mit der zweiten Bezugsspannungsquelle verbunden ist.

32. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ-Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen, die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit den Verbindungspunkten der Wider stände und mit einem Ende der Widerstandskette ver bunden sind,
eine zweite Widerstandsgruppe (18) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind und mit Schaltvorrichtungen (21 bis 24) zum selektiven Verbinden eines Endes der Wi derstandskette oder eines der Verbindungspunkte der Widerstände mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei das andere Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist, und
eine dritte Widerstandsgruppe (69) mit (2^n-m-2) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-2) bis "1" abnimmt, und mit Schaltvorrichtungen (31, 32, 35) zum selekti ven Verbinden entweder eines Endes der Widerstands ketten oder aller anderen Enden der Widerstandsketten mit der zweiten Bezugsspannungsquelle, wobei die an deren Enden der Widerstandsketten gemeinsam mit dem anderen Ende der ersten Widerstandsgruppe über einen Widerstand (54) verbunden sind, der einen Wider standswert von R/2^n-m+1 hat.

33. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (28) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 23) zum selektiven Verbinden eines der Ver bindungspunkte der Widerstände mit der ersten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der ersten Bezugsspannungsquelle verbunden ist, die eine höhere Spannung abgibt, und
eine dritte Widerstandsgruppe (19) mit einer Kette von Widerständen, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31 bis 34) zum selektiven Verbinden entweder der En den der Widerstandskette oder eines der Verbindungs punkte der Widerstände mit der zweiten Bezugsspan nungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist.

34. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (28) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 23) zum selektiven Verbinden eines der Ver bindungspunkte der Widerstände mit der ersten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der ersten Bezugsspannungsquelle verbunden ist, die eine höhere Spannung abgibt, und
eine dritte Widerstandsgruppe (39) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (31 bis 34) zum selekti ven Verbinden entweder eines Endes der Widerstands ketten oder aller anderen Enden der Widerstandsketten mit der zweiten Bezugsspannungsquelle, wobei die an deren Enden der Widerstandsketten gemeinsam mit dem anderen Ende der ersten Widerstandsgruppe verbunden sind.

35. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen, die zur Abnahme jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (28) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 23) zum selektiven Verbinden eines der Ver bindungspunkte der Widerstände mit der ersten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der ersten Bezugsspannungsquelle verbunden ist, die eine höhere Spannung abgibt, und
eine dritte Widerstandsgruppe (49) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31, 32, 35) zum selektiven Verbinden entweder der Enden der Widerstandskette oder eines der Verbin dungspunkte der Widerstände mit der zweiten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe über einen Wider stand (54) verbunden ist, der einen Widerstandswert von R/2^n-m+1 hat.

36. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstands kette verbunden sind,
eine zweite Widerstandsgruppe (28) mit einer Kette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 23) zum selektiven Verbinden eines der Ver bindungspunkte der Widerstände mit der ersten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der ersten Bezugsspannungsquelle verbunden ist, die eine höhere Spannung abgibt, und
eine dritte Widerstandsgruppe (59) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen zum selektiven Verbinden entweder der Enden der Wi derstandskette oder eines der Verbindungspunkte der Widerstände mit der zweiten Bezugsspannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe über einen Widerstand (54) mit ei nem Widerstandswert von R/2^n-m+1 verbunden ist und das andere Ende der Widerstandskette mit der zweiten Bezugsspannungsquelle verbunden ist.

37. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (1 bis 14), die zur Abnahme jeweiliger Teilspannungen der Potential differenz zwischen der ersten und der zweiten Bezugs spannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (28) mit einer Rette von Widerständen, in der 2^n-m Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (21 bis 23) zum selektiven Verbinden eines der Ver bindungspunkte der Widerstände mit der ersten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der ersten Bezugsspannungsquelle verbunden ist, die eine höhere Spannung abgibt, und
eine dritte Widerstandsgruppe (69) mit (2^n-m-2) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-2) bis "1" abnimmt, und mit Schaltvorrichtungen (31, 32, 35) zum selekti ven Verbinden entweder eines Endes der Widerstands ketten oder aller anderen Enden der Widerstandsketten mit der zweiten Bezugsspannungsquelle, wobei die an deren Enden der Widerstandsketten gemeinsam mit dem anderen Ende der ersten Widerstandsgruppe über einen Widerstand (54) verbunden sind, der einen Wider standswert von R/2^n-m+1 hat.

38. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen, die zur Abnahme jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungsquelle jeweils mit Verbin dungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (38) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selekti ven Verbinden jeweils eines Endes der Widerstandsket te oder aller anderen Enden der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam über einen Widerstand (53) mit einem Widerstandswert von R/2^n-m mit einem Ende der ersten Widerstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (19) mit einer Kette von Widerständen, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31 bis 35) zum selektiven Verbinden entweder der En den der Widerstandskette oder eines der Verbindungs punkte der Widerstände mit der zweiten Bezugsspan nungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist.

39. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (38) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selekti ven Verbinden irgendeines Endes der Widerstandskette oder aller anderen Enden der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam über einen Widerstand (53) mit einem Widerstandswert von R/2^n-m mit einem Ende der ersten Widerstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (29) mit einer Kette von Widerständen, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (32 bis 34) zum selektiven Verbinden entweder der En den der Widerstandskette oder eines der Verbindungs punkte der Widerstände mit der zweiten Bezugsspan nungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der zweiten Be zugsspannungsquelle verbunden ist.

40. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen, die zur Abnahme jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (38) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen mit einem jeweiligen Widerstandswert von R/2^n-m, wobei die Anzahl der Widerstände in den jeweiligen Widerstandsketten in der Anschlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schalt vorrichtungen (31 bis 34) zum selektiven Verbinden irgendeines Endes der Widerstandsketten oder aller anderen Enden der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung ab gibt, wobei die anderen Enden der Widerstandsketten gemeinsam über einen Widerstand (53) mit einem Wider standswert von R/2^n-m mit einem Ende der ersten Wi derstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (49) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31, 32, 35) zum selektiven Verbinden entweder der Enden der Widerstandskette oder eines der Verbin dungspunkte der Widerstände mit der ersten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe über einen Wider stand (54) verbunden ist, der einen Widerstandswert von R/2^n-m+1 hat.

41. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstands kette verbunden sind,
eine zweite Widerstandsgruppe (38) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selekti ven Verbinden irgendeines Endes der Widerstandskette oder aller anderen Enden der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam über einen Widerstand (53) mit einem Widerstandswert von R/2^n-m mit einem Ende der ersten Widerstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (59) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (32, 35) zum selektiven Verbinden entweder der Enden der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der zweiten Bezugsspannungsquel le, wobei ein Ende der Widerstandskette über einen Widerstand (54) mit einem Widerstandswert von R/2^n-m+1 der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der zweiten Bezugsspannungsquelle verbunden ist.

42. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstands kette verbunden sind,
eine zweite Widerstandsgruppe (38) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selekti ven Verbinden eines Endes der Widerstandskette oder aller anderen Enden der Widerstandsketten mit der er sten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Widerstandsketten gemeinsam über einen Widerstand (53) mit einem Wider standswert von R/2^n-m mit einem Ende der ersten Wi derstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (69) mit (2^n-m-2) Widerstandsketten aus in Reihe geschalteten Wider ständen (53) mit einem jeweiligen Widerstandswert von R/2^n-m, wobei die Anzahl der Widerstände in den je weiligen Widerstandsketten in der Anschlußfolge um "1" von (2^n-m-2) bis "1" abnimmt, und mit Schaltvor richtungen (31, 32, 35) zum selektiven Verbinden ent weder eines Endes der Widerstandsketten oder aller anderen Enden der Widerstandsketten mit der ersten Bezugsspannungsquelle, wobei die anderen Enden der Widerstandsketten gemeinsam über einen Widerstand (54) mit einem Widerstandswert von R/2^n-m+1 mit dem anderen Ende der ersten Widerstandsgruppe verbunden sind.

43. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (48) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen mit einem jeweiligen Widerstandswert von R/2^n-m, wobei die Anzahl der Widerstände in den jeweiligen Widerstandsketten in der Anschlußfolge um "1" von 2^n-m bis "1" abnimmt, und mit Schaltvorrich tungen zum selektiven Verbinden irgendeines Endes der Widerstandsketten mit der ersten Bezugsspannungsquel le, die eine höhere Spannung abgibt, wobei die ande ren Enden der Widerstandsketten gemeinsam mit einem Ende der ersten Widerstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (19) mit einer Kette von Widerständen, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31 bis 34) zum selektiven Verbinden entweder der En den der Widerstandskette oder eines der Verbindungs punkte der Widerstände mit der zweiten Bezugsspan nungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist.

44. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (48) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m; wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von 2 m bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Ver binden irgendeines Endes der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam mit einem Ende der ersten Wi derstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (29) mit einer Kette von Widerständen, in der (2^n-m-1) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (32 bis 34) zum selektiven Verbinden entweder der En den der Widerstandskette oder eines der Verbindungs punkte der Widerstände mit der zweiten Bezugsspan nungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der zweiten Be zugsspannungsquelle verbunden ist.

45. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnah me jeweiliger Teilspannungen der Potentialdifferenz zwischen der ersten und der zweiten Bezugsspannungs quelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstandskette verbunden sind,
eine zweite Widerstandsgruppe (48) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von 2^n-m bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Ver binden irgendeines Endes der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam mit einem Ende der ersten Wi derstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (39) mit (2^n-m-1) aus in Reihe geschalteten Widerständen (53) mit einem jeweiligen Widerstandswert von R/2^n-m, wobei die An zahl der Widerstände in den jeweiligen Widerstands ketten in der Anschlußfolge um "1" von (2^n-m-1) bis "1" abnimmt, und mit Schaltvorrichtungen (31 bis 34) zum selektiven Verbinden entweder eines Endes der Wi derstandsketten oder aller anderen Enden der Wider standsketten mit der zweiten Bezugsspannungsquelle, wobei die anderen Enden der Widerstandsketten gemein sam mit dem anderen Ende der ersten Widerstandsgruppe verbunden sind.

46. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstands kette verbunden sind,
eine zweite Widerstandsgruppe (48) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von 2^n-m bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Ver binden irgendeines Endes der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam mit einem Ende der ersten Wi derstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (49) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (31, 32, 35) zum selektiven Verbinden entweder der Enden der Widerstandskette oder eines der Verbin dungspunkte der Widerstände mit der zweiten Bezugs spannungsquelle, wobei ein Ende der Widerstandskette mit der ersten Widerstandsgruppe über einen Wider stand (54) verbunden ist, der einen Widerstandswert von R/2^n-m+1 hat.

47. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R- R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstands kette verbunden sind,
eine zweite Widerstandsgruppe (48) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von 2^n-m bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Ver binden irgendeines Endes der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam mit einem Ende der ersten Wi derstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (59) mit einer Kette von Widerständen, in der (2^n-m-2) Widerstände (53) mit einem jeweiligen Widerstandswert von R/2^n-m in Reihe geschaltet sind, und mit Schaltvorrichtungen (32, 35) zum selektiven Verbinden entweder der Enden der Widerstandskette oder eines der Verbindungspunkte der Widerstände mit der zweiten Bezugsspannungsquel le, wobei ein Ende der Widerstandskette über einen Widerstand (54) mit einem Widerstandswert von R/2^n-m+1 mit der ersten Widerstandsgruppe verbunden ist und das andere Ende der Widerstandskette mit der zweiten Bezugsspannungsquelle verbunden ist.

48. Widerstandskettennetzwerk, welches eine Po tentialdifferenz zwischen einer ersten und einer zweiten Bezugsspannungsquelle in 2ⁿ Pegel unterteilt, gekennzeichnet durch
eine erste Widerstandsgruppe (17) mit einer Ket te von Widerständen, in der mehrere Widerstände (4, 51, 52) mit einer Gesamtsumme der Widerstandswerte von (2^m-1) R-R/2^n-m+1 in Reihe geschaltet sind, wobei n < m ist, und mit 2^m Abgriffen (11 bis 14), die zur Abnahme jeweiliger Teilspannungen der Poten tialdifferenz zwischen der ersten und der zweiten Be zugsspannungsquelle jeweils mit Verbindungspunkten der Widerstände und mit einem Ende der Widerstands kette verbunden sind,
eine zweite Widerstandsgruppe (48) mit (2^n-m-1) Widerstandsketten aus in Reihe geschalte ten Widerständen (53) mit einem jeweiligen Wider standswert von R/2^n-m, wobei die Anzahl der Wider stände in den jeweiligen Widerstandsketten in der An schlußfolge um "1" von 2^n-m bis "1" abnimmt, und mit Schaltvorrichtungen (21 bis 24) zum selektiven Ver binden irgendeines Endes der Widerstandsketten mit der ersten Bezugsspannungsquelle, die eine höhere Spannung abgibt, wobei die anderen Enden der Wider standsketten gemeinsam mit einem Ende der ersten Wi derstandsgruppe verbunden sind, und
eine dritte Widerstandsgruppe (69) mit (2^n-m-2) Widerstandsketten aus in Reihe geschalteten Wider ständen (53) mit einem jeweiligen Widerstandswert von R/2^n-m, wobei die Anzahl der Widerstände in den je weiligen Widerstandsketten in der Anschlußfolge um "1" von (2^n-m-2) bis "1" abnimmt, und mit Schaltvor richtungen (31, 32, 35) zum selektiven Verbinden ent weder eines Endes der Widerstandsketten oder aller anderen Enden der Widerstandsketten mit der zweiten Bezugsspannungsquelle, wobei die anderen Enden der Widerstandsketten gemeinsam über einen Widerstand (54) mit einem Widerstandswert von R/2^n-m+1 mit dem anderen Ende der ersten Widerstandsgruppe verbunden sind.