DE4125388A1

DE4125388A1 - Schneller analog/digital-umsetzer

Info

Publication number: DE4125388A1
Application number: DE4125388A
Authority: DE
Inventors: James L Gorecki; Michael J Macgowan
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1990-12-20
Filing date: 1991-07-31
Publication date: 1992-06-25
Also published as: KR920013936A; US5049882A; JPH0583132A; GB9112984D0; GB2251144A; FR2670964A1

Description

Die Erfindung bezieht sich auf schnelle Analog/Digital- Umsetzer, die nachfolgend abgekürzt als ADU bezeichnet werden, und insbesondere auf solche, in denen mehrfache Direktvergleich-Codierungen (flash encodings) eines analogen Eingangssignals ausgeführt werden, dem aufein anderfolgende Restspannungen hinzuaddiert werden, wel che durch Digital/Analog-Umsetzung von aufeinanderfol genden vorherigen Direktvergleich-Ausgangssignalen er halten werden.

Für die schnelle Analog/Digital-Umsetzung sind ver schiedenerlei Lösungswege bekannt, zu denen die Verwen dung von Direktvergleich-Codierern, Schrittnäherungsre gistern (SAR) zur sukzessiven Approximation und Be reichteilungs-ADU zählen.

Fig. 4 zeigt einen Bereichteilungs-ADU, in dem eine analoge Eingangsspannung V_IN an einen Eingang 2 einer analogen Addierschaltung 10 angelegt wird. Ein Aus gangssignal 12 der Addierschaltung 10 wird an zwei Ver stärker 14 und 16 angelegt. Der Verstärker 14 ist ein 1 : 1- bzw. Einfach-Verstärker, während der Verstärker 16 eine Verstärkung von 2^N hat, wobei N die Anzahl der Bits eines Direktvergleich-Codierers 18 ist, der an seinem Analogeingang das gemeinsame Ausgangssignal 20 der Verstärker 14 und 16 aufnimmt (wobei bei diesem Beispiel N = 6 ist).

Der 6-Bit-Direktvergleich-Codierer (flash encoder) ent hält 63, nämlich 2^N-1-Vergleicher, die 64, nämlich 2^N- "Spannungsfenster" bilden. Eine an den 6-Bit-Codierer 18 angelegte Bezugsspannung V_R ist eine konstante Span nung. Die analoge Spannung des Ausgangssignals 20 fällt in eines dieser Fenster. Die Vergleicherausgangssignale werden zu einem digitalen 6-Bit-Wort codiert, das die analoge Spannung des Ausgangssignals 20 bzw. des Si gnals an einer Leitung 20 wiedergibt. Im Betrieb be steht ein erster Durchlauf darin, daß der Verstärker 14 den Wert der Spannung V_IN an dem Ausgang 12 mit "1" multipliziert und ihn an den Eingang des Codierers 18 anlegt. Über sechs Ausgangsleitungen des Codierers 18 werden die sechs Bit an einen hochgenauen 6-Bit-Digi tal-Analog/Umsetzer (DAU) 22 angelegt. Das sehr genaue analoge Ausgangssignal des DAU 22 wird über eine Lei tung 24 der Addierschaltung 10 zugeführt, die ein Aus gangssignal erzeugt, das gleich der Differenz zwischen V_IN und der Spannung an der Leitung 24 ist.

Bei dem ersten Durchlauf werden die werthöchsten sechs Bits der digitalen Darstellung der analogen Eingangs spannung V_IN durch den DAU 22 in eine sehr genaue ana loge Spannung an der Leitung 24 umgesetzt (beispiels weise mit einer Genauigkeit von 12 Bit). Die Differenz zwischen der (den werthöchsten sechs Bit entsprechen den) Spannung an der Leitung 24 und der analogen Ein gangsspannung V_IN an der Leitung 2 wird als "Restspan nung" bezeichnet.

Bei einem zweiten Durchlauf des Betriebsvorgangs wird die Restspannung an dem Ausgang 12 durch den Verstärker 16 mit 2⁶ multipliziert. Das Ergebnis an dem Ausgang 20 wird durch den Codierer 18 codiert, wonach das Co dierergebnis an einer Leitung 40A als wertniedrigere sechs Bit des erstrebten 12-Bit-Worts abgenommen wer den. Auf diese Weise wird in zwei Durchläufen die Ein gangsspannung V_IN in einen digitalen 12-Bit-Wert hier von umgesetzt, von dem die sechs werthöchsten Bits bei dem ersten Durchlauf erhalten werden und die sechs wertniedrigen Bits für die Restspannung bei dem zweiten Durchlauf umgesetzt werden.

Ein hauptsächlicher Mangel des Bereichteilungs-ADU nach Fig. 4 besteht darin, daß dessen Arbeitsgeschwindig keit durch den Verstärker 16 mit der hohen Verstärkung begrenzt ist. Dem Fachmann ist es bekannt, daß gemäß der Theorie linearer Verstärker von Natur aus ein Kom promiß zwischen der Verstärkung und der Bandbreite ei nes Verstärkers getroffen werden muß. Für eine vorgege bene Technologie wie beispielsweise die CMOS-Technolo gie ergibt eine bestimmte Ausführungsform eines Ver stärkers ein sogenanntes Verstärkung-Bandbreite-Produkt des Verstärkers. Das Verstärkung-Bandbreite-Produkt ei nes Verstärkers ist konstant, so daß bei erhöhter Ver stärkung die Bandbreite dementsprechend verringert ist.

Ein weiterer Mangel des Bereichteilungs-ADU nach Fig. 1 besteht darin, daß der Verstärker 16 kompliziert ist und in CMOS-Technologie eine sorgfältige Ausführung er forderlich macht.

Der Erfindung liegt infolgedessen die Aufgabe zugrunde, einen preisgünstigen schnellen Analog/Digital-Umsetzer zu schaffen, der schneller, weniger kompliziert und billiger als die Bereichteilungs-Analog/Digital-Umset zer nach dem gegenwärtigen Stand der Technik ist.

Ferner soll die Erfindung einen schnellen genauen Ana log/Digital-Umsetzer mit mindestens 12 Bit Genauigkeit ergeben.

Kurz gesagt bietet die Erfindung gemäß einem Ausfüh rungsbeispiel ein System zur schnellen Umsetzung eines analogen Eingangssignals in ein digitales Ausgabewort. Das analoge Eingangssignal wird an einen 1 : 1- bzw. Einfach-Verstärker angelegt. Während eines ersten Durchlaufs wird das Ausgangssignal des Verstärkers an die Eingänge von vielen Vergleichern angelegt. An Be zugseingänge der Vergleicher wird jeweils eine erste Gruppe von aufeinanderfolgend größeren Bezugsspannungen angelegt. Dementsprechend schaltet die Vielzahl der Vergleicher, um Ausgangssignale zu erzeugen, die einen Bereich angeben, in welchem das Ausgangssignal des Ver stärkers liegt. Die Ausgangssignale der Vergleicher werden codiert, wonach dann die codierten Ausgangssi gnale in eine analoge Darstellung des Verstärkeraus gangssignals umgesetzt werden. Dieser analoge Wert wird mit dem analogen Eingangssignal verglichen und die Dif ferenz dazwischen, nämlich die Restspannung wird an den Eingang des Verstärkers angelegt. Während nachfolgenden Durchläufen werden an die Bezugseingänge der Verglei cher andere Gruppen von Bezugsspannungen angelegt, von denen jede einen wesentlich niedrigeren Wert als die entsprechende Spannung während des vorangehenden Durch laufs hat. Die binären Darstellungen der Ausgangssi gnale der Vergleicher während eines jeden der Durch läufe werden gespeichert und zu einem binären digitalen Ausgabewort zusammengefaßt, das auf genaue Weise dem analogen Eingangssignal entspricht.

Die Erfindung wird nachstehend anhand von Ausführungs beispielen unter Bezugnahme auf die Zeichnungen näher erläutert.

Fig. 1 ist ein Blockschaltbild des erfindungsge mäßen Analog/Digital-Umsetzers gemäß einem Ausführungsbeispiel.

Fig. 2 ist ein ausführliches Schaltbild der in Fig. 2 dargestellten Schaltung in einer praktischen Ausführungsform.

Fig. 3 ist ein vereinfachtes Schaltbild für die Erläuterung der Funktion der Vergleicher bei dem in Fig. 3 dargestellten Ausfüh rungsbeispiel.

Fig. 4 ist ein Blockschaltbild eines Bereichtei lungs-Analog/Digital-Umsetzers nach dem Stand der Technik.

Gemäß Fig. 1 wird in einem Analog/Digital-Umsetzer bzw. ADU 1 eine Eingangsspannung V_IN an einen Eingang einer algebraischen Summierschaltung 10 angelegt. Der andere Eingang der Summierschaltung 10 empfängt ein Si gnal auf einer Leitung 3 aus einem nachfolgend be schriebenen Digital/Analog-Umsetzer. Das Ausgangssignal der Summierschaltung 10 ist über eine Leitung 11 an den Eingang eines schnellen 1 : 1- bzw. Einfach-Verstärkers 14 angelegt. Der Verstärker 14 hat eine einfache Schal tung, die vom Fachmann leicht aufgebaut werden kann. Bei einer CMOS-Ausführung des Umsetzers ist eine ge eignete 1 : 1-Schaltung vorzugsweise gemäß der Darstel lung ein Source-Folger. Das Ausgangssignal des Verstär kers 14 ist über eine Leitung 20 an die Eingänge von sieben Vergleichern eines 3-Bit-Direktvergleich-Codie rers 18 angelegt.

Erfindungsgemäß werden über sieben einzelne Leitungen 71-1, 71-2 . . . 71-7, die gemeinsam mit 71 bezeichnet sind, aufeinanderfolgend niedrigere Gruppen von Schwel lenspannungen in die sieben Vergleicher des Codierers 18 eingegeben. Jede der sieben Bezugsspannungsleitungen 71 ist an einen entsprechenden Ausgang von vier Bezugs spannungsschaltungen 30A, 30B, 30C und 30D angeschlos sen, die nachfolgend ausführlicher anhand der Fig. 2 beschrieben werden. Jede der Bezugsspannungsschaltungen 30A bis 30D erzeugt sieben "gleichmäßig beabstandete" Bezugsspannungen, die Schwellenspannungen der sieben Vergleicher des Codierers 18 bestimmen. Jede der ver schiedenen Bezugsspannungen aus der Bezugsspannungs schaltung 30B beträgt ein Achtel der entsprechenden Be zugsspannung aus der Bezugsspannungsschaltung 30A. Gleichermaßen beträgt jede der Bezugsspannungen aus der Bezugsspannungsschaltung 30C ein Achtel der entspre chenden Bezugsspannung aus der Bezugsspannungsschaltung 30B, was gleichermaßen für die Bezugsspannungsschaltung 30D gilt.

Die sieben Ausgangssignale 80 des Direktvergleich-Co dierers 18 werden an den Eingang einer Codierschaltung 60 angelegt. Die Codierschaltung 60 hat die Funktion, einen "Schaltstellungscode" zu erzeugen, der über Lei tungen 40A an drei Digital/Analog-Umsetzer 22A, 22B und 22C angelegt wird. Eine Bezugsspannung V_REF2 ist ein Bruchteil einer Spannung V_REF1 und eine Bezugsspannung V_REF3 ist ein Bruchteil einer Spannung V_REF2. Die Lei tung 40A ist durch acht Leitungen gebildet, die die acht möglichen Zustände von drei binären Bits wiederge ben. Schalter 52, 53 und 54 werden derart betätigt, daß der Analogausgang eines der 3-Bit, nämlich 8-Pegel-Ana log/Digital-Umsetzer 22A, 22B oder 22C mit der Leitung 3 verbunden wird, so daß an der Leitung 11 die vorange hend genannte Restspannung abgegeben und durch den 1 : 1-Verstärker 14 an der Leitung 20 weitergegeben wird.

Der von der Codierschaltung 60 erzeugte Code wird auch an einen Codierer 62 angelegt, der vier aufeinanderfol gende Ausgangssignale des Direktvergleich-Codierers 18 in binäre Codesignale umsetzt, welche gespeichert und später als drei werthöchste Bit, als drei nächsthöhere Bits, als drei weitere nächsthöhere Bits und als drei wertniedrigste Bits eines binären 12-Bit-Ausgabeworts an einem Bus 39 verwendet werden.

Erfindungsgemäß ist die Bandbreite des 1 : 1-Verstär kers 14 sehr hoch, beispielsweise 120 MHz. Der Source- Folger mit hoher Bandbreite kann ziemlich preisgünstig in integrierten CMOS-Schaltungen verwirklicht werden. Statt parallel zu dem 1 : 1-Verstärker 14 gemäß Fig. 4 eine Vielzahl von Verstärkern mit höherer Verstärkung für mehrere Durchläufe vorzusehen, bei denen die durch Vergleichen des analogen Ausgangssignals der 3-Bit-Di gital/Analog-Umsetzer mit dem codierten Ausgangssignal des Direktvergleich-Codierers 18 erzeugten Restspannun gen verstärkt werden, wird nur ein einziger 1 : 1-Ver stärker 14 verwendet. Während nachfolgender Durchläufe werden aufeinanderfolgend niedrigere Bezugsspannungen an den Direktvergleich-Codierer 18 angelegt, um aufein anderfolgend niedrigere Spannungsfenster des Codierers 18 zu bilden. Für die ersten drei der vier Durchläufe werden aufeinanderfolgend niedrigere Bezugsspannungen an die 3-Bit-Digital/Analog-Umsetzer 22A, 22B und 22C angelegt.

Gemäß Fig. 2 enthält die Bezugsspannungsschaltung bzw. der Bezugs-DAU 30 vier in Kaskade geschaltete Wider stands-Spannungsteiler 30A, 30B, 30C und 30D für je weils sieben Pegel. Ein Leiter 50 führt eine Bezugs spannung von 4V zu, die durch einen Rechenverstärker 91 aus einer externen Bezugsspannung von 2,5V erzeugt wird. Ein Widerstands-Spannungsteiler 26 teilt die 4V an dem Leiter 50 auf 2V an einem Leiter 78 herunter, die an den Anfang einer Reihe aus acht gleichen Wider ständen angelegt werden, deren sieben Zwischenverbin dungen über sieben Schalter 75 mit den einzelnen Lei tern der Bezugsspannungs-Leitung 71 verbunden sind. Die Schalter 75 werden alle durch ein Signal an einem Lei ter 75A ein- und ausgeschaltet, welches von einer logi schen Steuerschaltung 64 erzeugt wird. Die logische Steuerschaltung 64 ist in einer am 24. Oktober 1990 eingereichten Patentanmeldung von Gorecki u. a. mit dem Titel "ANALOG TIMING GENERATOR AND METHOD" beschrieben, auf die hier Bezug genommen wird. Die logische Steuer schaltung 64 erzeugt alle in dem Analog/Digital-Umset zer 1 benötigten Steuersignale. Durch Schalter 68 wer den die jeweiligen Leiter der Bezugsspannungsleitung 71 im Ansprechen auf ein Signal an einem Leiter 68A wäh rend eines automatischen Nullpunkteinstellzyklus mit Masse verbunden, bei dem Versetzungen in den Verglei chern und der Pegelverschiebungsspannungsabfall des Source-Folger-1 : 1-Verstärkers 14 ausgeschaltet wer den.

Der Verbindungspunkt zwischen den untersten beiden Wi derständen des Spannungsteilers 30A ist über einen Lei ter 76 mit dem oberen Ende einer Reihe von acht glei chen Widerständen des Spannungsteilers 30B verbunden. Die unteren Enden der Widerstandsreihen der Spannungs teiler 30A bis 30C sind mit Masse verbunden. Auf gleichartige Weise sind die sieben Verbindungspunkte des Spannungsteilers 30B jeweils mit den einzelnen ent sprechenden Leitern der Bezugsspannungsleitung 71 ver bunden. Die Spannungsteiler 30C und 30D sind gleichar tig geschaltet, so daß das kleinste Spannungsfenster des vorangehenden Spannungsteilers in sieben kleinere Teilfenster unterteilt wird.

Die Spannung V_IN wird über den Leiter 2 an einen An schluß eines Schalters 52 angelegt, dessen Schaltkon takt mit einem Belag eines Kondensators 57A mit 4pF verbunden ist. Der andere Belag des Kondensators 57A ist mit dem Leiter 11 verbunden, um an diesem die Rest spannung hervorzurufen. Der zweite Anschluß des Schal ters 52 ist mit dem Ausgang des DAU 22A für drei Bit (nämlich acht Pegel) verbunden.

Der DAU 22A ist ähnlich wie die Spannungsteiler 30A bis 30D durch eine Reihenschaltung aus acht gleichen Wider ständen gebildet. Der 4V-Pegel an dem Leiter 50 wird an einen Widerstands-Spannungsteiler 51A, 51B angelegt. Der Verbindungspunkt zwischen dem zweiten und dritten Widerstand von unten in dem DAU 22A ist über einen Lei ter 44 für das Zuführen der Spannung V_REF2 mit dem obe ren Ende der Widerstandsreihenschaltung in dem DAU 22B verbunden, der gleichartig wie der DAU 22A gestaltet ist. An einem Verbindungspunkt 45 zwischen dem zweiten und dritten Widerstand von unten in dem DAU 22B wird die Spannung V_REF3 erzeugt, die an die Widerstandskette des DAU 22C angelegt wird.

Die an Ausgangsleitungen 46, 47 und 48 der DAU 22A, 22B bzw. 22C erzeugten Spannungen werden jeweils entspre chend einem von acht Schalterstellungssignalen an dem Bus 40A durch einen von acht Schaltern von Schalter gruppen 41, 42 bzw. 43 gewählt.

Die Ausgangsleitung 46 des DAU 22A ist mit dem zweiten Anschluß des Schalters 52 verbunden. Die Ausgangslei tung 74 des DAU 22B ist mit einem Anschluß eines Schal ters 53 verbunden, an dessen anderem Anschluß eine V₁ mit dem Pegel 2V anliegt, die durch den Spannungsteiler 51A, 51B an einem Leiter 61 erzeugt wird. Der Schalt kontakt des Schalters 53 ist mit dem unteren Belag ei nes Kondensators 57B mit 2pF verbunden, dessen oberer Belag mit dem Restspannung-Leiter 11 verbunden ist. Auf gleichartige Weise ist die Ausgangsleitung 48 des DAU 22C mit einem Anschluß eines Schalters 54 verbunden, dessen anderer Anschluß mit dem Leiter 61 verbunden ist. Der Schaltkontakt des Schalters 54 ist mit dem unteren Anschluß eines Kondensators 57C mit 1pF verbun den, dessen oberer Belag mit dem Restspannung-Leiter 11 verbunden ist. Schließlich ist der Leiter 61 mit einem Anschluß eines Schalters 55 verbunden, dessen Schalt kontakt mit dem unteren Belag eines Kondensators 57D mit 1pF verbunden ist. Der obere Belag des Kondensators 57D ist mit dem Restspannung-Leiter 11 verbunden. Der zweite Anschluß des Schalters 55 ist mit Masse verbun den. Zwischen den Leiter 11 und Masse ist ein Schalter 21 geschaltet.

Der Codierer 60 kann auf einfache Weise beispielsweise mittels einer einfachen Nachschlagetabelle in einer programmierten Logikanordnung gestaltet werden, um eine 1 : 1-Übereinstimmung zwischen den Vergleicherfenstern und einem gewählten der acht Spannungspegel der DAU 22A bis 22C in Abhängigkeit davon zu erzeugen, in welchem Vergleicherfenster V_IN die Restspannung liegt. Der Co dierer 62 kann gleichermaßen auf einfache Weise gestal tet werden.

Wie gemäß Fig. 1 ist der Restspannung-Leiter 11 mit dem Eingang des schnellen Source-Folger-Verstärkers 14 verbunden. Das Ausgangssignal 20 des Verstärkers 40 ist an einen Kondensator C_C (Fig. 4) eines jeden der sie ben Vergleicher des Direktvergleich-Codierers 18 ange legt. (Obgleich in Fig. 2 drei in Kaskade geschaltete Vergleicher für die jeweilige Vergleicherfunktion in dem Direktvergleich-Codierer 18 gezeigt sind, stellt dies eine herkömmliche CMOS-Ausführung eines Verglei chers dar, die zum Erzielen der benötigten hohen Ver stärkung erforderlich ist, da jede CMOS-Verstärkerstufe eine Verstärkung von nur ungefähr 8 hat, wogegen eine Verstärkung von ungefähr 500 erwünscht ist.)

Die Funktion der Vergleicher ist am besten aus der Fig. 3 zu ersehen, in welcher mit 18-i einer der Ver gleicher bezeichnet ist, der aus drei Stufen wie den in Fig. 2 gezeigten Stufen 83, 84 und 85 zusammengesetzt ist. (Zur leichteren Beschreibung ist im Vergleich zu der Schaltungsanordnung nach Fig. 2 die Schaltung nach Fig. 3 in mancher Hinsicht vereinfacht und in anderer Hinsicht ausführlicher dargestellt.) Der in Fig. 2 an dem Eingang des Vergleichers 83 gezeigte zusätzliche Kondensator, der in Fig. 3 nicht dargestellt ist, ist ein Blind-Kondensator, dessen Funktion nicht erläutert werden muß. Der invertierende Eingang eines jeden Ver gleichers 18-i ist mit Masse verbunden, während der nicht invertierende Eingang über einen Leiter 89 mit einem Anschluß eines Schalters 90 und mit jeweils einem Anschluß von Kondensatoren C_R und C_C verbunden ist. Der andere Anschluß des Kondensators C_C ist gemäß der vor angehenden Beschreibung über den Leiter 20 mit dem Aus gang des Source-Folger-Verstärkers 14 verbunden bzw. mit dessen Ausgangssignal 20 beaufschlagt. Der zweite Anschluß des Kondensators C_R ist mit einem Anschluß ei nes Masse-Schalters 91 sowie über einen Leiter 71-i der Bezugsspannungsleitung mit einem Anschluß eines jeden der dem Leiter 71-i entsprechenden Schalter 75, 74, 73 und 72 in der Bezugsspannungsschaltung 30 verbunden. Der Eingang des Source-Folger-Verstärkers 14 ist über den Leiter 11 mit einem Belag des Kondensators 57A ver bunden. Der andere Anschluß des Kondensators 57A ist durch den Schalter 52 entweder mit Masse verbunden oder mit dem externen analogen Eingangssignal V_IN beauf schlagt. Der Leiter 11 ist über einen Schalter 21 mit Masse verbunden.

Die Funktion des jeweiligen Vergleichers 18-i ist fol gende: Die Schalter 21, 52, 90 und 91 sind alle Schal ter für die automatische Nullpunkteinstellung und alle dargestellten Kondensatoren sind Kondensatoren für die automatische Nullpunkteinstellung. In einem ersten Schritt bei jeder 12-Bit-Analog/Digital-Umsetzung wer den die Schalter 21, 52, 90 und 91 geschlossen, um die Leiter 11, 25, 89 und 71-i auf Masse zu legen. An dem Kondensator C_C entsteht die Versetzungsspannung des Source-Folger-Verstärkers 14, wie beispielsweise die Spannung V_GS. Während der automatischen Nullpunktein stellung werden auch anfänglich alle übrigen Nullpunkt einstellschalter 93, 94 und 95 (Fig. 2) geschlossen. Dann werden die Schalter 21 und 90 geöffnet, wobei ir gendwelche Massespannungsfehler oder dgl. an den Kon densatoren C_R und C_C gespeichert sind.

Als nächstes werden die Schalter 93, 94 und 95 aufein anderfolgend geöffnet, wodurch die Vergleicherstufen 84 und 85 aufeinanderfolgend einschwingen können und da durch Massespannungsfehler und dgl. an jeder der drei Vergleicherstufen 83, 84 und 85 ausgeschaltet werden (Fig. 2).

Vor einer Entscheidung durch den Vergleicher 18-i muß der kapazitive Digital/Analog-Umsetzer mit den Konden satoren 57A, 57B, 57C und 57D zu einer "Abfrage" der analogen Eingangsspannung V_IN geschaltet werden. Die Schalter 53, 54 und 55 verbinden die unteren Beläge der Kondensatoren 57B, 57C und 57D mit der Spannung V₁, während der Schalter 21 geschlossen ist, so daß an je dem dieser drei Kondensatoren die Spannung V₁ gespei chert wird. Zugleich beaufschlagt der Schalter 52 den unteren Belag des Kondensators 57A mit der Spannung V_IN, so daß diese durch den kapazitiven DAU abgefragt wird, wonach nach dem Öffnen des Schalters 21 und dem Erden der unteren Beläge über die Schalter 52, 53, 54 und 55 eine entsprechende Spannung -(V₁+V_IN) an dem Leiter 11 erzeugt und an den Eingang des Source-Folger- Verstärkers 14 angelegt wird.

Zum Erhalten der Entscheidung durch den Vergleicher 18-i werden die Schalter 52, 53, 54 und 55 derart ge schaltet, daß die unteren Beläge der Kondensatoren 57A bis 57D jeweils mit Masse verbunden werden. (Es ist an zumerken, daß die Kondensatoren 57A bis 57C über Schal ter 41, 42 und 43 an den Widerstandsketten der DAU 22A, 22B bzw. 22C mit Masse verbunden werden.) Die Schalter 75 nach Fig. 2 und 3 werden geschlossen, wodurch an die Leiter 71-i eine Spannung V_REF4-i angelegt wird. Hierdurch entsteht an dem Leiter 89 eine Spannung von ungefähr

Dieser Ausdruck entsteht, da V_{REF 4-i} eine über den Lei ter 71-i an den linken Anschluß des Kondensators C_R an gelegte positive Spannung ist und durch Masseverbindung über die Schalter 52, 53, 54 und 55 an den Leiter 11 eine an den Kondensatoren 57A, 57B, 57C und 57D gespei cherte negative Spannung (V_IN+V₁) angelegt wird, was eine Ladungsverteilung ergibt, die letztlich an dem Leiter 89 eine Subtraktion einer dieser Spannungen von der anderen hervorruft.

Falls die Spannung V₁+V_IN die Spannung V_REF4-i über steigt, ist der Ausdruck (1) negativ, so daß der Ver gleicher 18-i an dem Leiter 80-i den Ausgangspegel "0" erzeugt, während er ansonsten den Pegel "1" abgibt. Die Vergleichsentscheidungen aller Vergleicher 18-i in dem Vergleicherblock des Codierers 18 ergeben an den Lei tern 80 einen Code, der dem Wert von V_IN+V₁ entspricht, welcher am nächsten kommt, aber nicht V_REF4-i über steigt. Dieser Code wird durch den Codierer 60 zu einer äquivalenten binären 3-Bit-Zahl an den Leitern 40A co diert. Diese binäre 3-Bit-Zahl wird durch den DAU 22A umgesetzt, um an dem Leiter 3 und damit an dem Leiter 11 folgende Restspannung zu erzeugen:

V_RES1 = -(V₁+V_IN)+V_DAC1 (2)

wobei V_DAC1 die von dem 3-Bit-DAU 22A während des er sten Durchlaufs erzeugte analoge Ausgangsspannung ist.

Für einen zweiten Durchlauf bleibt der Schalter 21 ge öffnet und der vorstehend beschriebene Vorgang wird mit der Ausnahme wiederholt, daß an die Leiter 71-i eine Spannung V_REF5-i angelegt wird und die Digital/Analog- Umsetzung durch den DAU 22B erfolgt, um an dem Leiter 89 folgende Spannung zu erzeugen:

An den Leitern 3 und 11 wird eine Restspannung

V_RES2 = -(V₁+V_IN)+V_DAC1+V_DAC2 (4)

erzeugt, wobei V_DAC2 die von dem 3-Bit-DAU 22B bei dem zweiten Durchlauf erzeugte analoge Ausgangsspannung ist.

Bei dem dritten Durchlauf werden der 3-Bit-DAU 22C und die Bezugsspannung V_REF6-i verwendet, so daß an dem Leiter 89 die Spannung

entsteht. An dem Leiter 11 entsteht die Spannung

V_RES3 = -(V₁+V_IN)+V_DAC1+V_DAC2+V_DAC3 (6)

Nach dem vierten Durchlauf über die Vergleicher ist keine weitere Umsetzung nötig und die vier digitalen 3- Bit-Worte, die an dem 3-Bit-Bus 40A erzeugt wurden, bilden die drei werthöchsten Bits, die drei nächsthöhe ren Bits, usw. des angestrebten 12-Bit-Worts, das in dem Codierer 62 gespeichert ist.

Diese Schaltung und dieses Verfahren ergeben eine hoch genaue Analog/Digital-Umsetzung, da die Eingangssignale des Vergleichers 18-i diesen nur unter Abweichungen um das Massepotential herum statt um höhere oder niedri gere Bezugsspannungen herum schalten. Dies hat den Vor teil, daß Probleme hinsichtlich der Gleichtaktunter drückung vermieden sind.

Eine schnelle Umsetzung eines analogen Eingangssignals in ein digitales Ausgangssignal erfolgt durch Anlegen des analogen Eingangssignals an den Eingang eines 1 : 1-Verstärkers. Während eines ersten Durchlaufs wird das von dem Verstärker erzeugte Ausgangssignal an die Eingänge von einer Vielzahl von Vergleichern angelegt.

An die Bezugseingänge der Vergleicher wird jeweils eine erste Gruppe von aufeinanderfolgend größeren Bezugs spannungen angelegt. Im Ansprechen hierauf schalten die Vergleicher, so daß Ausgangssignale erzeugt werden, die einen Bereich anzeigen, in welchem das Ausgangssignal des Verstärkers liegt. Die Ausgangssignale der Verglei cher werden codiert, um eine Umsetzung in eine analoge Darstellung des Verstärkerausgangssignals zu erreichen. Die analoge Darstellung wird mit dem analogen Eingangs signal verglichen und die Differenz zwischen diesen wird an den Eingang des Verstärkers angelegt. Während eines weiteren Durchlaufs wird eine andere Gruppe von Bezugsspannungen, die jeweils wesentlich niedriger als die entsprechenden Spannungen während des vorangehenden Durchlaufs sind, an die Bezugseingänge der Vergleicher angelegt. Die binären Darstellungen der Ausgangssignale der Vergleicher während aller Durchläufe werden zu ei nem binären Wort kombiniert, das auf genaue Weise das analoge Eingangssignal darstellt.

Claims

1. Schneller Digital/Analog-Umsetzer, gekennzeich net durch

a) einen 1 : 1-Verstärker (14),
b) einen Direktvergleich-Codierer (18) mit ei ner Vielzahl von Eingängen, die alle an den Ausgang des Verstärkers angeschlossen sind,
c) eine Vielzahl von Bezugsspannungsschaltun gen (30), die jeweils eine unterschiedliche Gruppe von Bezugsspannungen erzeugen, die während mehrerer aufein anderfolgender Näherungsdurchläufe durch den Umsetzer jeweils wählbar sind, wobei die von den jeweiligen Be zugsspannungsschaltungen erzeugten Bezugsspannungen während jedem der aufeinanderfolgenden Durchläufe auf einanderfolgend niedriger sind,
d) eine Einrichtung zum Zuleiten der Bezugs spannungen zu entsprechenden Schwellenwerteingängen von einer Vielzahl von Vergleichern, die in dem Direktver gleich-Codierer enthalten sind,
e) eine Einrichtung (60) zum Codieren der Aus gangssignale des Direktvergleich-Codierers zu während der aufeinanderfolgenden Durchläufe jeweils verschie denen binären Worten,
f) eine Vielzahl von Digital/Analog-Umsetzern (22), die die binären Worte während der aufeinanderfol genden Durchläufe aufnehmen und umsetzen, und
g) eine Einrichtung (11) zum Summieren der analogen Ausgangssignale der Digital/Analog-Umsetzer mit einem analogen Eingangssignal (V_IN) und zum Anlegen des sich ergebenden Restsignals an den Eingang des Ver stärkers, wobei die binären Darstellungen der Ausgangs signale der Vergleicher während der verschiedenen Durchläufe ein einzelnes binäres Ausgabewort bilden.

2. Digital/Analog-Umsetzer nach Anspruch 1, ge kennzeichnet durch eine Einrichtung (62) zum Kombinie ren der binären Darstellungen der Ausgangssignale der Vergleicher (18) während der verschiedenen Durchläufe zu einem binären Ausgabewort.

3. Analog/Digital-Umsetzer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die von der jeweiligen Be zugsspannungsschaltung (30) erzeugten Bezugsspannungen eine Vielzahl von Spannungsfenstern für die Ausgangssi gnale der Vergleicher während der verschiedenen Durch läufe bestimmen, wobei die Bezugsspannungen einer jeden Gruppe von Bezugsspannungen mit Ausnahme der ersten Gruppe von der kleinsten Bezugsspannung der bei dem vorangehenden Durchlauf verwendeten Gruppe der Bezugs spannungen abgeleitet sind.

4. Analog/Digital-Umsetzer nach einem der Ansprü che 1 bis 3, dadurch gekennzeichnet, daß der 1 : 1-Ver stärker (14) ein CMOS-Verstärker ist und die Verglei cher (18) CMOS-Vergleicher sind.

5. Verfahren zum schnellen Umsetzen eines analogen Eingangssignals zu einem digitalen Ausgabewort, gekenn zeichnet durch folgende Schritte:

a) Anlegen des analogen Eingangssignals an den Eingang eines Verstärkers mit niedriger Spannungsver stärkung,
b) Anlegen des Ausgangssignals des Verstärkers bei einem ersten Durchlauf an die jeweiligen Eingänge einer Vielzahl von Vergleichern,
c) Anlegen einer ersten Gruppe von aufeinan derfolgend größeren Bezugsspannungen bei dem Schritt (b) an die jeweiligen Bezugseingänge der Vergleicher, wobei im Ansprechen hierauf die Vergleicher schalten, um dadurch Ausgangssignale zu erzeugen, die einen Span nungsbereich anzeigen, in dem das Ausgangssignal des Verstärkers liegt,
d) Codieren der Ausgangssignale der Verglei cher,
e) Umsetzen der codierten Ausgangssignale in ein das Ausgangssignal des Verstärkers darstellendes analoges Signal,
f) Vergleichen des analogen Signals mit dem analogen Eingangssignal und Anlegen einer Differenz zwischen diesen an den Eingang des Verstärkers,
g) Wiederholen der Schritte (b) bis (f) wäh rend eines weiteren Durchlaufs und Anlegen einer ande ren Gruppe von Bezugsspannungen bei dem Schritt (c), die jeweils wesentlich niedriger als die entsprechenden Werte während des vorangehenden Durchlaufs sind, sowie Herunterteilen der analogen Signale bei dem Schritt (e) auf aufeinanderfolgend niedrigere Pegel bei jedem auf einanderfolgenden Durchlauf und
h) Kombinieren von binären Repräsentationen der Ausgangssignale der Vergleicher bei den jeweiligen Durchläufen zu dem digitalen Ausgabewort.

6. Verfahren nach Anspruch 5, dadurch gekennzeich net, daß das Codieren bei dem Schritt (d) das Umsetzen der Ausgangssignale in ein Schalterwählsignal für das Wählen einer von einer Vielzahl von Gruppen von Pegel wählschaltern umfaßt, die selektiv eine Vielzahl von Gruppen vorbestimmter Bezugsspannungen an die jeweili gen Bezugseingänge der verschiedenen Vergleicher anle gen.

7. Verfahren nach Anspruch 5 oder 6, dadurch ge kennzeichnet, daß der Schritt (g) das Codieren der Aus gangssignale der Vergleicher zu binären Bitgruppen, die jeweils die Größen der Ausgangssignale der Vergleicher darstellen, während eines jeden Durchlaufs, das Spei chern der binären Bitgruppen und, nach einem letzten Durchlauf, das Ansetzen aller gespeicherten binären Bitgruppen als vollständiges digitales Ausgabewort um faßt.