JP5723340B2 - 不揮発性記憶装置の製造方法 - Google Patents
不揮発性記憶装置の製造方法 Download PDFInfo
- Publication number
- JP5723340B2 JP5723340B2 JP2012199940A JP2012199940A JP5723340B2 JP 5723340 B2 JP5723340 B2 JP 5723340B2 JP 2012199940 A JP2012199940 A JP 2012199940A JP 2012199940 A JP2012199940 A JP 2012199940A JP 5723340 B2 JP5723340 B2 JP 5723340B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- conductive layer
- insulating film
- charge storage
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 25
- 239000010410 layer Substances 0.000 description 132
- 238000010586 diagram Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 101150016268 BLS1 gene Proteins 0.000 description 5
- 101100335694 Oryza sativa subsp. japonica G1L6 gene Proteins 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- MFHHXXRRFHXQJZ-UHFFFAOYSA-N NONON Chemical compound NONON MFHHXXRRFHXQJZ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
なお、図面は模式的または概念的なものであり、各部分のサイズおよび比率は、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いのサイズや比率が異なって表される場合もある。
図1は、第1実施形態に係る不揮発性記憶装置100のメモリセルを表す模式図である。不揮発性記憶装置100は、例えば、NAND型多値フラッシュEEPROM(Electrically Erasable Programmable Read-Only Memory)である。
図6(a)〜図6(c)は、第1実施形態に係る不揮発性記憶装置100のワード線24の一部を表す模式図である。具体的には、ワード線24につながる複数のコンタクト部47のパターンを含む引き出し部の平面図である。図6(a)は、引き出し部を表す平面図であり、図6(b)は、コンタクト部47を拡大した平面図である。図6(c)は、図6(b)に示すVI−VI線に沿った断面図である。
図11および図12は、第2実施形態に係る不揮発性記憶装置300を表す模式図である。図11(a)は、メモリセル部の構成を模式的に表す平面図であり、図11(b)は、メモリセル部の等価回路を表す模式図である。図12は、メモリストリング70の延在方向に沿った模式断面図である。なお、図11(b)においては、前述した図5(b)における導電層15と同様の電気的接続関係であるため、後述する導電層55についての図示を省略している。
(付記1)
第1の方向に並設された複数のメモリセルを含む複数のメモリストリングと、
前記複数のメモリセルの両側に設けられ、前記第1の方向に交差する第2の方向に並設された前記複数のメモリストリングに跨がって延在する2つの第1選択ゲートと、
前記複数のメモリストリングスに共有され、前記メモリストリングスのそれぞれにソースコンタクトを介して接続されるソース線と、
前記複数のメモリストリングスのうちの隣り合う2つのメモリストリングスに共有され、前記隣り合うメモリストリングのそれぞれにドレインコンタクトを介して接続されるビット線と、
前記ビット線に対して、前記隣り合う2つのメモリストリングのうちのいずれか一方を選択する第2選択ゲートと、
を備え、
前記ドレインコンタクトおよび前記ソースコンタクトは、前記2つの第1選択ゲートを挟んだ両側にそれぞれ配置され、
前記複数のメモリセルを介して前記ドレインコンタクトおよび前記ソースコンタクトの間を流れる電流の方向は、前記隣り合うメモリストリングにおいて互いに逆方向である不揮発性記憶装置。
(付記2)
前記第2選択ゲートは、前記複数のメモリストリングに跨がって延在し、
前記2つの第1選択ゲートの両側にそれぞれ設けられた2つの前記第2選択ゲートの間に、前記ドレインコンタクトおよび前記ソースコンタクトのいずれか一方が配置される不揮発性記憶装置。
(付記3)
前記ビット線および前記ソース線は、前記メモリストリングスよりも上層の配線である付記1または2に記載の不揮発性記憶装置。
(付記4)
前記第2選択ゲートと前記メモリストリングとの交点に設けられる選択トランジスタのサイズは、前記第1選択ゲートと前記メモリストリングとの交点に設けられる選択トランジスタのサイズよりも小さい付記1〜3のいずれか1つに記載の不揮発性記憶装置。
(付記5)
前記第2の方向に並設された前記メモリストリングにおいて、前記ドレインコンタクトおよび前記ソースコンタクトの間に流れる電流の方向は、前記メモリストリング毎に交互に反転する付記1〜4のいずれか1つに記載の不揮発性記憶装置。
Claims (1)
- 半導体層と、前記半導体層の上に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間を絶縁する第1絶縁膜と、を有する複数のメモリセルを第1の方向に並設したメモリストリングスと、
前記複数のメモリセルのそれぞれの前記電荷蓄積層の上に設けられ、前記第1の方向に交差する第2の方向に延在する第1導電層であって、前記電荷蓄積層の電荷を制御する第1導電層と、
前記電荷蓄積層と前記第1導電層との間に設けられ、前記第2の方向に延在する第2導電層と、
前記電荷蓄積層と前記第2導電層との間を絶縁する第2絶縁膜と、
前記第1導電層と前記第2導電層との間を絶縁する第3絶縁膜と、
を備えた半導体記憶装置の製造方法であって、
隣り合う前記メモリセルのそれぞれにつながる2つのコンタクト部を含む中間パターンを形成する工程と、
前記隣り合うメモリセルのそれぞれにつながり、前記第1導電層と第3絶縁膜と前記第2導電層とを含む積層構造を有する前記コンタクト部であって、前記第1導電層および前記第2導電層が相互に絶縁された2つの前記コンタクト部に、前記中間パターンを分離する工程と、
を備えた不揮発性記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012199940A JP5723340B2 (ja) | 2012-09-11 | 2012-09-11 | 不揮発性記憶装置の製造方法 |
US14/018,751 US9029933B2 (en) | 2012-09-11 | 2013-09-05 | Non-volatile memory device and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012199940A JP5723340B2 (ja) | 2012-09-11 | 2012-09-11 | 不揮発性記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014056900A JP2014056900A (ja) | 2014-03-27 |
JP5723340B2 true JP5723340B2 (ja) | 2015-05-27 |
Family
ID=50232387
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012199940A Expired - Fee Related JP5723340B2 (ja) | 2012-09-11 | 2012-09-11 | 不揮発性記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9029933B2 (ja) |
JP (1) | JP5723340B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102671472B1 (ko) | 2016-11-28 | 2024-06-03 | 삼성전자주식회사 | 3차원 반도체 장치 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100210985B1 (ko) | 1994-06-29 | 1999-07-15 | 니시무로 타이죠 | 불휘발성 반도체 기억장치 |
JP3532659B2 (ja) | 1994-08-22 | 2004-05-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3378386B2 (ja) | 1994-11-11 | 2003-02-17 | 株式会社東芝 | 半導体記憶装置 |
JPH08306808A (ja) | 1995-05-09 | 1996-11-22 | Sony Corp | 不揮発性半導体記憶装置 |
JP3123921B2 (ja) | 1995-05-18 | 2001-01-15 | 三洋電機株式会社 | 半導体装置および不揮発性半導体メモリ |
JP3123924B2 (ja) | 1996-06-06 | 2001-01-15 | 三洋電機株式会社 | 不揮発性半導体メモリ |
KR100247228B1 (ko) | 1997-10-04 | 2000-03-15 | 윤종용 | 워드라인과 자기정렬된 부우스팅 라인을 가지는불휘발성 반도체 메모리 |
JPH11224940A (ja) | 1997-12-05 | 1999-08-17 | Sony Corp | 不揮発性半導体記憶装置及びその書き込み方法 |
JP4683995B2 (ja) * | 2005-04-28 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
JP4113211B2 (ja) | 2005-07-27 | 2008-07-09 | 株式会社東芝 | 半導体集積回路装置 |
JP2008187051A (ja) | 2007-01-30 | 2008-08-14 | Toshiba Corp | 半導体記憶装置 |
JP5291984B2 (ja) | 2008-05-14 | 2013-09-18 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
US8008707B2 (en) | 2007-12-14 | 2011-08-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device provided with charge storage layer in memory cell |
JP4709867B2 (ja) | 2008-02-28 | 2011-06-29 | 株式会社東芝 | 半導体記憶装置 |
JP5458526B2 (ja) * | 2008-08-08 | 2014-04-02 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP5537130B2 (ja) | 2009-11-25 | 2014-07-02 | 株式会社東芝 | 半導体記憶装置 |
JP2012114199A (ja) | 2010-11-24 | 2012-06-14 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
CN102637455A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | 存储器阵列 |
-
2012
- 2012-09-11 JP JP2012199940A patent/JP5723340B2/ja not_active Expired - Fee Related
-
2013
- 2013-09-05 US US14/018,751 patent/US9029933B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014056900A (ja) | 2014-03-27 |
US20140070305A1 (en) | 2014-03-13 |
US9029933B2 (en) | 2015-05-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8314455B2 (en) | Non-volatile semiconductor storage device | |
US9035372B2 (en) | Nonvolatile memory device, fabrication method thereof and memory system comprising the same | |
US8633535B2 (en) | Nonvolatile semiconductor memory | |
US9030868B2 (en) | Nonvolatile memory device, method for fabricating the same, and method for operating the same | |
KR100964759B1 (ko) | 불휘발성 반도체 기억 장치 | |
US8436415B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
US11825653B2 (en) | Semiconductor device and array layout thereof and package structure comprising the same | |
KR20180096494A (ko) | 메모리 셀, 불휘발성 반도체 기억 장치, 및 불휘발성 반도체 기억 장치의 제조 방법 | |
US8687425B2 (en) | Nonvolatile memory device, method for operating the same, and method for fabricating the same | |
JP2012069193A (ja) | 不揮発性半導体記憶装置およびその制御方法 | |
CN110931488A (zh) | 半导体存储器 | |
CN113437074B (zh) | 半导体存储装置 | |
US20130105881A1 (en) | Self-Aligned Planar Flash Memory And Methods Of Fabrication | |
JP2008153540A (ja) | 不揮発性半導体メモリ | |
JP5801341B2 (ja) | 半導体メモリ | |
US9006817B2 (en) | Semiconductor device | |
JP2019117913A (ja) | 半導体装置およびその製造方法 | |
JP5723340B2 (ja) | 不揮発性記憶装置の製造方法 | |
KR20070078692A (ko) | 반도체 장치 | |
JP4545056B2 (ja) | 不揮発性半導体記憶装置 | |
JP2021002550A (ja) | 半導体装置 | |
CN107093457B (zh) | 半导体器件 | |
US20060261400A1 (en) | Nonvolatile semiconductor device | |
JP5982055B1 (ja) | メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法 | |
US8502298B2 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140813 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150302 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150327 |
|
LAPS | Cancellation because of no payment of annual fees |