DE1949646C3 - Verfahren zum Herstellen eines Halbleiterbauelements, mit einer Schottky-Sperrschicht - Google Patents

Verfahren zum Herstellen eines Halbleiterbauelements, mit einer Schottky-Sperrschicht

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Description

Die Erfindung betrifft ein Verfahren /um Herstellen eines Halbleiterbauelements mit einer Schottky-Sperrschicht nach dem Oberbegriff des Patentanspruchs 1.
Aus der Druckschrift »IBM Technical Disclosure Bulletin«. Band 11. 1968, Nr. 1 (Juni), Seite 20, ist eil·, solches Verfahren bekannt.
Die sich angesichts dieses Standes der Technik stellende Aufgabe und ihre Lösung gemäß der Erfindung werden nachfolgend an Hand der schematischen Zeichnungen näher erläutert. Es zeigt
Fig. I eine Schnittansicht eines bekannten Halbleiterbauelements mit einer Schottky-Sperrschicht.
Fig. 2 eine Darstellung des bekannten Halbleiterbauelements nach Fig. I (Schnittansicht) zur Erläuterung des Wirkungsprinzips des Halbleiterbauelements nach Fig. 1.
F i g. 3 eine Schnittansicht eines nach dem erfindungsgemäßen Verfahren hergestellten Halbleiterbauelements.
F i g. 4a, 4b. 5a, 5b. 6a. 6b, 7a, 7b und 7c Ansichten des Siliciumsubstrats und der Isolierfilmmaske mit verschiedenen Fenstern und geätzten Vertiefungen zur Erläuterung des erfindungsgemäßen Verfahrens und
Fi g. 8 eine Darstellung der Spannungs'Strorn-Kennlinie von Siiiciurndioden mit Schoüky'Sperrschicht, die die mit der Erfindung erzielbare Wirkung verdeutlicht.
An Hand der F ΐ gi I bis 3 seien zunächst die Probleme dargelegt, welche zu der der Erfindung zugrundeliegenden Aufgabe führen.
Fig, 1 zeigt ein bekanntes Halbleiterbauelement mit einer Schottky-Sperrschicht. Dieses Halbleiterbauelement besitzt einen sogenannten planaren Aufbau, bei dem ein Siliciumsubstrat 1 in einem Oberflächenabschnitt eine η-leitende epitaktische Schicht Γ trägt. Nachdem auf dieser Schicht eine z. B. aus Siliciumoxid bestehende Isolierfilmmaske 2 hergestellt wurde, wird in dieser ein Fenster 3 ausgebildet und dann in diesem Fenster 3 ein Metallfilm 4 z. B. aus Molybdän aufgebracht.
Bei einem Halbleiterbauelement diesen Aufbaus ist die Rückwärts-Durchbruchsspannung der Schottky-Sperrschicht kleiner als der erwartete Wert. Wird eine Diode mit diesem Aufbau hergestellt, bei der das Siliciumsubstrat eine epitaktisch gewachsene Schicht Γ mit einem Widerstand von 0,5 Ω ■ cm und einer Dicke von 1 μίτι trägt und bei der ein Molybdän-Metallfilm 4 aufgebracht wird, dann ist als theoretische Durchbruchsspannung etwa 20 Volt zu erwarten. Die gemessene Durchbruchsspannung liegt jedoch bei etwa 5 bis 10 Volt.
Die Gründe der Verringerung der Rückwärts-Durchbruchsspannung scheinen in folgendem zu liegen: Durch die Ansammlung einer elektrischen Ladung 5 am Oberflächenabschnitt des Siliciumsubstrats 1 unter dem Siliciumoxidfilm 2 wird ein Leckitrom vom Metalifilm 4 zu dem die Ladung 5 enthaltenden Abschnitt in Richtung des Pfeils 6 erzeugt, der die Ruukwarts- Durchbruchsspannung vermindert (Fig. 2). Aus der Druckschrift »The Bell System Technical fournal«, 1968.
Februar. Seiten 195 bis 208. ist es bereits bekannt, zur Isolierung des die Schottky-Sperrschicht zwischen der Metallschicht und dem Siliciumsubstrat umgebenden aufgeladenen Bereichs in dem Siliciumsubstrat einen eindiffundierten, als Schutzring bezeichneten Bereich vorzusehen, um den Sperrstrom zu reduzieren. Dieser Schutzring kompliziert jedoch das Herstellungsverfahren.
Die erwünschte Isolierung kann statt durch einen diffundierten Schutzring auch durch einen Freiraum 16 erzielt werden, wie er aus der Schnit.darstellung eines Halbleiterbauelements gemäß Fig. i erkennbar ist. Kin solches Halbleiterbauelement kann dadurch hergestellt werden, daß nach dem Bilden einer Isolierfilmmaske 12 auf einem Halbleitersubstrat 11 durch Fotoätzen ein Fenster 13 in der Isolierfilmmaske 12 gebildet wird. Danach wird die Ireigelegte Substratoberflache durch das Fenster 13 hindurch mit Hilfe einer chemischen Lösung geätzt. Der Ätzvorgang wirkt nicht nur in Axialrichtung des Fensters 13. sondern auch in Umfangsrichlung dieses Fensters auf das Halbleitersub strat ! I ein. Auf diese Weise wird eine Vertiefung 14 im Haibleilersubstrat 11 gebildet, deren Abmessung etwas giößer als die des Fensters ist und die sich unter die Ränder des Fensters 13 erstreckt. Es wird dann in Axialrichlung des Fensters 13 ein Metallfilm 15 etwa aus Molybdän aufgedampft, der in Berührung mit dem Halbleitersubstrat Il am Boden der Vertiefung 14 eine Schottky-Sperrschicht bildet. Der Freiraum 16 ergibt sich durch das Wegätzen des Halbleitermaterial unier dem Rand des Fensters 13 in der Isolierfilmmaske 12. Es wurde festgestellt, daß die WerlQder Rückwärts Durgh brUchsspanhüng besser werden. Wenndie Vertiefung 14 irrt Halbleitersubstrat Π in Axialrichlüng des Feiislers 13 eine Tiefe von mehr als 50 nni Ufid rechtwinklig zur
Axialdichtung Vom Rand des Fensters 13 einen Abstand von mehr als 100 nm besitzt Zur Verbesserung der Stabilität des Halbleiterbauelements ist es von Dedeuiuhg, die Dicke des Metallfilms 15 größer als die Tiefe
der Vertiefung 14 zu machen und die Elektrode durch Oberdecken des Fensterabschnitts in der Isolierfilmmaske mit dem Metaüfilm zu bilden.
Zwar ist es erwünscht, eine Ätzlösung zu wählen, bei der die Ätzgeschwindigkeit in der Richtung rechtwink-Hg zur Substratfläche kleiner als in der anderen Richtung, insbesondere in Seitenrichtung isL Es ist jedoch schwierig, den Freiraum 16 von Fig.3 gleichförmig auszubilden, da eine Ätzlösung grundsätzlich in jeder kristallografischen Richtung, auch in Seitenrichtung, eine andere Ätzgeschwindigkeit hau
Der Erfindung liegt nun die Aufgabe zugrunde, ein Verfahren nach dem Oberbegriff des Patentanspruchs 1 zur Herstellung eines Halbleiterbauelements gemäß F i g. 3 zu schaffen, mit dem sich mit guter Reproduzierbarkeit ein gleichförmiger Freiraum rund um den Umfang der Schottky-Sperrschicht bilden läßt
Diese Aufgabe wird erfindungsgemäß durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst
Bei der Aufbringung von dicht nebeneinanderliegenden Elektroden auf ein Halbleitersubstrat ist bereits ein Verfahren bekannt (britische Patentschrift il 13 489), bei dem auf das Halbleitersubstrat zuerst eine erste Metallschicht aufgebracht wird, dann über eine Maske ein Fenster in diese Metallschicht geätzt und schließlich über die Maske in dem Fenster eine zweite Metallschicht auf das Halbleitersubstrat aufgedampft wird. Der Abstand zwischen der ersten und der zweiten Metallschicht ergibt sich durch die beim Ätzen auftretende Unterschneidung der Ätzmaske, die beim Aufdampfen der zweiten Metallschicht nicht voll aufgefüllt wird.
Aus der Druckschrift »journal of the Electrochemical Society«. 1967. September. Seiten 965 bis 970, ist es ferner bekannt, daß beim Ätzen eines Halbleiterkörpers die Ät/geschwindigkeit nicht nur von der Art der verwendeten Ätzlösung stark abhängig ist, sondern auch von der kristallografischen Orientierung der Oberfläche des Halbleiterkörpers. Zum Beispiel besitzt eine Ätzlosung, die aus 8 ml Wasser, 17 ml Äthylendiamin und 3 g Brenzcatechin besteht, bei Silicium in (Il I). (110) und (100)-Richtung Ä.zgeschwindigkeiten im Verhältnis von 3 : 30 : 50. Die Abhängigkeit der Ätzgeschwindigkeit von der kristallografischen Orientierung der Oberfläche ist somit sehr groß.
Beim erfindungsgemäßen Verfahren kann eine Ätzlösung verwendet werden, deren Ätzgeschwindigkeit eine verhältnismäßig große Abhängigkeit von der kristallografischen Orientierung der Halbleiteroberfläehe besitzt, wobei die Ätzgeschwindigkeit in der Richtung (111) niedrig ist, um einen rund um den Umfang des Fensters 13 gleichförmigen Freiraum 16 (F i g. 3) zu bilden, der relativ flach ist.
Wird indes /urr Beispiel in bekannter Weise auf die (IM) Oberfläche eines Siliciumplätlehens ein Oxidfilm von etwa 500 nm Dicke gebildet, und wird durch Fotoätzen ein kreisförmiges Fenster gemäß F i g. 4 hergestellt und die Oberfläche des Siliciumplättchens mit der angegebenen Ätzlösung (Wasser 8 ml, Äthylendiamin 17 ml und Brenzcatechin 3 g) geatzt, dann ergibt sich eine geätzte Verliefung in der Form eines regelmäßigen Sechsecks gemäß F i g, 5. Wird jedoch unter Berücksichtigung dieser Richtungsabhängigkeit ein Feilster in Form eines regelmäßigen Sechsecks mit derselben Orientierung wie die in F Ϊ g. 5 gezeichnete regelmäßig-sechseckige Vertiefung gebildet und das Siliciumplaüchen in gleicher Weise geätzt, dann führt dieser Ätzvorgang zu dem in Fig.6 gezeigten Ergebnis. Wird das regelmäßig-sechseckige Fenster demgegenüber um 30° verdreht, dann wird das Siliciumplättchen in gleicher Weise nach dem in F i g. 7a gestrichelt gezeichneten regelmäßigen Sechseck geätzt
Daraus ersieht man, daß das Siliciumplättchen gleichförmig in Seitenrichtung rund um das Fenster geätzt werden kann, wenn die Normale der Pläitchenoberfläche in der Richtung (111) liegt und man eine Seite des regelmäßig-sechseckigen Fensters parallel zur Richtung (lTO)oder(TlO) bringt.
Bleibt aber die Form des Fensters oder die Richtungsabhängigkeit der Ätzgeschwindigkeit unberücksichtigt, dann werden teilweise seitlich überätzte Abschnitte erhalten, da das Ätzen in Seitenrichtung nicht gleichförmig vor sich geht, wofür die F i g. 5 und 7 Beispiele zeigen. In diesem Fall wird die mechanische Festigkeit der den Freiraum überdeckenden Isolierfilmmaske zu einem Problem, und es besteht die Gefahr, daß der Freiraum während der Herstellung zerstört wird.
Da der Freiraum 16 dadurch gleichförmig und wirkungsvoll hergesielu werden kann daß man die Form und Richtung des Fensters in der beispielsweise von einem Oxidfilm gebildeten Isolierfilmmaske festlegt, wird die Reproduzierbarkeit der Strom-Spannungs-i'ennlinie wesentlich verbessert. Der erhöhte Sperrstrom wird beseitigt, selbst wenn die Tiefe der Vertiefung im Vergleich zum bekannten Verfahren relativ gering ist (100 bis 200 nm). Daher kann auch die Nichtgleichförmigkeit der elektrischen Kennwerte einer auf diese Weise hergestellten Diode, die sich häufig infolge einer zu großen Tiefe der Vertiefung einstellte, sehr klein gemacht werden.
Im folgenden wird ein Ausfuhrungsbeispiel des Verfahrens beschrieben.
Es wurde zunächst auf einem Siliciumsubstrat ein Oxidfilm mit einer Dicke von 500 nm hergestellt, indem man auf einem η-leitenden Siliciumkörper mit einer hohen Störstellendichte (mehr als 10'q/cn') uni einer Oberfläche parallel zu der (111) Kristallgitierebene epitaktisch eine η-leitende Schicht mit einem spezifischen Widerstand von etwa 0.5 Ω ■ cm wachsen ließ. In dem als Isolierfilmmaske dienenden Oxidfilm wurde durch Fotoätzen ein regelmäßig-sechseckiges Fenster mit einer Seitenlänge von 15 μπι ausgebildet, von dem eine Seite parallel zur Richtung der knstallografischen Achse (flO) oder (I IO) ausgerichtet war. Das Fenster kann dadurch einfach ausgerichtet werden, daß man an einem Abschnitt der Rückseite des Siliciumsubstrats eine geätzte Narbe vorsieht. Auch kann ein Siliciumsubstrat verwendet werden, dessen kristallografische Orientierung durch einen Schnitt angezeigt ist. Dann wurde der durch das Fenster freigelegte Abschnitt des Silici'.imsubstrats mit Hilfe einer Ätziösung mit relativ niedriger Ätzgeschwindigkeit in der (111)-Richtung in Tiefenrichtung avf etwa 100 nm weggeätzt. Dabei betrug die Ätztiefe in Seitenrichtung vom Umfangsran-i des Fensters in dem Oxidfilm, d. h. die seitlich geätzte Länge, etwa 200 nm. Nach dem Aufdampfen einer Metallschicht au:. Molybdän in einer Dicke von etwa 300 nm durch das Fenster wurde auf das Molybdän ein Goldfilm mit einer Dicke von etwa 500 nm aufgedampft. Um den Fensterabschnitt wurde dann eiue regelmäßigsechseckige Elektrode gebildet, deren Seitenlänge 50 μπι betrug. Auf der Rückseite des Siliciumsubstrats wurde durch Aufdampfen von Gold, das 1% Antimon enthielt, ein ohmscher Kontakt hergestellt und an diesen ein äußerer Elektrodendraht angeschlossen. Auf diese
Weise würde eine Schotlky-Sperrschichldiode mit tiiner Mdlybdän^Silicium-Sperrschicht geschaffen.
Die Spannüngs-Strom-Kennlinie dieser Diode ist in Fig.8 gezeigt. In Fig,8 entspricht die Kurve b der Kennlinie einer nach dem erfindungsgemäßen Verfahren mit einem regelmäßig-sechseckigen Fenster hergestellten Schottky-Diode, während die Kurve a die Kennlinie einer Schottky^Diode gleichen Aufbaus mit einem kreisförmigen Fenster repräsentiert Aus dem Vergleich ersieht man, daß die Rückwärts:Durchbrüchsspannung der nach derh erfihdungsgefhäßeh Verfahren hergestellten Diode groß ist.
Hierzu 2 Blatt Zeichnungen

Claims (2)

Patentansprüche:
1. Verfahren zum Herstellen eines Halbleiterbauelements mit einer Schottky-Sperrschicht, bei dem auf ein Siliciumsubstrat eine Isolierfilmmaske aufgebracht und mit einem Fenster versehen wird, durch dieses Fenster eine Vertiefung in die Oberfläche des Siliciumsubstrats eingeätzt wird, und in der Vertiefung ein mit dem Siliciumsubstrat eine Schottky-Sperrschicht bildender Metallfilm aufgebracht wird, dadurch gekennzeichnet, daß die Isolierfilmmaske (12) auf eine zur (111) Kristallgitterebene parallele Oberfläche des Siliciumsubstrats (11) aufgebracht wird, daß dem Fenster (13) in der Isolierfilmmaske die Form eines regelmäßigen Sechsecks gegeben und eine Seite des regelmäßigsechseckigen Fensters parallel zur (lTO)- oder (TlO)-Richtung des Siliciumsubstrats ausgerichtet wird, daß eine Ätzlösung verwendet wird, deren Ätzgeschwindigkeit in (111)-Richtung geringer als in den hierzu senkrechten Richtungen ist, so daß eine Vertiefung (14) in das Siliciumsubstrat eingeätzt wird, die sich seitlich unter die Isolierfilmmaske erstreckt, und daß in axialer Richtung des regelmäßig-sechseckigen Fensters auf den Bodenabschnitt der geätzten Vertiefung der «nit dem Siliciumsubstrat eine Schottky-Sperrschicht bildende Metallfilm aufgedampft wird, wobei unter der Isolierfilmmaske ein gleichförmiger Freiraum (16) längs des Umfangs der Schottky-Sperrschicht entsteht.
2. Verfahi ^n nach Anspruch 1, dadurch gekennzeichnet, daß als Ätzlö'ung eir - wäßrige Lösung mit Äthylendiamin und Brenzcatechin verwendet wird.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2224159C3 (de) * 1972-05-18 1980-02-28 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Mikrowellendiode
US3841904A (en) * 1972-12-11 1974-10-15 Rca Corp Method of making a metal silicide-silicon schottky barrier
US3920861A (en) * 1972-12-18 1975-11-18 Rca Corp Method of making a semiconductor device
US3945110A (en) * 1973-08-23 1976-03-23 Hughes Aircraft Company Method of making an integrated optical detector
US4374012A (en) * 1977-09-14 1983-02-15 Raytheon Company Method of making semiconductor device having improved Schottky-barrier junction
US4261095A (en) * 1978-12-11 1981-04-14 International Business Machines Corporation Self aligned schottky guard ring
US4670970A (en) * 1985-04-12 1987-06-09 Harris Corporation Method for making a programmable vertical silicide fuse
DE4106287A1 (de) * 1990-10-25 1992-04-30 Bosch Gmbh Robert Verfahren zum anisotropen aetzen von monokristallinen, scheibenfoermigen traegern
JP2730357B2 (ja) * 1991-11-18 1998-03-25 松下電器産業株式会社 電子部品実装接続体およびその製造方法

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Publication number Publication date
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JPS4826188B1 (de) 1973-08-07
AT321991B (de) 1975-04-25
NL6914976A (de) 1970-04-07
DE1949646B2 (de) 1972-01-27
SE348319B (de) 1972-08-28
NL153719B (nl) 1977-06-15
DE1949646A1 (de) 1970-04-30
US3752702A (en) 1973-08-14
ES372101A1 (es) 1971-09-01
BR6912979D0 (pt) 1973-01-11
FR2019961A1 (de) 1970-07-10
GB1246026A (en) 1971-09-15

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