DE1949646C3 - Verfahren zum Herstellen eines Halbleiterbauelements, mit einer Schottky-Sperrschicht - Google Patents
Verfahren zum Herstellen eines Halbleiterbauelements, mit einer Schottky-SperrschichtInfo
- Publication number
- DE1949646C3 DE1949646C3 DE1949646A DE1949646A DE1949646C3 DE 1949646 C3 DE1949646 C3 DE 1949646C3 DE 1949646 A DE1949646 A DE 1949646A DE 1949646 A DE1949646 A DE 1949646A DE 1949646 C3 DE1949646 C3 DE 1949646C3
- Authority
- DE
- Germany
- Prior art keywords
- window
- silicon substrate
- schottky barrier
- insulating film
- barrier layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000004888 barrier function Effects 0.000 title claims description 15
- 238000000034 method Methods 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 3
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 claims description 2
- 239000000243 solution Substances 0.000 claims 2
- 239000007864 aqueous solution Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000003916 ethylene diamine group Chemical group 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 231100000241 scar Toxicity 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/02—Local etching
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/10—Etching compositions
- C23F1/14—Aqueous compositions
- C23F1/32—Alkaline compositions
- C23F1/40—Alkaline compositions for etching other metallic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/102—Mask alignment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/115—Orientation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/139—Schottky barrier
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
Description
Die Erfindung betrifft ein Verfahren /um Herstellen eines Halbleiterbauelements mit einer Schottky-Sperrschicht
nach dem Oberbegriff des Patentanspruchs 1.
Aus der Druckschrift »IBM Technical Disclosure Bulletin«. Band 11. 1968, Nr. 1 (Juni), Seite 20, ist eil·,
solches Verfahren bekannt.
Die sich angesichts dieses Standes der Technik stellende Aufgabe und ihre Lösung gemäß der
Erfindung werden nachfolgend an Hand der schematischen Zeichnungen näher erläutert. Es zeigt
Fig. I eine Schnittansicht eines bekannten Halbleiterbauelements mit einer Schottky-Sperrschicht.
Fig. 2 eine Darstellung des bekannten Halbleiterbauelements nach Fig. I (Schnittansicht) zur Erläuterung
des Wirkungsprinzips des Halbleiterbauelements nach Fig. 1.
F i g. 3 eine Schnittansicht eines nach dem erfindungsgemäßen Verfahren hergestellten Halbleiterbauelements.
F i g. 4a, 4b. 5a, 5b. 6a. 6b, 7a, 7b und 7c Ansichten des
Siliciumsubstrats und der Isolierfilmmaske mit verschiedenen Fenstern und geätzten Vertiefungen zur Erläuterung
des erfindungsgemäßen Verfahrens und
Fi g. 8 eine Darstellung der Spannungs'Strorn-Kennlinie
von Siiiciurndioden mit Schoüky'Sperrschicht, die
die mit der Erfindung erzielbare Wirkung verdeutlicht.
An Hand der F ΐ gi I bis 3 seien zunächst die Probleme
dargelegt, welche zu der der Erfindung zugrundeliegenden Aufgabe führen.
Fig, 1 zeigt ein bekanntes Halbleiterbauelement mit
einer Schottky-Sperrschicht. Dieses Halbleiterbauelement besitzt einen sogenannten planaren Aufbau, bei
dem ein Siliciumsubstrat 1 in einem Oberflächenabschnitt eine η-leitende epitaktische Schicht Γ trägt.
Nachdem auf dieser Schicht eine z. B. aus Siliciumoxid bestehende Isolierfilmmaske 2 hergestellt wurde, wird in
dieser ein Fenster 3 ausgebildet und dann in diesem Fenster 3 ein Metallfilm 4 z. B. aus Molybdän
aufgebracht.
Bei einem Halbleiterbauelement diesen Aufbaus ist die Rückwärts-Durchbruchsspannung der Schottky-Sperrschicht
kleiner als der erwartete Wert. Wird eine Diode mit diesem Aufbau hergestellt, bei der das
Siliciumsubstrat eine epitaktisch gewachsene Schicht Γ
mit einem Widerstand von 0,5 Ω ■ cm und einer Dicke
von 1 μίτι trägt und bei der ein Molybdän-Metallfilm 4
aufgebracht wird, dann ist als theoretische Durchbruchsspannung etwa 20 Volt zu erwarten. Die
gemessene Durchbruchsspannung liegt jedoch bei etwa 5 bis 10 Volt.
Die Gründe der Verringerung der Rückwärts-Durchbruchsspannung scheinen in folgendem zu liegen: Durch
die Ansammlung einer elektrischen Ladung 5 am Oberflächenabschnitt des Siliciumsubstrats 1 unter dem
Siliciumoxidfilm 2 wird ein Leckitrom vom Metalifilm 4 zu dem die Ladung 5 enthaltenden Abschnitt in
Richtung des Pfeils 6 erzeugt, der die Ruukwarts- Durchbruchsspannung
vermindert (Fig. 2). Aus der Druckschrift »The Bell System Technical fournal«, 1968.
Februar. Seiten 195 bis 208. ist es bereits bekannt, zur Isolierung des die Schottky-Sperrschicht zwischen der
Metallschicht und dem Siliciumsubstrat umgebenden aufgeladenen Bereichs in dem Siliciumsubstrat einen
eindiffundierten, als Schutzring bezeichneten Bereich vorzusehen, um den Sperrstrom zu reduzieren. Dieser
Schutzring kompliziert jedoch das Herstellungsverfahren.
Die erwünschte Isolierung kann statt durch einen diffundierten Schutzring auch durch einen Freiraum 16
erzielt werden, wie er aus der Schnit.darstellung eines
Halbleiterbauelements gemäß Fig. i erkennbar ist. Kin
solches Halbleiterbauelement kann dadurch hergestellt werden, daß nach dem Bilden einer Isolierfilmmaske 12
auf einem Halbleitersubstrat 11 durch Fotoätzen ein Fenster 13 in der Isolierfilmmaske 12 gebildet wird.
Danach wird die Ireigelegte Substratoberflache durch
das Fenster 13 hindurch mit Hilfe einer chemischen Lösung geätzt. Der Ätzvorgang wirkt nicht nur in
Axialrichtung des Fensters 13. sondern auch in Umfangsrichlung dieses Fensters auf das Halbleitersub
strat ! I ein. Auf diese Weise wird eine Vertiefung 14 im Haibleilersubstrat 11 gebildet, deren Abmessung etwas
giößer als die des Fensters ist und die sich unter die
Ränder des Fensters 13 erstreckt. Es wird dann in Axialrichlung des Fensters 13 ein Metallfilm 15 etwa aus
Molybdän aufgedampft, der in Berührung mit dem Halbleitersubstrat Il am Boden der Vertiefung 14 eine
Schottky-Sperrschicht bildet. Der Freiraum 16 ergibt sich durch das Wegätzen des Halbleitermaterial unier
dem Rand des Fensters 13 in der Isolierfilmmaske 12. Es
wurde festgestellt, daß die WerlQder Rückwärts Durgh
brUchsspanhüng besser werden. Wenndie Vertiefung 14
irrt Halbleitersubstrat Π in Axialrichlüng des Feiislers
13 eine Tiefe von mehr als 50 nni Ufid rechtwinklig zur
Axialdichtung Vom Rand des Fensters 13 einen Abstand
von mehr als 100 nm besitzt Zur Verbesserung der Stabilität des Halbleiterbauelements ist es von Dedeuiuhg,
die Dicke des Metallfilms 15 größer als die Tiefe
der Vertiefung 14 zu machen und die Elektrode durch Oberdecken des Fensterabschnitts in der Isolierfilmmaske
mit dem Metaüfilm zu bilden.
Zwar ist es erwünscht, eine Ätzlösung zu wählen, bei
der die Ätzgeschwindigkeit in der Richtung rechtwink-Hg zur Substratfläche kleiner als in der anderen
Richtung, insbesondere in Seitenrichtung isL Es ist jedoch schwierig, den Freiraum 16 von Fig.3
gleichförmig auszubilden, da eine Ätzlösung grundsätzlich in jeder kristallografischen Richtung, auch in
Seitenrichtung, eine andere Ätzgeschwindigkeit hau
Der Erfindung liegt nun die Aufgabe zugrunde, ein Verfahren nach dem Oberbegriff des Patentanspruchs 1
zur Herstellung eines Halbleiterbauelements gemäß F i g. 3 zu schaffen, mit dem sich mit guter Reproduzierbarkeit
ein gleichförmiger Freiraum rund um den Umfang der Schottky-Sperrschicht bilden läßt
Diese Aufgabe wird erfindungsgemäß durch die
Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst
Bei der Aufbringung von dicht nebeneinanderliegenden Elektroden auf ein Halbleitersubstrat ist bereits ein
Verfahren bekannt (britische Patentschrift il 13 489),
bei dem auf das Halbleitersubstrat zuerst eine erste Metallschicht aufgebracht wird, dann über eine Maske
ein Fenster in diese Metallschicht geätzt und schließlich über die Maske in dem Fenster eine zweite Metallschicht
auf das Halbleitersubstrat aufgedampft wird. Der Abstand zwischen der ersten und der zweiten
Metallschicht ergibt sich durch die beim Ätzen auftretende Unterschneidung der Ätzmaske, die beim
Aufdampfen der zweiten Metallschicht nicht voll aufgefüllt wird.
Aus der Druckschrift »journal of the Electrochemical Society«. 1967. September. Seiten 965 bis 970, ist es
ferner bekannt, daß beim Ätzen eines Halbleiterkörpers die Ät/geschwindigkeit nicht nur von der Art der
verwendeten Ätzlösung stark abhängig ist, sondern auch von der kristallografischen Orientierung der
Oberfläche des Halbleiterkörpers. Zum Beispiel besitzt eine Ätzlosung, die aus 8 ml Wasser, 17 ml
Äthylendiamin und 3 g Brenzcatechin besteht, bei Silicium in (Il I). (110) und (100)-Richtung Ä.zgeschwindigkeiten
im Verhältnis von 3 : 30 : 50. Die Abhängigkeit der Ätzgeschwindigkeit von der kristallografischen
Orientierung der Oberfläche ist somit sehr groß.
Beim erfindungsgemäßen Verfahren kann eine Ätzlösung verwendet werden, deren Ätzgeschwindigkeit
eine verhältnismäßig große Abhängigkeit von der kristallografischen Orientierung der Halbleiteroberfläehe
besitzt, wobei die Ätzgeschwindigkeit in der Richtung (111) niedrig ist, um einen rund um den
Umfang des Fensters 13 gleichförmigen Freiraum 16 (F i g. 3) zu bilden, der relativ flach ist.
Wird indes /urr Beispiel in bekannter Weise auf die (IM) Oberfläche eines Siliciumplätlehens ein Oxidfilm
von etwa 500 nm Dicke gebildet, und wird durch Fotoätzen ein kreisförmiges Fenster gemäß F i g. 4
hergestellt und die Oberfläche des Siliciumplättchens mit der angegebenen Ätzlösung (Wasser 8 ml,
Äthylendiamin 17 ml und Brenzcatechin 3 g) geatzt,
dann ergibt sich eine geätzte Verliefung in der Form
eines regelmäßigen Sechsecks gemäß F i g, 5. Wird
jedoch unter Berücksichtigung dieser Richtungsabhängigkeit ein Feilster in Form eines regelmäßigen
Sechsecks mit derselben Orientierung wie die in F Ϊ g. 5
gezeichnete regelmäßig-sechseckige Vertiefung gebildet und das Siliciumplaüchen in gleicher Weise geätzt,
dann führt dieser Ätzvorgang zu dem in Fig.6 gezeigten Ergebnis. Wird das regelmäßig-sechseckige
Fenster demgegenüber um 30° verdreht, dann wird das Siliciumplättchen in gleicher Weise nach dem in F i g. 7a
gestrichelt gezeichneten regelmäßigen Sechseck geätzt
Daraus ersieht man, daß das Siliciumplättchen gleichförmig in Seitenrichtung rund um das Fenster
geätzt werden kann, wenn die Normale der Pläitchenoberfläche
in der Richtung (111) liegt und man eine Seite des regelmäßig-sechseckigen Fensters parallel zur
Richtung (lTO)oder(TlO) bringt.
Bleibt aber die Form des Fensters oder die Richtungsabhängigkeit der Ätzgeschwindigkeit unberücksichtigt,
dann werden teilweise seitlich überätzte Abschnitte erhalten, da das Ätzen in Seitenrichtung
nicht gleichförmig vor sich geht, wofür die F i g. 5 und 7 Beispiele zeigen. In diesem Fall wird die mechanische
Festigkeit der den Freiraum überdeckenden Isolierfilmmaske zu einem Problem, und es besteht die Gefahr, daß
der Freiraum während der Herstellung zerstört wird.
Da der Freiraum 16 dadurch gleichförmig und wirkungsvoll hergesielu werden kann daß man die
Form und Richtung des Fensters in der beispielsweise von einem Oxidfilm gebildeten Isolierfilmmaske festlegt,
wird die Reproduzierbarkeit der Strom-Spannungs-i'ennlinie
wesentlich verbessert. Der erhöhte Sperrstrom wird beseitigt, selbst wenn die Tiefe der
Vertiefung im Vergleich zum bekannten Verfahren relativ gering ist (100 bis 200 nm). Daher kann auch die
Nichtgleichförmigkeit der elektrischen Kennwerte einer auf diese Weise hergestellten Diode, die sich
häufig infolge einer zu großen Tiefe der Vertiefung einstellte, sehr klein gemacht werden.
Im folgenden wird ein Ausfuhrungsbeispiel des Verfahrens beschrieben.
Es wurde zunächst auf einem Siliciumsubstrat ein Oxidfilm mit einer Dicke von 500 nm hergestellt, indem
man auf einem η-leitenden Siliciumkörper mit einer hohen Störstellendichte (mehr als 10'q/cn') uni einer
Oberfläche parallel zu der (111) Kristallgitierebene
epitaktisch eine η-leitende Schicht mit einem spezifischen Widerstand von etwa 0.5 Ω ■ cm wachsen ließ. In
dem als Isolierfilmmaske dienenden Oxidfilm wurde durch Fotoätzen ein regelmäßig-sechseckiges Fenster
mit einer Seitenlänge von 15 μπι ausgebildet, von dem
eine Seite parallel zur Richtung der knstallografischen Achse (flO) oder (I IO) ausgerichtet war. Das Fenster
kann dadurch einfach ausgerichtet werden, daß man an einem Abschnitt der Rückseite des Siliciumsubstrats
eine geätzte Narbe vorsieht. Auch kann ein Siliciumsubstrat verwendet werden, dessen kristallografische
Orientierung durch einen Schnitt angezeigt ist. Dann wurde der durch das Fenster freigelegte Abschnitt des
Silici'.imsubstrats mit Hilfe einer Ätziösung mit relativ
niedriger Ätzgeschwindigkeit in der (111)-Richtung in
Tiefenrichtung avf etwa 100 nm weggeätzt. Dabei betrug die Ätztiefe in Seitenrichtung vom Umfangsran-i
des Fensters in dem Oxidfilm, d. h. die seitlich geätzte Länge, etwa 200 nm. Nach dem Aufdampfen einer
Metallschicht au:. Molybdän in einer Dicke von etwa 300 nm durch das Fenster wurde auf das Molybdän ein
Goldfilm mit einer Dicke von etwa 500 nm aufgedampft.
Um den Fensterabschnitt wurde dann eiue regelmäßigsechseckige Elektrode gebildet, deren Seitenlänge
50 μπι betrug. Auf der Rückseite des Siliciumsubstrats
wurde durch Aufdampfen von Gold, das 1% Antimon enthielt, ein ohmscher Kontakt hergestellt und an diesen
ein äußerer Elektrodendraht angeschlossen. Auf diese
Weise würde eine Schotlky-Sperrschichldiode mit tiiner
Mdlybdän^Silicium-Sperrschicht geschaffen.
Die Spannüngs-Strom-Kennlinie dieser Diode ist in
Fig.8 gezeigt. In Fig,8 entspricht die Kurve b der
Kennlinie einer nach dem erfindungsgemäßen Verfahren mit einem regelmäßig-sechseckigen Fenster hergestellten
Schottky-Diode, während die Kurve a die
Kennlinie einer Schottky^Diode gleichen Aufbaus mit einem kreisförmigen Fenster repräsentiert Aus dem
Vergleich ersieht man, daß die Rückwärts:Durchbrüchsspannung
der nach derh erfihdungsgefhäßeh Verfahren
hergestellten Diode groß ist.
Hierzu 2 Blatt Zeichnungen
Claims (2)
1. Verfahren zum Herstellen eines Halbleiterbauelements mit einer Schottky-Sperrschicht, bei dem
auf ein Siliciumsubstrat eine Isolierfilmmaske aufgebracht und mit einem Fenster versehen wird, durch
dieses Fenster eine Vertiefung in die Oberfläche des Siliciumsubstrats eingeätzt wird, und in der Vertiefung
ein mit dem Siliciumsubstrat eine Schottky-Sperrschicht bildender Metallfilm aufgebracht wird,
dadurch gekennzeichnet, daß die Isolierfilmmaske (12) auf eine zur (111) Kristallgitterebene
parallele Oberfläche des Siliciumsubstrats (11) aufgebracht wird, daß dem Fenster (13) in der
Isolierfilmmaske die Form eines regelmäßigen Sechsecks gegeben und eine Seite des regelmäßigsechseckigen Fensters parallel zur (lTO)- oder
(TlO)-Richtung des Siliciumsubstrats ausgerichtet
wird, daß eine Ätzlösung verwendet wird, deren Ätzgeschwindigkeit in (111)-Richtung geringer als in
den hierzu senkrechten Richtungen ist, so daß eine Vertiefung (14) in das Siliciumsubstrat eingeätzt
wird, die sich seitlich unter die Isolierfilmmaske erstreckt, und daß in axialer Richtung des regelmäßig-sechseckigen
Fensters auf den Bodenabschnitt der geätzten Vertiefung der «nit dem Siliciumsubstrat
eine Schottky-Sperrschicht bildende Metallfilm aufgedampft wird, wobei unter der Isolierfilmmaske
ein gleichförmiger Freiraum (16) längs des Umfangs der Schottky-Sperrschicht entsteht.
2. Verfahi ^n nach Anspruch 1, dadurch gekennzeichnet,
daß als Ätzlö'ung eir - wäßrige Lösung mit Äthylendiamin und Brenzcatechin verwendet wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP43072668A JPS4826188B1 (de) | 1968-10-04 | 1968-10-04 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1949646A1 DE1949646A1 (de) | 1970-04-30 |
DE1949646B2 DE1949646B2 (de) | 1972-01-27 |
DE1949646C3 true DE1949646C3 (de) | 1980-02-07 |
Family
ID=13495958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1949646A Expired DE1949646C3 (de) | 1968-10-04 | 1969-10-01 | Verfahren zum Herstellen eines Halbleiterbauelements, mit einer Schottky-Sperrschicht |
Country Status (11)
Country | Link |
---|---|
US (1) | US3752702A (de) |
JP (1) | JPS4826188B1 (de) |
AT (1) | AT321991B (de) |
BE (1) | BE739805A (de) |
BR (1) | BR6912979D0 (de) |
DE (1) | DE1949646C3 (de) |
ES (1) | ES372101A1 (de) |
FR (1) | FR2019961A1 (de) |
GB (1) | GB1246026A (de) |
NL (1) | NL153719B (de) |
SE (1) | SE348319B (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2224159C3 (de) * | 1972-05-18 | 1980-02-28 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Mikrowellendiode |
US3841904A (en) * | 1972-12-11 | 1974-10-15 | Rca Corp | Method of making a metal silicide-silicon schottky barrier |
US3920861A (en) * | 1972-12-18 | 1975-11-18 | Rca Corp | Method of making a semiconductor device |
US3945110A (en) * | 1973-08-23 | 1976-03-23 | Hughes Aircraft Company | Method of making an integrated optical detector |
US4374012A (en) * | 1977-09-14 | 1983-02-15 | Raytheon Company | Method of making semiconductor device having improved Schottky-barrier junction |
US4261095A (en) * | 1978-12-11 | 1981-04-14 | International Business Machines Corporation | Self aligned schottky guard ring |
US4670970A (en) * | 1985-04-12 | 1987-06-09 | Harris Corporation | Method for making a programmable vertical silicide fuse |
DE4106287A1 (de) * | 1990-10-25 | 1992-04-30 | Bosch Gmbh Robert | Verfahren zum anisotropen aetzen von monokristallinen, scheibenfoermigen traegern |
JP2730357B2 (ja) * | 1991-11-18 | 1998-03-25 | 松下電器産業株式会社 | 電子部品実装接続体およびその製造方法 |
-
1968
- 1968-10-04 JP JP43072668A patent/JPS4826188B1/ja active Pending
-
1969
- 1969-09-29 US US00861670A patent/US3752702A/en not_active Expired - Lifetime
- 1969-10-01 DE DE1949646A patent/DE1949646C3/de not_active Expired
- 1969-10-02 GB GB48442/69A patent/GB1246026A/en not_active Expired
- 1969-10-02 SE SE13603/69A patent/SE348319B/xx unknown
- 1969-10-02 ES ES372101A patent/ES372101A1/es not_active Expired
- 1969-10-02 BR BR212979/69A patent/BR6912979D0/pt unknown
- 1969-10-03 BE BE739805D patent/BE739805A/xx not_active IP Right Cessation
- 1969-10-03 NL NL696914976A patent/NL153719B/xx not_active IP Right Cessation
- 1969-10-03 FR FR6933955A patent/FR2019961A1/fr not_active Withdrawn
- 1969-10-03 AT AT935269A patent/AT321991B/de not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
BE739805A (de) | 1970-03-16 |
JPS4826188B1 (de) | 1973-08-07 |
AT321991B (de) | 1975-04-25 |
NL6914976A (de) | 1970-04-07 |
DE1949646B2 (de) | 1972-01-27 |
SE348319B (de) | 1972-08-28 |
NL153719B (nl) | 1977-06-15 |
DE1949646A1 (de) | 1970-04-30 |
US3752702A (en) | 1973-08-14 |
ES372101A1 (es) | 1971-09-01 |
BR6912979D0 (pt) | 1973-01-11 |
FR2019961A1 (de) | 1970-07-10 |
GB1246026A (en) | 1971-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1614283C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
DE3241184C2 (de) | Leistungs-MOS-FET | |
DE2142146A1 (de) | Halbleiteranordnung und Verfahren zur Herstellung einer derartigen Anordnung | |
DE3121223C2 (de) | MOS-Transistor für hohe Betriebsspannungen | |
DE3346181A1 (de) | Kapazitiver feuchtigkeitssensor und verfahren zu dessen herstellung | |
DE1949646C3 (de) | Verfahren zum Herstellen eines Halbleiterbauelements, mit einer Schottky-Sperrschicht | |
DE19947020A1 (de) | Kompensationsbauelement mit variabler Ladungsbilanz | |
DE2500775C3 (de) | Hochspannungsfestes planeres Halbleiterbauelement | |
DE2357376A1 (de) | Mesa-thyristor und verfahren zum herstellen von mesa-thyristoren | |
DE2031082C2 (de) | Planares Halbleiterbauelement | |
DE3040873C2 (de) | Feldeffekttransistor | |
DE2341374A1 (de) | Verfahren zur herstellung eines halbleiterbauelements in mesastruktur | |
DE2927003C2 (de) | Siliziumwiderstandselement aus einem plättchenförmigen Halbleiterkörper und Verfahren zu seiner Herstellung | |
DE1614233B2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements | |
DE1959527A1 (de) | Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE1564940B1 (de) | Verfahren zur Herstellung einer Halb leiteranordnung sowie danach hergestellte Anordnung, insbesondere Transistor | |
EP0220469B1 (de) | Leistungsthyristor | |
DE2339444C2 (de) | Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors | |
DE1957500C3 (de) | Halbleiterbauelement mit Schottky-Sperrschicht | |
DE1813551C3 (de) | Hochfrequenz-Planartransistor | |
DE2833319C2 (de) | Kapazitätsdiode | |
DE2111089A1 (de) | Verfahren zur Herstellung eines Halbleiterschaltelementes | |
DE2018027A1 (de) | Verfahren zum Einbringen extrem feiner öffnungen | |
DE1954443C3 (de) | Halbleiterbauelement mit einem Schottky-Übergang und Verfahren zu seiner Herstellung | |
DE1564940C (de) | Verfahren zur Herstellung einer Halbleiteranordnung sowie danach hergestellte Anordnung, insbesondere Transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
SH | Request for examination between 03.10.1968 and 22.04.1971 | ||
C3 | Grant after two publication steps (3rd publication) |