DE1769271C3 - Verfahren zum Herstellen einer Festkörperschaltung - Google Patents
Verfahren zum Herstellen einer FestkörperschaltungInfo
- Publication number
- DE1769271C3 DE1769271C3 DE19681769271 DE1769271A DE1769271C3 DE 1769271 C3 DE1769271 C3 DE 1769271C3 DE 19681769271 DE19681769271 DE 19681769271 DE 1769271 A DE1769271 A DE 1769271A DE 1769271 C3 DE1769271 C3 DE 1769271C3
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor
- zone
- base body
- highly doped
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 claims 1
- 230000002950 deficient Effects 0.000 claims 1
- 239000012634 fragment Substances 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 230000003287 optical effect Effects 0.000 claims 1
- 239000007787 solid Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
3 4
weitere η4 -Gebiete 10 und 11 für weitere Halb- ten Verfahren, die »Basisdiffusion« gleichzeitig mit
leiterelemente diffundiert, welche von dem Halb- der Diffusion der Isolierzone vorgenommen. Dies ist
leiterelement des Bereiches 9 elektrisch zu trennen beim Verfahren nach der vorliegenden Erfindung nur
sind. deshalb möglich, weil eine Diffusionstiefe der anderen
Als nächstes wird epitaktisch in bekannter Weise 5 Zone 3 von etwa 5 μ bereits genügt, um die angrenauf
dem Halbleiterkörper gemäß der Fig. 1 eine n-lei- zende Zone 4 durch eine geschlossene pn-Ubergangstende
Epitaxschicht 5 vom entgegengesetzten Leit- fläche 2 vollständig elektrisch gegen den Grundkörfähigkeitstyp
wie der Grundkörper 1 aufgebracht. Die per 1 zu trennen. Das Störstellenmaterial diffundiert
Grenzfläche zwischen der Epitaxschicht 5 und dem nämlich aus dem Grundkörper 1 dem von der Ober-Grundkörper
1 ist in der Fig. 2 mit 6 bezeichnet, to flächenseite her diffundierenden Störstellenmaterial
Beim epitaktischen Aufwachsen der 10/4 starken entgegen. Im Bereich 9 ist dieser Effekt jedoch durch
Epitaxschicht S diffundieren im Effekt aus den nicht die hohe Dotierungskonzentration vom entgegengemit
den η+-Gebieten versehenen Teilen des Grund- setzten Leitfähigkeitstyp kompensiert. Das Verfahren
körpers 1 p-leitende Störstellen in die Epitaxschicht nach der vorliegenden Erfindung ermöglicht also im
und dotieren dort das Halbleitermaterial um, wie die 15 Vergleich zum bekannten Verfahren die Herstellung
Fig. 2 veranschaulicht. Bei der nachfolgenden Oxy- von relativ tief reichenden Isolierzonen bei relativ
dation für den folgenden Planarprozeß diffundiert kurzen Diffusionszeiten, die keine Störung der Oxyddas
p-leitende Störsteüenmaterial noch weiter in die maskierung während der Planardiffusionen zur Folge
Epitaxschicht 5. Teile der Isolierzone 12 werden zum hat.
Unterschied zum bekannten Verfahren nach der vor- 20 Da beim Verfahren nach der vorliegenden Erfinliegenden
Erfindung, also beim Aufbringen der Epi- dung gleichzeitig mit der Diffusion einer Zone der
taxschicht 5, diffundiert. Halbleiterelemente die Isolierzone diffundiert wird,
Anschließend wird gemäß der Fig. 3 gleichzeitig wird ein vollständiger Planardiffusionsprozeß - phodurch
das bekannte Planarverfahren sowohl die an- tolithographischer Prozeß mit Ätzprozeß zum Herdere
Zone 3 des Halbleiterdiodenelementes als auch 25 stellen der Oxydmaskierung, Reinigungsprozeß, Aufdie
Isolierzone 12 eindiffundiert. Wird ein weiterer bringen des Störstellenmaterials und Diffusion Diffusionsprozeß
angeschlossen, um innerhalb der eingespart. Es ergibt sich also beim Verfahren nach
anderen Zone 3 eine Emitterzone eines Transistor« der vorliegenden Erfindung neben einer Ausbeuteherzustellen,
so wird beim Verfahren nach der vorlie- steigerung auch noch eine Kostensenkung durch Vergenden
Erfindung, also unterschiedlich zum bekann- 30 minderung des Arbeitsaufwandes.
Hierzu 1 Blatt Zeichnungen
Claims (1)
- Patentanspruch:Verfahren zum Herstellen einer an der Oberfläche eines Halbleiterkörpers liegenden Zone, die durch eine pn-Übergangsf lache gegen den übrigen Halbleiterkörper elektrisch getrennt ist und mindestens ein Halbleiterelement einer Festkörperschaltung enthält, bei welchem Verfahren auf eiinen Halbleitergrundkörper an der Stelle der Zone iein hochdotierter Bereich vom entgegengesetzten Leitfähigkeitstyp wie der Grundkörper eindiffundiert wird, daß dann die Halbleiteroberfläche einschließlich des hochdotierten Bereichs mit einer Epitaxschicht vom gleichen Leitfähigkeitstyp wie der hochdotierte Bereich abgedeckt und bei der anschließenden Diffusion einer Isolierzone um den hochdotieren Bereich die Isolierzone mit dem Halbleitergrundkörper vereinigt werden, d adurch gekennzeichnet.daß die Oberfläche des Halbleitergrundkörpers (1) einschließlich des hochdotierten Bereichs (9) mit einer Epitaxschicht (5) kleinerer Dotierungskonzentration als die Dotierungskonzentration des Grundkörpers (1) und solcher Dicke abgedeckt wird, daß bei anschließender Diffusion der Isolierzone (12) gleichzeitig mit der Diffusion einer anderen Zone (3) des Halbleiterelements die Isolierzone (12) sich mit der während des epitaktischen Prozesses aus dem Halbleitergrundkörper (1) gewachsenen Ausdiffusionszone vereinigt.Aus der Zeitschrift »Scientia electrica« X (1964), Seiten 115 bis 119, war bekannt, die Halbleiterelemente einer Festkörperschaltung durch pn-Übergänge gegeneinander dadurch elektrisch zu isolieren, daß auf einem halbleitenden Grundkörper als Substrat epitaktisch eine einkristalline Halbleiterschicht vom entgegengesetzten Leitfähigkeitstyp wie der GrundkÖrper aufgebracht und durch diese Halbleiterschicht eine Isolierzone, beispielsweise in Form eines Rasters, vom Leitfähigkeitstyp des Substrates diffundiert wird, so daß durch pn-Übergänge gegeneinander elektrisch isolierte Inseln an der Oberflächenseite des Halbleiterkörpers entstehen. In diese Inseln werden dann die elektrisch voneinander zu trennenden Halbleiterelenaente, beispielsweise Dioden, Transistoren, pn-Kapazitäten oder diffundierte Widerstände eingesetzt.Die Erfindung betrifft ein derartiges Verfahren zum Herstellen einer an der Oberfläche eines Halbleiterkörpers liegenden Zone, welche durch eine pn-Übergangsfläche gegen den übrigen Halbleiterkörper elektrisch getrennt ist und mindestens ein Halbleiterelement einer Festkörperschaltung enthält. Das bekannte Verfahren zum Herstellen einer derartigen Zone hat den Nachteil, daß im allgemeinen die Isolationszonen besonders tief eindiffundiert werden müssen und demnach relativ lange Diffusionszeiten erfordern. Dies hat insbesondere den Nachteil, daß die für die Diffusionsprozesse erforderlichen Oxydmaskierungsschichten auf Grund der langen Diffusionszeiten schadhaft werden und elektrische Kurzschlüsse von Einzelelementen zum Substrat auftreten.
IDas aus der DT-AS 1 260 029 bekannte Verfahren vermeidet weitgehend den vorstehend genannten Nachteil und zeichnet sich dadurch aus, daß zunächst auf dem Halbleitergrundkörper ein Muster eines Dotierungsmaterials aufgebracht wird, dann eine Halbleiterschicht auf der gleichen Fläche des Grundkörpers epitaktisch ausgebildet wird und das Dotierungsmaterial dann in die epitaktische Schicht entweder während oder nach ihrer Ausbildung durch Erhitzen eindiffundiert wird.Das Aufbringen des Musters beim bekannten Verfahren der vorstehend genannten DT-AS 1 260 029 hat aber den Nachteil eines zusätzlichen Arbeitsganges, dessen Maskierungsprozeß genau auf den*5 Maskierungsprozeß ohne die Möglichkeit der optischen Kontrolle ausgerichtet werden muß, der zur Herstellung der oberflächlich zu diffundierenden Isolierteilzone erforderlich ist.Das bekannte Verfahren zum Herstellen einer an der Oberfläche eines Halbleiterkörpers liegenden Zone, die durch eine pn-Übergangsfläche gegen den übrigen Halbleiterkörper elektrisch getrennt ist und mindestens ein Halbleiterelement einer Festkörperschaltung enthält, bei welchem Verfahren auf einen Halbleitergrundkörper an der Stelle der Zone ein hochdotierter Bereich vom entgegengesetzten Leitfähigkeitstyp wie der Grundkörper eindiffundiert wird, daß dann die Halbleiteroberfläche einschließlich des hochdotierten Bereiches mit einer Epitaxschicht vom gleichen Leitfähigkeitstyp wie der hochdotierte Bereich abgedeckt und bei der anschließenden Diffusion einer Isolierzone um den hochdotierten Bereich die Isolierzone mit dem Halbleitergrundkörper vereinigt werden, wird erfindungsgemäß dadurch verbessert, daß die Oberfläche des Halbleitergrundkörpers einschließlich des hochdotierten Bereichs mit einer Epitaxschicht kleinerer Dotierungskonzentration als die Dotierungskonzentration des Grundkörpers und solcher Dicke abgedeckt wird, daß bei anschließender Diffusion der Isolierzone gleichzeitig mit der Diffusion einer anderen Zone des Halbleiterelements die Isolierzone sich mit der während des epitaktischen Prozesses aus dem Halbleitergrundkörper gewachsenen Ausdiffusionszone vereinigt.Die Erfindung wird im folgenden an Hand der Zeichnung erläutert, deren Figuren aufeinanderfolgende Arbeitsgänge des Verfahrens nach der Erfindung betreffen.Das an Hand der Zeichnung erläuterte Ausfühtungsbeispiel betrifft die Herstellung eines Halbleiterelementes mit zwei Zonen, beispielsweise einer Kapazitätsdiode oder eines Gleichrichters, deren beide Zonen mit 3 und 4 bezeichnet sind und letztere Zone 4 durch einen pn-Übergang 2 gegen den übrigen Halbleiterkörper elektrisch getrennt ist. Die Figuren zeigen im Querschnitt ausschnittsweise eine Halbleite rplatte, in welcher - wie die Fig. 3 veranschaulicht — neben der Zone 4 noch weitere Zonen 7 und 8 angeordnet sind, welche andere Halbleiterelemente der Festkörperschaltung enthalten. Beim Ausführungsbeispiel der vorliegenden Erfindung gemäß den Figuren wird wie folgt verfahren:Zunächst wird in einen plattenförmigen Halbleitergrundkörper 1 ein η''-Bereich 9 mit relativ hoher Störstellenkonzentration entsprechend einem spezifischen Widerstand von 0,2 Qcm und p-Leitfähigkeitstyp durch das allgemein bekannte Planarverfahren diffundiert. Gleichzeitig werden, wenn erforderlich,
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19681769271 DE1769271C3 (de) | 1968-04-27 | 1968-04-27 | Verfahren zum Herstellen einer Festkörperschaltung |
CH622669A CH490737A (de) | 1968-04-27 | 1969-04-24 | Verfahren zum Herstellen einer Halbleiteranordnung |
GB1231543D GB1231543A (de) | 1968-04-27 | 1969-04-24 | |
FR6913186A FR2007542A1 (de) | 1968-04-27 | 1969-04-25 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19681769271 DE1769271C3 (de) | 1968-04-27 | 1968-04-27 | Verfahren zum Herstellen einer Festkörperschaltung |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1769271A1 DE1769271A1 (de) | 1970-12-17 |
DE1769271B2 DE1769271B2 (de) | 1973-11-22 |
DE1769271C3 true DE1769271C3 (de) | 1975-04-30 |
Family
ID=5700073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19681769271 Expired DE1769271C3 (de) | 1968-04-27 | 1968-04-27 | Verfahren zum Herstellen einer Festkörperschaltung |
Country Status (4)
Country | Link |
---|---|
CH (1) | CH490737A (de) |
DE (1) | DE1769271C3 (de) |
FR (1) | FR2007542A1 (de) |
GB (1) | GB1231543A (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2608267A1 (de) * | 1976-02-28 | 1977-09-08 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer monolithisch integrierten schaltung |
US4132573A (en) * | 1977-02-08 | 1979-01-02 | Murata Manufacturing Co., Ltd. | Method of manufacturing a monolithic integrated circuit utilizing epitaxial deposition and simultaneous outdiffusion |
DE2710878A1 (de) * | 1977-03-12 | 1978-09-14 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer an der oberflaeche eines halbleiterkoerpers aus silicium liegenden zone einer monolithisch integrierten i hoch 2 l-schaltung |
-
1968
- 1968-04-27 DE DE19681769271 patent/DE1769271C3/de not_active Expired
-
1969
- 1969-04-24 GB GB1231543D patent/GB1231543A/en not_active Expired
- 1969-04-24 CH CH622669A patent/CH490737A/de not_active IP Right Cessation
- 1969-04-25 FR FR6913186A patent/FR2007542A1/fr not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
FR2007542A1 (de) | 1970-01-09 |
CH490737A (de) | 1970-05-15 |
DE1769271A1 (de) | 1970-12-17 |
GB1231543A (de) | 1971-05-12 |
DE1769271B2 (de) | 1973-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1514818C3 (de) | ||
DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
DE1564547B2 (de) | Integrierte, monolithische Halbleiterschaltung und Verfahren zu ihrer Herstellung | |
DE3545040A1 (de) | Verfahren zur herstellung einer vergrabenen schicht und einer kollektorzone in einer monolithischen halbleitervorrichtung | |
DE2633714C2 (de) | Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung | |
DE1903870A1 (de) | Verfahren zum Herstellen monolithischer Halbleiteranordnungen | |
DE2133976B2 (de) | Monolithisch integrierte Halbleiteranordnung | |
DE1901186A1 (de) | Integrierte Schaltung und Verfahren zu deren Herstellung | |
DE1769271C3 (de) | Verfahren zum Herstellen einer Festkörperschaltung | |
DE2247911C2 (de) | Monolithisch integrierte Schaltungsanordnung | |
DE1813130A1 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Zenerdiode und durch dieses Verfahren hergestellte Halbleitervorrichtung | |
DE2507038C3 (de) | Inverser Planartransistor und Verfahren zu seiner Herstellung | |
DE2527076A1 (de) | Integriertes schaltungsbauteil | |
DE2627922A1 (de) | Halbleiterbauteil | |
DE2426529A1 (de) | Planardiffusionsverfahren | |
DE1639355C3 (de) | Verfahren zur Herstellung einer monolithisch integrierten Halbleiteranordnung | |
DE2133980C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiterschaltung | |
DE2541161A1 (de) | Verfahren zur herstellung monolithischer komplementaerer transistoren | |
DE2101278A1 (de) | Integrierte Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2952318C2 (de) | Integrierte Schaltungsanordnung und Verfahren zu ihrer Herstellung | |
DE2028632A1 (de) | Halbleiterbauelement | |
DE2105178C3 (de) | Integrierte Halbleiterschaltung | |
DE2610208C3 (de) | Verfahren zur Herstellung von Halbleiterbauelementen | |
DE1287218C2 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE2951821A1 (de) | Verbessertes verfahren zur herstellung von integrierten halbleitervorrichtungen und damit hergestelltes erzeugnis |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
EHJ | Ceased/non-payment of the annual fee |