DE1614383A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu seiner Herstellung

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DE1614383A1 DE1967R0046773 DER0046773A DE1614383A1 DE 1614383 A1 DE1614383 A1 DE 1614383A1 DE 1967R0046773 DE1967R0046773 DE 1967R0046773 DE R0046773 A DER0046773 A DE R0046773A DE 1614383 A1 DE1614383 A1 DE 1614383A1
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Description

RCA 57,379
US-Serial No. 598,306
Filed: December 1, 1966
Radio Corporation of America New York, N.Y., V.St.A.
Halbleiterbauelement und Verfahren zu seiner Herstellung
Die Erfindung betrifft Halbleiterbauelemente,wie Transistoren und integrierte Schaltungen, und Verfahren zur Herstellung von Halbleiterbauelementen, die eine besonders hohe Ausbeute ohne Verschlechterung der elektrischen Eigenschaften der Bauelemente ergeben.
Die Wirtschaftlichkeit der Herstellung von Halbleiterbauelementen hängt von der Ausbeute an brauchbaren Exemplaren, die der Herstellungsprozess liefert, ab. Die mittleren Kosten der einzelnen Bauelemente hängen also unmittelbar von dar Anzahl der Bauelemente ab* die eine bestimmte Anzahl von Starts während der verschiedenen Verfahrensschritte bei der Herstellung überleben. Hohe Aus-
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beuten ergeben niedrige Kosten, während niedrige Ausbeuten die Kosten des Fertigproduktes untragbar ansteigen lassen können.
Eine der hauptsächlichen Ursachen für schlechte Ausbeuten bei der Herstellung von Halbleiterbauelementen sind Defekte, z.B. kleine Löcher oder Poren, in den Photolackschichten, die als Ätzmasken auf der Oberfläche der Halbleiterkörper verwendet werden. Solche Defekte werden z.B. durch Fehler in den Photomasken verursacht, die vor der Belichtung auf die Photolackschieht aufgelegt werden. Ein kleiner Vorsprung auf der Photomaske kann beispielsweise ein entsprechend kleines aber trotzdem fatales Loch in der Photolackschieht verursachen. Auch durch Staub können Poren in der Photolackschieht entstehen. Solehe Poren bewirken dann, daß unerwünschte Löcher in eine die Oberfläche des Halbleiterkörpers schützende Isolierschicht geätzt werden. An diesen Stellen wird die Halbleiteroberfläche dann freigelegt und später aufgedampfte Metallschichten kontaktieren dann die Halbleiteroberfläche, wodurch Kurzschlüsse entstehen und das Bauelement unbrauchbar wird.
Man hat selbstverständlich bereits versucht, das Entstehen von Poren in Photolackschiehten oder dgl. nach Möglichkeit zu verhindern. Bekannte Maßnahmen sind eine weitestgehende Beseitigung von Staub und möglichste Sorgfalt bei der Herstellung der Oberfläche der Photomasken.
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Auch unter den besten Arbeitsbedingungen und mit allen Vorsichtsmaßnahmen läßt sich eine kleinere Porendiehte als 20 Poren pro Quadratzentimeter erreichen, im allgemeinen ist die Porendiehte sogar wesentlich größer.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, die Ausbeute bei der Herstellung von Halbleiterbauelementen zu erhöhen und ein Verfahren anzugeben, das eine besonders hohe Ausbeute liefert.
Ferner betrifft die Erfindung einen speziellen Planartransistor, der sich mit besonders hoher Ausbeute herstellen läßt und ausgezeichnete Betriebseigenschaften aufweist.
Die Ziele der Erfindung werden bei einem Verfahren zum Herstellen von Halbleiterbauelementen, wie Transistoren und integrierten Schaltungen, dadurch erreicht, daß auf der Oberfläche eines Halbleiterkörpers eine Isolierschicht mit einem relativ dicken und einem relativ dünnen Teil gebildet wird, daß eine erste öffnung durch den dünneren Teil hindurch und gleichzeitig eine Vertiefung in den dickeren Teil, die diesen nicht vollständig durchsetzt, geätzt werden, daß auf dem durch die erste Öffnung freigelegten Teil der Oberfläche des Halbleiterkörpers eine neue Isolierschicht gebildet wird, daß eine zweite öffnung durch die neue Isolierschicht hindurch und gleichzeitig eine dritte öffnung vom Boden der Vertiefung aus durch den
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den dickeren Teil der ersten Schicht hindurch geätzt werden, und daJB beabstandete Niederschläge aus leitendem Material in der zweiten und dritten öffnung gebildet werden, die die durch diese öffnungen freigelegten Teile des Halbleiterkörpers kontaktieren.
Die angestrebten Vorteile werden bei der Erfindung also dadurch erreicht, daß eine Isolierschicht mit verschiedener Dicke verwendet wird, die die Oberfläche eines Halbleiterkörpers schützt, aus dem beispielsweise ein Transistor oder eine integrierte Schaltung gebildet werden. Diese Dicken sind so gewählt, daß die Isolierschicht auch beim Vorhandensein von Poren in einer die Isolierschicht bedeckenden Photolackschicht nicht bis zur Oberfläche des Halbleiterkörpers durchgeätzt werden kann. Zu diesem Zweck wird das Ätzen der öffnungen in der Isolierschicht zum Kontaktieren zweier getrennter Bereiche oder Zonen des Bauelementes, z.B. zweier Elektroden, gleichzeitig und zeitlich gesteuert durchgeführt.
Die Erfindung wird anhand von zwei Ausführungsbeispielen in Verbindung mit der Zeichnung näher erläutert, es zeigen:
Pig. 1 bis 10 Schnittansichten eines Transistors während verschiedener Stufen seiner Herstellung;
Fig. 11 eine Draufsicht auf den in Pig. IO dargestellten Transistor und
Fig. 12 bis 20 Schnittansichten eines zweiten Tran-
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sistors während verschiedener Stufen seiner Herstellung.
Beispiel 1
Im folgenden wird der Einfachheit halber nur die Herstellung eines einzigen Transistors beschrieben, in der Praxis können jedoch hunderte von Transistorsystemen auf einer einzigen Halbleiterscheibe, insbesondere Siliziumscheibe, durch ein Planarverfahren hergestellt, voneinander getrennt und dann einzeln montiert und gekapselt werden.
Bei dem vorliegenden Beispiel wird von einem scheibenförmigen Körper 12 (Fig. 1) aus einem n+-leitenden Siliziumeinkristall ausgegangen. Auf dem Kgrper 12 wird eine Epitaxialschicht 14 (Fig. 2) aus η-leitendem Silizium gebildet, die zusammen mit der n+-Schicht 12 als Kollektor für den herzustellenden Transistor dient. Anstelle der Epitaxialschichten kann man selbstverständlich auch mit Diffusionsverfahren arbeiten. So kann man beispielsweise von einem Halbleiterkörper 14 aus einem n-leit.enden Siliziumkristall ausgehen und die n+-Schicht 12 durch Diffusion im Körper 14 bilden. Die Dicke der Ipitaxialschicht 14 kann beispielsweise 25 wro betragen, sie ist in der Zeichnung übertrieben groß dargestellt. Es sei in diesem Zusammenhange bemerkt, daß die Zeichnungen nicht maßstabsgerecht sind.
Mittels bekannter Photomasken und photolithographischer Verfahren wird in der Epitaxialschicht 14 eine p+~
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leitende diffundierte Basiszone 16 hoher spezifischer Leitfähigkeit gebildet, wie Fig. J5 zeigt. Hierzu kann man in die Epitaxialschicht 14 geeignete Akzeptoren, wie Bor, unter Verwendung von z.B« Bortrioxyd oder Bortribromid eindiffundieren. Wie Fig. 11 zeigt, kann die p+-leitende Basiszone 16 einen rechteckigen Außenrand und einen kreisförmigen Innenrand haben.
Nach der Diffusion der p+-leitenden Basiszone wird auf die Oberfläche der Epitaxialschicht 14 eine dicke Schicht 18 aus Siliziumoxyd oder einem anderen geeigneten Isoliermaterial, wie Siliziumnitrid, aufgebracht, wie Fig. 4 zeigt. Die Schicht 18 wird aus noch zu erläuternden Gründen mit Absicht verhältnismäßig dick gemacht. Die Schicht 18 kann z.B. in zwei Schritten hergestellt werden. Zuerst wird eine etwa 4000 AE dicke Schicht thermisch auf der Oberfläche des Halbleiterkörpers gezüchtet, in dem der Halbleiterkörper in Dampf etwa 20 Minuten auf etwa 1200 0C erhitzt wird. Als nächstes wird eine 10 000 AE dicke Schicht niedergeschlagen, indem über den Körper bei einer relativ niedrigen Temperatur (etwa 300 0C ) eine Mischung aus gasförmigem Silan SiHn und Sauerstoff geleitet wird.
mittels
Als nächstes wird/eines üblichen Maskier«, Photolithographie- und Ätzverfahren in der Schicht 18 eine öffnung 19 gebildet, wie Fig. 5 zeigt. Diese öffnung 19 begrenzt den Rest 20 der Basiszone, der durch Eindiffundieren eines geeigneten Akzeptors durch die Öffnung 19 gebildet wird.
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Nach der Eindiffusion des Akzeptors wird auf die freiliegende Oberfläche des Halbleiterkörpers in der öffnung 19 eine Isolierschicht 22 aus Oxyd oder einem anderen Isoliermaterial gebildet, die den mittleren Teil der Basiszone bedeckt, wie Pig. 6 zeigt. Die Schicht 22 ist wesentlich dünner als die ursprüngliche Oxydschicht 18, ihre Dicke beträgt in typischen Fällen 4000 AE, so daß ein erheblicher Dickenunterschied zwischen den beiden Isolierschichten besteht. Der Dickenunterschied beträgt bei dem vorliegenden Beispiel 10 000 AE. Die Isolierschicht 22 kann z.B. vorteilhafterweise dadurch hergestellt werden, daß man den Halb« leiterkörper etwa 20 Minuten bei 1000 0C in Dampf erhitzt. Der nächste Sehritt bei der Herstellung des Transistors besteht in der Bildung der Emitterzone. Hierzu dient e ine entsprechende Photomaske* die die Emitterfläche def liniert. Außerdem enthält die Photomaske öffnungen über der P+-leitenden Basiszone des Transistors. Unter Anwendung üblicher photolithographischer Verfahren und durch Ätzen des Körpers wird nun in der Oxydschicht 18 ein Muster gebildet, wie es in Fig. 7 dargestellt ist. Dieses Muster umfaßt eine kreisförmige öffnung 25 oberhalb des p-leitdnden Teiles 20 der Basiszone, die zum Eindiffundieren einer Emitterzone 24 dient, und längliehe, sehlitzartige Vertiefungen 25 oberhalb des p+«leitenden Teiles 16 der Basiszone. Auf diese Weise wird also die Dicke des dickeren (14 000 AE) Teiles
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der Oxydschicht über dem ρ -leitenden Teil 16 der Basiszone auf etwa 8000 AE verringert, wo später die Basiskontakte an dem p+-leitenden Teil angebracht werden sollen.
Nach dem Ätzen wird die n+-leitende Emitterzone im p-leitenden Teil 20 der Basiszone gebildet, in dem durch die öffnung 23 ein geeigneter Donator eindiffundiert wird. Nach der Diffusion der Emitterzone wird auf der freiliegenden Oberfläche der Emitterzone 24 eine dünne Isolierschicht 26 gebildet, z.B. eine Oxydschicht, in dem der Halbleiterkörper etwa 20 Minuten bei etwa 1200 0C in Dampf erhitzt wird, so daß man nun die in Pig. 8 dargestellte Anordnung ezhält.
Durch Maskier-, Photolithographie- und Ätzverfahren wird dann in der Isolierschicht 26 eine kreisförmige öffnung 27 (Fig. 9) gebildet, um die Mitte der Emitterzone 24 kontaktieren zu können. Gleichzeitig werden vom Boden der Vertiefungen 25 in der Isolierschicht 18, wo diese nur etwa 8000 AE dick ist, längliche Kontaktöffnungen für den p+-leitenden Teil 16 der Basiszone geätzt. Bei diesem Verfahrensschritt können praktisch keine unerwünschten Löcher durch den dickeren Teil der Oxydschicht zur Halbleiteroberfläche durchgeätzt werden, da die Oxydschicht unterschiedliche Dicken hat und die Ätzdauer so begrenzt wird, daß nur gerade die dünneren Teile der Schicht über dem p+~leitenden Teil der Basiszone durchgeätzt werden können.
Als letzter Schritt zur Bildung des Transistorsystems gemäß der Erfindung werden an dem p+-leitenden Teil
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l6 der Basiszone und der Emitterzone Kontakte angebracht* indem eine Schicht aus Aluminium oder irgend einem anderen gut leitenden Metall auf der ganzen oberen Seite des Halbleiterkörpers niedergeschlagen wird und die unerwünschten Teile anschließend weggeätzt werden, so daß drei streifenförmige Metallschichten verbleiben, wie sie in Fig. 10 und 11 dargestellt sind. Die Mitte der Emitterzone 2k wird also durch eine Metallschicht 28, und der p+«leitende Teil 16 der Basiszone durch Metallschichten 29 elektrisch kontaktiert, Die obedren Seiten der Kontaktschichten bilden Kontaktflecke, ai denen z.B. dünne Zuführungsdrähte angebracht werden können. Das System wird dann in üblicher Weise in einem Gehäuse montiert oder vergossen.
Die Draufsicht in Fig. 11 zeigt ebenfalls die Metallkontakte 28, 29, die die Emitterzone durch die öffnung 27 bzw. den p+-leitenden Teil der Basiszone l6 kontaktieren. Bei den bekannten Bauelementen dieser Art würde jede Pore in der Oxydsohicht 18 unter dem Emitterkontakt 28 und über dem p-leitenden Bereich 20 der Basiszone bis zur Oberfläche des Halbleiterkörpers durchgeätzt sein. In Pig. Il ist beispielsweise eine Pore 30, die eine von vielen in der Ober« fläche sein kann, dargestellt. Wenn diese Pore durch die Isolierschicht l8 bis zur Oberfläche des Halbleiterkörpers durchgeht, ist ein unmittelbarer elektrischer Kurzschluß zwischen der Emitterzone 24 und dem p+-leitenden Teil 16 der Basiszone vorhanden, nachdem die Metallschicht 28 auf-
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gedampft worden ist. Das aufgedampfte Metall würde dann nämlich durch die Isolierschicht 18 zum p+-leitenden Teil der Basiszone durchreichen, da die Metallschicht 28 sowohl über der Emitterzone als auch über der Basiszone verläuft. Da die Isolierschicht gemäß der Erfindung jedoch bei dem vorliegenden verbesserten Transistor verschiedene Dicken hat, ist die Tiefe von Poren in der Schicht 18 so begrenzt, daß sie keinesfalls zum Halbleiterkörper durchgehen. Ein unerwünschter Kurzschluß der Elektroden des Bauelementes wird dadurch vermieden. Versuche haben ergeben, daß sich die Basis-Smitter-Ausbeute bei Anwendung der Lehren der Erfindung gegenüber dem Stand der Technik verdoppelt.
Das beschriebene Ausführungsbeispiel betraf die Herstellung eines einzigen Bipolartransistors mit jeweils einer Kollektor-, Emitter- und Basiszone. Selbstverständlich läßt sich die Erfindung auch auf Transistoren mit Mehrfaeh-Emittern, z.B sogenannten Overlay-Transistoren, die für Hochfrefuenzzwecke und höhere Leistungen geeignet sind, anwenden. Die Erfindung läßt sich ferner auch auf andere Arten von Bauelementen, wie Feldeffekt- Halbleiterbauelemente und Bauelemente mit dem dem dargestellten Leitungstyp entgegengesetzten Leitungstyp anwenden.
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—J. X—
Beispiel II
Dieses Beispiel, das anhand der Fig. 12 bis 20 erläutert wird, betrifft die Herstellung eines Hochfrequenz-Overlay-Transistors mit Mehrfachemitter. Zur Vereinfachung der Beschreibung wird nur die Herstellung eines Teiles eines solche*! Transistors erläutert. Ausgegangen wird von einem Halbleiterkörper 32 (Fig. 12) aus einem n+-leitenden Siliziumeinkristall, dessen spezifische Leitfähigkeit etwa 0,01 Ohm-cm und dessen Dicke 0,15 bis 0,2 mm betragen. Der Körper 32 dient später beim fertigen Transistor als Kollektorzone. Auf dem Körper 32 befindet sich eine Epitaxial«, schicht 34 (Fig. 13) aus η-leitendem Silizium mit einem spezifischen Widerstand von ungefähr 2 bis 3 Ohm-»em. Die Schicht 34 könnte auch durch Diffusion im Körper 32 gebildet werden. Die Epitaxialschicht 34 hat eine Dicke von bei« spielsweise 25 Aim , sie ist in der Zeichnung der Deutlich« keit halber übertrieben dick dargestellt.
Mittels bekannter photolithographischer Verfahren wird in der Epitaxialschicht 34 ein p-leitender, rechteck« ÜSrmiger, diffundierter Basiszonenbereich 36 gebildet. Hierzu kann in die Epitaxialschicht ein Akzeptor, wie Bor, unterVerwendung von Bortrioxyd oder Bortribromid und dgl. eindiffundiert werden, wobei 30 Minuten auf 800 bis 920 0C und dann weitere 30 Minuten auf 1200 C erhitzt wird. Der Bereich 36 kann auch aus einer zweiten Epitaxialschicht bestehen(Fig.l4).
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Die Basiszone enthält ferner einen getrennten, p+-leitenden Bereich 38. Der p+-leltende Bereich 38 hat einen Flächenwiderstand von etwa Ii Ohm und wird beispielsweise dadurch gebildet, daß ein Akzeptor, wie Bor, unter Verwendung von Bortrioxyd, Bortribromid und dgl. 15 Minuten bei II50 0C eindiffundiert wird.
Nachdem der p- und ρ -leitende Bereich der Basiszone durch Diffusion gebildet worden sind, wird auf die Oberfläche des Halbleiterkörpers eine dicke Schicht 40 aus Siliziumoxyd oder einem anderen Isolator, wie Siliziumnitrid, aufgebracht, wie Fig. 15 zeigt. Wie beim Beispiel 1 wird die Isolierschicht 40 bewußt sick gemacht, sie kann beispielsweise jetzt in zwei Schritten hergestellt werden. Zuerst wird beispielsweise ein^ etwa 4000 AE dicke Schicht thermisch auf der Oberfläche des Halbleiterkörpers gezüchtet, indem dieser ungefähr 20 Minuten bei etwa 1200 0C in Dampf erhitzt wird. Als nächstes kann eine 10 000 AE dicke Schicht niedergeschlagen werden, indem eine Mischung aus gasförmigem Silan SiHh und Sauerstoff bei niedrigerer Temperatur (etwa 300 0C) über den Halbleiterkörper geleitet wird. Unter An« wendung üblicher Maskier- und Photolithographieverfahren wird dann in die Oxydschicht 40 eine Öffnung 42 eingeätzt, die die Form eines Widerstandes für das Bauelement definiert.
In der Epitaxialschicht wird nun ein Emitterwiderstand 44 hergestellt, in dem ein geeigneter Donator» wie
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Phosphor, bis zu einer Tiefe von etwa 0,75 bis 1,0 Aim eindiffundiert wird. Der Emitterwiderstand soll einen Flächenwiderstand zwischen etwa 2 und 100 Ohm haben. Man kann z.B. durch die öffnung 42 Phosphoroxychlorid POCl, 35 Minuten lang bei 900 0C eindiffundieren. Der Durchmesser des Emitterwiderstandes 44 kann beispielsweise 65 ^um betragen.
Nachdem der Emitterwiderstand 44 durch Diffusion gebildet worden ist5 wird auf der freiliegenden Oberfläche des Halbleiterkörpers eine relativ dünne Schicht 46 aus Oxyd oder einem anderen geeigneten Isoliermaterial gebildet. Die Schicht 46 ist wesentlich dünner als die ursprüngliche Oxyd« schicht 40, ein typischer Wert ist 4000 Al5 so daß ein wesentlicher Dickenunterschied zwischen den beiden Schichten vorhanden ist* der bei dem vorliegenden Beispiel 10 000 AE beträgt. Die Isolierschicht 46 wird bei dem vorliegenden Beispiel gebildet, indem der Halbleiterkörper etwa 20 Minuten bei 1000 DC in Dampf erhitzt wird.
Der nächste Schritt bei der Herstellung des Transistors besteht in der Bildung der Emitterzone; die Basiszone und die Kollektorzone waren bei den anhand der Figuren 12 bis 17 erläuterten Verfahrensschritten gebildet worden. Man verwendet hierbei eine Photomaske, die das gewünschte Muster für den Emitter hat. Diese Photomaske enthält außerdem das Muster für den Basiskontakt des Transistors. Durch
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bekannte photolithographische Verfahren und Ätzen wird in der Isolierschicht 40 ein Muster gebildet, wie es in Fig. dargestellt ist. Dieses Muster umfaßt öffnungen 48 zum Eindiffundieren der Emitterzone und Vertiefungen 50, die sich oberhalb des p+-leitenden Teiles der Basiszone 38 befinden. Da der Außenrand der Emitterzone durch den den Widerstand 44 bildenden Bereich begrenzt ist, ist es nur nötig, durch die sich über dem Widerstand befindliche, relativ dünne (4000 AE) Isolierschicht 46 zu ätzen. Gleichzeitig wird die dicke (14 000 AE) Oxydschicht über dem p+-leitenden Bereich 38 angeätzt, wodurch ihre Dicke durch die gebildeten Vertiefungen 50 über den Bereichen, wo später der Basiskontakt angebracht wird, auf etwa 8OOO AE verringert wird.
Nach dem Ätzen wird eine n+-ieitende Emitterzone 52 (Fig. 19) in die Epitaxialschicht 34 eindiffunidert, in~ dem durch die öffnungen 48 geeignete Donatoren eingeführt werden. Der Emitter 52 hat einen Außendurchmesser von beispielsweise 63 Aim und wird etwa 1,25 bis 1,5 yum tief eindiffundiert. Die Emitterzone reicht also etwas tiefer in den Halbleiterkörper hinein als der zugehörige Widerstandsbereich 44, außerdem ist sie etwas stärker dotiert als letzterer. Die Emitterzone 52 kann dadurch gebildet werden, daß man 16 Minuten Phosphoroxychlorid bei 1025 0C in die Epitaxialschicht eindiffundiert· Nach der Diffusion des Emitters wird auf seiner.freiliegenden Oberfläche eine
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dünne Isolierschicht gebildete z.B. in dem der Halbleiterkörper etwa 20 Minuten bei etwa 1200 0C in Dampf erhitzt wird.
Auf übliche Weise wird dann in die Isolierschicht 46 eine Kontaktöffnung 53 eingeätzt, die die Mitte des Emitterwiderstandes 44 freilegt. Gleichzeitig werden Löcher in die unter den Vertiefungen 50 liegenden Bereiche der dort etwa 8000 AE dicken Isolierschicht 40 eingeätzt, die Kon« taktöffnungen für den p+-.leitenden Teil 38 der Basiszone bilden. Bei dieser Verfahrensstufe betragen die Dicken der Isolierschichten über dem Emitterwiderstand 44 5000 AE und über der Basis 36 14000 AE. Durch Begrenzung der Rtzzeit auf einen Wert, der gerade ausreicht, um ein Durchätzen der etwa 8OOO AE dicken Isolierschicht über dem p+-leitenden Teil der Basiszone zu gewährleisten, wird vermieden, daß unerwünschte Poren bis zur Halbleiteroberfläche durchgeätzt werden. Wie ersichtlich, verbleibt im ungünstigsten Falle immer noch ein etwa 6OOO AE dicker Rest der Isolierschicht, der nach der Metallisierung ein Kurzschließen des Emitters 52 mit der Basis 36 verhindert.
Zur Fertigstellung des Transistorsystems werden dann Basis- und Emitterzone kontaktiert, indem eine Schicht aus Aluminium oder einem anderen gut·leitenden Metall, die durch photolithographische Verfahren begrenzt ist, auf das Bauelement aufgedampft wird, wie Fig. 20 zeigt. Auf diese
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Weise wird ein Metallkontakt 54 gebildet, der die Mitte des Emitterwiderstandes 44 kontaktiert, und ein Metallkontakt 55, der den p+-leitenden Teil der Basiszone 38 kon~ taktiert. Bei Anwendung der Lehren der Erfindung kann das aufgedampfte Metall nicht durch störende Poren zu der Oberfläche der verschiedenen Zonen des Bauelementes gelangen. Unerwünschte Kurzschlüsse werden daher weitestgehend vermieden und der Ausschuß wird wesentlich herabgesetzt, z.B. auf mindestens die Hälfte, wie Versuche gezeigt haben. Das System wird dann in üblicher Weise in einem Gehäuse montiert oder vergossen.
In den Fig. 12 bis 20 ist der Einfachheit halber nur eine einzige Emitterzone und eine einzige Basiszone dargestellt; In der Praxis kann der Transistor jedoch eine Anzahl miteinander verbundener Emitterzonen und eine Anzahl von Basiszonen aufweisen, wie es für Hochfretuenz-Leistungstransistoren zweckmäßig ist.
Das beschriebene Verfahren ergibt einen wesentlich geringeren Ausschuß als die bekannten Verfahren, so daß die Herstellungskosten entsprechend verringert werden. Dieser Vorteil wird ohne Verschlechterung der.Eigenschaften der Bauelemente und ohne zusätzliche Verfahrensschritte err eicht.
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Claims (6)

Patentansprüche
1. Planartransistor mit einem Halbleiterkörper, der eine Kollektorzone,, eine an die Oberseite des Halbleiter. körpers angrenzende Basiszone* die ©inen ersten Bereich höherer spezifischer Leitfähigkeit und einen zweiten Bereich niedrigerer spezifischer Leitfähigkeit mafaßt5 ©ine an die Oberseite des Halbleiterkörpers angrenzende Emitterzone, und einen an letzters angrenzenden !mitt©rwiderstand ent« hält, einer die Oberseite des Halbleiterkörper bedeckenden Isolierschicht* di®.zur"Oberfläche 6er Basiszone und des Widerstandes führend© Kontaktoffziungen aufweist, und mit Metallkontafcten, die durch die Eontaktöffnungen zur Obor« fläche der Basiszone bzw. des Widerstandes reichen, d a durch geke. anzeichnet, daß die Isolierschicht (JK)* 46) über dem ersten Bereich (58) der Basiszone ein© bestimmte Dicke (z.B. 8OOO AE)", über dem zwei« ten Bereich 06) der Basiszone eine größer© Dicke (z.B. 14 000 AE), und über aer Emitterzone (52) und dem Widerstand (44) eine kleinere Dicke (z.B. 5OOO AE) hat.
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2. Verfahren sum Herstellen von Halbleiterbauelementen, insbecrondere des Transistors nach Anspruch 1, dadurch gekennzeichnet, daß auf der Oberfläche eines Halbleiterkörpers (12, 14; 32, 34, 36, 38) eine Isolierschicht (l8, 22; 40, 46) mit einem relativ dicken und einem relativ dünnen Teil (18, 40 bzw. 22, 46) gebildet wird, daß eine erste öffnung (23, 48) durch den dünneren Teil (22, 46) der Isolierschicht hindurch und gleichzeitig mindestens eine Vertiefung (25, 50) in den dickeren Teil (18, 40) die diesen jedoch nicht vollständig durchsetzt, geätzt werden, daß auf dem durch die erste öff« nung (23, 48) freigelegten Teil der Oberfläche des Halbleiterkörpers eine neue Isolierschicht (26) gebildet wird, daß eine zweite öffnung (27, 53) durch die neue Isolierschicht hindurch und gleichzeitig eine dritte öffnung vom Boden der Vertiefungen (25, 50) aus durch den dickeren Teil der ersten Schicht (l8, 40) hindurch geätzt werden, und daß beabstandete Niederschläge (28, 29; 54, 55) aus leitendem Material in der zweiten und dritten öffnung niedergeschlagen werden, die die durch diese öffnungen freigelegten Teile des Halbleiterkörpers kontaktieren.
3. Verfahren nach Anspruch 1, dadurch gekennze lehnet, daß die Isolierschicht einen relativ dicken Teil über einem ersten Bereich des Körpers
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und einen relativ dünnen Teil über einem zweiten Bereich des Körpers aufweist, daß beim Ätzen ein Teil des zweiten Bereiches freigelegt und eine Vertiefung, die sich in den dicken Teil der Isolierschicht hinein in Richtung auf den ersten Bereich erstreckt, gebildet werden; daß der durch die erste öffnung freigelegte Teil des zweiten Bereiches mit einer neuen Isolierschicht bedeckt wird, und daß durch das Ätzen der zweiten öffnung durch die neue Schicht einen Teil des zweiten Bereiches freilegt und eine dritte öffnung vom Boden der Vertiefung, die einen Teil des ersten Bereiches freilegt, bildet, und daß das leitende Material in der öffnung Kontakt mit dem freigelegten Teil des zweiten Bereiches und in der dritten öffnung Kontakt mit dem freigelegten Teil des ersten Bereiches macht, wobei das kontaktierende leitende Material von der zweiten öffnung heraus auf den dicken Teil reicht und isoliert über einem Teil des ersten Bereiches verläuft.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennze lehnet, daß der erste Bereich des Körpers eine Zone oder Elektrode ist und daß durch die' erste öffnung mindestens ein Dotierungsstoff eindiffundiert wird, um eine zweite Elektrode oder Zone im Körper zu bilden.
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5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß in dem Körper zwei Zonen gebildet werden, daß die Oberfläche des Körpers mit einer relativ dicken Isolierschicht überzogen wird, daß die· Öffnung in der Schicht bis zur Oberfläche des Halbleiterkörpers durchgeht, daß im Halbleiterkörper eine dritte Zone gebildet wird, in dem mindestens ein Dotierungsstoff selektiv durch die erstgenannte Öffnung eindiffunidert wird, daß in der erstgenannten Öffnung eine Isolierschicht gebildet wird, die dünner ist als die dicke Schicht, daß gleichzeitig Öffnungen in der Isolierschicht gebildet werden, die zur Oberseite der ersten oder zweiten Zone und zur Oberseite der dritten Zone durchgehen, indem die dicke Schicht selektiv geätzt wird, und daß ein leitender Metallkontakt durch die Öffnungen zu der einen der ersten beiden Zonen und zur dritten Zone hergestellt wird.
6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Isolierschicht selektiv solange behandelt wird, daß an einem ersten Ort eine vollständig durchgehende Öffnung (23) und an einem zweiten Ort eine teilweise durchgehende Vertiefung (25) gebildet werden, daß am ersten Ort eine zweite Isolierschicht (26) gebildet wird, und daß die Schichten dann solange behandelt werden, daß Öffnungen entstehen, die die
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Schichten am ersten und zweiten Ort vollständig durchsetzen und Teile der Oberfläche des Halbleiterkörpers freilegen.
7ο Verfahren nach Anspruch 2, dadurch gekennzeichnet* daß ein leitendes Kontak« tierungsmaterial in die öffnungen eingebracht wird.
8 c Verfahren na oh Anspruch 2 oder 6f dadurch gekennse lehnet, daß auf die Isolierschicht eine erste Ätzsehutsschicht aufgebracht wird, die öffnungen am ersten und zweiten Ort hat, daß die Ifczsehutzschieht entfernt wird und am ersten Ort eine zweite Isolierschicht aufgebracht wird^ daß auf die Isolierschichten eine zweite Ätzschutzsehieiit aufgebracht wird, die am ersten und zureiten Ort öffnungen aufweist«, «Saß die Isolierschichten solange geätzt w&saeiii daß durchgehende öffnungen entstehen und Teile des Halbleiterkörpers am ersten und zweiten Ort freigelegt werden, unä daß schließlich ein leitendes Kontaktierungsmaterlal in den öffnungen und auf der relativ dicken Isolierschicht in Bereichen aufgebracht wird, die vom ersten und zweiten Ort zum Rand des Körpers hin verlaufen.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2226264A1 (de) * 1971-06-17 1972-12-21 Ibm Zweistufiges Atzverfahren
AT376844B (de) * 1972-12-29 1985-01-10 Sony Corp Halbleiterbauteil
AT377645B (de) * 1972-12-29 1985-04-10 Sony Corp Halbleiterbauteil

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1614435B2 (de) * 1967-02-23 1979-05-23 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von aus Germanium bestehenden, doppeldiffundierten Halbleiteranordnungen
US3497776A (en) * 1968-03-06 1970-02-24 Westinghouse Electric Corp Uniform avalanche-breakdown rectifiers
US3571913A (en) * 1968-08-20 1971-03-23 Hewlett Packard Co Method of making ohmic contact to a shallow diffused transistor
US3684933A (en) * 1971-06-21 1972-08-15 Itt Semiconductor device showing at least three successive zones of alternate opposite conductivity type
IT946150B (it) * 1971-12-15 1973-05-21 Ates Componenti Elettron Perfezionamento al processo plana re epistssiale per la produzione di circuiti integrati lineari di potenza
SE354143B (de) * 1972-02-15 1973-02-26 Ericsson Telefon Ab L M
US4132996A (en) * 1976-11-08 1979-01-02 General Electric Company Electric field-controlled semiconductor device
US4581626A (en) * 1977-10-25 1986-04-08 General Electric Company Thyristor cathode and transistor emitter structures with insulator islands
US4173768A (en) * 1978-01-16 1979-11-06 Rca Corporation Contact for semiconductor devices
DE2967588D1 (en) * 1979-12-28 1986-04-24 Ibm Method for achieving ideal impurity base profile in a transistor
GB2175441B (en) * 1985-05-03 1989-05-10 Texas Instruments Ltd Power bipolar transistor
US4749441A (en) * 1986-12-11 1988-06-07 General Motors Corporation Semiconductor mushroom structure fabrication
JP5228123B1 (ja) * 2011-11-28 2013-07-03 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL272593A (de) * 1960-12-16
US3212162A (en) * 1962-01-05 1965-10-19 Fairchild Camera Instr Co Fabricating semiconductor devices
NL291352A (de) * 1962-04-10 1900-01-01

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2226264A1 (de) * 1971-06-17 1972-12-21 Ibm Zweistufiges Atzverfahren
AT376844B (de) * 1972-12-29 1985-01-10 Sony Corp Halbleiterbauteil
AT377645B (de) * 1972-12-29 1985-04-10 Sony Corp Halbleiterbauteil

Also Published As

Publication number Publication date
DE1614383C3 (de) 1978-10-05
ES344090A1 (es) 1968-11-16
SE323455B (de) 1970-05-04
US3432920A (en) 1969-03-18
DE1614383B2 (de) 1972-07-20
GB1198696A (en) 1970-07-15

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