DE2100224C3 - Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen - Google Patents

Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen

Info

Publication number
DE2100224C3
DE2100224C3 DE2100224A DE2100224A DE2100224C3 DE 2100224 C3 DE2100224 C3 DE 2100224C3 DE 2100224 A DE2100224 A DE 2100224A DE 2100224 A DE2100224 A DE 2100224A DE 2100224 C3 DE2100224 C3 DE 2100224C3
Authority
DE
Germany
Prior art keywords
layer
semiconductor
aluminum
metal layer
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2100224A
Other languages
English (en)
Other versions
DE2100224A1 (de
DE2100224B2 (de
Inventor
Vir Abhimanyu Hopewell Junction Dhaka
Andrew Fabian Poughkeepsie Kozik
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2100224A1 publication Critical patent/DE2100224A1/de
Publication of DE2100224B2 publication Critical patent/DE2100224B2/de
Application granted granted Critical
Publication of DE2100224C3 publication Critical patent/DE2100224C3/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31683Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures
    • H01L21/31687Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures by anodic oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Formation Of Insulating Films (AREA)

Description

Die Erfindung betrifft ein Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen durch Ionenimplantation, bei dem eine als Kontakt- und Leitungsmetallisierung dienende Metallschicht als Maske mit geeigneten Maskenfenstern auf die Halbleiteroberfläche aufgebracht wird und bei dem durch das Maskenfenster die Ionenimplantation durchgeführt wird.
Ein derartiges Verfahren ist aus der FR 15 77 669 bekannt.
Bei der Anwendung der Planartechnik zur Herstellung von Halbleiteranordnungen werden eine Reihe von Maskierungs- und Diffusionsschritten durchgeführt. Die Bestrebungen gehen dahin, die Halbleiteranordnungen so klein wie möglich zu machen. Schwierigkeiten entstehen dabei insbesondere dadurch, daß beispielsweise zwischen den Metallisierungsschichten von Emitter- und Basiszone oder von Kollektor- und Basiszone eines Transistors bestimmte Minimalabstände einzuhalten sind. Schwierigkeiten bereitet hierbei insbesondere die bei den Diffusionsprozessen auftretende Querdiffusion. Es ist deshalb bereits bekanntgeworden, anstelle der Diffusionsprozesse zur Bildung der Halbleiterzonen die Ionenimplantation anzuwenden, da dabei keine wesentliche Ausweitung der durch die verwendete Maske bestimmten Bereiche erfolgt. Als Maske sind Metallmasken bekannt, zu deren Herstel- ('r> lung ganzflächig Metallschichten auf die Halbleiteranordnung aufgebracht werden, in welchen über den Halbleiterbereichen, in welche Ionen implantiert werden sollen, Maskenfenster erzeugt werden. Aus der französischen Patentschrift 15 77 669 ist außerdem bekannt, solche auf die Halbleiteroberfläche aufgebrachten MetaJlmasken gleichzeitig als Kontakt- und Leitungsmetallisierung zu verwenden. Schwierig wird es dann allerdings, wenn die durch Implantation erzeugten Bereiche kontaktiert werden sollen und die dafür notwendige Kontaktmetallisierung zu der Metallmaske keine leitende Verbindung haben darf. Bei den bekannten Verfahren muß in diesen Fällen auf die Halbleiteranordnung ganzflächig eine Passivierungsschicht niedergeschlagen werden, in welche dann mittels eines zusätzlichen photolithographischen Verfahrensschrittes ein Kontaktloch zu dem implantierten Bereich erzeugt werden muß. Dazu wird eine zusätzliche Maske für die Kontaktlöcher benötigt, welche zu den vorher erzeugten Mustern justiert werden muß. Außerdem muß das Kontaktloch geätzt werden. Die unvermeidlichen Fehler, welche beim Justieren und Ätzen in Kauf genommen werden müssen, erschweren das Einhalten von bestimmten Minimalabständen, bzw. machen das Einhalten derselben unmöglich.
Es ist die Aufgabe der Erfindung, ein Verfahren anzugeben, mit dem bei Verwendung einer gleichzeitig als Kontakt- und Leitungsmetallisierung dienenden Metallmaske für die Ionenimplantation die Kontaktierung der implantierten Bereiche auf einfache Weise, flächenspirend und unter Einhaltung sehr kleiner Toleranzen ermöglicht wird.
Gemäß der Erfindung wird diese Aufgabe mit einem Verfahren der eingangs genannten Art dadurch gelöst, daß eine teilweise Oxydation der Metallschicht mit einer derartigen Steuerung der Dicke der Oxidschicht erfolgt, daß der an die Oberfläche des Halbleiterkörpers tretende Teil der Sperrschicht, die die bei der Ionenimplantation gebildete Halbleiterzone begrenzt, durch die Oxidschicht überdeckt wird.
Bei dem erfindungsgemäßen Verfahren wird keine Passivierungsschicht ganzflächig niedergeschlagen, vielmehr entsteht diese durch Oxydation der Metallmaske. Dabei bleibt das Kontaktloch frei, d. h. muß nicht durch Ätzung erzeugt werden und das Kontaktloch ist außerdem selbstjustiert zu der vorhandenen Metallisierung, was das Auftreten von Justierfehlern ausschließt. Die Oxidschicht muß auch nur so dick gemacht werden, daß sie zwei neben- bzw. übereinanderliegende Leiterzüge elektrisch voneinander isoliert. Die genannten Vorteile des erfindungsgemäßen Verfahrens ermöglichen es auf sehr einfache Weise, Kontakt- und Leitermetallisierungen mit extrem kleinen Abständen herzustellen.
Gemäß einer weiteren Ausbildung der Erfindung wird die Oxydation der Metallschicht durch einen anodischen Oxydationsprozeß durchgeführt. Zwar ist die Bildung von Oxidschichten auf Halbleiteroberflächen durch einen anodischen Oxydationsprozeß aus der DE-AS 10 97 572 bekannt, dabei wird jedoch Halbleitermaterial und nicht Leiterzugmaterial anodisch oxydiert und das Verfahren wird in der genannten Auslegeschrift nicht dazu benutzt, um selbstjustierend eine Kontaktlochumrandung zu erzeugen.
Nach einer weiteren Ausgestaltung der Erfindung besteht die Metallschicht aus Aluminium. Zwar ist es aus der FR-PS 15 77 669 über den Oberbegriff des Anspruchs 1 hinaus bereits bekannt, daß die Metallschicht aus Aluminium besteht, jedoch wird bei dem erfindungsgemäßen Verfahren das Aluminium nicht nur wie in der FR-PS wegen seiner günstigen Eigenschaften
als Leiterzugmaterial und als Maskenmaterial bei der Ionenimplantation eingesetzt, sondern auch deshalb, weil es sich bei der Oxydation in ein besonders dichtes Oxid mit günstigen Isoliereigenschaften umwandelt, wodurch es möglich wird, besonders liünne Isolierschichten zwischen benachbarten Leiterzügen vorzusehen. Die Verwendung von Aluminiumoxidschichten auf Halbleiteroberflächen ist zwar aus der DE-AS 10 01 115 bekannt, es wird dort aber nicht durch Oxydation von Aluminium erzeugt, sondern in Form eines feinen w Aluminiumoxidpulvers aufgebracht, was, wenn diese Methode bei dem erfindungsgemäßen Verfahren angewandt würde, die Herstellung des Kontaktloches auf photolithographischem Wege mit den damit verbundenen, oben angeführten Nachteilen erforderlich machen würde.
Gemäß einer weiteren Ausbildung der Erfindung wird auf die Oxydschicht eine zweite Metallschicht aufgebracht, die wiederum ein Leitungsmuster darstellt und im Bereich des Maskenfensters der ersten Metallschicht den Kontakt zu der dort gebildeten Halbleiterzone bildet.
Gemäß einer weiteren Ausbildung der Erfindung liegt der Rand des Maskenfensters auf dem Halbleitermaterial auf. Durch diese Ausgestaltung wird das Maskielängsverfahren wesentlich vereinfacht.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigt
F i g. 1 eine nach dem erfindungsgemäßen Verfahren hergestellte Halbleiteranordnung,
Fig.2A u. 2B in vereinfachter Darstellung die Ausdehnung eines metallischen Leitungsmusters durch Oxydation.und
Fig.3.01 bis 3.17 eine nach dem erfindungsgemäßen Verfahren hergestellte Halbleiteranordnung jeweils am Ende bestimmter Verfahrensschritte.
Die Vereinfachte Halbleiteranordnung nach F i g. 1 besteht aus einem p-dotierten Halbleitersubstrat 1, auf das eine η-dotierte Epitaxieschicht 2 aufgewachsen ist. ^0 Diese Epitaxieschicht dient als Kollektor. In die Epitaxieschicht 2 sind ρ+-dotierte Isolationszonen 3 eindiffundiert. Außerdem ist eine p-dotierte Halbleiterzone 4 in die Epitaxieschicht 2 eingebracht und dient als Basiszone. Ein metallisches Leitungsmuster 5 aus -*5 Aluminium stellt den Kontakt zur Kollektorzone 2 her. Ein metallisches Leitungsmuster 6 bildet den ohnischen Kontakt zur Basiszone 4. Die beiden metallischen Leitungsmustei 5 und 6 sind durch eine Aluminiumoxydschicht 7 voneinander isoliert. Die Isolation der Leitungsmuster gegenüber der Epitaxieschicht 2 erfolgt durch eine durch Kathodenzerstäubung aufgebrachte Oxydschicht 8. Die η-dotierte Emitterzone 10 bildet mit der Basiszone 4 eine Sperrschicht 9. Die Emitterzone wird durch Ionenimplantation hergestellt, wobei ein Fenster in dem Leitungsmuster 6 für die Basismetallisierung als Maske dient. Die Sperrschicht 9 zwischen Emitterzone 10 und Basiszone 4 ist durch eine Aluminiumoxydschicht 7 geschützt, die durch anodische Oxydation der das Leitungsmuster 6 bildenden Aluminiumschicht gebildet wird. Die Oxydschicht 7 deckt die Sperrschicht 9 ab und verhindert, daß das metallische Leitungsmuster 6 einen Kurzschluß über die Sperrschicht 9 bildet. Außerdem wird die Basisweite auf einen Minimalwert gebracht. Die Emittermetallisation 11 b"' kontaktiert die Emitterzone 10 und ist durch Aluminiumoxydschichten 7 und 12 geschützt. Eine weitere Aluminiumschicht 13 mit einer sie abdeckenden Oxydschicht 14 ist vorgesehen um erforderliche Zwischen verbindungen zu anderen Metallisierungen herzustellen.
F i g. 2A zeigt eine vereinfachte Halbleiteranordnung mit einem Substrat 20, das mit einem metallischen Leitungsmuster 21 versehen ist. Dieses Leitungsmuster weist ein Fenster auf, das eine mit dem Substrat 20 eine Sperrschicht 23 bildende Halbleiterzone 22 definiert. F i g. 2B zeigt dieselbe Halbleiteranordnung nach einer anodischen Oxydation. Bei diesem Oxydationsschritt wird die Metallisierung 21 im Bereich der zwischen den Halbleiterzonen 20 und 22 gebildeten Sperrschicht 23 entfernt Gleichzeitig wird bei diesem Verfahrensschritt aber eine Oxydschicht 24 gebildet, die eine Ausdehnung bewirkt, die größer ist als die Ausdehnung der Metallisierung vor Durchführung des Verfahrensschrittes. Auf diese Weise wird erreicht, daß die Metallisierung 21 nicht mehr im Bereich der Sperrschicht 23 liegt, sondern daß die Sperrschicht 23 von einer Oxydschicht 24 überdeckt wird. Durch Steuerung der Dicke der Oxydschicht, was durch Steuerung der Zeit, der elektrischen Spannung des Druckes und der Temperatur geschehen kann, kann erreicht werden, daß die Oxydschicht genau über der an die Oberfläche der Anordnung tretenden Sperrschicht zu liegen kommt und diese überdeckt.
Ausgangspunkt ist ein Siliziumpiättchen, wie es in F i g. 3.01 dargestellt ist. Dieses besteht aus einem p-dotierten Substrat 31 auf das eine n-dotierte Epitaxieschicht 32 aufgewachsen ist. In die Epitaxieschicht 32 sind ρ{-doiierie Isoiaiionsgebieie 33 und eine geeignete, p-dotierte Halbleiterzone 34 eindiffundiert. Die gesamte Anordnung ist mit einer Siliziumoxydschicht 35 bedeckt, die im Bereich 6er p-dotierten Halbleiterzone 34 eine geringere Dicke aufweist als über dem restlichen Teil der Anordnung. Um zu der in F i g. 3.01 gezeigten Anordnung zu kommen, sind nur konventionelle Verfahrensschritte anzuwenden.
F i g. 3.02 zeigt die Halbleiteranordnung der F i g. 3.01 nach zusätzlichen Verfahrensschritten, bei denen eine Photolackschicht aufgebracht, belichtet und für den zu bildenden Kollektorkontakt geätzt wird. Die belichtete Photolackschicht 36 bildet nach Durchführung des Ätzprozesses in der Oxydschicht 35 entsprechende Fenster zur Kontaktierung des Kollektors 32.
F i g. 3.03 zeigt dieselbe Halbleiteranordnung nach Entfernung der Photolackschicht 36.
Fig.3.04 zeigt die Halbleiteranordnung nach Beschichtung der Oberfläche mit einer Aluminiumschicht 37 zur Bildung der Kollektorkontaktierung und weiterer elektrischer Zwischenverbindungen.
Fig. 3.05 zeigt die Halbleiteranordnung nach entsprechender Maskierung und Ätzung. Die Photolackschicht 52 ist entfernt, ausgenommen die Stellen, an denen die Aluminiumschicht 37 als Kollektorkontakt und Zwischenverbindung erhalten bleiben muß.
In Fig.3.06 ist der restliche Photolack entfernt und durch anodische Oxydation die Metallisierung 37 mit einer Aluminiumoxydschicht 38 versehen.
In Fig.3.07 ist erneut eine Beschichtung mit einer Aluminiumoxydschicht 39 vorgenommen.
Nach einer Maskierung und Durchführung eines Ätzschrittes ist in Fig.3.08 die Basismetallisierung 39 durchgeführt, wobei in dieser Metallisierung im Bereich des zu bildenden Emitters eine entsprechende öffnung zur p-dotierten Basiszone 34 freigelegt ist. Die Photolackschicht 40 ist über den nicht abgeätzten Teilen der Aluminiumschicht 39 erhalten.
In Fig.3.09 ist die restliche Photolackschicht 40 entfernt. Im Bereich des in der Aluminiumschicht 39 erzeugten Fensters ist durch Ionenimplantation die Emitterzone 41 erzeugt. Die Emitterzone ist mit Phosphor dotiert und weist eine Tiefe auf die etwa 20 Mikrometer geringer ist als die Tiefe der Basisdiffusion 34. Es entsteht demnach eine Basisweite von 20 Mikrometer. Bei der Implantation der Emitterzone 41 erfolgt keine seitliche Ausdehnung der gebildeten Emitterzone über den Bereich des verwendeten Metallfensters hinaus, da bei der Ionenimplantation nur relativ niedrige Temperaturen auftreten.
In Fig.3.10 ist die Halbleiteranordnung dargestellt, nachdem eine Oxydation der Aluminiumschicht 39 durchgeführt ist. Die Aluminiumschicht 39 wird anodisch oxydiert. Die dabei gebildete Oxydschiclit 42 weist eine Dicke auf, die etwas größer ist als die Dicke, um die sich die Aluminiumschicht 39 bei diesem Prozeß verringert hat. Aufgrund der gesteuerten Schrumpfung der Aluminiumschicht 39 in Verbindung mit der gesteuerten Ausdehnung der gebildeten Aluminiumoxydschichl 42 wird erreicht, daß nach Durchführung des Oxydationsprozesses die an die Oberfläche der Halbleiteranordnung tretende pn-Sperrschicht zwischen Emitter 41 und Basis 34 nicht mehr von metallischen Aluminium sondern von der Aluminiumschicht überdeckt wird. Das bei der Ionenimplantation verwendete metallische Emitterfenster erfordert keine besondere Formgebung, da es selbst die Maske für die Emitterimplantation bildet und gleichzeitig das Entstehen der die Emitter-Basis-Sperrschichl bedeckenden Oxydschicht festlegt.
In Fig. 3.11 ist nach einem Reinigungsprozeß wiederum die gesamte Oberfläche der Halbleiteranordnung mit einer Aluminiumschicht 43 versehen, die für die Bildung der Emitterkontaktierung und geeignete Zwischenverbindungen zuständig ist.
In Fig.3.12 ist wiederum eine geeignete Maskierung und Ätzung vorgenommen, so daß die Teile der Aluminiumschicht 43 erhalten bleiben, die den Emitterkontakt und das zusätzliche Leitungsmuster bilden. Diese Teile der Aluminiumschicht 43 sind noch mit der Photolackschicht 44 bedeckt.
Fig. 3.13 zeigt die Halbleiteranordnung nach Entfernung des restlichen Photolackcs und nach Erzeugen einer schützenden Aluminiumoxydschicht 45 auf der den Emitter kontaktierenden Aluminiumschicht43.
Fig. 3.14 zeigt die Halbleiteranordnung mit einer weiteren Photolackschicht 46 nach der Herstellung eines Maskenfensters in der Oxydschicht 38.
In Fig. 3.15 ist die Photolackschicht 46 entfernt. Außerdem ist eine Aluminiumschicht 47 über der gesamten Oberfläche aufgebracht. Diese Aluminiumin schicht stellt im Bereich des in Fig.3.14 gezeigten Fensters den Kontakt zur Aluminiumschicht 37 her, die ihrerseits die Kollektorzone 32 kontaktiert. Entsprechende leitende Verbindungen zwischen der Aluminiumschicht 47 und der AluiViiiiiuiiiM-iiidii 43 für die Emittermetallisierung und der Aluminiumschicht 39 für die Basismetallisierung können erforderlichenfalls gleichzeitig und in derselben Weise hergestellt werden.
Fig.3.16 zeigt die Halbleiteranordnung nach einer geeigneten Maskierung und entsprechender Abätzung der Aluminiumschicht 47 zur Bildung der gewünschten leitenden Zwischenverbindungen.
In Fig. 3.17 ist die maskierende Photolackschicht 48 der F i g. 3.16 entfernt. Durch eine anodische Oxydation sind die verbliebenen Leitungsteile der Aluminiumschicht 47 mit einer isolierenden Oxydschicht 49 versehen.
Durch weitere Anwendung des bekannten Photoätzverfahrens in Verbindung mit Metallisierungsprozessen lassen sich weitere erforderliche leitende Zwischenverbindungen zwischen weiteren im gleichen Halbleiterkörper untergebrachten Halbleiteranordnungen herstellen. Jeweils übereinanderüegende Metallschichten, die nichtleitend miteinander verbunden sein sollen, müssen dann durch die in den Fig.3.14 bis 3.17 gezeigten Verfahrensschritte jeweils mit einer Oxydschicht versehen werden.
Durch das erfindungsgemäße Verfahren lassen sich Feldeffekt-Tansistoren oder komplexe Halbleiterelemente verschiedenster Art herstellen. Die Vorteile kommen insbesondere dann zur Geltung, wenn benachbarte Halbleiterzonen gebildet werden sollen, wobei eine der Zonen eine sehr exakt kontrollierte Weite aufweisen muß.
Hierzu 5 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen durch Ionenimplantation, bei dem eine als Kontakt- und Leitungsmetallisierung dienende Metallschicht als Maske mit geeignetem Maskenfenster auf die Halbleiteroberfläche aufgebracht wird und bei dem durch das Maskenfenster die Ionenimplantation durchgeführt wird, dadurch gekennzeichnet, daß eine teilweise Oxydation der Metallschicht (6; 21; 39) mit einer derartigen Steuerung der Dicke der Oxidschicht (7; 24; 42) erfolgt, daP der an die Oberfläche des Halbleiterkörpers tretende Teil der Sperrschicht (9; 23), die die bei der lonenimplantation gebildete Halbleiterzone (10; 22; 41) begrenzt, durch die Oxidschicht (7; 24; 42) überdeckt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Oxydation der Metalischicht (6; 21; 39) durch einen anodischen Oxydationsprozeß durchgeführt wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Metallschicht (6; 21; 39) aus Aluminium besteht
4. Verfahren nach einem der Ansprüche 1 bis 3. dadurch gekennzeichnet, daß auf die Oxidschicht (7: 42) eine zweite Metallschicht (11; 43) aufgebracht wird, die wiederum ein Leitungsmuster darstellt und im Bereich des Maskenfensters der ersten Metallschicht (6; 39) den Kontakt zu der dort gebildeten Haibieiierzone (iO; 4 i) bildet.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Rand des Maskenfensters auf dem Halbleitermaterial (34) aufliegt.
35
DE2100224A 1970-01-22 1971-01-05 Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen Expired DE2100224C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US496670A 1970-01-22 1970-01-22

Publications (3)

Publication Number Publication Date
DE2100224A1 DE2100224A1 (de) 1971-07-29
DE2100224B2 DE2100224B2 (de) 1978-09-28
DE2100224C3 true DE2100224C3 (de) 1979-05-31

Family

ID=21713436

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2100224A Expired DE2100224C3 (de) 1970-01-22 1971-01-05 Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen

Country Status (5)

Country Link
US (1) US3681147A (de)
JP (1) JPS5435075B1 (de)
DE (1) DE2100224C3 (de)
FR (1) FR2077263B1 (de)
GB (1) GB1270227A (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3882000A (en) * 1974-05-09 1975-05-06 Bell Telephone Labor Inc Formation of composite oxides on III-V semiconductors
US4038107B1 (en) * 1975-12-03 1995-04-18 Samsung Semiconductor Tele Method for making transistor structures
JPS5676539A (en) * 1979-11-28 1981-06-24 Sumitomo Electric Ind Ltd Formation of insulating film on semiconductor substrate
US4517734A (en) * 1982-05-12 1985-05-21 Eastman Kodak Company Method of passivating aluminum interconnects of non-hermetically sealed integrated circuit semiconductor devices
NL8303268A (nl) * 1983-09-23 1985-04-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting vervaardigd door toepassing van een dergelijke werkwijze.
EP0221351B1 (de) * 1985-10-22 1991-09-25 Siemens Aktiengesellschaft Integrierte Halbleiterschaltung mit einem elektrisch leitenden Flächenelement
DE10332725A1 (de) * 2003-07-18 2005-02-24 Forschungszentrum Jülich GmbH Verfahren zur selbstjustierenden Verkleinerung von Strukturen
TWI683351B (zh) * 2017-12-14 2020-01-21 新唐科技股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
JPS5435075B1 (de) 1979-10-31
DE2100224A1 (de) 1971-07-29
FR2077263A1 (de) 1971-10-22
GB1270227A (en) 1972-04-12
DE2100224B2 (de) 1978-09-28
US3681147A (en) 1972-08-01
FR2077263B1 (de) 1975-02-21

Similar Documents

Publication Publication Date Title
DE2212049C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors
DE1514818C3 (de)
EP0239652B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
EP0000327B1 (de) Verfahren zum Herstellen von integrierten Halbleiteranordnungen durch Anwendung einer auf Selbstausrichtung basierenden Maskierungstechnik
DE2721397C3 (de) Verfahren zur Herstellung eines mindestens eine Planardiode enthaltenden HF-Halbleiterbauelementes
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE2729171C2 (de) Verfahren zur Herstellung einer integrierten Schaltung
EP0001100A2 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
DE2732184A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3939305C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2745857A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE2546314A1 (de) Feldeffekt-transistorstruktur und verfahren zur herstellung
DE2749607C3 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE69924338T2 (de) Verfahren zur herstellung von halbleiterbauelementen mit einem graben-gate
DE2926334C2 (de)
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE2262943A1 (de) Verfahren zur verhinderung einer unerwuenschten inversion
DE1614383C3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE2645014C3 (de) Verfahren zur Herstellung einer integrierten MOS-Schaltungsstrukrur mit doppelten Schichten aus polykristallinem Silizium auf einem Silizium-Substrat
DE3142448C2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE2100224C3 (de) Maskierungs- und Metallisierungsverfahren bei der Herstellung von Halbleiterzonen
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement
DE2916732C2 (de) Verfahren zum Herstellen von integrierten Halbleiterschaltungsanordnungen, bei dem Widerstandselemente gebildet werden
EP0122313A1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem integrierten Isolierschicht-Feldeffekttransistor
DE2141695A1 (de) Verfahren zur Herstellung eines monolithischen Halbleiterbauelementes

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee