DE2318275A1 - Anordnung zur uebertragung von informationsbits zwischen einer gruppe von arhythmischen kanaelen und einem synchronen kanal - Google Patents

Description

COMPAGNIS ETJROPEENHE DE
TELETRANSMISSION

51, Bl. de la Bepublique
78400 0 h a t ο u
!Frankreich

Unser Zeichen: C 2946

Anordnung zur Übertragung von Informationsbits zwischen einer Gruppe von arhythmisehen Kanälen und einem synchronen Kanal.

Die Erfindung betrifft eine Anordnung zur Übertragung von Informationsbits zwischen einer Gruppe von K arhythmischen Kanälen und einem synchronen Kanal, wobei die srhythmitfeheη Kanäle beispielsweise Telegraphiekanäle oder Datenübertragungskanäle sind.

Einige bekannte Anordnungen dieser Art enthalten Speicherschaltungen, die nur aus einer Kippschaltung pro Eingangskanal und einer Kippschaltung pro Ausgangskanal für eine bitweise Multiplexierung oder Demultiplexierung bestehen. Diese Multiplexier- und Demultiplexierweisen ergeben Einschränkungen bei der Mischung von arhythmischen Kanälen, die hinsichtlich ihrer Übertragungsgeschwindigkeit und hinsichtlich der Anzahl von Bits pro Zeichen verschieden sind.

Lei/Pe

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03103^-15

Es ist auch bekannt, ein Register mit einer Kapazität • von einem Zeichen pro Eingangskanal und pro Ausgangskanal im EaIl einer zeichenweisen Multiplexierung oder Demultiplexierung zu verwenden, was eine Vergrößerung des Umfangs der für die Ausblendung oder die Speisung der artythmisehen Kanäle verwendeten Schaltungen führt.

Schließlich verwenden weitere Anordnungen einen statischen Speicher von ausreichender Kapazität, der durch eine Reihe von automatischen Anordnungen gesteuert wird. Der Nachteil besteht hier in den erheblichen Kosten.

Das Ziel der Erfindung ist die Schaffung einer Anordnung, bei der die verschiedenen Nachteile der bekannten Anordnungen durch die Verwendung eines UmlaufSpeichers beseitigt werden.

Nach der Erfindung ist eine Anordnung zur Übertragung von Informationsbits zwischen einer Gruppe von arhythmischen Kanälen und einem synchronen Kanal, wobei die Anzahl der Kanäle der Gruppe eine Zahl K>1 nicht überschreitet und die Anzahl der Bits pro Zeichen eine Anzahl η >1 für jeden der Kanäle nicht überschreitet, mit K ersten Speicherschaltungen, die jeweils einen von K ersten Endspeichern enthalten, wobei jede der K ersten Speicherschaltungen Einrichtungen zur Kopplung mit einem asynchronen Kanal aufweist, einer (K+1)ten Speicherschaltung, die einen (K+1)ten Endspeicher und Einrichtungen zur Kopplung mit einem synchronen Kanal aufweist, einem Zwischenspeicher mit KC Datenabteilungen (O 1), von denen jede Datenabteilung n- Zellen enthält, wobei der Zwischenspeicher außerdem Hilfszellen für die Aufzeichnung von den Besetzungszustand der Datenabteilung ausdrückenden Bits enthält, und jede Zelle

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die Aufselelausg eines lit» ermöglicht,, einer Adressen- anQTümxBgp welehe la dem Zwiatcliesapeic&ex· E Gruppen von C aai£@lB@©<ierfa Inenden Eatenahtellungen "bestimmt und die K f&rappen Jeweils eisern der K ersten Emiapeieher zuordnet, und mit einer Steueranordnung, die mit dem Zwischenspeicher und mit der Adressenanordnung verbunden ist, ix® die Übertragungen von Bits zwischen Jedem der K ersten Endspeieher und der dem "betreffenden End-Bpeicher zugeordneten Gruppe van Datenabteilungen sowie die Übertragungen von Bits Zeichen für Zeichen zwischen jeder der Gruppen von Datenabteilungen und dem (K+1)ten Endspeieher steuert, dadurch gekennzeichnet, daß der Zwischenspeicher ein Umlaufspeicher ist, der durch eine Gruppe v@n Schieberegistern gebildet ist, welche die gleichen Fortschalteimpulse empfangen, wobei diese Gruppe η Datenregister enthält, in denen die Datenabteilungen umlaufen,, daß die K ersten Endspeicher eine Kapazität von einem Bit haben, und daß die Steueranordnung Einrichtungen enthält, welche die Eingabe in jede der K Gruppen einerseits in die (in der Umlaufrichtung) erste Datenabteilung, der betreffenden Gruppe, die noch nicht durch ein vollständiges Zeichen besetzt ist, und andererseits, in die ersten Stufen der Datenregister bewirken, ferner Einrichtungen, welche die Ausgabe aus einer Gruppe von Datenabteilungen einerseits von der ersten Abteilung dieser Gruppe und andererseits von den letzten Stufen der Datenregieter bewirken, und schließlich zusätzliche Einrichtungen, die dann, wenn eine solche Ausgabe die erste Datenabteilung einer Gruppe vollkommen verfügbar macht, die Übertragung des Inhalts jeder der anderen Abteilungen dieser Gruppe in die vorhergehende Abteilung bewirkt.

Es ist zu bemerken, daß es bekannt ist, bei einer Rechenanlage einen Umlaufspeicher für Bitübertragungen zwischen

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Peripheriegeräten und der Zentrale zu verwenden, wobei der Austausch von Bits zwischen dem Umlaufspeicher und einem Peripheriegerät "bitweise über einen Endspeicher mit der Kapazität eines Bits erfolgt, während der Austausch von Bits zwischen dem Umlaufspeicher und der Zentrale zeichenweise über einen Endspeicher mit der Kapazität eines Zeichens erfolgt. Bei derartigen Anwendungsfällen trifft man jedoch nicht auf die Schwierigkeit, daß der Takt eines Synchronkanals berücksichtigt werden muß; diese Schwierigkeit wird bei der erfindungsgemäßen Anordnung durch die Verfahrensweise der Eingabe in den Umlaufspeicher und der Ausgabe aus dem Umlaufspeicher beseitigt, insbesondere durch die Übertragungen von Bits .zwischen Datenabteilungen einer Gruppe, die der Umlaufbewegung der Datenabteilungen überlagert sind.

Die Erfindung wird anhand der Zeichnung beispielsweise beschrieben. In der Zeichnung zeigen:

Fig. 1 in schematischer Darstellung den Umlaufspeicher, der bei einer Bitübertragungsanordnung nach der Erfindung verwendet wird,

Pig. 2 das Prinzipschema einer Multiplex!eranOrdnung nach der Erfindung, ·

Pig. 3 ein Zeitdiagramm,

Pig. 4 bis 7 genauere Schaltbilder von Schaltungen, die in Pig. 2 global dargestellt sind,

Pig. 8 das Prinzipschema einer Demultiplexieranordnung nach der Erfindung,

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Pig. 9 bis 12 genauere Schaltbilder von Schaltungen, die in Fig. 8 global dargestellt sind,

Pig.13 eine schematische Darstellung eines Umlaufspeichere, der bei einer kombinierten Multiplexier- Demultiplexier-Anordnung nach der Erfindung verwendbar ist,

Fig.14 eine Zeitbasisschaltung, die bei einer kombinierten Multiplexier-Demultiplexier-Anordnung nach der Erfindung verwendbar ist, und

Fig.15 ein Zeltdiagramm.

Es wird der Fall betrachtet, daß die Informationen, die von K arhythmischen Kanälen k (k=1, 2....K) stammen, durch Mehrfachausnutzung (Multiplexierung) über einen synchronen Kanal mit ausreichender Übertragungsgeschwindigkeit F_o = 1/T_ tibertragen werden, wobei T die Dauer eines Informationsbits ist. Die Anzahl von Informationsbits in einem Zeichen des Kanals k beträgt dabei N. , und die Übertragungsdauer eines Informationsbits in dem Kanal k beträgt T_k; man setzt F_k =

Zur Vereinfachung der Zeichnung wird der Fall K = 3 angenommen (wobei natürlich diese Zahl normalerweise sehr viel größer ist, beispielsweise 30).

In der Multiplexieranordnung wird ein Umlaufspeicher (Fig. 1) verwendet, der mehrere Abschnitte aufweist, deren Anzahl wenigstens gleich K ist, wobei hier angenommen wird, daß diese Anzahl gMeh K ist; jeder Abschnitt enthält C "Kästen", wobei C die Höchstzahl von Zeichen ist, die gemäß den Übertragungsbedingungen für jeden arhythmischen Kanal gespeichert werden müssen. Bei dem gewählten

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Beispiel wird der Pall C = 4 angenommen. Jeder Kasten enthält eine Anzahl Q von Zellen, die synchron ablaufen, mit Q = η + 1p> dabei ist η der Maximalwert der Werte N, , und ρ ist die Anzahl von Bits, die notwendig.sind, um den Rang eines Informations"bits in einem Zeichen mit η Informationsbits eindeutig auszudrücken. Bei dem gewählten Beispiel ist der Fall η = 8 angenommen, woraus folgt ρ = 3 (mit der Übereinkunft, daß die Binärzahl 000 die Dezimalzahl 1 und die Binärzahl 111 die Dezimalzahl 8 bedeutet), und Q = 12.

Die drei Abschnitte, die jeweils einem der drei arhythmischen Kanäle zugeordnet sind, sind in Fig. 1 bei 301, 302 und dargestellt. Der Umlaufspeicher besteht aus Q = 12 Schieberegistern mit Jeweils K · G= 12 Stufen, welche die gleichen Fortschalteimpulse empfangen; die Gesamtheit der Stufen gleichen Ranges in den verschiedenen Schieberegistern entsprechen in jedem gegebenen Zeitpunkt einem Kasten des Umlauf speichers.

Der Umlaufspeicher ist unterteilt in einen Datenumlaufspeicher 31, für den die η = 8 ersten Schieberegister verwendet werden, einen Besetzungsumlaufspeicher 32, für den das (n + 1)te = 9. Schieberegister verwendet wird, und einen Rangumlaufspeicher 33, für den die ρ = 3 letzten Schieberegister verwendet werden.

Jeder Kasten ist somit in eine Datenabteilung mit η = 8 Zellen, eine Besetzungselle und eine Rangabteilung mit ρ = 3 Zellen unterteilt.

Eine Datenabteilung dient zur Aufnahme eines Zeichens des arhythmischen Kanals, v/elcher dem Abschnitt entspricht, zu dem diese Abteilung gehört.

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Die Besetzungezelle eines Kastens enthält das Bit 1, wenn ein in die Datenabteilung eingeschriebenes Zeichen vollständig ist, und im entgegengesetzten Fall das Bit 0.

Schließlich empfangen die drei Zellen einer Rangabteilung drei Bits, welche die Binärzahl r ausdrücken, die .den Rang der ersten Datenzelle darstellt, die in der Datenabteilung des Kastens, zu dem diese Rangabteilung gehört, noch frei ist.

Die Verwendung des UmlaufSpeichers beruht auf den folgenden Prinzipien:.

Die Bits der verschiedenen arhythmischen Kanäle werden einzeln der Reihe nach in Eingangsadaptern ausgeblendet, und einzeln der Reihe nach in den Datenspeicher eingeschrieben, wobei die aufeinanderfolgenden Bits eines gleichen Zeichens in die aufeinanderfolgenden Zellen einer Datenabteilung eines Kastens des Abschnitts eingeschrieben werden, der dem Kanal zugeordnet ist, von dem das betreffende Zeichen stammt, wobei die Datenabteilungen nacheinander in der Reihenfolge der entsprechenden Kästen verwendet werden, so daß das zuerst auftretende Zeichen somit in den ersten Kasten des Abschnitts eingeschrieben wird. Das Einschreiben erfolgt an den ersten Stufen, der Schieberegister.

Wenn ein Zeichen vollständig in den ersten Kasten eines Abschnitts des Speichers eingeschrieben worden ist, wird es dann, wenn der Kasten die letzten Stufen der Schieberegister einnimmt, in seiner Gesamtheit in einen Ausgangsadapter übertragen, der es Bit für Bit zu demjenigen Zeitkanal des synchronen Multiplexkanals richtet, der dem arhythmischen Kanal zugeordnet ist, von dem dieses Zeichen stammt. Die Inhalte der übrigen Kästen des betreffenden

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Abschnitts werden dann im gleichen Abschnitt um einen Kasten nach vorwärts verschoben.

Bevor die Schaltungen beschrieben werden, sollen die folgenden Übereinkünfte getroffen werden:

Mehrere parallele Eingänge, Drähte und Ausgänge sind manchmal durch einen einzigen Eingang, Draht oder Ausgang dargestellt, aber dann durch eine dickere Linie als die einfachen Eingänge, Drähte bzw. Ausgänge.

Ein Ausgang einer Schaltung, der ein Signal liefert, für das ein bestimmtes Symbol, beispielsweise das Symbol P verwendet wird, wird mit dem gleichen Buchstaben P bezeichnet; das gleiche gilt für den Eingang einer Schaltung, der dieses Signal empfängt.

Ferner wird angenommen, daß alle Signale zwei Signalwerte 0 und 1 haben, wobei ein binäres Signal entsprechend dem Binärwert entweder den Signalwert 0 oder den Signalwert 1 hat; ein Hilfssignal hat den Signalwert 1, wenn es vorhanden ist.

Schließlich enthalten die bei dem beschriebenen Ausführungsbeispiel verwendeten Schaltungen zahlreiche Kippschaltungen, die alle bistabil sind. Der Kürze der Ausdrucksweise wegen werden "Kippschaltungen erster Art" die Kippschaltungen genannt, die zwei Signaleingänge aufweisen, die Eingang "1" bzw. Eingang "0" genannt werden und es ermöglichen, die Kippschaltung entweder in ihren Zustand 1 oder in ihren Zustand O.zu bringen."Kippschaltungen zweiter Arf'werden diejenigen Kippschaltungen genannt, die einen Signaleingang und einen Steuereingang aufweisen, wobei der

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Steuereingang beim Empfang eines Impulses- das Einschreiben des'Signals T oder des Signals 0 ermöglicht, das dann am Signaleingang der Kippschaltung vorhanden ist.

Unter diesen Voraussetzungen ist in S¹Ig. 2 das Übersichts-Bcliema einer Multiplexierschaltung nach der Erfindung dargestellt.

Drei speichernde Eingangsschaltungen 11,. 12 und 13, die zur Abkürzung Adapter genannt werden, empfangen die Signale von drei arhythmischen Eingangsleitungen 1, 2 bzw. 3.

Ein faktgeber 5 liefert Taktimpulse mit der Frequenz τη ]?_c, wobei J_n das kleinste gemeinsame Vielfache der Frequenzen l?k ist, während m eine ganze Zahl ist, die beispielsweise in der Größenordnung von 16 liegt. Auf den Taktgeber 5 folgt eine Teilerschaltung 15, die an drei Ausgängen, die jeweils mit einem Eingang I-j, I₂ bzw. I, der Adapter 11, 12 bzw. 13 verbunden sind, Impulse I-j, Ip bzw, I~ mit der Frequenz m F^, m F₂ bzw. m-F- liefern.

Der Ausgang eines Taktgebers 6, der die Fortsohalteimpulse I„ der Schieberegister des Umlaufspeichere mit der Frequenz Pw liefert, ist mit einem Kastenzähler 7 verbunden, der ein "modulo C = 4" - Zähler ist (wobei C die Anzahl der Kästen jedes Abschnitts des Umlaufspeichers ist); dieser Zähler liefert einen Ausgangs impuls I, der Dauer T_M = I/I'm» ^wenn er sich im Zustand O befindet. Auf den Kastenzähler 7 folgt ein Adressenzähler 8, der ein "modulo K = 3"-Zähler ist-(Zustände 1, 2, 3), wobei dieser Zähler durch die Vorderflanken der Ausgangsimpulse des Zählers 7 ausgelöst wird. Ir liefert an Beinern doppelten Ausgang die beiden Binärziffern, die seinen Zustand A ausdrücken.

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In Figur 3 sind bei a) die Impulse I^ des Taktgebers 6, bei b) die Ausgangsimpulse I^ des Kastenzählers 7 und bei c) durch Striche'die Zustandaänderungen des Adressenzählers 8 dargestellt, wobei die aufeinanderfolgenden Zustände des Adressenzählers in Klammern angegeben sind.

Der Kasten des Speichers, der sich in den letzten Stufen der Schieberegister befindet, wenn ein Impuls I^ auftritt, während der Adressenzähler sich im Zustand k befindet, bestimmt die Unterteilung der Abschnitte in dem Sinne, daß dieser Kasten den letzten Kasten des Abschnitts bildet, der dem Abschnitt vorangeht, dem die Leitung mit der Nummer k zugeordnet ist. Die Impulse I^ werden daher "Impulse des letzten Kastens" genannt.

Der Doppelauogang A des Adressenzählers 8 ist mit dem Doppeleingang A eines Decodierers 23 verbunden, dessen den Zuständen 1, 2 bzw. 3 des Zählers zugeordnete Ausgänge A (1), A (2) und A (3) mit entsprechenden Eingängen der Adapter 11, 12 bzw. 13 verbunden sind.

Die Anordnung von Fig. 2 enthält ferner eine Schaltung 10, die den eigentlichen Umlaufspeicher und Hilfssteuerschaltungen enthält, eine Hauptsteuerschaltung 16 und eine Ausgangsspeieherschaltung H, die ebenfalls Adapter genannt wird und die Synchronleitung 4 speist. Die Schaltungen 10 und 16 empfangen an ihren Eingängen I_M die Impulse des Taktgebers 6, und die Schaltung 16 empfängt das Signal A und die Impulse 1^.

Die anderen Verbindungen zwischen den Bestandteilen der Anordnung von Fig. 2 können erst im Verlauf der später., erfolgenden ausführlicheren Beschreibung der Adapter,

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der Speicherschaltung und der Steuerschaltung sinnvoll erläutert werden.

Fig. 4 zeigt das genauere Schaltbild eines Eingangsadapters, und zwar des Adapters 11; die anderen Eingangsadapter unterscheiden sich davon nur in Abhängigkeit von den Kenngrößen F, und Nv der Leitungen, an die sie angeschlossen sind, und hinsichtlich der Nummern 1, 2, 3, die diesen arhythmischen Leitungen willkürlich zugeteilt sind.

Der Eingang A (1) des Adapters liefert diesem ein Freigabesignal für den Zustand 1 des Adressenzählers 8 (dies ist der Eingang A (2) für den Adapter 12 und der EingangA(3) für den Adapter 13). Das Vorhandensein eines Ausgangssignals des Adapters oder die Verwendung eines Eingangssignals des Adapters ist dem Vorhandensein dieses Freigabesignals untergeordnet, so daß die drei Adapter in getrennten Zeitintervallen arbeiten.

In Fig. 4 ist andererseits wieder die Leitung 1 zu erkennen, die in erster Linie, einen Startdetektor 17 speist, dessen Ausgang mit dem zweiten Eingang einer Und-Schaltung 18 verbunden ist, deren erster Eingang, welcher der Eingang I-j des Adapters ist, die Impulse I-j mit der Frequenz tn F^ empfängt. Der Ausgang der Und-Schaltung 18 ist mit dem Eingang eines "modulo m"-Zählers 19 verbunden, der als Frequenzteiler mit dem Teilerfaktor m arbeitet und jedesmal dann einen Ausgangsimpuls liefert, wenn er in den Zustand m/2 geht.

Die Leitung 1 und der Ausgang des Zählers 19 sind mit den beiden Eingängen einer Und-Schaltung 20 verbunden.

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Der Ausgang des Frequenzteilers 19 und der Ausgang der Und-Schaltung 20 sind mit den Eingängen "1" von zwei Kippschaltungen erster Art 21 und 22 verbunden. Zwei Und-Schaltungen 24 und 25 sind an ihren ersten Eingängen mit dem Ausgang der Kippschaltung 21 bzw. der Kippschaltung 22 und mit ihren zweiten Eingängen an den Eingang A (1) des Adapters angeschlossen. Die Ausgangssignale der Und-Schaltungen 24 und 25 sind mit AM-j bzw. B.J bezeichnet. Zwei weitere Und-Schaltungen 26 und 27 sind mit ihren ersten Eingängen an den einen bzw. den anderen von zwei weiteren Eingängen des Adapters angeschlossen, die von der Steuerschaltung 16 zwei Signale Z₁₂ bzw. Z_a empfangen, während ihre zweiten Ein-

Jj ' S

gänge an den Eingang A (1) des Adapters angeschlossen sind. Der Ausgang der Und-Schaltung 26 ist mit den Eingängen "0" der Kippschaltungen 21 und 22 verbunden, und der Ausgang der Und-Schaltung 27 ist mit einem Rückstelleingang des Startdetektors 17 und mit einem Nullstelleingang des Zählers 19 verbunden. Der Adapter enthält schließlich eine Einstellvorrichtung 28 für die Einstellung einer Binärzahl, welche die Anzahl K^ der Bits in einem Zeichen des betreffenden Kanals 1 ausdrückt (wobei für diese Binärzahl die gleichen Übereinkünfte gelten wie für das Rangsignal ). Diese Einstellvorrichtung hat einen Steuereingang, der mit dem Eingang A (1) des Adapters so verbunden ist, daß das Signal N^ nur dann abgegeben wird, wenn sich der Decodierer 23 in dem Zustand "1" befindet, welcher der Leitung 1 entspricht, während in allen anderen Fällen ein Signal Null abgegeben wird.

Der Adapter 1 arbeitet in folgender Weise:

Wenn die Leitung 1 in den Arbeitszustand geht, gibt der

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Startdetektor 17 die Übertragung der vom,Eingang I₁ gelieferten Impulse durch die Und-Schaltung 18 frei. Diese Impulse haben die Folgeperiode T-j/m, wobei T^ die Dauer eines Informations*)its auf der Leitung 1 iBt. Nach m/2 Taktimpulsen, also nach der Zeit T^/2, liefert der "modulo m^w-Zähler 19 einen Impuls, der die Ausblendung eines Informationsbits der Leitung 1 durch die Und-Schaltung 20 verursacht. Die anfänglich im Zustand O befindliche Kippschaltung 22 geht für ein Bit 1 in den Zustand 1, während sie im anderen Pail im Zustand O bleibt. Der erste Ausgangsimpuls des Zählers 19 bringt andererseits die Kippschaltung 21 in den Zustand

1, was zur Folge hat, daß am Ausgang der Und-Schaltung

24 ein Signal AM-j erscheint, das Speichereingabeaufruf signal genannt wird. Dieses Signal erscheint sofort, wenn das Freigabesignal A (1) vorhanden ist, oder es tritt auf, sobald dieses Preigabesignal erscheint. Vom gleichen Zeitpunkt an bildet das in der Kippschaltung 22 gespeicherte In'fonnationsbit das Signal B-j am Ausgang B-j des Adapters.

Die Portschaltefrequenz P„ des UmlaufSpeichers ist so bemessen, daß der Speicher während jeder Dauer T, (k = 1,

2, 3) wenigstens zwei Umläufe ausführt.

Vor dem folgenden Ausgangsimpuls des "modulo m"-Zählers 19 des Adapters wird das Bit B-j in einem später noch zu beschreibenden Verfahren in die richtige Zelle des Datenspeichers eingeschrieben, und die Kippschaltung 21 sowie, falls erforderlich, auch die Kippschaltung 22 werden,durch das gleichzeitige Vorhandensein des Signals Z-g und des Freigabesignals des Adapters in den Zustand 0 zurückgestellt.

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Die Ausblendung des folgenden Informationsbits wird durch den zweiten Ausgangsimpuls des Zählers 19 ausgelöst,und der Vorgang wiederholt sich, bis alle Information sbits des Zeichens in den Speicher eingeschrie ben sind; für diese Feststellung wird das Ausgangssignal N-j Verwendet.

Durch das gleichzeitige Vorhandensein des Signals Z_o und des Freigabesignals des Adapters werden dann der Startdetektor 17 in seinen Ruhezustand und der Zähler 19 in seinen Zustand 0 zurückgestellt.

Die Zahl m ist ausreichend groß gewählt, um präzise Ausblendungen im Mittelabschnitt der Bits zu ermöglichen.

Es soll nun wieder auf Fig. 2 Bezug genommen werden. Außer den bereits zuvor bei der Beschreibung dieser Figur erwähnten Eingängen sind dort die Eingänge Z_ß und Z_ zu finden, die bei der Beschreibung von Fig. 4 erwähnt worden sind. Die anderen Adapter haben ebenfalls Eingänge Zg und Z₈'; alle Eingänge, Z-g sind mit dem gleichen Ausgang Zg der Steuerschaltung 16 und alle Eingänge Z_g mit dem gleichen Ausgang Z₈ der Steuerschaltung 16 verbunden.

Ferner sind in Fig. 2 auch die Ausgänge AM^₁ B^ und K^ des Adapters 11 zu finden, denen die Ausgänge AMp, Bp, N₂ des Adapters 12 und die Ausgänge AM,, B,, IT, des Adapters 13 entsprechen.

Da die Adapter nicht gleichzeitig arbeiten können, sind die Ausgänge AM^, AMp und AM, an dem gleichen Draht zusammengeführt, der das der Summe der Signale AM^, AMp und AM, entsprechende Signal AM überträgt und zum Eingang AM der Steuerschaltung 16 führt. Ebenso sind die

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Ausgänge B.j, B^* B~ am gleichen Draht zusammengeführt, äer das Sütamensignal B tiberträgt und zum Eingang B der Speicherschaltung 10 führt, und die Mehrfachausgänge N₁, Np, N* sind an dem gleichen Mehrfachdraht zusammengeführt, der das zusammengesetzte Signal N überträgt und zum Mehrfacheingang N der Steueschaltung 16 führt..

In Fig. 5, die den Umlaufspeicher und dessen Eingangsschaltungen darstellt, sind von dem Speicher nur das erste Schieberegister R₁ der acht Schieberegister R₁ bis Rg des Datenspeichers, das Besetzungsregister R_Q und das erste Schieberegister R'-j der drei Schieberegister R¹^ bis R¹, des Rangspeichers dargestellt. Die "Verteiler" genannten Eingangsschaltungen sind nämlich für die acht Schieberegister R₁ bis Rg einerseits und für die drei Schieberegister R'-j und R', andererseits praktisch gleich; die bestehenden Unterschiede werden angegeben. Alle Schieberegister empfangen die Portschalteimpulse Ij,.

Jeder Verteiler enthält eine Kasteninhaltsversehiebungs-Und-Schaltung, die für die Verschiebung des Inhalts der Kästen eines Abschnitts zu dem vorangehenden Kasten des gleichen Abschnitts bei der Ausgabe eines Zeichens aus dem Speicher verwendet wird; dies sind die Und-Schaltungen 52, 62 und 72 für die Schieberegister R₁, R_Q bzw. R¹ .j. Jeder Verteiler enthält ferner eine Speichereingabe-Und-Schaltung (nämlich die Und-Schaltungen 54, 64, 74 für die drei Schieberegister R₁, R_Q bzw. R^) und eine Normalschleifen-Und-Schaltung (nämlich die Und-Schaltungen 53, 63, 73 für die drei Schieberegister R₁, R_Q bzw. R'-j). Die Ausgänge dieser drei Und-Schaltungen, von denen jeweils nur eine Ünd-Schaltung bei einem gegebenen Impuls des Speichertaktgebers 6 ein Signal liefert, sind mit den

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drei Eingängen einer Oder-Schaltung verbunden (nämlich der Oder-Schaltung 51, 61, 71 für die Schieberegister E₁, R₀ bzw. R'.,).

Der erste Eingang der Kasteninhaltsverschiebungs-Und-Schaltung eines Schieberegisters ist an einen nach außen geführten AuBgang der vorletzten Stufe des zugehörigen Schieberegisters angeschlossen, und die zweiten Eingänge aller Kasteninhaltsverschiebungs-Und-Schaltungen empfangen ein gleiches Signal D, das Kasteninhaltsverschiebungssignal genannt und dem Eingang D der Speicherschaltung von der Steuerschaltung zugeführt wird. Das Signal D wird auch an die letzten Stufen der verschiedenen Schieberegister angelegt, wobei seine Hinterflanke zur Kullrückstellung des Inhalts dieser Stufen verwendet wird. Alle Schieberegister arbeiten bei einer Verschiebung in gleicher Weise.

Die Speichereingabe-Und-Schaltung 54 des Schieberegisters R₁ ist eine Und-Schaltung mit zwei Eingängen, die an ihrem ersten Eingang das Signal B der Eingangsadapter empfängt, das dem Eingang B der Speicherschaltung zugeführt wird und die Informationsbits liefert, während sie an ihrem zweiten Eingang das Ausgangssignal einer Und-Schaltung 55 empfängt. Diese Und-Schaltung empfängt an ihrem ersten- Eingang ein Speichereingabesignal M, das dem Eingang M der Speicherschaltung von der Steuerschaltung 16 zugeführt wird. Ihr zweiter Eingang ist mit dem ersten Ausgang eines Decodierers 29 verbunden, der den Eingangsverteilern der acht Datenschieberegister gemeinsam ist. Dieser Decodierer empfängt an seinen drei Eingängen die Ausgangs signale r-j, r₂, r, der letzten Stufen der drei Rangschieberegister, die den Rang r der

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ersten freien Zelle der Datenabteilung d,es Kastene ausdrücken, welcher die letzten Stufen der Schieberegister in dem "betreffenden Augenblick besetzt. Kr hat acht Ausgänge, die jeweils einem der Ränge 1 bis 8 angeordnet sind, wobei der erste Ausgang mit dem zweiten Eingang der Und-Schaltung 55 verbunden ist. Die Speiehereingabe-Und-Schaltung jedes der übrigen Datenschieberegister wird in gleicher Weise wie die Und-Sehaltung 54 mit Signalen versorgt, mit dem Unterschied, daß die dieser Und-Schaltung vorge-Bchaltete Und-Schaltung (die der Und-Schaltung 55 beim Schieberegister R^ entspricht) mit ihrem zweiten Eingang ao den q-ten Ausgang des Decodierers 29 angeschlossen ,iet, wenn sie zum Register R (q = 2, 3... 8) gehört.

Die Speichereingabe-Und^Schaltung 64 des Schieberegisters Rq ist mit ihrem ersten Eingang an eine positive Spannungsquelle angeschlossen, die den Signalwert.eines Bits 1 liefert, während ihr zweiter Eingang ein Signal OC empfängt', das an die Speicherschaltung 10 von der Steuerschaltung angelegt wird, wenn die beim kommenden '!taktimpuls I„ erfolgende Einschreibung"die Wirkung hat, daß das Zeichen vervollständigt wird, das in den Kasten eingeschrieben ist, der dann die ereten Stufen der Schieberegister einnehmen tfird.

Diese Und-Schaltung 64 könnte auch fortgelassen werden, wobei dann die. Oder-Schaltung 61 das Signal 00 direkt empfängt. Sie wird hier einer besseren Symmetrie der Schaltungen wegen verwendet, wodurch die Beschreibung erleichtert wird.

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Die Eingabeverteiler der Rangregister haben eine Addierschaltung 30 geraeinsam, die einen Dreifacheingang aufweist, dessen drei Klemmen jeweils mit den Ausgängen der letzten Stufen der Rangschieberegister verbunden sind, und die ferner einen zweiten Eingang aufweist, der das Speichereingabesignal M empfängt. Dieses Signal M erhöht in der Addierschaltung 30 die Rangzahl um eine Einheit, die in den Kasten des Speichers eingeschrieben ist, welcher die letzten Stufen der Schieberegister einnimmt, wenn eine Einschreibung eines Informationsbits bei der folgenden Fortschaltung der Schieberegister durchgeführt wird. Die drei Klemmen des Mehrfachausgangs dieser Addierschaltung sind jeweils mit dem ersten Eingang der Speichereingabe- Und-Schaltungen der Verteiler der Rangschieberegister verbunden (die der Und-Sehaltung 74 beim Register R^ entsprechen), Die zweiten Eingänge dieser Und-Schaltungen empfangen das Speichereingabesignal M.

Wenn weder eine Eingabe in den Speicher noch eine Kasteninhaltsverschiebung im Umlaufspeicher vorzunehmen ist, arbeiten alle Schieberegister im Normalschleifenbetrieb. Andererseits arbeiten bei einer Einschreibung alle Datenschieberegister, mit Ausnahme des Datenschieberegisters, in das die Einschreibung eines Informationsbits erfolgt, ebenfalls im Normalschleifenbetrieb. Das gleiche gilt für das Besetzungsschieberegister, wenn durch diese Einschreibung kein Zeichen vervollständigt wird.

Zu diesem Zweck ist der erste Eingang der Normalschleifen-ünd-Schaltung 53 des Schieberegister R^ mit der Ausgangsstufe dieses Schieberegisters verbunden, und ihr

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eweiter Eingang ist art den Ausgang einer Weder-Koch-Schaltung 56 angeseKbseen, die an ihrem ersten Eingang das KasteninhaltsverschiebungBsignal B und as ihrem zweites Eingang das Ausgang©signal der Und-Schaltung empfängt.

Die Hormalschleifen-Und-Schaltungen der übrigen Datenschieberegister sind in gleicher Weise geschaltet.

Die Hormalschleifeii-Ünd-Schaltung 63 des Beeetzungsschieberegister Rq empfängt an ihrem ersten Eingang das Ausgangssignal der letzten Stufe dieses Schieberegisters und an ihrem zweiten Eingang das Ausgangssignal einer Weder-Noch-Schaltung 66, die das Signal D und das Signal OG empfängt.

Die Honaalschleifen-Ünd-Sehaltung jedes Verteilers der Hangeehieberegister (d.h. die Und-Schaltung 73 beim Schieberegister R'-j) empfängt an ihrem ersten Eingang das Ausgangssignal des zugehörigen Schieberegister β und an ihrem zweiten Eingang das Ausgangssignal einer Weder-Hoch-Schaltung 76,-die allen Eingangeverteilern der Rangschieberegister gemeinsam ist und an ihren beiden Eingängen das Kästeninhaltsverschiebungssignal D bzw. das Speichereingabesignal M empfängt.

Die Speicherschaltung hat acht Datenausgänge b.| bis b₈, welche die Ausgärige der acht Datenschieberegister sind (und von denen in Fig. 5 nur ein Ausgang b^ dargestellt ist)? diese Ausgänge sind mit dem Ausgangsadapter verbunden und in Fig. 2 durch einen einzigen Mehrfachausgang "b dargestellt, der mit dem Mehrfacheingang b des Ausgangsadapters H verbunden ist.

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Die Speicherschaltung hat ferner zwei Hilfsausgänge, welche die Ausgänge der beiden letzten Stufen des Besetzungsregisters R_Q sind, nämlich der Ausgang U der letzten Stufe und der Ausgang P der vorletzten Stufe; diese Ausgänge sind mit zwei entsprechenden Eingängen der Steuerschaltung 16 verbunden.

Schließlich hat die Speicherschaltung drei Ausgänge r-j, r₂, r-, welche die Ausgänge der letzten Stufen der drei Rangschieberegister R'-j, R'p bzw. R'~ sind und das Rangsignal r liefern. Hiervon ist nur der Ausgang r-j in Fig. 5 dargestellt. In Fig. 2 sind diese drei Ausgänge zu einem einzigen Ausgang r zusammengefaßt, der zum Dreifacheingang r der Steuerschaltung führt.

Fig. 6 zeigt das Schaltbild des Ausgangsadapters 14.

In Fig. 6 ist der Mehrfacheingang b zu erkennen, der n= 8 Drähte aufweist, die mit den Eingängen der η Stufen eines Pufferregisters 34 verbunden sind, wobei der Ausgang b-j der Speicherschaltung mit dem Eingang der letzten Stufe des Pufferregisters verbunden ist.

Die Übertragung der am Mehrfacheingang b vorhandenen Bits in die Stufen des Pufferregisters 34 ist vom Vorhandensein eines Speicherausgahesignals S abhängig, das von der Steuerschaltung 16 zum Ausgangsadapter geliefert wird.

Ein Taktgeber 9 liefert Impulse I mit der Frequenz F₈ = 1/Tg, wobei T_g die Dauer eines Bits im Synchronkanal ist.

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Die Ausgänge der η Stufen des Pufferregistera 34 sind mit den Eingängen der η Stufen eines Schieberegisters 35 verbunden, das andererseits die Portschalteimpulse I_ empfängt; der Ausgang der letzten Stufe des Schieberegisters 35 speist die Synchronleitung 4.

Die Impulse I werden auch einem Bitzähler 36 zugeführt, der ein "modulo η"-Zähler ist, der als !Frequenzteiler mit dem Teilerfaktor η arbeitet, und dessen Ausgang mit einem Steuereingang 37 des Schieberegisters 35 verbunden ist, wodurch die Parallelübertragung der im Pufferregister 34 stehenden Informationen in das Schieberegister 35 vom Vorhandensein eines Ausgangsimpulses des Zählers 36 abhängig gemacht wird.

Die Ausgangsimpulse des Zählers 36 werden auch dem Eingang eines Zeichenzählers 38 zugeführt, der ein "modulo K+1 = 4"-Zähler ist, der durch seine Zustände 1, 2 und 3 die drei Zeitkanäle des Multiplex-Synchronkanals identifiziert; die Dauer dieser drei Zustände ist bei dem hier beschriebenen Ausführungsbeispiel für alle arhythmischen Leitungen gleich. Die Verwendung des Zustande Null dieses Zählers wird später angegeben.

Der Doppelausgang V des Zählers 38 bildet einen Doppelausgang des Ausgangsadapters, welcher das Zeitkanal-Identifizierungssignal liefert und mit einem Doppeleingang der Steuerschaltung 16 verbunden ist.

Die Ausgangsimpulse des Bitzählers 36 werden schließlich dem Eingang "1" einer Kippschaltung erster Art 39 zugeführt, wobei jeder dieser Impulse die Kippschaltung in ihren Zustand "1" bringt, in welchem sie an einem mit

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der Steuerschaltung verbundenen Ausgang des Adapters ein Signal AS liefert, das Speieherausgabeaufrufsignal genannt wird.

Schließlich ist der Eingang "O" der Kippschaltung mit einem Eingang des Adapters verbunden, der von einem Ausgang der Steuerschaltung ein Signal Z-. empfängt.

Wenn mit H der Zeitpunkt bezeichnet wird, der dem x-ten Impuls I entspricht, liefert der Zähler 36 Ausgangsimpulse, deren Vorderflanken in den Zeitpunkten H erscheinen, wobei ζ eine ganze Zahl ist; diese Impulse ändern den Zählerstand des Zählers 38 gleichzeitig mit der von ihnen ausgelösten Übertragung eines von einem arhythmischen Kanal stammenden und im Pufferregister aufgezeichneten Zeichens in das Schieberegister 35.

Die Bits dieses Zeichens v/erden zwischen den Zeitpunkten ^Hzn ^{und H}(z+1)n ^{zum Svnclirorilcanal} übertragen. (Die letzten Bits werden durch Nullen ersetzt, wenn die Bitzahl N, des Zeichens kleiner als η ist).

Während dieser Übertragung, mit Ausnahme der Übertragung des letzten Bits, befindet sich der Zähler 38 im Zustand V = k. Das Ausgangssignal Y des Zählers 38 bestimmt definitionsgemäß die Übertragungsperioden, die den verschiedenen arhythmischen Kanälen zugeordnet sind.

Es ist daher erforderlich, daß das Zeichen, das gegebenenfalls unter der Wirkung des Signals S während des durch fcy-iNv, ^und h begrenzten Zeitintervalls in das Pufferregister 34 eingeschrieben wird, von dem arhythmischen Kanal k stammt, wenn sich der Zeichen-

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zähler 38 "bei der Einschreibung dieses Zeichens in das Pufferregister 34 im Zustand k¹ befindet, der seinem Zustaru k vorangeht, (also k^f = 0 für k = 1; k¹ = 1 für k = 2; k¹ = 2 für k = 3).

Das Signal S wird so gebildet, daß diese Bedingung erfüllt ist.

Andererseits wird gleichzeitig mit der Übertragung des Inhalts des Pufferregisters 34 in das Schieberegister 35 die Kippschaltung 39 in den Zustand 1 ge bracht, in welchem sie das Speicherausgabeaufrufsignal AS liefert, das in der Steuerschaltung 16 (Pig. 2) verwendet wird.

Die Kippschaltung 39 wird durch das Signal Z^ in den Zustand O zurückgestellt. Das Rasteranfangssignal wird durch klassische Einrichtungen, die in der Zeichnung nicht dargestellt sind und durch den Zustand 0 des Zeichenzählers 38 gesteuert werden, auf die Leitung gegeben. . *

Pig. 7 zeigt das genauere Schaltbild der Steuerschaltung 16, die zugleich mit der Erläuterung des Allgemeinbetriebs der Multiplexieranordnung beschrieben werden soll.

In Pig. 4 sind die folgenden, bereits zuvor erwähnten Eingänge zu finden:

AM (Speichereingabeaufrufsignal); H (Bitzahl pro Zeichen-Signal); Ij. (Taktifflpulse des UmlaufSpeichers);

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V (Zeitkanalidentifizierungssignal); I=, (impulse des letzten Kastens); AS (Speicherausgabeaufrufsignal);

TJ (Signal der letzten Stufe des Besetzungsschieberegisters) ;

P (Signal der vorletzten Stufe des Besetzungsschieberegisters);

r (Rangsignal).

Für die Erzeugung der Signale M und Z-g enthält die Steuerschaltung eine Oder-Schaltung 40, die an ihren "beiden Eingängen die Impulse I^ "bzw. das Signal U empfängt. Der Ausgang dieser Oder-Schaltung ist mit dem ersten Eingang einer Und-Schaltung 41 verbunden, die an ihrem zweiten Eingang das Speichereingabeaufrufsignal AM empfängt, während ihr dritter Eingang, der das Eingangsbit negiert, das Signal P empfängt.

Der Ausgang der Und-Schaltung 41 ist über eine Und-Schaltung 80 mit dem Signaleingang einer Kippschaltung zweiter Art 42 verbunden, deren Steuereingang" die Impulse I-, empfängt. Die Und-Schaltung 80 empfängt andererseits an einem negierenden Eingang das Kasteninhalt sverSchiebungssignal D, das in der zuvor angegebenen V/eise erhalten wird.

Der Ausgang der Kippschaltung 42 ist mit der im ersten Eingang einer Und-Schaltung 46 verbunden, die andererseits die Impulse 1^- empfängt.

Für die Erzeugung der Signale OC und Z empfängt ein Komparator 43 an einem ersten Mehrfacheingang das Signal N (Anzahl der Bits pro Zeichen) und an einem

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zweiten Mehrfacheingang das Rangsignal r; er liefert ein Ausgangssignal, wenn die beiden Zahlen N und r gleich sind.

Der Ausgang des !Comparators 43 ist mit dem zweiten Eingang einer Und-Schaltung 44 verbunden,die an ihrem ersten Eingang das Ausgangssignal der Kippschaltung 42 empfängt.

Schließlich ist der Ausgang der Und-Schaltung 44 mit dem ersten Eingang einer Und-Schaltung 45 verbunden, deren zweiter Eingang die Impulse 1™ empfängt.

Mit H wird der Zeitpunkt bezeichnet, der durch den x-ten Impuls I« markiert ist, und mit θ_χ das Zeitintervall, das durch die Zeitpunkte Η_χ und H -j begrenzt ist.

Unter Bezugnahme auf das Diagramm von Fig. 3 ist zu erkennen, daß ein gegebener Adapter nur dann ein Speichereingabeaufrufsignal AM im Verlauf eines Zeitintervalls θ _o liefern kann, wenn in diesem Zeitpunkt die letzte Stufe der Schieberegister durch den letzten Kasten des Abschnitts besetzt ist, der dein Abschnitt vorangeht, welcher der zu diesem Adapter gehörigen Leitung zugeordnet ist, oder durch einen der (C-1)= 3 ersten Kästen dieses letzten Abschnitts. Der Kasten C₁, der dann in den vorletzten Stufen der Schieberegister steht, ist einer der vier Kästen dieses letzten Abschnitts, zu dem man dann im Zeitpunkt H Zugang hat.

Unter diesen Voraussetzungen 1st folgendes zu erkennen: Wenn ein Adapter ein Speichereingabeaufrufsignal im *

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Verlauf eines Zeitintervalls θ_χ_₂ liefert, gibt die Und-Schaltung 41 sofort ein Signal ab, wenn der Kasten C. zur Aufnahme des einzuschreibenden Bits B bereit ist: Die Datenabteilung dieses Kastens ist nicht voll (Bedingung P), und es handelt sich entweder um den ersten Kasten des richtigen Abschnitts (Bedingung 1^), oder der vorhergehende Kasten dieses Abschnitts ist besetzt (Bedingung U).

Wenn die Und-Schaltung 41 von einem Zeitpunkt des Zeitintervalls θ_{ν o} an ein Signal liefert, und wenn außerdem das Signal D nicht vorhanden ist,geht die Kippschaltung 42 in den Zustand 1, und zwar in dem Zeitpunkt H-], in welchem ein Taktimpuls I_M die Eingabe des Ausgangs signals der Und-Schaltung 41 in die Kippschaltung freigibt. Wenn sich die Kippschaltung 42 in ihrem Zustand 1 befindet, liefert sie das Speichereingabesignal M, das im Zeitpunkt H das Einschreiben des Bits B in die richtige Zelle des UmlaufSpeichers bewirkt, während gleichseitig die entsprechenden Rangregister Signale empfangen, die den Rang um eine Einheit erhöhen, wie bei der Beschreibung der Speicherschaltungen angegeben worden ist.

Wenn das Einschreiben des Bits B ein Zeichen vervollständigen soll, liefert die Und-Schaltung 44 das Sig-· nal OC gleichzeitig mit der Abgabe des Signals M durch die Kippschaltung 42, und das Besetzungsbit wird im Zeitpunkt H eingeschrieben, wie bei der Beschreibung der Speicherschaltungen erläutert worden ist.

Bei dem Impuls 1^, der die Eingabe eines Informationsbits in den Speicher im Zeitpunkt H bewirkt, gibt die

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Und-Seh&ltung 46 das Signal Z^ ab, das allein in dem Adapter 2ur Wirkung kommt, aus dem das in den Speicher eingeschriebene Informationsbit stammt, um entweder die Kippschaltung 21 und gegebenenfalls die Kippschaltung 22 (Pig. 4) im Fall des Adapters 11 oder die entsprechenden Kippschaltungen der anderen Adapter in den Zustand O zurückzustellen. Dies hat das Verschwinden des Speichereingabeaufrufsignals AM zur Folge, das vtfö dem betreffenden Adapter stammt, und demzufolge auch das Verschwinden des entsprechenden Signals M durch Rückstellung der Kippschaltung 42.

Wenn andererseits das eingeschriebene Bit B das letzte Bit eines Zeichens war, liefert die Und-Schaltung 45 im Zeitpunkt H das Signal Z , das den Startdetektor des betreffenden Eingangsadapters in den Ruhezustand zurückstellt und den Zähler für die Impulse I-j (bzw. I„ oder I*) dieses Eingangsadapters auf Null zurückstellt,

Wenn das Einschreiben in den Speicher in den im Zeitpunkt H zugänglichen Kasten nicht möglich war, erfolgt es entweder bei einem weiteren kasten des richtigen Abschnitts im Verlauf der gleichen Zugriffsperiode zu diesem Abschnitt oder im Verlauf der folgenden Zugriffsperiode, da der Umlaufspeicher wenigstens zwei Umläufe in jeder Periode T^ ausführt.

Was die Ausgabe eines Zeichens aus dem Speicher betrifft, ist die Frequenz F„ so bemessen, daß der Speicher wenigstens zwei Umläufe zwischen zwei Speicherausgabeaufrufsignalen AS ausführt. Andererseits war zu erkennen, daß ein Speicherausgabeaufrufsignal AS, das von dem Ausgangsadapter abgegeben wird, während

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sein Zeichenzähler 38 (Fig. 6) in einem gegebenen Zustand k¹ ist, die Ausgabe eines Zeichens betrifft, das von dem Kanal k stammt, der seinem nächsten Zustand entspricht.

Damit eine solche Ausgabe eines Zeichens im Zeitpunkt H stattfinden kann, ist es andererseits erforderlich, daß während des Zeitintervalls θ ? ^er Adressenzähler in dem Zustand k ist, der seinem Zustand k vorangeht.

Damit die Bedingung . k' = k stets durch die Gleichheit der Binärzahlen Ύ und A ausgedrückt werden kann (unter Berücksichtigung der Tatsache, daß der das Signal V liefernde Zähler 38 einen Zustand 0 hat, den der das Signal A liefernde Zähler 8 nicht hat), genügt es, die Zustände der beiden Zähler durch die entsprechenden Binärzahlen auszudrücken, mit Ausnahme des Zustands 3 des Zählers A, der durch die Binärzahl OO ausgedrückt wird.

Die Steuerschaltung enthält eine TJnd-Schaltung 47 mit drei Eingängen, die das Signal P, das Signal AS und die Impulse I, empfangen.Der Ausgang der TJnd-Schaltung 47 ist mit dem ersten Eingang einer Und-Schaltung 48 verbunden, deren zweiter Eingang an den Ausgang eines Komparators 49 angeschlossen ist, der an seinen beiden Mehrfacheingängen das Signal V bzw. das Signal A empfängt.

Wenn die Und-Schaltung 48 ein Signal wenigstens während des Endes des Zeitintervalls G₂ liefert, sind alle Bedingungen für die Übertragung eines Zeichens im Zeitpunkt H_y in das Pufferregister 34 (Fig. 6) erfüllt.

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Die Und-Schaltung 48 ist mit dem Signaleingang einer Kippschaltung zweiter Art 50 verbunden, deren Steuereingang die Impulse I^ empfängt; diese Kippschaltung 50 geht im Zeitpunkt H -, in den Zustand 1, in welchem sie ein Signal an den ersten Eingang einer Und-Schaltung 57 anlegt, die an ihrem zweiten Eingang die Impulse L, empfängt und im Zeitpunkt H einerseits das Signal S und andererseits das Signal Z^ abgibt; das Signal S verursacht in dem Ausgangsadapter H (I¹Ig. 6) die Eingabe des betreffenden Zeichens in das Pufferregister 34, und das Signal Z, (das mit dem Signal S identisch ist- und sich nur hinsichtlich seiner Funktion von diesem unterscheidet) verursacht das Verschwinden des Speicherausgabeaufrufsignals AS, so daß also die Kippschaltung 50 (Fig. 7) durch Verschwinden des Signals AS in ihren Zustand 0 zurückgeht.

Schließlich enthält die Steuerschaltung für die Erzeugung des Kasteninhaltverschiebungssignals D eine Kippschaltung erster Art 58, deren Eingang "1" das Ausgangssignal der Kippschaltung 50 empfängt, während ihr Eingang "0" die Impulse I^ empfängt. Diese Kippschaltung 58 liefert also das Kasteninhaltverschiebungssignal D für die Dauer, die für die Durchführung der Verschiebung im Innern eines Abschnitts notwendig ist; diese Verschiebung erfolgt durch die Eingabe der Bits der vorletzten Schieberegisterstufen in ihre ersten Stufen für drei aufeinanderfolgende Impulse I-, und durch Löschung der Inhalte der letzten Schieberegi3terstufen vor dem folgenden Taktimpuls.

Es soll nun eine Demultiplexieranordnung nach der Erfindung beschrieben werden. Der Umlaufspeicher ist

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demjenigen der Multiplexieranordnung vollkommen gleich, und hat gleiche Abschnitte, die den arhythmischen Ausgangskanälen entsprechen. Die Eingabe eines Zeichens eines Zeitkanals des Synchronkanals erfolgt global in die Datenabteilung des ersten freien Kastens des Abschnitts, der dem entsprechenden arhythraischen Kanal zugeordnet ist, und zwar dann, wenn dieser Kasten in die ersten Schieberegisterstufen eingebracht wird, und die Ausgabe der Bits-erfolgt einzeln der Reihe nach an den ersten Kästen der Abschnitte, während diese in den letzten Stufen der Schieberegister stehen, wobei die vollständige Ausgabe eines Zeichens eine Verschiebung der Kästen im Innern des entsprechenden Abschnitts verursacht.

Das Rangsignal bezeichnet jetzt den Rang des nächsten aus dem Speicher auszugebenden Bits in dem betreffenden Kasten. Es wird dafür dennoch die Bezeichnung Signal r beibehalten, weil es stets das Ausgangssignal der Rangschieberegister ist.

Das Besetzungssignal hat dieses Mal den Wert 1, sobald die entsprechende Datenabteilung besetzt ist, und es geht erst wieder auf den Wert 0, wenn das ganze Zeichen aus dem Speicher ausgegeben ist. Dennoch werden dafür die Bezeichnungen P und U beibehalten, weil diese Signale immer noch von der vorletzten bzw. der letzten Stufe des Be3etzungsSchieberegisters kommen.

Es kann angenommen werden, daß eine derartige Demultiplexieranordnung nicht nur als Demultiplexierstation für ein Synchronsignal verwendet wird, wie es bei der Beschreibung der Multiplexieranordnung beschrieben

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worden Ist, sondern auch zusammen mit der zuvor ■beschriebenen Multiplexieranordnung in einer Duplexverbindung, wobei dann die Demultiplexieranordnung die Signale eines Synchronkanals 104 empfängt und sie auf die drei arhythmisehen Kanäle 101, 102 und 103 verteilt. Pur die folgende Beschreibung soll der zweite Pail angenommen werden, der auch die Möglichkeit der Verwendung von gemeinsamen Organen für die Multiplexieranordnung und die Demultiplexieranordnung zeigen läßt.

Fig. 8 zeigt das Blockschema der Demultiplexieranordnung.

Sie enthält einen Eingangsadapter 114, der die Signale des Synchronkanal3 104 empfängt, Speicherschaltungen 110 und drei Ausgangsadapter 111, 112, 113, welche die Leitungen 101_f 102 bzw. 103 speisen. Man findet wieder den Taktgeber 6 mit der Frequenz P„, den Kastenzähler 7_f den Adressenzähler 8 und den Decodierer 23, die in der zuvor beschriebenen Weise miteinander verbunden sind.

Die gleichen Symbole wie zuvor werden für die gleichen Parameter und Signale verwendet.

Die Impulse I„ des Taktgebers 6 werden den Schaltungen 110 und 116 zugeführt. Das Signal A des Adressenzählers und die "Impulse des letzten Kastens" I^ werden der Steuerschaltung 116 zugeführt, und die Signale A (1), A (2) und A (3) des Decodierers 23 werden den Ausgangsadaptern 111, 112 bzw. 113 zugeführt.

Die übrigen Schaltungsverbindungen werden später bei der

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Beschreibung der einzelnen Schaltungen angegeben, die wegen der Entsprechungen der Wirkungsweise kürzer als bei der Multiplexieranordnung sein kann.

Fig. 9 ist das Schaltbild des Eingangsadapters 114.

Die Leitung 104 speist ein Schieberegister 59 tnit η Stufen, das die Fortschalteimpulse J₃ mit der Frequenz 3?„ von einem Taktgeber 109 empfängt; diese Fortschalteimpulse sind durch herkömmliche Mittel mit dem Empfang der Bits synchronisiert. Die η Stufen des Schieberegisters 59 sind mit nach außen geführten Ausgängen versehen, die in der Figur durch einen einzigen Draht dargestellt sind; diese Ausgänge sind mit den Eingängen der η Stufen eines Pufferregisters 60 und mit den η Eingängen eines das Rasteranfangssignal decodierenden Decodierers 67 verbunden. Die acht Ausgänge b'.j bis b'o des Pufferregisters 69 sind in der Zeichnung zu einem einzigen Draht b¹ zusammengefaßt, der mit den Speicherschaltungen 110 verbunden ist.

Die Impulse J₀ werden auch einem "modulo n"-Zähler 68 zugeführt, der als Frequenzteiler mit dem Teilerfaktor η arbeitet und durch das Ausgangssignal des Decodierers 67 in den Zustand 0 gebracht wird. Wenn der Zähler η Eingangsimpulse empfangen hat, liefert er einen Ausgangsimpuls, der dem Eingang 99 des Pufferregisters zugeführt wird und die Übertragung des Inhalts des Registers 59 in das Pufferregister 60 ermöglicht. Die Ausgangsimpulse des Zählers 68 werden außerdem einem Zeichenzähler 69 zugeführt, der ein "modulo K+1 = 4"-Zähler ist und dessen Doppelausgang das Signal V liefert, das durch seine Zustände 1 bis 3 die verschiedenen

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Zeitkanäle identifiziert. Dieser Zähler wird durch das Ausgangssignal des Decodierers 67 in den Zustand 1 gebracht, da die Decodierung des Rasteranfangs normalerweise für V = 0 erfolgt.

Der Zählerstand V = k des Zählers 69 entspricht dem Empfang des Zeitkanals, der durch die Nummer (100+k) bezeichnet ist.

Der Ausgang des Zählers 68 ist schließlich mit dem Eingang "1" ,einer Kippschaltung erster Art 70 verbunden .

Wenn alle Bits (einschließlich der zum Füllen verwendeten Nullen für Ng< n) eines Zeitkanals in dem Register 59 aufgezeichnet worden sind, löst der Ausgangsimpuls des Zählers 68 die Übertragung der Bits aus dem Register 59 in das Pufferregister 60 und die Zustandsänderung des Zählers 69 aus, und erbringt gleichzeitig die Kippschaltung 70 in den Zustand 1,, die dann das Speichereingabeaufrufsignal AM¹ liefert. Bei der globalen Eingabe der η im Pufferregister aufgezeichneten Bits in den Speicher wird die Kippschaltung 70 durch einen von der Steuerschaltung gelieferten Impuls Z¹, in den Zustand 0 zurückgestellt.

Pig. 10 zeigt die Speicherschaltungen 110; der Umlaufspeicher ist demjenigen der Multiplexieranordnung völlig gleich, weshalb die gle ichen Symbole zur Bezeichnung der Schieberegister verwendet werden.

Die Schaltung enthält ferner mit Bezugszeichen, die gegenüber denjenigen von Fig. 4 um 100 erhöht sind, die

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Oder-Schaltungen an den Eingängen der Schieberegister und die Kasteninhaltsverschiebungs-Und-Schaltungen, die Speichereingabe-Und-Schaltungen und die Normalschleif en-Und-Schaltungen; es sollen nur die Unterschiede in der Ansteuerung dieser Und-Schaltungen gegenüber den entsprechenden Und-Schaltungen der Speicherschaltung der Multiplexieranordnung angegeben werden.

Die Schieberegister arbeiten in der gleichen Weise wie bei der Multiplexieranordnung, wobei ein von der Steuerschaltung geliefertes Signal D' an die Stelle des Signals D tritt.

die Eingabe in den Speicher empfangen die erste η Eingänge der Speichereingabe-Und-Schaltungen (154 beim Register R*) anstelle des Signals B eines der Ausgangssignale b'-j, b'p .... b'g des Pufferregisters des Eingangsadapters, während ihre zweiten Eingänge alle das gleiche Speichereingabesignal M¹ von der Steuerschaltung empfangen.

Der zweite Eingang der Speichereingabe-Und-Schaltung des- Besetzungsschieberegisters R_Q empfängt anstelle des Signals OC das gleiche Speichereingabesignal M¹.

Die Eingabe in die Rangschieberegister erfolgt in gleicher Weise wie bei der Multiplexieranordnung, mit dem Unterschied, daß ein von der Steuerschaltung geliefertes Signal S' an die Stelle des Signals M tritt, und zwar sowohl an. dem Einfacheingang der Addierschaltung 130 (die der Addierschaltung 30 entspricht) als auch an den zweiten Eingängen der Speichereingabe-Und-Schaltung en.

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Der zweite Eingang der Iformalschleifen-Und-Schaltungen empfängt für alle Schieberegister das Ausgangssignal einer Weder-rfoch-Schaltung (1'56 beim Schieberegister H₁I 166 beim Schieberegister R₀; 1.76 beim Schieberegister R¹ .j); diese Weder-Noch-Schaltung empfängt bei den Datenschieberegistern und dem Besetzungsschieberegister -_:an ihren beiden Eingängen die Signale M' und D¹, und bei den Rangschieberegistern die Signale S^f und D^f.

Die Speicherschaltung liefert die gleichen Hilfsauegangssignale P, U und r wie beider Multiplexieranord-, nuug.

Was die Datenachieberegister betrifft, sind die Ausgänge der letzten Stufen dieser Schieberegister, welche die Bits B' (q = 1, 2 .... 8) liefern, jeweils mit dem ersten Eingang einer TJnd-Schaltung (81 beim Schieberegister R^) verbunden, deren zweiter Eingang jeweils mit einem der acht Ausgänge eines Decodierers 60 verbunden ist, der das Rangsignal r empfängt.

Die Ausgänge der acht Und-Schaltungen 81,... der acht Datenschleberegister sind mit den acht Eingängen einer Oder-Schaltung 78 verbunden, deren Ausgang ein Signal B^f liefert, das aus einer Folge von Signalen B^f _rk zusammengesetzt ist, wobei r der Rang des Bits in dem zugehörigen Zeichen ist, während (k+100) die Nummer des arhythmischen Kanals ist, für den die,ses Zeichen bestimmt ist.

Pig. 11 zeigt das Schaltbild des Ausgangsadapters 111.,

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Es ist wieder der Eingang A (1) zu erkennen, der mit djem ersten Ausgang des Decodierers 23 verbunden ist, der von dem Adressenzähler 8 gespeist wird. Das Signal A (1) bildet für den Adapter 111 ein Freigabesignal, das dem Ereigabesignal gleich ist, das im Eingangsadapter 11 der Multiplexieranordnung verwendet wird.

Der Adapter hat ferner einen Eingang, der Impulse J-j mit der Frequenz F-| = i/T-j empfängt; diese Impulse J^ können durch eine zusätzliche Frequenzteilung in der Teilerschaltung 15 der Multiplexieranordnung erhalten werden.

Der Eingang J-| ist mit dem Eingang "1" einer Kippschaltung erster Art 79 verbunden, deren Ausgang mit dem ersten Eingang einer Und-Schaltung 82 verbunden ist, deren zweiter Eingang das Freigabesignal A (1) empfängt.

Eine Und-Schaltung 85 mit drei Eingängen empfängt von der Steuerschaltung das Speicherausgabesignal S' und außerdem das Signal B¹ der Datenschieberegister und das Freigabesignal. Der Ausgang ist mit dem Eingang "1" einer Kippschaltung erster Art 83 verbunden, deren Eingang "O" von einer Differenzierschaltung 84 Steuerimpulse empfängt, die mit den Hinterflanken der an diese Differenzierschaltung angelegten Impulse J^ zusammenfallen.

Der Ausgang der Kippschaltung 83 ist mit dem Signaleingang einer Kippschaltung zweiter Art 86 verbunden, deren Steuereingang die Impulse J^ empfängt, und deren Ausgang die Leitung 101 speist.

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Schließlich empfängt eine Und-Schaltung 87 das Freigabesignal vom Decodierer 23 und ein von der Steuerschal tung gebildetes Signal Z'^.

Der Adapter 111 hat schließlich mit dem Adapter 11 der Multiplexieranordnung die Einstellvorrichtung 28 für die Anzahl der^Bits pro Zeichen gemeinsam« diese Einstellvorrichtung liefert das Signal F₁ gemeinsam für die Adapter 111 und 11, da angenommen wird, daß die Umlaufspeicher der Multiplexieranordnung und der Demultiplexieranordnung synchron arbeiten.

Jeder Impuls J₁ bringt die Kippschaltung 79 in den Zustand 1. Das Vorhandensein eines Speicherausgabeaufrufsignals AS · .j am Ausgang der Und-Schaltung 82 ist von dem Zustand 1 der Kippschaltung 79 und von· dem Vorhandensein des Freigabesignals Ά (1) abhängig.

Wenn die Und-Schaltung 85 gleichzeitig das Freigabe-Signal vom Decodierer und das von der Steuerschaltung kommende Signal S¹ empfängt, wird das Bit B' -j "(q = 1, 2 ...), das in diesem Augenblick das Signal B¹ bildet, in der Kippschaltung 83 aufgezeichnet, und bei dem auf diese Aufzeichnung folgenden Impuls J₁ nimmt die Kippschaltung 86 für eine Dauer T₁ den Zustand O oder den Zustand 1 an_f der dem Wert des Bits B* - entspricht, und dieser Wert wird über den Kanal 101 übertragen. Andererseits wird die Kippschal tung 83 durch die Hinterflanke des gleichen Impulses J₁ in den Zustand 0 zurückgestellt.

Die Kippschaltung 79 wird nach der Eingabe des Bits in

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die Kippschaltung 83 durch das Signal Z'-g in den Zustand O zurückgestellt, und der Vorgang wiederholt sich.

Da die Ausgangsadapter nicht gleichzeitig arbeiten können, sind die Ausgänge-AS '-j, AS'^, AS'^ der. drei Ausgangsadapter an einem gemeinsamen Draht zusammengeführt, der ihr Summensignal überträgt und zu einem Eingang AS' der Steuerschaltung 116 (Fig. 8) führt.

In gleicher V/eise sind die drei Ausgänge I¹T-], Np» N* an einem Mehrfachdraht zusammengeführt, der zum Eingang Ή der Steuerschaltung 116 führt.

Die Eingänge Z'-g der Adapter werden von einem gemeinsamen Ausgang der Steuerschaltung versorgt. Das gleiche gilt für die Eingänge S¹. .

Fig. 12 zeigt das Schaltbild der Steuerschaltung 116. Darin sind wieder die folgenden Eingänge zu finden:

Ij (impulse des letzten Kastens);

Ü, P (letzte bzw. vorletzte Stufe des Besetzungsschle-

beregisters);

A (Adressensignal);

r (Rangsignal);

AM¹ (Speichereingabeaufrufsignal);

AS¹ (Speicherausgabeaufrufsignal)J

N (Anzahl der Bits pro Zeichen);

V¹ (Zeitkanalidentifizierungssignal);

Ij_-1 (Taktimpulse des Umlauf Speichers).

Für die Erzeugung des Signals M' und des Signals Z ¹^ 309844/0861

wird eine Schaltung verwendet, die fast vollkommen der Schaltung gleich ist, die für die Erzeugung des Signals M und des Signals Z-g in der Multiplexieranordnung (Fig. 7) verwendet wird, mit dem Unterschied, daß das Eingangssignal AM hier durch das Eingangssignal AM' und das Signal D durch das Sigrnal D¹ ersetzt sind, und daß die der Und-Schaltung 80 der Multiplexieranordnung entsprechende Undschaltung 100 hier drei Eingänge hat, von denen der dritte Eingang das Ausgangssignal eines Komparators 149 empfängt, dem die Signale V und A augeführt werden» diese zusätzliche Bedingung drückt die Übereinstimmung zwischen dem Zeitkanal, von dem das in den Speicher einzugebende Zeichen stammt, und dem zugänglichen Abschnitt des Speichers aus. Die Bestandteile HO₁ 141, 180, 142, 146 dieser Schaltung entsprechen den Bestandteilen 40, 4I, 80, 42 bzw, 46 der Multiplexieranordnung.

Die Signale S«, S'_a und Z»_B werden gleichfalls mit einer Schaltung erhalten, die sich von der die Signale S und Z, in der Multiplexieranor"dnung liefernden Schaltung nur dadurch unterscheidet, daß das Eingangssignal AS durch das Eingangssignal AS¹ ersetzt ist und daß die den Bestandteilen 48 und 49 entsprechenden Bestandteile fehlen (während die Bezugszeichen der Bestandteile 147, 150 und 157 dieser Schaltung gegenüber den entsprechenden. Bestandteilen der Multiplexieranordnung um 100 erhöht sind). Die Kippschaltung 150 liefert das Signal S' und die Und - Schaltung 157 liefert die Signale S' und Z'_B, die wie die Signale S und Z-g zusammenfallen.

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Das Kasteninhaltsversehiebungssignal 13 * erscheint nur dann, wenn ein Zeichen vollständig aus einer Datenabteilung entnommen worden ist.

Die Schaltung zur Erzeugung des Signals D¹ enthält einen Komparator 143, der dem Komparator 43 der Multiplexieranordnung entspricht und die Signale N und r empfängt, eine Und-Schaltung 144, die das die Gleichheit ausdrückende Signal von diesem Komparator sowie das Signal S'_a empfangt, und eine Kippschaltung erster Art 158, deren Eingang "1" an den Ausgang der Und-Schaltung 144 angeschlossen ist, während ihr Eingang "0" die Impulse L empfängt.

Aus einem Vergleich der beschriebenen Schaltungen ist erkennbar, daß für die Multiplexieranordnung und für die DemultiplexieranOrdnung gemeinsame Bestandteile verwendet werden können, wenn zwei gleiche' Umlaufspeicher verwendet werden, die synchron arbeiten.

Die Anzahl der gemeinsamen Bestandteile kann dadurch noch weiter erhöht werden, daß die einander gleichen Umlaufspeieher mit K Abschnitten, die jeweils C Kästen enthalten, durch einen einzigen Umlaufspeicher mit 2K Abschnitten ersetzt werden, wovon K Abschnitte der Multiplexieranordnung und K Abschnitte der Demultiplexieranordnung zugeordnet werden, und daß die Frequenz der Impulse Ij₁, verdoppelt wird.

Bei der beschriebenen Anordnung interferieren nämlich die für einen Abschnitt durchgeführten Operationen, sei es bei der Multiplexierung oder bei der Demultiplexierung, niemals mit den Operationen der übrigen Abschnitte.

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Es braucht dann nur ein "modulo 2 K"-Adressenzähler verwendet zu werden, damit für einen gegebenen arhythmischen Kanal "bei der Multiplexieranordnung (oder "bei der Demultiplexieranordnung) alles so abläuft, als ob es (2K - 1) anstelle von (K - 1) weiteren arhythmischen Kanälen gäbe.

In Fig. 13 ist ein solcher Umlaufspeicher dargestellt, bei dem die Multiplexierabschnitte, die mit dem Index χ versehen sind, mit den Demultiplexierabschnitten, die mit dem Index y versehen sind, abwechseln. Mit den Bezugszahlen 231, 232 und 233 sind die Datenspei-, eher, der Besetzungsspeicher bzw. die Rangspeicher bezeichnet. Der strukturelle Aufbau dieses Speichers unterscheidet sich von demjenigen des zuvor beschriebenen Speichers nur durch die Länge der Schieberegister.

Es genügt dann, den Ausgangsadaptern der Demultiplexieranordnung die Freigabesignale A (1), A (3) und A (5) des Decodierers des Adressenzähler-s zuzuordnen, und den Eingangsadaptern der Multiplexieranordnung die Freigabesignale A (2), A (4) und A (6) dieses Decodierers, wobei die Einstellvorrichtung 28 der den arhythmischen Leitungen zugeordneten Eingangs- und Ausgangsadapter durch zwei Freigabesignale gesteuert wird.

Man braucht nur die Speicherschaltungen von Fig. 5 und 10 und die Steuerschaltungen von Fig. 7 und 12 zu vergleichen, um alle Bestandteile zu erkennen, die für die Multiplexieranordnung und die Demultiplexieranordnung mittels zusätzlicher Verknüpfungsschaltungen, deren Anzahl kleiner als diejenige der einge- , sparten Bestandteile ist, gemeinsam gemacht werden können.

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Die Speichereingabe-Una-Schaltungen, die Kasteninhaltverschiebungs-Un-d-Schaltungen und die Normalschleifen-Und-Schaltungen der Schieberegister können zusammenfallen. Die Schaltung 143, 144 von Fig. 12 kann .mit der Schaltung 43, 44 von Fig. 7 zusammenfallen, vorausgesetzt, daß der erste Eingang der Und-Schaltung 44 durch eine Oder-Schaltung gesteuert wird, welche die Signale M und S¹ empfängt, usw. Alle diese Materialeinsparungen sind für den Fachmann erkennbar.

Man kann auch einen "modulo K"-Adressenzähler und einen Decodierer mit K Ausgängen "beibehalten, wenn die Schaltung 6-7-8-23 von Fig. 3 durch eine Schaltung ersetzt wird, die (Fig. H) den Taktgeber 6 enthält, welcher den "modulo* C = 4"-Kastenzähler 7 aufweist, an den ein durch eine Kippschaltung gebildeter Frequenzteiler 90 mit dem Teilerfaktor 2 angeschlossen ist, sowie den Adressenzähler 8, der in einer später angegebenen Y/eise angesteuert wird, und dem ein Decodierer 23 nachgeschaltet ist.

In Fig. 15 sind bei a) die Impulse I_M, bei b) die Ausgangsimpulse I^ des Kastenzählers 7 und bei c) und d) die an den beiden komplementären Ausgängen der Kippschaltung 90 erhaltenen Signale X bzw. Y dargestellt.

Die Signale X und Y werden dem ersten Eingang einer Und-Schaltung 91 bzw. 92 zugeführt, die jeweils an ihrem zweiten Eingang die Ausgangsimpulse des Kastenzählers 7 empfängt.

Bei e) und f) sind die Ausgangsimpulse Ι_χ bzw. Ιγ der Und-Schaltungen 91 und 92 dargestellt.

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Die Impulse Iy werden dem Eingang des Adressenzählers zugeführt, dessen Zustandsanderungen in Fig. 15 "bei g) dargestellt sind. ·

Unter diesen Bedingungen sind mit Xj, Xp > ^X3 üi-^e positiven Rechteckimpulse des Signals X bezeichnet, die während der Zustände 1, 2 bzw. 3 des Adressenzählers erscheinen. Die positiven Rechteckimpulse des Signals T sind in entsprechender Weise mit Y^, Yp, Y·* bezeichnet.

Es ist also folgendes zu erkennen: Da man gleichzeitig über das Signal des Adressenzählers, das hier mit A¹ bezeichnet ist, und über die Signale X und Y verfügt, kann man für die Adapter der arhythmischen Kanäle "!"relgabeperioden" definieren, die denjenigen äquivalent sind, die durch die Signale A (1) bis A (6) eines "modulo 6"-Zählers erhalten würden , wobei in den beschriebenen Schaltungen die Bedingung A (1) durch A¹ (1) X oder A* (1) Y ersetzt ist.

Andererseits müssen die "Impulse des letzten Kastens" I, durch die Impulse Iy ersetzt werden, wenn es sich darum handelt, eine Multiplexieroperation zu steuern, und durch die Impulse Iy, wenn es sich darum handelt, eine Demultiplexieroperation zu steuern.

Die an den Steuerschaltungen und an den Eingangsverteilern der Schieberegister vorzunehmenden Änderungen sind aufgrund der vorstehenden Erläuterungen für den Fachmann offensichtlich.

In dieser Hinsicht ist zu erwähnen, daß die Hilfsschal-309844/0881

tungen des Umlaufspeichers praktisch Erweiterungen der Steuerschaltung bilden und in der Zeichnung von dieser nur zur "besseren Darstellung getrennt sind. Die ■beschriebenen Anordnungen nach der Erfindung ermöglichen es, den arhythmischen Kanälen einen Synchronkanal zuzuordnen, dessen Übertragungskapazität in Bits/s die Übertragungsgeschwindigkeiten in Bits/s während der Arbeitsperioden der arhythmischen Kanäle nur geringfügig überschreitet, wenn die über die arhythmischen Kanäle übertragenen Nachrichten durch ziemlich breite Ruheperioden voneinander getrennt sind.

Es sind natürlich weitere Änderungen der beschriebenen Anordnungen möglich. Insbesondere können, wenn die verschiedenen arhythmischen Kanäle beträchtlich unterschiedliche Übertragungsgeschwindigkeiten haben, in dem Synchronkanal Zeitkanäle vorgesehen werden, die in der Lage sind, im Verlauf jedes Rasters unterschiedliche Zeichenzahlen für die verschiedenen arhythmischen Kanäle zu übertragen.

Beispielsweise kann bei der Multiplexieranordnung der Zähler 38 des Ausgangsadapters dann ein "modulo Σο, +1"-Zähler sein, wobei c, die Anzahl der Zeichen ist, die nacheinander in dem der arhythmischen Leitung k zugeordneten Zeitkanal des Synchronkanals übertragen werden. Eine Decodieranordnung und Rückcodieranordnung setzt anschließend das Signal V des Zählers 38 in ein Signal W mit (k + 1) Werten um, das den Zustand 1 hat, wenn der Zähler 38 einen der Zustände 1, 2.... C₁ hat, den Zustand 2, wenn der Zähler 38 einen der Zustände c^+1, c.j+2.... C₁^-C₂ hat, usw., während der Zustand 0 des Signals W demjenigen des Signals V entspricht. Das

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Signal 7 wird dann für die Vergleiche durch das Signal W ersetzt.

Eine entsprechende Anpassung ist natürlich auch für die Demultiplexierung vorzunehmen.

In der vorstehenden Beschreibung wurde angenommen, daß die Anzahl der'Abschnitte der Umlaufspeicher der Multi- ' plexieranordnung und der Demultiplexieranordnung gleich der Anzahl der arhythmischen Kanüle ist, und daß die Anzahl der Abschnitte des UmlaufSpeichers der kombinierten Multiplexier-Demultiplexier-Anordnung dem doppelten Wert 2K dieser Anzahl entspricht.

Es ist jedoch offensichtlich, daß ein Umlaufspeicher mit ⁴Kq Abschnitten mit einer Zeitbasis, die einen "modulo Ε»-Adressenzähler enthält, in einer Multiplexieranordnung oder einer Demultiplexieranordnung für "3ede Anzahl von arhythraisehen Kanälen, die kleiner als oder gleich K_Q ist, verwendet werden kann.

Eine entsprechende Bemerkung gilt auch für die beiden angegebenen Ausführungsformen für die kombinierte Multiplexier-Demultiplexier-Anordnung.

Die Erfindung eignet sich besonders für den Fall, daß die arhythmischen Kanäle mit niedriger Geschwindigkeit arbeiten.

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Claims (1)

1. Patenten sprüche

   Anordnung zur Übertragung von Informationsbits zwischen einer Gruppe von arhythmischen Kanälen und einem synchronen Kanal, wobei die Anzahl der "Kanäle der Gruppe eine Zahl K>1 nicht überschreitet und die Anzahl der Bits pro Zeichen eine Anzahl n>1 für jeden der Kanäle nicht überschreitet, mit K ersten Speicherschaltungen, die jeweils einen von K ersten Endspeichern enthalten, wobei jede der K ersten Speicherschaltungen Einrichtungen zur Kopplung mit einem asynchronen Kanal aufweist, einer (K+1)ten Speicherschaltung, die einen (K+1)ten Endspeicher, und Einrichtungen zur Kopplung mit einem synchronen Kanal aufweist, einem Zwischenspeicher mit KC Datenabteilungen (C>1), von denen jede Datenabteiltmg η Zellen 'enthält, wobei der Zwischenspeicher außerdem Hilfszellen für die Aufzeichnung von den Besetzungszustand der Datenabteilung ausdrückenden Bits enthält, und jede Zelle die Aufzeichnung eines Bits ermöglicht, einer Adressenanordnung, welche in dem Zwischenspeicher K Gruppen von G aufeinanderfolgenden Datenabteilungen bestimmt und die K Gruppen jeweils einem der K ersten Endspeicher zuordnet, und mit einer Steueranordnung, die mit dem Zwischenspeicher und mit der Adressenanordnung verbunden ist, um die Übertragungen von Bits zwischen jedem der K ersten Endspeicher und der dem betreffenden Endspeicher zugeordneten Gruppe von Datenabteilungen sowie die Übertragungen von Bits Zeichen für Zeichen zwischen jeder der Gruppen von Datenabteilungen und dem (K+1)ten Endspeicher steuert, dadurch gekennzeichnet, daß der Zwischenspeicher ein Umlaufspeicher ist, der durch eine Gruppe von Schieberegistern gebildet ist, welche die gleichen Portschalteimpulse empfangen, wobei diese Gruppe η Datenregister enthält,

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   in denen die Datenabteilungen umlaufen, daß die K ersten Endspeicher eine Kapazität von einem Bit haben, und daß die Steueranordnung Einrichtungen enthält, welche die Eingabe in jede der K Gruppen einerseits in die (in der Umlauf richtung) erste Datenabteilung der betreffenden Gruppe, die noch nicht durch ein vollständiges Zeichen besetzt ist, und andererseits" in die ersten Stufen der Datenregister bewirken, ferner Einrichtungen, welche die Ausgabe aus einer Gruppe von Datenabteilungen einerseits von der ersten Abteilung dieser Gruppe und andererseits von den'letzten Stufen der Datenregister bewirken, und schließlich zusätzliche Einrichtungen, die dann, wenn eine solche Ausgabe die erste Datenabteilung einer Gruppe vollkommen verfügbar macht, die Übertragung des Inhalts jeder der anderen Abteilungen' dieser Gruppe in die vorhergehende Abteilung bewirkt.

   2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Hilfszellen in KC Hilfsabteilungen von jeweils 3 Zellen (j>1) aufgeteilt sind, die in j Hilfsschieberegistera umlaufen, daß der Umlaufspeicher K Gruppen von jeweils C Kästen enthält, wobei jeder" Kasten eine Datenabteilung und eine Hilfsabteilung enthält und die zu dem gleichen Kasten gehörenden Zellen in jedem Zeitpunkt Stufen des gleichen Ranges in den (n+j) Schieberegistern einnehmen, daß die zusätzlichen Einrichtungen jede Übertragung des Inhalts einer Datenabteilung einer Gruppe zu der vorhergehenden Datenabteilung durch eine Übertragung des Inhalts des Kastens verursachen, welche zugleich die Datenabteilung und die Hilfsabteilung betrifft, und daß der ersten Stufe jedes Schieberegisters des UmlaufSpeichers eine Verbindungswählanordnung vorgeschaltet ist, die von der Steueranordnung gesteuert

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   wird und die erste Stufe wahlweise entweder mit der vorletzten Stufe des gleichen Schieberegisters bei einer Übertragung eines Kasteninhalts oder mit einem Einschreibeingang, der ein in die erste Zelle des Schieberegisters einzuschreibendes Bit liefert, oder dann, wenn weder die eine noch die andere der beiden vorstehenden Operationen durchzuführen ist, mit der letzten Stufe des Schieberegisters verbindet.

   3. Anordnung nach Anspruch 2, dadiirch gekennzeichnet, daß jede Hilfsabteilung (j-1) Rangzellen aufweist, die in (j-1) HilfsSchieberegistern (Rangregistern) umlaufen, wobei j-1 für eine eindeutige Aufzeichnung der Dezimalzahlen von 1 bis η im Binärsystem ausreichend ist, sowie eine Besetzungszelle, die in dem j-ten HilfsSchieberegister (Besetzungsregister) umläuft, daß jede der K ersten Speicherschaltungen eine Einstellvorrichtung zur Einstellung einer Bitzahl pro Zeichen aufweist; daß die (K+1)te Speicherschaltung einen Zähler enthält, der die Zeitkanäle des Synchronkanals identifiziert, mit dem sie verbunden ist, daß jede der K ersten Speicherschaltungen einen Freigabeeingang aufweist, daß die Adressenanordnung mit dem Ausgang des Taktgebers angeschlossen ist, der die Portschalteimpulse für die Schieberegister liefert, und einen Zähler enthält, der eine Freigabeanordnung speist, die nacheinander Freigabesignale zu den Preigabeeingängen jeder der K ersten Speicherschaltungen liefert, daß eine Addierschaltung vorgesehen ist, die einen ersten Eingang aufweist, der ein Mehrfacheingang mit j-1 Anschlüssen ist, die jeweils mit der letzten Stufe eines der Rangregister verbunden sind, sowie einen zweiten Eingang und einen Ausgang mit

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   j-1 Anschlüsse®, welche die Einschreibeingänge der Rangregister bilden, daß ein Decodierer vorgesehen ist, dessen Eingänge mit den letzten Stufen der Rangregister verbunden sind, und daß die Steueranordnung Eingänge aufweist, die mit der Adressenanordnung, der Gesamtheit der Einstellvorrichtungen der K ersten Speicherschaltungen, dem Zähler der (K+1)ten Speicherschaltung, der vorletzten Stufe und der letzten Stufe des Besetzungsregisters bzw. mit den letzten Stufen der Rangregister verbunden sind, und Ausgänge, die mit den Verbindungswählanordnungen, mit dem zweiten Eingang der Addierschal- . tung und mit dem Einschreibeeingang des Besetzungsregisters verbunden sind.

   Anordnung nach Anspruch 3, zur Verwendung als Multiplex! eranordnung, dadurch gekennzeichnet, daß die K ersten Speicherschaltungen Eingangsspeicherschaltungeu sind, daß jede dieser Eingangsspeicherschaltungen eine Ausblendanordnung aufweist, die zwischen ihre Einrichtungen zur Kopplung mit einem ar.hythmisehen Kanal und ihren Endspeicher eingefügt ist, sowie eine mit einem Rückstelleingang versehene und mit der Ausblesdanordnung und dem Ereigabeeingang dieser Eingangsspeioherschaltung verbundene Anordnung, die ein Eingabeaufrufsignal für die Eingabe in den Umlaufspeicher bildet, wenn der Endspeicher dieser Eingangsspeicherschaltung ein Bit von der AusblendanOrdnung empfangen hat und ihr Preigabesignal vorhanden ist, daß der Endspeicher jeder Eingangs spei eher schal tung beim Vorhandensein des Freigabesignals dieser Eingangsschaltung mit den Einschreibeingängen jedes der Datenregister verbunden ist, daß die (K+1)te Speicherschaltung eine Ausgangs-

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   speicherschaltung ist, Bei der die Eingänge ihres Endspeichers mit den Ausgängen der letzten Stufen der η Datenregister verbunden sind, daß die Ausgangsspeicherschaltung einen Übertragungssteuereingang für die Steuerung der Übertragung der den Eingängen ihres Endspeichers zugeführten Bits in diesenEndspeicher hat, daß die Ausgangsspeicherschaltung eine mit einem Rückstelleingang versehene Anordnung enthält, die ein Ausgabeaufrufsignal für die Ausgabe aus dem Umlaufspeicher liefert, wenn ein Zeichen aus dem Endspeicher entnommen wird, daß die Ausgänge des Decodierers mit den Verbindungswählanordnungen der Datenregister verbunden sind, und daß die Steueranordnung ferner einen Ausgang aufweist, der mit dem Übertragungssteuereingang der Ausgangsspeicherschaltung verbunden ist, einen Eingang, der mit sämtlichen die Eingabeaufrufsignale für die Eingabe in den Umlaufspeicher erzeugenden Anordnungen der Eingangsspeicherschaltungen verbunden ist, einen Ausgang, der mit sämtlichen Rückstelleingängen.dieser Anordnungen verbunden ist, einen Eingang, der mit der Anordnung zur Bildung eines Ausgabeaufrufsignals verbunden ist, und einen Ausgang, der mit dem Rückstelleingang dieser Anordnung.verbunden ist.

   Anordnung nach Anspruch 3, zur Verwendung als Demultiplexieranordnung, dadurch gekennzeichnet, daß die (K+1)te Speicherschaltung eine Eingangsspeicherschaltung ist, daß diese Eingangsspeicherschaltung eine Ausblendanordnung aufweist, die zwischen ihre Einrichtungen zur Kopplung mit einem Synchronkanal und ihren Endspeicher eingefügt ist, sowie eine mit einem Rückstelleingang versehene und mit der Ausblendanordnung verbundene Anordnung, die ein Eingabeaufrufsignal für die Eingabe in

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   den Umlaufspeicher bildet, wenn der Endspeicher der Eingangsspeicherschaltung ein vollständiges Zeichen empfangen hat, daß die Ausgänge des Endspeichers mit den Einschreibeingängen der η Datenregister verbunden sind, daß die Datenregister wahlweise einen einzigen Informationsbitausgang des Umlaufspeichers über eine mit den Ausgängen des Decodierers verbundene Anordnung speisen, daß die K ersten Speicherschaltungen Ausgangsspeicherschaltungen sind, daß jede Ausgangsspeicherschaltung einen Übertragungssteuereingang und eine mit dem Übertragungssteuereingang verbundene Anordnung aufweist, welche die Eingabe des am Informationsbitausgang des Umlaufspeichers erscheinenden Bits in den Endspeicher bewirkt, wenn das Freigabesignal dieser Ausgangsspeicherschaltung vorhanden ist und dem Übertragungssteuereingang ein Signal zugeführt wird, daß jede der K ersten Speicherschaltungen eine mit einem Rückstelleingang versehene und mit ihrem Preigabeeingang verbundene Anordnung aufweist, die ein Ausgabeaufrufsignal für die Ausgabe aus dem Umlaufspeicher bildet, wenn ein Bit aus ihrem Endspeicher entnommen worden ist und ihr Freigabesignal vorhanden ist, und daß die Steueranordnung ferner einen Ausgang aufweist, der mit den Übertragungssteuereingängen der Ausgangsspeicherschaltungen verbunden ist, einen Eingang, der mit der Anordnung zur Bildung des Eingabeauf ruf signals verbunden ist, einen Ausgang, der mit dem Rückstelleingang dieser Anordnung verbunden ist, einen Eingang, der mit sämtlichen Anordnungen zur Bildung der Ausgabeaufrufsignale verbunden ist, und einen Ausgang, der mit den Rückstelleingängen dieser Anordnungen verbunden ist.

   6. Anordnung nach den Ansprüchen 3 und 4 zur Verwendung als kombinierte Multiplexier- und Demultiplexieranordnung,

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   dadurch gekennzeichnet, daß die Zwischenspeicher der Multiplexieranordnung und der Demultiplexieranordnung zusammen einen Speicher mit 2 KC Kästen bilden, die in einer Anordnung von (n+j) Schieberegistern mit jeweils 2 KC Stufen umlaufen, daß die Multiplexieranordnung und die Demultiplexieranordnung eine gemeinsame Adressenanordnung verwenden, die den Endspeichern der K Eingangsspeicherschaltungen der Multiplexieranordnung und den Endspeichern der K Ausgangsspeicherschaltungen der Demultiplexieranordnung Gruppen von Kästen derart zuordnet, daß die Kästengruppen des UmlaufSpeichers der Demultiplexieranordnung mit den Kästengruppen des UmlaufSpeichers der Demultiplexieranordnung abwechseln, und daß die gleiche Freigabeanordnung für die Lieferung der Freigabesignale zu den K Eingangsspeicherschaltungen der Multiplexieranordnung und zu den K Ausgangsspeicherschaltungen der Demultiplexieranordnung verwendet wird.

   7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Zähler der Adressenanordnung ein "modulo 2K"-Zähler ist, und daß die Freigabeanordnung durch einen an den Ausgang des "modulo 2K"-Zählers angeschlossenen Decodierer gebildet ist, der zu den K Eingangsspeicherschaltungen und zu den K Ausgangsspeicherschaltungen Freigabesignale liefert, die sich zeitlich nicht überlappen.

   8. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Zähler der Adressenanordnung ein "modulo K"-Zähler ist, daß die Freigabeanordnung einen an den Ausgang des "modulo K"-Zählers angeschlossenen Decodierer aufweist und ein Freigabesignal gleichzeitig zu einer Eingangsspeicherschaltung der Multiplexieranordnung und zu

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   einer Außgangsepeicherschaltung der Demultiplexieranordmmg liefert, und daß die Adressenanordnung wenigstens ein Signal liefert, das die Unterscheidung der Eästengruppen der Multiplexieranordnung von den Kästengruppen der Demultiplexieranordnung ermöglicht.

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