DE1524131C - Binär-dezimales Serien-Serien-Rechenwerk mit Dezimalübertragkorrektor zur Addition und Subtraktion zweier binär-codierter Dezimalzahlen - Google Patents
Binär-dezimales Serien-Serien-Rechenwerk mit Dezimalübertragkorrektor zur Addition und Subtraktion zweier binär-codierter DezimalzahlenInfo
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- DE1524131C DE1524131C DE1524131C DE 1524131 C DE1524131 C DE 1524131C DE 1524131 C DE1524131 C DE 1524131C
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Description
Die Erfindung betrifft ein binär-dezimales Serien-Serien-Rechenwerk
mit Dezimalübertragkorrektur zur Addition und Subtraktion zweier binär-codierter
Dezimalzahlen mit einem ersten und einem zweiten Speicher, deren jeder mehrere Speicherelementgruppen
zur Speicherung eines ersteh und eines zweiten Operanden in Form einer binär-codierten Dezimalzahl
aufweist, ferner mit einem Serien-Serien-Addierer-Subtrahierer, der so an die Speicher angeschlossen ist,
daß die dort gespeicherten Operanden bitseriell in ihn abgerufen werden können, und dem ein dritter
Speicher zur Speicherung eines beim Addieren oder Subtrahieren der nächstniedrigeren Dezimalzahl anfallenden
Übertrags bzw. Borgers zugeordnet ist.
Bei bekannten Rechenwerken erfolgt die Addition und Subtraktion von Dezimalzahlen beispielsweise
derart, daß zwei reine Binär-Volladdierer vorbereitet werden, die jeweils mit den Ausgängen der
Speicherregister für die beiden zu addierenden oder zu subtrahierenden Zahlen verbunden sind. Während
der eine Addierer lediglich die Addition der beiden Zahlen durchführt, hat der andere Addierer noch
einen dritten Eingang, der mit dem Ausgang einer Korrekturschaltung, welche den Korrekturwert +6
liefert, verbunden. Auf diese Weise fällt von den beiden Addierern zur gleichen Zeit ein Ergebnis mit
und ein Ergebnis ohne Korrektur an. Von diesen beiden Ergebnissen wird nun in Abhängigkeit von
einer Prüfung auf das Vorhandensein oder Nichtvorhandensein eines Übertrags im Dezimaladditionsergebnis
das eine oder das andere als Endergebnis der Addition ausgewählt. Der bekannte Rechner
benötigt für diese Funktionsweise außer dem in jedem Fall erforderlichen einen Binäraddierer und
der Dezimalkorrekturschaltung zusätzlich einen zweiten Binäraddierer und die Auswählschaltung, welche
die Wahl zwischen den beiden gleichzeitig anfallenden Additionsergebnissen trifft. Durch diesen Aufwand
werden jedoch die Vorteile, welche ein Serienrechenwerk mit sich bringt, nämlich die Einfachheit des
Aufbaus, zum großen Teil zunichte gemacht (deutsche Auslegeschrift 1 126 166).
Bei anderen bekannten Serienrechenwerken erfolgt die Prüfung auf einen übertrag ebenfalls erst aus dem
Ergebnis der Addition, und die Verarbeitung dieses Übertrags erfordert zusätzliche Schaltungseinheiten.
Auch hierbei ergibt sich ein relativ großer Schaltungsaufwand für den gesamten Rechenvorgang unter
Berücksichtigung der Dezimalkorrektur (Speiser, Digitale Rechenanlagen, deutsche Auslegeschriften
•1 121 383 und 1 140 380).
Die Aufgabe der Erfindung besteht demgegenüber in der Vereinfachung des Schaltungsaufwandes zur
Durchführung derartiger Rechenvorgänge, ohne daß ' dadurch ein höherer Zeitaufwand in Kauf genommen
werden müßte. Hierzu liegt der Erfindung der Gedanke zugrunde, bereits aus dem Inhalt der Speicher,
welche die beiden zu addierenden oder zu subtrahierenden Zahlen enthalten, vor dem eigentlichen Rechenvorgang
festzustellen, ob sich bei diesem ein Übertrag ergeben wird oder nicht, und das Ergebnis
dieser Feststellung in dem Rechenvorgang selbst gleich mit zu verwerten.
Bei einem binär-dezimalen Serien-Serien-Rechenwerk der eingangs genannten Art wird diese Aufgabe
dadurch gelöst, daß das Rechenwerk eine Prüfschaltung enthält, die vor der seriellen Verarbeitung der
einer Dezimalstelle entsprechenden Operandenteile feststellt, ob für die nächsthöhere Dezimalstelle ein
übertrag bzw. ein Borger zu erwarten ist oder nicht, daß die Prüfschaltung ein die logische Funktion
SK = St1 [W4. (X4 + X3 + X2 + W1X1 + W1C
+ X1C) + X4 [W3 + W2 + W1X1 + W1C
+ X1C) + W3X3 (W2 + X2 + W1X1
+ W1C + X1C) + W2X2 (W3 + X3)
(W1X1 + W1C + X1Q)
oder deren Äquivalente realisierendes Schaltwerk ist und daß sie mit den Ausgängen der vierstufig ausgebildeten
Speicherelementgruppen (W4., W3, W2,
W1 ; X4., X3, X2, X1) der ersten beiden Speicher (W, X)
und mit dem Ausgang des dritten Speichers (C0) verbunden
ist und daß die Ausgänge (SK, SK) der Prüfschaltung zur Lieferung eines Prüfergebnissignals mit
den Eingangsanschlüssen der drei niedrigsten Stufen eines der beiden ersten Speicher (W, X) derart verbunden
sind, daß vor dem seriellen Einspeichern der binär-codierten Dezimalzahlen in den Serien- f~
Serien-Addierer-Subtrahierer (AU) dem Inhalt dieses V Speichers eine Kompensationsgröße dann hinzuaddiert
wird, wenn die Prüfung einen Übertrag bzw. Borger ergeben hat.
Hierbei sind außer den beiden Speicherregistern praktisch nur noch.die Prüfschaltung und ein einziger
Binäraddierer erforderlich, um die Addition oder Subtraktion zweier Binärzahlen unter Berücksichtigung
des Dezimalübertrags ohne zusätzlichen Zeitaufwand durchzuführen. Diese Einsparung von Schaltungsteilen
ohne Erhöhung der Operationszeit wird möglich durch die Prüfung auf einen Übertrag aus
dem Inhalt der Digitalspeicher bereits vor Durchführung des eigentlichen Rechenvorgangs und die
Verarbeitung dieses Prüfungsergebnisses gleichzeitig in eben diesem Rechenvorgang, der in nur einem
einzigen Binärvolladdierer durchgeführt wird. Insbesondere wird das Auftreten eines Dezimalübertrags
bereits im voraus an Hand der in vier Digitalstellen gespeicherten digitalcodierten, zu addierenden oder
zu subtrahierenden Dezimalstellen geprüft, und dieses Ergebnis wird in einen Ubertragsspeicher eingegeben, '·.
der es zur gegebenenfalls erforderlichen Dezimalkorrektur wiederum einem der beiden Operandenspeicher
zufuhrt, so daß der anschließende Additionsvorgang in der Additionsschaltung (Addierwerk) unmittelbar
das Ergebnis mit dem bereits berücksichtigten übertrag liefert, ohne daß eine gesonderte Addition
des Übertrags noch erforderlich wäre, wie es bei den bisher bekannten Rechnern der Fall ist.
Bei einer speziellen Ausführungsform der Erfindung werden, um einen der Addition der Dezimalgröße
»6« gleichwertigen Effekt zu erhalten, die Speicherinhalte des Summandenregisters und des
Addendenregisters um ein Bit verschoben, sodann geprüft, ob ein Übertrag vorhanden ist oder nicht,
und im Falle des Vorhandenseins eines Übertrags . einem der Register ein Schiebesignal mit gleichzeitiger
Addition der Binärgröße »011« selektiv zugeleitet. Indem zuerst die numerische Information um ein
Bit verschoben und anschließend die Größe »011« addiert wird, erzielt man den gleichen Effekt, wie
wenn man die Größe »0110« ohne Verschiebung addiert. Die Einrichtung läßt sich auf diese Weise
einfacher ausbilden.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Ausführungsbeispiele der Erfindung werden an Hand der Zeichnungen im einzelnen erläutert. Es
zeigt
F i g. 1 ein die Arbeitsweise eines Ausführungsbeispiels veranschaulichendes Blockschaltbild,
F i g. 2 das Schaltschema einer logischen Schaltungsanordnung
des Rechenwerks und
Fi g. 3 das Schaltschema einer abgewandelten
Ausführungsform der logischen Schaltungsanordnung.
Der wichtigste Teil des Rechenwerks ist in der logischen Schaltungsanordnung für die Wahrnehmung
des Dezimalübertrags zu sehen, wobei in F i g. 1 eine Stelle, bestehend aus 4 Bits, sowohl des
Summandenregisters als auch des Addendenregisters erfaßt ist. In F i g. 1 bezeichnet W das Summandenregister
und X das Addendenregister, wobei nur die niedrigste bedeutsame Stelle gezeigt ist. Die niedrigste
Stelle (4 Bits) wird durch vier Speicherelemente gebildet, die von der oberen zur unteren Ziffer in der
Reihenfolge W4, W3, W2, W1 bzw. X4, X3, X2, X1
angeordnet sind. Da beide Register W und X die Zahlenwertinformationen serienmäßig speichern, erfolgt
in ihnen eine sequentielle Rechtsverschiebung durch das Schiebesignal S. Die beiden Register W
und X sind ferner an Speicherelemente der höheren Stellen W5 ... bzw. X5 ... angeschaltet. Die Ausgangsgrößen
WE und XE des Summandenregisters
und des Addendenregisters werden in einen Volladdierer mit einer Ubertragungsspeicherschaltung C0
eingegeben, und am Ausgang des Addierers wird eine Summengröße A abgenommen. Von der Ausgangsklemme
der logischen Schaltungsanordnung zur Wahrnehmung des Dezimalübertrags werden selektiv ein bloßes Schiebesignal SK ohne Übertrag
und ein Schiebesignal SK mit Übertrag und Addition der Dezimalgröße »6« (Binärgröße »0110«) in
das Summandenregisters W eingegeben. Ein Direktschiebesignal wird in das Addendenregister X eingegeben.
Mit i1; t2, t3 und t4 sind Bitzeitsignale bezeichnet.
Das hier verwendete Addendenregister X ist ein normales Schieberegister, bei dem durch das Schiebesignal
S eine Rechtsverschiebung erfolgt; die Zustandsgleichungen für die einzelnen Speicherelemente
X4., X3, X2 und X1 sind wie folgt:
Die logische Gleichung für den Ausgang des Registers ist wie folgt: .
Xe = SX1 (5)
Λ4 — | (SX5)" | (1) |
V" η+ί
X3 = |
(SX4)" | (2) |
γ π+1 ■_ A2 — |
(SX3)- | (3) |
γ π + 1 A1 — |
(SX2)" | (4) |
Die Bitzeitsignale tu X2, t3 und
t4, die die Zeitsteuerung der. Bits des Rechenwerks besorgen, sind
so synchronisiert, daß zu einer entsprechenden Bitzeit das niedrigste Bit (vierthöchste Bit), das dritthöchste
Bit, das zweithöchste Bit und das höchste Bit (ersthöchste Bit) entsprechend im niedrigsten Speicherelement
jeder Stelle erscheinen.
Bei einer derartigen Synchronisation werden entsprechende Ziffern des Summanden und des Addenden,
und zwar 4 Bits des jeweils oberen Platzes, in jedem
der Speicherelemente W4, W3, W2, W1 und X4, X3,
X2, X1 zum Zeitpunkt it jeder Ziffernzeit gespeichert.
Wenn andererseits die Ubertragsspeicherschaltung C0 im Volladdierer AU mit der obenerwähnten
Zeitsteuerung so ausgelegt wird, daß sie einen Dezimalübertrag von der unteren Stelle speichert, so läßt
sich die Kombination der Zustände, die die neun Speicherelemente W4, W3, W2, W1, X4, X3, X2, X1
und C0 zu diesem Zeitpunkt einnehmen können, sowie die Anwesenheit bzw. Abwesenheit des Übertrags
in bezug auf diese Kombination durch die nachfolgende Tabelle 1 wiedergeben:
W4W3
W2W1 |
Q | 1001 | 1000 | 0111 | ΟΠΟ | Λ4-Λ3^2 Λι 0101 |
0100 | 0011 | 0010 | 0001 | 0000 , |
1001 1001 |
1 0 |
C C |
C C |
C C |
C C |
C C |
C C |
C C |
C C |
C C |
C NC |
1000 1000 |
1 0 |
C C |
C C |
C C |
C C |
C C |
C C |
C C |
C C |
C NC |
NC
NC |
0111 0111 |
1 0 |
C C |
C C |
C C |
C C |
C C |
C C |
C C |
C NC |
NC NC |
NC
NC |
0110 0110 |
1 0 |
C C |
C C |
C C |
C - C |
C C |
C C |
C NC |
NC
NC |
NC
NC |
NC
NC |
0101 0101 |
.1 0 |
C C |
C C |
C C |
C C |
C C |
C NC |
NC
NC |
NC
NC |
NC
. NC |
NC
NC |
0100 0100 |
1 0 |
C C |
C C |
C C |
C C |
C NC |
NC
NC |
NC
NC |
NC
NC |
NC
NC |
NC ■
NC |
0011 0011 |
1 0 |
C C |
C C |
C C |
C NC |
NC
NC |
NC
NC* |
NC
NC |
NC
NC |
NC
NC |
NC ■
NC |
1 ο . |
1001 | 1000 | OUl | . Fortsetzung · | X4X^3X2X1 0101 |
0100 | 0011 | 0010 | 0001 | 0000 | |
W^W3 W2W1 |
1 0 |
C C |
C C |
C NC |
0110 |
NC
NC |
NC
NC |
NC
NC |
■ NC NC |
NC
NC |
NC
NC |
0010 0010 |
1 O |
C C |
C NC |
NC
. NC |
NC
NC |
NC
NC |
NC
NC- |
NC
NC |
NC
NC |
NC
NC |
NC
NC |
0001 0001 |
C NC |
NC
NC |
NC
NC |
NC
, NC |
'NC
NC |
NC
NC |
NC
NC |
NC
NC |
NC
NC |
NC
NC |
|
0000 0000 |
NC
NC |
||||||||||
In dieser Tabelle bedeutet C die Anwesenheit : eines Übertrags und NC die Abwesenheit eines >
, Übertrags.
Beispielsweise bezeichnet ein Summand (W4W3
W2W11Co) = OlOl5O und ein Addend (X4X3X2X1)
= 0011 die- Addition 5 + 3, wobei kein Übertrag von der niedrigsten Stelle auftritt, das Resultat 8
ist und kein Übertrag erfolgt (angedeutet durch NC in der obigen Tabelle). Andererseits bezeichnet ein
Summand (W4 W3 W2 W1, C0) = 1001,1 und ein Addend
(X4X3X2X1) = 1000 die Addition 9 + 8. mit einem
Übertrag, und das Resultat ist 8 mit einem Übertrag zur nächsten Stelle (angezeigt in der obigen Tabelle
durch C). :.
Betrachtet man eine Addition von binär verschlüsselten Dezimalstellen, so sind die. Ziffernwerte w und χ
des Summanden und des Addenden, der übertrag c von der niedrigeren Stelle, der Übertrag d nach der
höheren Stelle Und der Ziffernwert α der Summe in der nachstehenden Weise miteinander verknüpft,
wobei eine Binärsumme durch F (w, x, c) dargestellt wird, da jeder Ziffernwert durch eine Binärzahl dargestellt
ist:
40
a = F(w, x, c> für den Fall, daß (6)
w + χ + c <\ 9 (d. h. d = 0), und
a = F (w, x, c) + 6 für den Fall, daß w + χ + c ^ 10 (d. h. d = 1)
Für das erstgenannte Beispiel mit w = 5, χ = 3 und c = 0 gilt dann:
w 0101
χ 0011 . c 0
χ 0011 . c 0
F(w,x,c) 1000 = 8
d = 0 (Kein übertrag).
Für das letztgenannte Beispiel mit w = 9, χ = 8 und c = 1 gilt: .
Tabelle 1 angegebenen Bedingungen zur Bitzeit it
unter Zugrundelegung der Beziehungen gemäß der obigen,Gleichung (6) wahrgenommen wird, so erfolgt
im Falle der Anwesenheit eines Übertrags (d. h. für sämtliche Fälle, bei denen in Tabelle 1 das Symbol C
angegeben ist) nicht nur eine Rechtsverschiebung der Summandenziffern W4, W3, W2 und W1, sondern
gleichzeitig auch eine Addition der Dezimalgröße »6«, _.
wobei die Schaltungsanordnung durch ein die An- ( Jv Wesenheit des Übertrags anzeigendes Wahrnehmsignal
(in Fig. 1 mit SK bezeichnet) betätigt wird, und wobei als Ausgangsgröße (in Fig. 1 mit A bezeichnet)
des Volladdierers AU. eine Binärdarstellung der vorhandenen Summe sowie ein Ubertragssignal
für einen übertrag vom höchstplazierten Bit der Summe zur nächsthöheren Stelle automatisch, erhalten
werden.
Wenn die Abwesenheit eines Übertrags wahrgenommen wird (d. h. in allen in Tabelle 1 mit NC
bezeichneten Fällen), erfolgt eine bloße_ Rechtsverschiebung (angezeigt durch das Signal SK in F i g. 1),
wobei dann die Ausgangsgröße A des Volladdierers A U automatisch die Summe darstellt. Aus den
in Gleichung (6) dargestellten Beziehungen wird ersichtlich, daß ein Übertrag zur höheren Stelle nicht
besonders berücksichtigt zu werden braucht.
Die nachstehenden Tabellen 2 a und 2 b geben eine serienmäßige Analyse der obengenannten Beispiele,
und zwar
a) für den Fall, daß kein übertrag, zur höheren v_
Stelle erfolgt (d. h. die Steuerung . durch das Signal SK erfolgt), und
b) für den Fall, daß ein übertrag zur höheren Stelle erfolgt (d.h. die Steuerung durch das
Signal SK erfolgt).
W
X
C
1001
1000
F (w, x, c)
10010
0110
0110
60
a 1000 = 8
d = 1 (übertrag vorhanden).
Wenn die Schaltung so ausgelegt ist, daß die Anwesenheit oder Abwesenheit eines Übertrags zur
nächsthöheren Stelle unter Berücksichtigung der in
65
WtW3W2W1 | W11=W1 | 0011 | Xe = Xi | C | A | |
ii | 0101 | 1 | 001 | ι ■ | H) 0 |
0 |
h | 010 | 0 | 00 | 1 | 1 | 0 |
h | 01 | 1 | 0 . | 0 | 1 | 0 |
0 | 0 | 0 | 1 | 1 | ||
(*2) 0 |
||||||
In der Tabelle bedeutet A die Ausgangsgröße des
Volladdierers für drei Eingänge von WE, XE und C.
Die Ausgangsgröße ,4 des Volladdierers A U hat die
Form »1000«, was der Dezimalgröße· »8« entspricht. C bezieht sich auf die Ubertragsspeicherschaltung des
Volladdierers für drei Eingänge von WE, XE und C.
Die Logik beider ist üblich und daher nicht angegeben. (*1) zeigt einen übertrag von der niedrigeren
Stelle an, und (*2) zeigt einen übertrag zur höheren Stelle an.
WtW3W1W1 | 1 | X4. X3 X2 X\ | Xe = X1 | C | A | |
fi | 1001 | 1 | lÖOO | 0 | (*3) 1 |
0 |
h | (*4) 111 |
1 | 100 | 0 | 1 | 0 |
h | . 11 | 1 | 10 | 0 | 1 | 0 |
U | 1 | 1 | 1 | 1 | 1 | |
(*5) 1 |
||||||
IO
15
Die Ausgangsgröße/! des Volladdierers A U ist
in diesem Falle »1000« mit einem übertrag, d.h. die Dezimalgröße »10 + 8 = 18«. (*3) bedeutet einen
übertrag von der niedrigeren Stelle, (*4) bedeutet einen durch die Addition von »0110« (Dezimalgröße
»6«) zum Wert »1001« erhaltenen Zustand sowie Rechtsverschiebung von »1111«, und (*5) zeigt
die Anwesenheit eines Übertrags zur höheren Stelle an.
Wie man aus den oben durchgeführten Rechenbeispielen sieht, wird es durch eine selektive Steuerung
derart, daß W4., W3, W2 und W1 entweder vom Zustand
der neun Speicherelemente von W4., W3, W2, W1,
X X X X d C ldilih h h
X4., X3, X
3, X2,
3 2 1 und C lediglich nach rechts verscho
Zustand bei t, | Zustand bei t2 | Ausgang bei t, |
WiW3W2W1 | W4W3W2W1 | We |
0000 | 011 | 0 |
0001 | on | 1 |
.0010 | 100 | Ό |
0011 | .100 | 1 |
0100 | 101 | 0 |
0101 | 101 | 1 |
0110 | 110 | 0~ |
Olli | 110 | 1 |
. 1000 | 111. | 0 |
1001 | 111 | • 1 . |
Die Zustandsgieichungen und die logische Gleichung für den Ausgang jedes Speicherelements, die
den in Tabelle 3 angegebenen Zustandsänderungen genügen, sind wie folgt:
W3"+l = (FF4
W3+ W2)"
W2"+1 = (W3W2 + W3 W2)"
W1"+1 =
FFp
FFp
= . FF1
(10)
(H)
ben oder unter gleichzeitiger Hinzuaddierung der Dezimalgröße »6« nach rechts verschoben werden,
möglich, mit einem normalen Volladdierer als Ausgangsgröße automatisch eine Summe von zwei binär
• verschlüsselten Dezimalzahlen und einen übertrag zur höheren Stelle zu erhalten.
Nachstehend ist eine logische Gleichung angegeben, die sämtliche Kombinationen der in Tabelle 1
mit C bezeichneten Fälle (d. h. derjenigen Fälle, wo ein Befehlssignal SK für die Rechtsverschiebung mit
gleichzeitiger Addition der Dezimalgröße »6« auftritt, wobei dieses Signal lediglich zum Zeitpunkt J1
erzeugt werden soll) wiedergibt:
SK = St1 [W4. (Z4 + X3 + X2 + W1X1 + W1C
+ X1Q + X4 (W3 + W2 + W1X1 + W1C
+ X1C)+ W3X3 (W2 + X2 + W1X1 ( (7)
·+ FF1C + X1C) + FF2X2 (FF3 + Z3)
(FF1X1 + W1C + X1C))
60
Hierin ist S das Schiebesignal und I1 der Zeitpunkt
des Arbeitens der Prüfschaltung CD.
In der nachstehenden Tabelle 3 sind sämtliche durch das Signal SK vorzunehmenden Steuerungen,
d. h. sämtliche Steuerzustände für die Rechtsverschiebung unter gleichzeitiger Addition der Dezimalgröße
»6«, angegeben:
Tritt an Stelle des durch die Gleichung (7) gestimmten
Befehlssignals SK das Befehlssignal SK auf, so sind die Speicherelemente W4., W3, W2 und W1 so
zu steuern, daß lediglich die Rechtsverschiebung erfolgt (notwendigerweise in allen Fällen von tt für
die in Tabelle 1 mit JVC bezeichneten Kombinationen sowie in den Fällen von t2, t3 und i4); die entsprechenden
Zustaridsgleichungen und logische Gleichung sind wie folgt:
W3"+l = (W4)" (12) ·
FFy+1 = (FF3)"
FF1"+1 = (FF2)"
WE = FF1
(13) (14) (15)
Die Gleichungen (8) bis (11) und (12) bis (15) ergeben durch Vereinigung unter Einbeziehung der
durch die entsprechenden Befehlssignale gegebenen Zustände die folgenden Zustandsgleichungen und
logische Gleichung für die einzelnen Speicherelemente:
[SK (W4. + W3 + W2) + SK · FF4)" (16)
[SK (W3W2 + W3W2) + SK ■ FF3)" (17)
(SK · FF2 + SK ■ W2)"' (18)
SFF1. (19)
Da andererseits das Speicherelement FF4 immer nur
im Sinne einer Rechtsverschiebung des Inhalts von der oberen Stelle her gesteuert wird, ergibt sich die
folgende Zustandsgieichung:
FF4"+!= (FF5)". (20)
Die logische Gleichung für einen ebenfalls verwendeten Volladdierer sowie die Zustandsgieichung
209 645/115
VV3
=
FF,"+1 =
WE =
einer darin enthaltenen Ubertragsspeicherschaltung sind wie folgt:
A = WEXEC
cn+1 =
WEXEC
WEXEC
WEXEC
(21)
(22)
die Abwesenheit oder Anwesenheit eines Dezimal-. Übertrags von der niedrigeren Stelle.
Wenn z. B. zum Zeitpunkt I1 der Summand (W4.,
W3, W2, W1, C0) = »0101«, 0 und der Addend (X4,
X3, X2, X1) — »0011« sind, so ergibt sich folgender
Zustand:
wobei η ein vorgegebener Bitzeitpunkt ist.
Durch die Verwendung von Speicherelementen mit den durch die obigen Gleichungen (1) bis (4),
(5), (7) und (16) bis (21) wiedergegebenen Eigenschaften sowie entsprechender Signale wird es möglich, die
oben erläuterten Operationen durchzuführen und in einfacher Weise die Summe zweier binär verschlüsselter
Dezimalzahlen zu erhalten, ohne daß dabei eine Verzögerung, wie sie andernfalls für die Kompensation
erforderlich ist, in Kauf genommen werden muß.
Als Ausführungsbeisp.iel der Erfindung zeigt F i g. 2
ein Schaltbild, wobei die einzelnen Speicherelemente jeweils aus einer Flip-Flop-Stufe vom Zurücksetz-•
Setztyp (R — S) bestehen und die entsprechenden Eingangsgrößen. angegeben sind. Die Symbole sind
die gleichen wie in F i g. 1. Auf eine nähere Erläuterung der Schaltung wird verzichtet.
Zur Bitzeit tt im oben erläuterten Ausführungsbeispiel
wird die Anwesenheit oder Abwesenheit eines Übertrags durch die logische Schaltungsanordnung CD wahrgenommen. Gemäß einer anderen Ausführungsform der Erfindung kann eine korrekte
Wahrnehmung zur Bitzeit t2, die um eine Bitzeit später ist als C1, erfolgen. Und zwar kann die Anwesenheit
oder Abwesenheit eines Dezimalübertrags zur höheren Stelle entsprechend den Zuständen der
drei höchstplazierten Bits des Summanden und des Addenden zur Bitzeit t2 (d. h. aus den Inhalten der
sechs Speicherelemente W3, W2, W1, X3, X2 und X1)
wahrgenommen werden. ■ , .-
Wenn der Summand und der Addend beide nach rechts verschoben werden, hinsichtlich des Übertrags
die entsprechend der Logik des normalen binären Volladdierers erhaltenen Inhalte angewendet werden
und die Klassifikation des Übertrags C und des NichtÜbertrags NC entsprechend den Kombinationen
der Zeit vorgenommen wird, kann man die nachstehende Tabelle 4 erhalten, ohne daß dabei eine
Diskrepanz auftritt:
W4W3W2W1
0101
010
010
0011
001
001
0
1
1
Für diesen Fall steht in der obigen Tabelle
Andererseits ergibt sich für den Fall, daß der
Andererseits ergibt sich für den Fall, daß der
Summand (W1^W3W2W1, C0) = »1001«, 1 und der
Addend (X4, X3, X2, X1) = »1000«:
WiW3W2W1
1001
100
100
X1X3X2X1
1000
100
100
W3W2W1 | C0 | 100 | 011 | X3 X1X1 010 |
001 | 000 |
100 100 |
1 0 |
C C |
C C |
C C |
C C |
C NC |
011 011 |
1 0 |
C C |
C C |
C C |
C" NC |
NC
NC |
010 010 |
1 0 |
C C |
C C |
C NC |
NC
NC |
NC
NC |
001 001 |
1 0 , |
C C |
C NC |
NC
NC |
NC
NC |
NC
NC |
000 000 |
1 0 ■ |
C NC |
NC
NC |
NC
NC |
NC
NC |
NC
NC |
50
55
60 Dieser Fall ist in der obigen Tabelle mit C bezeichnet.
Eine logische Gleichung, die sämtliche der Ubertragungsangaben C in Tabelle 4 entsprechenden Kombinationen
erfaßt, ist wie folgt:
SK = St2[W3 (X3 + X2 + X1 + C0) (1')
+ X3 (W2 + W1 + C0)
+ W2X2(W1 +X1 + C0) . ■ ·
+ W2X2(W1 +X1 + C0) . ■ ·
+ P^1X1C0 (W2 + X2))
Hierbei ist S das Verschiebesignal und t2 der Zeitpunkt
des Arbeitens der Prüfschaltung CD bei der Ausführungsform nach F i g. 3.
Für den Fall, daß eine Rechtsverschiebung unter gleichzeitiger Addition der Dezimale »6« zum Zeitpunkt
t2 erfolgt, nehmen die obengenannten Beispiele die in den nachstehenden Tabellen 5 a) und -5 b) gezeigte
Form an, und zwar
a) für den Fall, daß kein übertrag zur höheren
Stelle erfolgt (Steuerung durch das Signal SK), und
b) für den Fall, daß ein übertrag zur höheren Stelle erfolgt (Steuerung durch das Signal SK):
W4W3W2W1 | wE | X^X2X1 | X£ ~ Aj | C | A | |
0101 | 1 | 0011 | 1 | 0 | 0 | |
ti. | 010 | 0 | 001 | ί | 1 | 0 |
h | (*2) 01 - |
1 | 00 | ο | 1 | 0 |
u | 0 | 0 | 0 | 0 | 1 | 1 |
h | 0 |
Dabei bezeichnet C0, das in der Ubertragsspeicherschaltung
des Volladdierers A U gespeichert wird, Darin bedeutet A einen Volladdiererausgang für
drei Eingänge von WE, XE und C und C eine Ubertragsspeicherung
im Volladdierer für drei Eingänge von WE, XE und C. Die Logik für beide ist üblich
und braucht nicht erklärt τα. werden. (*1) bedeutet,
daß WE = W1 im Falle SK, und (*2) bedeutet eine
bloße Rechtsverschiebung im Falle SK.
W11W3W2W1 | 1 | Λ4.Α3 X2 X ι | XE = X1 | C | A | |
ti | 1001 | (*3) 1 |
1000 | 0 | 1 | 0 |
h | 100 | 1 | 100 | 0 | 1 | 0 |
U | 1 | 1 | 1 | 1 | 1 | |
h | 1 | |||||
15
Da die Ausgangsgröße in der obigen Tabelle »1000« mit einem Übertrag ist, entspricht sie der Dezimalgröße
»1-8«. ,
Im vorliegenden Fall erscheint SK zum Zeitpunkt t2, so daß die zu addierende Zahl nicht »0110«,
sondern »011« ist und zu »100« addiert wird, wobei der Ausgang WE und der nächste rechtsverschobene
Zustand in bezug auf die resultierende Größe »111« bestimmt werden. (*3) bedeutet WE = 1 (in diesem
Fall gilt nur WE = W1), und (*4) bedeutet den Zustand
»11«, d.h. »111« nach rechts verschoben.
Aus der obigen Tabelle 5 b) ergibt sich für die durch das Signal SK vorzunehmenden Steuerungen in Verbindung
mit den mit C in Tabelle 4 bezeichneten Kornbinationen die nachstehende Tabelle 6.
Zustand bei J2 | • Zustand bei t3 | Ausgang bei I2 |
W3W2W1 | W3W2W1 . | 'wE |
000 | 01 | 1 |
001 | 10 | 0 |
010 | 10 | 1 |
011 | 11 | 0 |
100 | 11 | 1 |
40
Die Zustandsgieichungen und die logische Gleichung des Ausgangs, die den in Tabelle 6 angegebenen
Zustandsänderungen genügen, sind wie folgt:
45
W2"+1 = (W3 + W2 + W1)"
W1"+1 = (W2W1-FW2W1)"
W1"+1 = (W2W1-FW2W1)"
wE = W1
(3T
X4"+1 | = (SX5)" |
X3"+1 | = (SX4)" |
X2"+1 | — IuA j/ |
X "+1 | |
Xb ' | = SX1 |
W4" +1 | = (SW5)1 |
w3 h+l
W2"
+1
= (SW4)"
{SK (W3 + W2 + W1)
+ SKW3)"
(ir)
(12')
W1"+1 = [SK(W2W1 + W2W1) + SKW2)" (13')
SKW1 + SKW1
(W)
50
Im Falle von SK erfolgt für X4, X3, X2, X1, W4,
W3, W2 und W1 eine bloße Rechtsverschiebung, und
die Eingangsgleichungen und die logische Gleichung des Ausgangs der einzelnen Speicherzellen ergeben
sich wie folgt:
Die vorerwähnte Operation kann durch Verwendung von Speicherelementen mit den durch die
Gleichungen (V) und (5') bis (14') wiedergegebenen Eigenschaften sowie der angegebenen Signale gemäß
diesem Ausführungsbeispiel durchgeführt werden, wobei in einfacher Weise die Summe zweier binär verschlüsselter
Dezimalzahlen ohne diejenigen Verzögerung, die sonst für die Kompensation erforderlich
ist, erhalten wird. j
F i g. 3 zeigt das Detailschaltbild einer logischen Schaltungsanordnung gemäß dieser Ausführungsform
der Erfindung, wobei in den einzelnen Speicherelementen ebenfalls Flip-Flop-Stufen vom Zurücksetz-Setztyp
(RS) verwendet werden und-jeweils die entsprechende Eingangsgleichung erhalten wird. Die
angegebenen Symbole sind die gleichen wie in F i g. 1.
Ein zusätzliches Merkmal des erfindungsgemäßen Addierwerkes besteht darin, daß durch Anwendung
der Schaltungsfunktion der Rechtsverschiebung unter gleichzeitiger Addition der Dezimalgröße »6« bei
Steuerung durch das Signal SX das Addierwerk zugleich als Komplementierer für binär verschlüsselte
Dezimalzahlen verwendet werden kann. .
Es sei angenommen, daß das Komplement in bezug auf 9 (9-Komplement) einer bestimmten Zahl
erhalten werden soll. Dies bedeutet, daß für jede Dezimalstelle dieser Zahl das entsprechende 9-Komplement
bereitgestellt werden muß, wobei zwischen dem ursprünglichen Zahlenwert der betreffenden
Stelle »α« und seinem 9-Komplement (a) die folgende Beziehung besteht:
(a) = 9 — »α« (dezimale Darstellung) (23)
Wenn der Ziffernwert »α« binär dargestellt wird, muß man, um das Komplement jedes Bits zu erhalten
(d. h. 1 in 0 und 0 in 1 umzuwandeln), die Größe »1111«, d. h. die Dezimalgröße »15« komplementieren,
wobei zwischen den ursprünglichen Binärgrößen U1, a2, a3 und a4 und deren Komplementen U1,
a2, a3 und ä4 die folgende Beziehung besteht:
(U1 O2O3 O4.) == (Uli) — (O1 a2 O3 a4) (24)
(binäre Darstellung)
Die beiden Gleichungen (23) und (24) lassen sich so vereinigen, daß »α« (dezimale Darstellung) = U1 a2
a3 a4 (binäre Darstellung), und das zu gewinnende
Komplement (ä) stellt sich wie folgt dar:
60
65
(ä) = 9 - »α« (25)
= 15 — »α« — 6 (dezimale Darstellung)
= »1111« — (U1 (X2 a3 a4 + »0110«)
. (binäre Darstellung)
. (binäre Darstellung)
Vergleicht man die Gleichungen (25) und (24), so sieht man, daß Gleichung (25) folgendes bedeutet:
Das 9-Komplement einer Zifferngröße »α« ist gleich einer Zahl, die durch Addition von »0110« (Dezimalgröße
6) zur binären Darstellung von »α«, d. h. ax a2
a3 a4 und 4 5-Komplementierung der erhaltenen Summe,
d. h. durch Umwandeln jedes Bits der Summe von 1 in 0 bzw. 0 in 1, erhalten wird.
Die Addition der Dezimalgröße »6« ist dadurch möglich, daß man stets K = I macht, wie bereits
erklärt, und die Umwandlung von 1 in 0 bzw. 0 in 1 kann einfach dadurch erfolgen, daß man die betreffenden Werte durch eine Inverterstufe schickt. Das
Addierwerk hat daher den großen Vorteil, daß es zugleich auch zum 9-Komplementieren für die Inhalte
des Summandenregisters mitverwendet werden kann, wenn man den folgenden Befehl speziell eingibt:
IO
K = I . (26)
Komplementierter Ausgang = WE}
Daraus ergibt sich ferner, daß man die erfindungsgemäße Schaltungsanordnung auch als Subtrahierwerk
verwenden kann, wenn man die genannte Komplementiererfunktion zu der des Addierers für binär
verschlüsselte Dezimalzahlen hinzufügt.
. ,
Claims (3)
1. Binär-dezimales Serien-Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition und
Subtraktion zweier binär-codierter Dezimalzahlen, mit einem ersten und einem zweiten Speicher,
deren jeder mehrere Speicherelementgruppen zur Speicherung eines ersten und eines zweiten Operanden in Form einer binär-codierten Dezimalzähl
aufweist, ferner mit einem Serien-Serien-Addierer-Subtrahierer, der so an die Speicher angeschlossen
ist, daß die dort gespeicherten Operanden bitseriell in ihn abgerufen werden können und dem ein
dritter Speicher zur Speicherung eines beim Addieren oder Subtrahieren der nächstniedrigeren
Dezimalzahl anfallenden Übertrags bzw. Borgers zugeordnet ist, dadurch gekennzeichnet,
daß das Rechenwerk eine Prüfschaltung (CD) enthält, die vor der seriellen Verarbeitung
der einer Dezimalstelle entsprechenden Operandenteile feststellt, ob für die nächsthöhere Dezimalstelle
ein übertrag bzw. ein Borger zu erwarten ist. oder nicht, daß die Prüfschaltung ein die
logische Funktion
Hierzu 1 Blatt Zeichnungen SK = St1 [W4[X4. + X3 + X2 + W1X1 ■'.
+ W1C + X1Q
+ X4(W3 + W2 + W1X1 + W1C + X1C)
+ W3X3(W2 + X2 +. W1X1 + W1C + X1C)
+ W2X2(W3 + X3) (W1X1 + W1C + X1C))
oder deren Äquivalente realisierendes Schaltwerk ist und daß sie mit den Ausgängen der vierstufig
ausgebildeten Speicherelementgruppen (W4, W3,
W21W1; X4, X3, X2, X1) der ersten beiden Spei-•
cher (W, X) und mit dem Ausgang des dritten Speichers (C0J_ verbunden ist und daß die Ausgänge
(SK, SK) der Prüfschaltung zur Lieferung eines Prüfergebnissignals mit den Eingangsanschlüssen
der drei niedrigsten Stufen eines der beiden ersten Speicher (W, X) derart verbunden
sind, daß vor dem seriellen Einspeichern der binär-codierten Dezimalzahlen in den Serien-Serien-Addierer-Subtrahierer
(AU) dem Inhalt dieses Speichers eine Kompensationsgröße dann hinzuaddiert wird, wenn die Prüfung einen über- strag
bzw. Borger ergeben hat. v
2. Binär-dezimales Serien-Serien-Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß
die Eingänge der Prüfschaltung (CD) an Stelle mit den Ausgängen der vier Stufen mit den Ausgängen
der drei niedrigsten Stufen (W3, W2, W1,
und X3, X2, X1) der Register (W, X) und einem
Ausgang des Speichers (C0) verbunden sind und daß ihre Ausgänge mit den Eingängen der beiden
niedrigsten Stufen (W2, W1 und X2, X1) eines der
Speicher (W, X) derart verbunden sind, daß zum Inhalt des einen Registers nur dann ein Kompensationswert
addiert wird, wenn die Prüfung ergeben hat, daß ein Dezimaladditionsübertrag vorliegt.
3. Binär-dezimales Serien-Serien-Rechenwerk nach Anspruch 2, dadurch gekennzeichnet, daß
der Ausgang des anderen (X) der beiden Speicher mit einem Inverter (/) verbunden ist, welcher den
zweiten Operanden zur Durchführung einer Subtraktion in dem Serien-Binär-Addierer-Subtrahierer
(AU) in sein Komplement umkehrt.
Family
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