DE1524131C - Binary-decimal series-series arithmetic unit with decimal carry corrector for adding and subtracting two binary-coded decimal numbers - Google Patents

Description

Die Erfindung betrifft ein binär-dezimales Serien-Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition und Subtraktion zweier binär-codierter Dezimalzahlen mit einem ersten und einem zweiten Speicher, deren jeder mehrere Speicherelementgruppen zur Speicherung eines ersteh und eines zweiten Operanden in Form einer binär-codierten Dezimalzahl aufweist, ferner mit einem Serien-Serien-Addierer-Subtrahierer, der so an die Speicher angeschlossen ist, daß die dort gespeicherten Operanden bitseriell in ihn abgerufen werden können, und dem ein dritter Speicher zur Speicherung eines beim Addieren oder Subtrahieren der nächstniedrigeren Dezimalzahl anfallenden Übertrags bzw. Borgers zugeordnet ist.The invention relates to a binary-decimal series-series arithmetic unit with decimal carry correction for adding and subtracting two binary coded Decimal numbers with a first and a second memory, each of which has several memory element groups for storing a first and a second operand in the form of a binary-coded decimal number further comprising a series-series adder-subtracter, which is connected to the memory, that the operands stored there can be called up bit-serially in it, and that a third Memory for storing one that arises when adding or subtracting the next lower decimal number Is assigned to carry or borrower.

Bei bekannten Rechenwerken erfolgt die Addition und Subtraktion von Dezimalzahlen beispielsweise derart, daß zwei reine Binär-Volladdierer vorbereitet werden, die jeweils mit den Ausgängen der Speicherregister für die beiden zu addierenden oder zu subtrahierenden Zahlen verbunden sind. Während der eine Addierer lediglich die Addition der beiden Zahlen durchführt, hat der andere Addierer noch einen dritten Eingang, der mit dem Ausgang einer Korrekturschaltung, welche den Korrekturwert +6 liefert, verbunden. Auf diese Weise fällt von den beiden Addierern zur gleichen Zeit ein Ergebnis mit und ein Ergebnis ohne Korrektur an. Von diesen beiden Ergebnissen wird nun in Abhängigkeit von einer Prüfung auf das Vorhandensein oder Nichtvorhandensein eines Übertrags im Dezimaladditionsergebnis das eine oder das andere als Endergebnis der Addition ausgewählt. Der bekannte Rechner benötigt für diese Funktionsweise außer dem in jedem Fall erforderlichen einen Binäraddierer und der Dezimalkorrekturschaltung zusätzlich einen zweiten Binäraddierer und die Auswählschaltung, welche die Wahl zwischen den beiden gleichzeitig anfallenden Additionsergebnissen trifft. Durch diesen Aufwand werden jedoch die Vorteile, welche ein Serienrechenwerk mit sich bringt, nämlich die Einfachheit des Aufbaus, zum großen Teil zunichte gemacht (deutsche Auslegeschrift 1 126 166).In known arithmetic units, decimal numbers are added and subtracted, for example in such a way that two pure binary full adders are prepared, each with the outputs of the Storage registers for the two numbers to be added or subtracted are connected. While one adder only adds the two numbers, the other adder still has a third input, which is connected to the output of a correction circuit, which the correction value +6 supplies, connected. In this way, a result is dropped from the two adders at the same time and a result without correction. From these two results it is now dependent on a check for the presence or absence of a carry in the decimal addition result one or the other selected as the final result of the addition. The well-known calculator requires a binary adder and in addition to the one required in each case for this mode of operation the decimal correction circuit additionally a second binary adder and the selection circuit, which makes the choice between the two simultaneous addition results. Through this effort However, the advantages that a series arithmetic unit brings with it, namely the simplicity of the Construction, largely destroyed (German Auslegeschrift 1 126 166).

Bei anderen bekannten Serienrechenwerken erfolgt die Prüfung auf einen übertrag ebenfalls erst aus dem Ergebnis der Addition, und die Verarbeitung dieses Übertrags erfordert zusätzliche Schaltungseinheiten. Auch hierbei ergibt sich ein relativ großer Schaltungsaufwand für den gesamten Rechenvorgang unter Berücksichtigung der Dezimalkorrektur (Speiser, Digitale Rechenanlagen, deutsche Auslegeschriften •1 121 383 und 1 140 380).In other known series arithmetic units, the check for a transfer is also only made from the The result of the addition and the processing of this carry require additional circuit units. This also results in a relatively large amount of circuitry for the entire arithmetic process under Consideration of the decimal correction (feeder, digital computing systems, German interpretation documents • 1 121 383 and 1 140 380).

Die Aufgabe der Erfindung besteht demgegenüber in der Vereinfachung des Schaltungsaufwandes zur Durchführung derartiger Rechenvorgänge, ohne daß ' dadurch ein höherer Zeitaufwand in Kauf genommen werden müßte. Hierzu liegt der Erfindung der Gedanke zugrunde, bereits aus dem Inhalt der Speicher, welche die beiden zu addierenden oder zu subtrahierenden Zahlen enthalten, vor dem eigentlichen Rechenvorgang festzustellen, ob sich bei diesem ein Übertrag ergeben wird oder nicht, und das Ergebnis dieser Feststellung in dem Rechenvorgang selbst gleich mit zu verwerten.In contrast, the object of the invention is to simplify the circuitry for Carrying out such computation processes without having to put up with a higher expenditure of time would have to be. For this purpose, the invention is based on the idea, already from the content of the memory, which contain the two numbers to be added or subtracted, before the actual calculation process determine whether or not there will be a carryover on this, and the result to utilize this finding in the calculation process itself at the same time.

Bei einem binär-dezimalen Serien-Serien-Rechenwerk der eingangs genannten Art wird diese Aufgabe dadurch gelöst, daß das Rechenwerk eine Prüfschaltung enthält, die vor der seriellen Verarbeitung der einer Dezimalstelle entsprechenden Operandenteile feststellt, ob für die nächsthöhere Dezimalstelle ein übertrag bzw. ein Borger zu erwarten ist oder nicht, daß die Prüfschaltung ein die logische FunktionIn the case of a binary-decimal series-series arithmetic unit of the type mentioned at the beginning, this task is performed solved in that the arithmetic and logic unit contains a test circuit, which before the serial processing of the a decimal place corresponding operand parts determines whether for the next higher decimal place a transfer or a borrower is to be expected or not that the test circuit a the logical function

SK = St₁ [W₄. (X₄ + X₃ + X₂ + W₁X₁ + W₁C + X₁C) + X₄ [W₃ + W₂ + W₁X₁ + W₁C + X₁C) + W₃X₃ (W₂ + X₂ + W₁X₁ + W₁C + X₁C) + W₂X₂ (W₃ + X₃) (W₁X₁ + W₁C + X₁Q) SK = St ₁ [W ₄ . (X ₄ + X ₃ + X ₂ + W ₁ X ₁ + W ₁ C + X ₁ C) + X ₄ [W ₃ + W ₂ + W ₁ X ₁ + W ₁ C + X ₁ C) + W ₃ X ₃ (W ₂ + X ₂ + W ₁ X ₁ + W ₁ C + X ₁ C) + W ₂ X ₂ (W ₃ + X ₃ ) (W ₁ X ₁ + W ₁ C + X ₁ Q)

oder deren Äquivalente realisierendes Schaltwerk ist und daß sie mit den Ausgängen der vierstufig ausgebildeten Speicherelementgruppen (W₄., W₃, W₂, W₁ ; X₄., X₃, X₂, X₁) der ersten beiden Speicher (W, X) und mit dem Ausgang des dritten Speichers (C₀) verbunden ist und daß die Ausgänge (SK, SK) der Prüfschaltung zur Lieferung eines Prüfergebnissignals mit den Eingangsanschlüssen der drei niedrigsten Stufen eines der beiden ersten Speicher (W, X) derart verbunden sind, daß vor dem seriellen Einspeichern der binär-codierten Dezimalzahlen in den Serien- f~ Serien-Addierer-Subtrahierer (AU) dem Inhalt dieses V Speichers eine Kompensationsgröße dann hinzuaddiert wird, wenn die Prüfung einen Übertrag bzw. Borger ergeben hat.or their equivalents realizing switching mechanism and that they are connected to the outputs of the four-stage storage element groups (W _4. , W ₃ , W ₂ , W ₁ ; X _4. , X ₃ , X ₂ , X ₁ ) of the first two memories (W, X) and is connected to the output of the third memory (C ₀ ) and that the outputs (SK, SK) of the test circuit for supplying a test result signal to the input connections of the three lowest levels of one of the first two memories (W, X) are connected in this way that before the serial storage of the binary-coded decimal numbers in the serial f ~ serial adder-subtracter (AU), a compensation variable is added to the content of this V memory if the test has resulted in a carry or borrow.

Hierbei sind außer den beiden Speicherregistern praktisch nur noch.die Prüfschaltung und ein einziger Binäraddierer erforderlich, um die Addition oder Subtraktion zweier Binärzahlen unter Berücksichtigung des Dezimalübertrags ohne zusätzlichen Zeitaufwand durchzuführen. Diese Einsparung von Schaltungsteilen ohne Erhöhung der Operationszeit wird möglich durch die Prüfung auf einen Übertrag aus dem Inhalt der Digitalspeicher bereits vor Durchführung des eigentlichen Rechenvorgangs und die Verarbeitung dieses Prüfungsergebnisses gleichzeitig in eben diesem Rechenvorgang, der in nur einem einzigen Binärvolladdierer durchgeführt wird. Insbesondere wird das Auftreten eines Dezimalübertrags bereits im voraus an Hand der in vier Digitalstellen gespeicherten digitalcodierten, zu addierenden oder zu subtrahierenden Dezimalstellen geprüft, und dieses Ergebnis wird in einen Ubertragsspeicher eingegeben, '·. der es zur gegebenenfalls erforderlichen Dezimalkorrektur wiederum einem der beiden Operandenspeicher zufuhrt, so daß der anschließende Additionsvorgang in der Additionsschaltung (Addierwerk) unmittelbar das Ergebnis mit dem bereits berücksichtigten übertrag liefert, ohne daß eine gesonderte Addition des Übertrags noch erforderlich wäre, wie es bei den bisher bekannten Rechnern der Fall ist.In addition to the two storage registers, there are practically only the test circuit and a single one Binary adder required to take into account the addition or subtraction of two binary numbers of the decimal carry-over without additional expenditure of time. This saving of circuit parts without increasing the operation time is made possible by checking for a carry over the content of the digital memory before the actual calculation process is carried out and the Processing of this test result at the same time in this same calculation process, which in just one single binary full adder is carried out. In particular, the occurrence of a decimal carry already in advance on the basis of the digitally coded, to be added or stored in four digital digits to be subtracted decimal places checked, and this result is entered in a carry-over memory, '·. which in turn uses one of the two operand memories for any decimal correction that may be required supplies, so that the subsequent addition process in the addition circuit (adder) immediately delivers the result with the transfer already taken into account, without a separate addition the transfer would still be required, as is the case with the previously known computers.

Bei einer speziellen Ausführungsform der Erfindung werden, um einen der Addition der Dezimalgröße »6« gleichwertigen Effekt zu erhalten, die Speicherinhalte des Summandenregisters und des Addendenregisters um ein Bit verschoben, sodann geprüft, ob ein Übertrag vorhanden ist oder nicht, und im Falle des Vorhandenseins eines Übertrags . einem der Register ein Schiebesignal mit gleichzeitiger Addition der Binärgröße »011« selektiv zugeleitet. Indem zuerst die numerische Information um ein Bit verschoben und anschließend die Größe »011« addiert wird, erzielt man den gleichen Effekt, wie wenn man die Größe »0110« ohne Verschiebung addiert. Die Einrichtung läßt sich auf diese Weise einfacher ausbilden.In a special embodiment of the invention, one of the addition of the decimal size »6« to obtain an equivalent effect, the memory contents of the summand register and the Addend register shifted by one bit, then checked whether a carry is present or not, and in the case of the presence of a carry. one of the registers a shift signal with simultaneous Addition of the binary variable "011" selectively supplied. By first adding the numerical information to a Bit shifted and then the size "011" is added, the same effect is achieved as if you add the size "0110" without shifting it. The establishment can be done this way easier to train.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Further developments of the invention are characterized in the subclaims.

Ausführungsbeispiele der Erfindung werden an Hand der Zeichnungen im einzelnen erläutert. Es zeigtEmbodiments of the invention are explained in detail with reference to the drawings. It indicates

F i g. 1 ein die Arbeitsweise eines Ausführungsbeispiels veranschaulichendes Blockschaltbild, F i g. 1 is a block diagram illustrating the mode of operation of an exemplary embodiment,

F i g. 2 das Schaltschema einer logischen Schaltungsanordnung des Rechenwerks undF i g. 2 shows the circuit diagram of a logic circuit arrangement of the arithmetic unit and

Fi g. 3 das Schaltschema einer abgewandelten Ausführungsform der logischen Schaltungsanordnung.Fi g. 3 the circuit diagram of a modified one Embodiment of the logic circuit arrangement.

Der wichtigste Teil des Rechenwerks ist in der logischen Schaltungsanordnung für die Wahrnehmung des Dezimalübertrags zu sehen, wobei in F i g. 1 eine Stelle, bestehend aus 4 Bits, sowohl des Summandenregisters als auch des Addendenregisters erfaßt ist. In F i g. 1 bezeichnet W das Summandenregister und X das Addendenregister, wobei nur die niedrigste bedeutsame Stelle gezeigt ist. Die niedrigste Stelle (4 Bits) wird durch vier Speicherelemente gebildet, die von der oberen zur unteren Ziffer in der Reihenfolge W₄, W₃, W₂, W₁ bzw. X₄, X₃, X₂, X₁ angeordnet sind. Da beide Register W und X die Zahlenwertinformationen serienmäßig speichern, erfolgt in ihnen eine sequentielle Rechtsverschiebung durch das Schiebesignal S. Die beiden Register W und X sind ferner an Speicherelemente der höheren Stellen W₅ ... bzw. X₅ ... angeschaltet. Die Ausgangsgrößen W_E und X_E des Summandenregisters und des Addendenregisters werden in einen Volladdierer mit einer Ubertragungsspeicherschaltung C₀ eingegeben, und am Ausgang des Addierers wird eine Summengröße A abgenommen. Von der Ausgangsklemme der logischen Schaltungsanordnung zur Wahrnehmung des Dezimalübertrags werden selektiv ein bloßes Schiebesignal SK ohne Übertrag und ein Schiebesignal SK mit Übertrag und Addition der Dezimalgröße »6« (Binärgröße »0110«) in das Summandenregisters W eingegeben. Ein Direktschiebesignal wird in das Addendenregister X eingegeben. Mit i_1; t₂, t₃ und t₄ sind Bitzeitsignale bezeichnet. The most important part of the arithmetic unit can be seen in the logic circuit arrangement for the perception of the decimal carry, with FIG. 1 a place consisting of 4 bits is recorded in both the summand register and the addend register. In Fig. 1, W denotes the summand register and X the addend register, only the lowest significant digit being shown. The lowest digit (4 bits) is formed by four memory elements which are arranged from the upper to the lower digit in the order W ₄ , W ₃ , W ₂ , W ₁ or X ₄ , X ₃ , X ₂ , X ₁ . Since both registers W and X store the numerical value information in series, they are sequentially shifted to the right by the shift signal S. The two registers W and X are also connected to storage elements in the higher positions W ₅ ... and X ₅ ... respectively. The output variables W _E and X _E of the addend register and the addend register are input into a full adder with a transfer memory circuit C ₀ , and a sum variable A is taken from the output of the adder. A simple shift signal SK without carry and a shift signal SK with carry and addition of the decimal variable "6" (binary variable "0110") are selectively entered into the summand register W from the output terminal of the logic circuit arrangement for perceiving the decimal carry. A direct shift signal is input to the X addend register. With i _1; t ₂ , t ₃ and t ₄ are denoted bit time signals.

Das hier verwendete Addendenregister X ist ein normales Schieberegister, bei dem durch das Schiebesignal S eine Rechtsverschiebung erfolgt; die Zustandsgleichungen für die einzelnen Speicherelemente X₄., X₃, X₂ und X₁ sind wie folgt:The addend register X used here is a normal shift register which is shifted to the right by the shift signal S ; the equations of state for the individual storage elements X _4. , X ₃ , X ₂ and X ₁ are as follows:

Die logische Gleichung für den Ausgang des Registers ist wie folgt: .The logical equation for the output of the register is as follows:.

Xe = SX₁ (5) Xe = SX ₁ (5)

Λ₄ —Λ ₄ - (SX₅)"(SX ₅ ) " (1)(1) V" η+ί V " η + ί
X₃ =X ₃ = (SX₄)"(SX ₄ ) " (2)(2) γ π+1 ■_
A₂ — γ π + 1 ■ _
A ₂ - (SX₃)-(SX ₃ ) - (3)(3) γ π + 1
A₁ — γ π + 1
A ₁ - (SX₂)"(SX ₂ ) " (4)(4)

Die Bitzeitsignale t_u X₂, t₃ undThe bit time signals t _u X ₂ , t ₃ and

t₄, die die Zeitsteuerung der. Bits des Rechenwerks besorgen, sind so synchronisiert, daß zu einer entsprechenden Bitzeit das niedrigste Bit (vierthöchste Bit), das dritthöchste Bit, das zweithöchste Bit und das höchste Bit (ersthöchste Bit) entsprechend im niedrigsten Speicherelement jeder Stelle erscheinen. t ₄ , which is the timing of the. Get bits of the arithmetic unit are synchronized in such a way that the lowest bit (fourth highest bit), third highest bit, second highest bit and highest bit (first highest bit) appear in the lowest memory element of each position at a corresponding bit time.

Bei einer derartigen Synchronisation werden entsprechende Ziffern des Summanden und des Addenden, und zwar 4 Bits des jeweils oberen Platzes, in jedem der Speicherelemente W₄, W₃, W₂, W₁ und X₄, X₃, X₂, X₁ zum Zeitpunkt i_t jeder Ziffernzeit gespeichert. Wenn andererseits die Ubertragsspeicherschaltung C₀ im Volladdierer AU mit der obenerwähnten Zeitsteuerung so ausgelegt wird, daß sie einen Dezimalübertrag von der unteren Stelle speichert, so läßt sich die Kombination der Zustände, die die neun Speicherelemente W₄, W₃, W₂, W₁, X₄, X₃, X₂, X₁ und C₀ zu diesem Zeitpunkt einnehmen können, sowie die Anwesenheit bzw. Abwesenheit des Übertrags in bezug auf diese Kombination durch die nachfolgende Tabelle 1 wiedergeben:With such a synchronization, corresponding digits of the summand and the addend, namely 4 bits of the respective upper space, in each of the memory elements W ₄ , W ₃ , W ₂ , W ₁ and X ₄ , X ₃ , X ₂ , X ₁ for Time i _{t of} each digit time is saved. If, on the other hand, the carry-over storage circuit C ₀ in the full adder AU is designed with the above-mentioned timing control so that it stores a decimal carry from the lower digit, the combination of the states that the nine storage elements W ₄ , W ₃ , W ₂ , W ₁ , X ₄ , X ₃ , X ₂ , X ₁ and C ₀ can take at this point in time, as well as the presence or absence of the carry over in relation to this combination by the following table 1:

Tabelle 1Table 1

W₄W₃ W ₄ W ₃
W₂W₁ W ₂ W ₁ QQ 10011001 10001000 01110111 ΟΠΟΟΠΟ Λ4-Λ3^2 Λι
0101Λ4-Λ3 ^ 2 Λι
0101 01000100 00110011 00100010 00010001 0000 ,0000, 1001
10011001
1001 1
01
0 C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
NC C.
NC 1000
10001000
1000 1
01
0 C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
NCC.
NC NCNC
NCNC 0111
01110111
0111 1
01
0 C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
NCC.
NC NC
NC NC
NC NCNC
NCNC 0110
01100110
0110 1
01
0 C
CC.
C. C
CC.
C. C
CC.
C. C
- CC.
- C C
CC.
C. C
CC.
C. C
NC C.
NC NCNC
NCNC NCNC
NCNC NCNC
NCNC 0101
01010101
0101 .1
0.1
0 C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
NC C.
NC NCNC
NCNC NCNC
NCNC NCNC
. NC. NC NCNC
NCNC 0100
01000100
0100 1
01
0 C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
NC C.
NC NCNC
NCNC NCNC
NCNC NCNC
NCNC NCNC
NCNC NC ■NC ■
NCNC 0011
00110011
0011 1
0 1
0 C
CC.
C. C
CC.
C. C
CC.
C. C
NC C.
NC NCNC
NCNC NCNC
NC*NC * NCNC
NCNC NCNC
NCNC NCNC
NCNC NC ■NC ■
NCNC

1
ο .1
ο. 10011001 10001000 OUlOUl . Fortsetzung ·. Continuation · X₄X^₃X₂X₁
0101 X ₄ X ^ ₃ X ₂ X ₁
0101 01000100 00110011 00100010 00010001 00000000 W^W₃
W₂W₁ W ^ W ₃
W ₂ W ₁ 1
01
0 C
CC.
C. C
CC.
C. C
NC C.
NC 01100110 NCNC
NCNC NCNC
NCNC NCNC
NCNC ■ NC
NC ■ NC
NC NCNC
NCNC NCNC
NCNC 0010
00100010
0010 1
O1
O C
CC.
C. C
NC C.
NC NCNC
. NC . NC NCNC
NCNC NCNC
NCNC NCNC
NC-NC- NCNC
NCNC NCNC
NCNC NCNC
NCNC NCNC
NCNC 0001
00010001
0001 C
NC C.
NC NCNC
NCNC NCNC
NCNC NCNC
, NC, NC 'NC'NC
NCNC NCNC
NCNC NCNC
NCNC NCNC
NCNC NCNC
NCNC NCNC
NCNC 0000
00000000
0000 NCNC
NCNC

In dieser Tabelle bedeutet C die Anwesenheit : eines Übertrags und NC die Abwesenheit eines > , Übertrags.In this table, C means the presence: a carry and NC the absence of a > , carry.

Beispielsweise bezeichnet ein Summand (W₄W₃ W₂W₁₁Co) = OlOl₅O und ein Addend (X₄X₃X₂X₁) = 0011 die- Addition 5 + 3, wobei kein Übertrag von der niedrigsten Stelle auftritt, das Resultat 8 ist und kein Übertrag erfolgt (angedeutet durch NC in der obigen Tabelle). Andererseits bezeichnet ein Summand (W₄ W₃ W₂ W₁, C₀) = 1001,1 und ein Addend (X₄X₃X₂X₁) = 1000 die Addition 9 + 8. mit einem Übertrag, und das Resultat ist 8 mit einem Übertrag zur nächsten Stelle (angezeigt in der obigen Tabelle durch C). :. For example, a summand (W ₄ W ₃ W ₂ W ₁₁ Co) = OlOl ₅ O and an addend (X ₄ X ₃ X ₂ X ₁ ) = 0011 denotes the addition 5 + 3, whereby no carry occurs from the lowest digit, the result is 8 and there is no carry (indicated by NC in the table above). On the other hand, an addend (W ₄ W ₃ W ₂ W ₁ , C ₀ ) = 1001.1 and an addend (X ₄ X ₃ X ₂ X ₁ ) = 1000 denotes the addition 9 + 8 with a carry, and the result is 8 with a carry over to the next position (indicated by C in the table above). :.

Betrachtet man eine Addition von binär verschlüsselten Dezimalstellen, so sind die. Ziffernwerte w und χ des Summanden und des Addenden, der übertrag c von der niedrigeren Stelle, der Übertrag d nach der höheren Stelle Und der Ziffernwert α der Summe in der nachstehenden Weise miteinander verknüpft, wobei eine Binärsumme durch F (w, x, c) dargestellt wird, da jeder Ziffernwert durch eine Binärzahl dargestellt ist:If you look at the addition of binary coded decimal places, they are. Digit values w and χ of the addend and the addend, the carry c from the lower digit, the carry d to the higher digit and the digit value α of the sum linked in the following way, where a binary sum is given by F (w, x, c) because each digit value is represented by a binary number:

4040

a = F(w, x, c> für den Fall, daß (6) a = F (w, x, c> for the case that (6)

w + χ + c <\ 9 (d. h. d = 0), undw + χ + c <\ 9 (i.e. d = 0), and

a = F (w, x, c) + 6 für den Fall, daß w + χ + c ^ 10 (d. h. d = 1) a = F (w, x, c) + 6 for the case that w + χ + c ^ 10 (i.e. d = 1)

Für das erstgenannte Beispiel mit w = 5, χ = 3 und c = 0 gilt dann:For the first example with w = 5, χ = 3 and c = 0 then applies:

w 0101
χ 0011 . c 0 w 0101
χ 0011. c 0

F(w,x,c) 1000 = 8 F (w, x, c) 1000 = 8

d = 0 (Kein übertrag). d = 0 (no transfer).

Für das letztgenannte Beispiel mit w = 9, χ = 8 und c = 1 gilt: .For the last-mentioned example with w = 9, χ = 8 and c = 1, the following applies:.

Tabelle 1 angegebenen Bedingungen zur Bitzeit i_t unter Zugrundelegung der Beziehungen gemäß der obigen,Gleichung (6) wahrgenommen wird, so erfolgt im Falle der Anwesenheit eines Übertrags (d. h. für sämtliche Fälle, bei denen in Tabelle 1 das Symbol C angegeben ist) nicht nur eine Rechtsverschiebung der Summandenziffern W₄, W₃, W₂ und W₁, sondern gleichzeitig auch eine Addition der Dezimalgröße »6«, _. wobei die Schaltungsanordnung durch ein die An- ( Jv Wesenheit des Übertrags anzeigendes Wahrnehmsignal (in Fig. 1 mit SK bezeichnet) betätigt wird, und wobei als Ausgangsgröße (in Fig. 1 mit A bezeichnet) des Volladdierers AU. eine Binärdarstellung der vorhandenen Summe sowie ein Ubertragssignal für einen übertrag vom höchstplazierten Bit der Summe zur nächsthöheren Stelle automatisch, erhalten werden.Table 1 specified conditions for the bit time i _{t is} perceived on the basis of the relationships according to the above, equation (6), then in the case of the presence of a carry (ie for all cases in which the symbol C is indicated in Table 1) not only a right shift of the summand digits W ₄ , W ₃ , W ₂ and W ₁ , but at the same time also an addition of the decimal size "6", _. the circuit arrangement being actuated by a perception signal indicating the presence of the carry (denoted by SK in FIG. 1), and with the output variable ( denoted by A in FIG. 1) of the full adder AU. a binary representation of the existing sum as well as a carry signal for a carry from the highest-placed bit of the sum to the next higher digit can be automatically obtained.

Wenn die Abwesenheit eines Übertrags wahrgenommen wird (d. h. in allen in Tabelle 1 mit NC bezeichneten Fällen), erfolgt eine bloße_ Rechtsverschiebung (angezeigt durch das Signal SK in F i g. 1), wobei dann die Ausgangsgröße A des Volladdierers A U automatisch die Summe darstellt. Aus den in Gleichung (6) dargestellten Beziehungen wird ersichtlich, daß ein Übertrag zur höheren Stelle nicht besonders berücksichtigt zu werden braucht.If the absence of a carry is perceived (ie in all cases designated with NC in Table 1), there is a mere right shift (indicated by the signal SK in FIG. 1), the output variable A of the full adder AU then automatically representing the sum . From the relationships shown in equation (6) it can be seen that a carry over to the higher position does not need to be particularly taken into account.

Die nachstehenden Tabellen 2 a und 2 b geben eine serienmäßige Analyse der obengenannten Beispiele, und zwarThe following tables 2 a and 2 b provide a serial analysis of the above examples, in fact

a) für den Fall, daß kein übertrag, zur höheren v_ Stelle erfolgt (d. h. die Steuerung . durch das Signal SK erfolgt), unda) in the event that no transfer takes place to the higher v_ position (that is, the control. takes place by the signal SK ), and

b) für den Fall, daß ein übertrag zur höheren Stelle erfolgt (d.h. die Steuerung durch das Signal SK erfolgt).b) in the event that a transfer to the higher position takes place (that is, the control takes place via the signal SK).

Tabelle 2a)Table 2a)

W X CW. X C.

10011001

10001000

F (w, x, c) F (w, x, c)

10010
011010010
0110

6060

a 1000 = 8 a 1000 = 8

d = 1 (übertrag vorhanden). d = 1 (transfer available).

Wenn die Schaltung so ausgelegt ist, daß die Anwesenheit oder Abwesenheit eines Übertrags zur nächsthöheren Stelle unter Berücksichtigung der inIf the circuit is designed so that the presence or absence of a carry to the next higher position taking into account the in

6565

WtW₃W₂W₁ WtW ₃ W ₂ W ₁ W₁₁=W₁ W ₁₁ = W ₁ 00110011 Xe = Xi Xe = Xi CC. AA. iiii 01010101 11 001001 ι ■ι ■ H)
0 H)
0 00 hH 010010 00 0000 11 11 00 hH 0101 11 0 .0. 00 11 00 00 00 00 11 11 (*2)
0(* 2)
0

In der Tabelle bedeutet A die Ausgangsgröße des Volladdierers für drei Eingänge von W_E, X_E und C. Die Ausgangsgröße ,4 des Volladdierers A U hat dieIn the table, A means the output variable of the full adder for three inputs of W _E , X _E and C. The output variable, 4 of the full adder AU has the

Form »1000«, was der Dezimalgröße· »8« entspricht. C bezieht sich auf die Ubertragsspeicherschaltung des Volladdierers für drei Eingänge von W_E, X_E und C. Die Logik beider ist üblich und daher nicht angegeben. (*1) zeigt einen übertrag von der niedrigeren Stelle an, und (*2) zeigt einen übertrag zur höheren Stelle an.Form »1000«, which corresponds to the decimal size · »8«. C relates to the carry-over storage circuit of the full adder for three inputs of W _E , X _E and C. The logic of both is common and therefore not specified. (* 1) indicates a carryover from the lower digit, and (* 2) indicates a carryover to the higher digit.

Tabelle 2 b)Table 2 b)

WtW₃W₁W₁ WtW ₃ W ₁ W ₁ 11 X4. X3 X₂ X\ X4. X 3 X ₂ X \ Xe = X₁ Xe = X ₁ CC. AA. fifi 10011001 11 lÖOOLOOO 00 (*3)
1(* 3)
1 00 hH (*4)
111(* 4)
111 11 100100 00 11 00 hH . 11. 11th 11 1010 00 11 00 UU 11 11 11 11 11 (*5)
1(* 5)
1

IOIO

1515th

Die Ausgangsgröße/! des Volladdierers A U ist in diesem Falle »1000« mit einem übertrag, d.h. die Dezimalgröße »10 + 8 = 18«. (*3) bedeutet einen übertrag von der niedrigeren Stelle, (*4) bedeutet einen durch die Addition von »0110« (Dezimalgröße »6«) zum Wert »1001« erhaltenen Zustand sowie Rechtsverschiebung von »1111«, und (*5) zeigt die Anwesenheit eines Übertrags zur höheren Stelle an.The output size /! of the full adder AU is in this case "1000" with a carry, ie the decimal size "10 + 8 = 18". (* 3) means a transfer from the lower digit, (* 4) means a status obtained by adding »0110« (decimal size »6«) to the value »1001« as well as shifting »1111« to the right, and (* 5) indicates the presence of a carry over to the higher position.

Wie man aus den oben durchgeführten Rechenbeispielen sieht, wird es durch eine selektive Steuerung derart, daß W₄., W₃, W₂ und W₁ entweder vom Zustand der neun Speicherelemente von W₄., W₃, W₂, W₁, X X X X d C ldilih h hAs can be seen from the calculation examples carried out above, it is through a selective control that W _4. , W ₃ , W ₂ and W ₁ either from the state of the nine memory elements of W _4. , W ₃ , W ₂ , W ₁ , XXXX d C ldilih hh

X₄., X₃, XX _4. , X ₃ , X

₃, X₂, ₃ , X ₂ ,

_{3 2 1} und C lediglich nach rechts verscho _{3 2 1} and C only shifted to the right

Tabelle 3Table 3

Zustand bei t,State at t, Zustand bei t₂ State at t ₂ Ausgang bei t,Exit at t, WiW₃W₂W₁ WiW ₃ W ₂ W ₁ W₄W₃W₂W₁ W ₄ W ₃ W ₂ W ₁ WeWe 00000000 011011 00 00010001 onon 11 .0010.0010 100100 ΌΌ 00110011 .100.100 11 01000100 101101 00 01010101 101101 11 01100110 110110 0~0 ~ OlliOlli 110110 11 . 1000. 1000 111.111 00 10011001 111111 • 1 .• 1 .

Die Zustandsgieichungen und die logische Gleichung für den Ausgang jedes Speicherelements, die den in Tabelle 3 angegebenen Zustandsänderungen genügen, sind wie folgt:The state equations and the logic equation for the output of each storage element, the The changes in state specified in Table 3 are as follows:

W₃"^+l = (FF₄ W ₃ " ^{+ l} = (FF ₄

W₃+ W₂)"W ₃ + W ₂ ) "

W₂"⁺¹ = (W₃W₂ + W₃ W₂)" W ₂ " ⁺¹ = (W ₃ W ₂ + W ₃ W ₂ )"

W₁"+¹ =
FFp W ₁ "+ ¹ =
FFp

= . FF₁ =. FF ₁

(10)(10)

(H)(H)

ben oder unter gleichzeitiger Hinzuaddierung der Dezimalgröße »6« nach rechts verschoben werden, möglich, mit einem normalen Volladdierer als Ausgangsgröße automatisch eine Summe von zwei binär • verschlüsselten Dezimalzahlen und einen übertrag zur höheren Stelle zu erhalten.ben or shifted to the right with simultaneous addition of the decimal size »6«, possible, with a normal full adder as the output variable, automatically a sum of two binary • to receive encrypted decimal numbers and a carry over to the higher digit.

Nachstehend ist eine logische Gleichung angegeben, die sämtliche Kombinationen der in Tabelle 1 mit C bezeichneten Fälle (d. h. derjenigen Fälle, wo ein Befehlssignal SK für die Rechtsverschiebung mit gleichzeitiger Addition der Dezimalgröße »6« auftritt, wobei dieses Signal lediglich zum Zeitpunkt J₁ erzeugt werden soll) wiedergibt:A logical equation is given below which contains all combinations of the cases labeled C in Table 1 (ie those cases where an instruction signal SK for the right shift occurs with simultaneous addition of the decimal size "6", this signal being generated _{only at time J 1} should) reproduces:

SK = St₁ [W₄. (Z₄ + X₃ + X₂ + W₁X₁ + W₁C + X₁Q + X₄ (W₃ + W₂ + W₁X₁ + W₁C + X₁C)+ W₃X₃ (W₂ + X₂ + W₁X_{1 (} (7) ·+ FF₁C + X₁C) + FF₂X₂ (FF₃ + Z₃) SK = St ₁ [W ₄ . (Z ₄ + X ₃ + X ₂ + W ₁ X ₁ + W ₁ C + X ₁ Q + X ₄ (W ₃ + W ₂ + W ₁ X ₁ + W ₁ C + X ₁ C) + W ₃ X ₃ (W ₂ + X ₂ + W ₁ X _{1 (} (7) + FF ₁ C + X ₁ C) + FF ₂ X ₂ (FF ₃ + Z ₃ )

(FF₁X₁ + W₁C + X₁C))(FF ₁ X ₁ + W ₁ C + X ₁ C))

6060

Hierin ist S das Schiebesignal und I₁ der Zeitpunkt des Arbeitens der Prüfschaltung CD. Here, S is the shift signal and I _{1 is} the time at which the test circuit CD operates.

In der nachstehenden Tabelle 3 sind sämtliche durch das Signal SK vorzunehmenden Steuerungen, d. h. sämtliche Steuerzustände für die Rechtsverschiebung unter gleichzeitiger Addition der Dezimalgröße »6«, angegeben:In the following table 3 are all controls to be made by the signal SK, d. H. all control states for the right shift with simultaneous addition of the decimal size »6«, indicated:

Tritt an Stelle des durch die Gleichung (7) gestimmten Befehlssignals SK das Befehlssignal SK auf, so sind die Speicherelemente W₄., W₃, W₂ und W₁ so zu steuern, daß lediglich die Rechtsverschiebung erfolgt (notwendigerweise in allen Fällen von t_t für die in Tabelle 1 mit JVC bezeichneten Kombinationen sowie in den Fällen von t₂, t₃ und i₄); die entsprechenden Zustaridsgleichungen und logische Gleichung sind wie folgt:Takes the place of attuned by the equation (7) command signal SK, the command signal SK, so the memory elements are W _4., W _3, W ₂ and W ₁ to control so that only the right shift (necessarily carried out in all cases of t _t for the combinations denoted by JVC in Table 1 and in the cases of t ₂ , t ₃ and i ₄ ); the corresponding state equations and logical equation are as follows:

W₃"^+l = (W₄)" (12) · W ₃ " ^{+ l} = (W ₄ )" (12) ·

FFy⁺¹ = (FF₃)" FF₁"+¹ = (FF₂)" W_E = FF₁ FFy ⁺¹ = (FF ₃ ) "FF ₁ " + ¹ = (FF ₂ ) " W _E = FF ₁

(13) (14) (15)(13) (14) (15)

Die Gleichungen (8) bis (11) und (12) bis (15) ergeben durch Vereinigung unter Einbeziehung der durch die entsprechenden Befehlssignale gegebenen Zustände die folgenden Zustandsgleichungen und logische Gleichung für die einzelnen Speicherelemente:The equations (8) to (11) and (12) to (15) result by combining with the inclusion of the the following state equations and states given by the respective command signals logical equation for the individual storage elements:

[SK (W₄. + W₃ + W₂) + SK · FF₄)" (16) [SK (W _4. + W ₃ + W ₂ ) + SK · FF ₄ ) "(16)

[SK (W₃W₂ + W₃W₂) + SK ■ FF₃)" (17) [SK (W ₃ W ₂ + W ₃ W ₂ ) + SK ■ FF ₃ ) "(17)

(SK · FF₂ + SK ■ W₂)"' (18)(SK · FF ₂ + SK ■ W ₂ ) "' (18)

SFF₁. (19)SFF ₁ . (19)

Da andererseits das Speicherelement FF₄ immer nur im Sinne einer Rechtsverschiebung des Inhalts von der oberen Stelle her gesteuert wird, ergibt sich die folgende Zustandsgieichung:Since, on the other hand, the storage element FF ₄ is only controlled from the top position in the sense of shifting the content to the right, the following equation of state results:

FF₄"+!= (FF₅)". (20)FF ₄ "+! = (FF ₅ )". (20)

Die logische Gleichung für einen ebenfalls verwendeten Volladdierer sowie die ZustandsgieichungThe logical equation for a full adder, which is also used, as well as the state equation

209 645/115209 645/115

VV₃ VV ₃ ==

FF,"+¹ =FF, "+ ¹ =

W_E =W _E =

einer darin enthaltenen Ubertragsspeicherschaltung sind wie folgt:a carry-over memory circuit contained therein are as follows:

A = W_EX_ECA = W _E X _E C

cⁿ⁺¹ = c ^{n + 1} =

W_EX_EC W_EX_ECW _E X _E CW _E X _E C

W_EX_ECW _E X _E C

(21)(21)

(22)(22)

die Abwesenheit oder Anwesenheit eines Dezimal-. Übertrags von der niedrigeren Stelle.the absence or presence of a decimal. Carry-over from the lower position.

Wenn z. B. zum Zeitpunkt I₁ der Summand (W₄., W₃, W₂, W₁, C₀) = »0101«, 0 und der Addend (X₄, X₃, X₂, X₁) — »0011« sind, so ergibt sich folgender Zustand:If z. B. at time I ₁ the summand (W _4. , W ₃ , W ₂ , W ₁ , C ₀ ) = "0101", 0 and the addend (X ₄ , X ₃ , X ₂ , X ₁ ) - "0011 «Are, the following condition arises:

wobei η ein vorgegebener Bitzeitpunkt ist.where η is a given bit time.

Durch die Verwendung von Speicherelementen mit den durch die obigen Gleichungen (1) bis (4), (5), (7) und (16) bis (21) wiedergegebenen Eigenschaften sowie entsprechender Signale wird es möglich, die oben erläuterten Operationen durchzuführen und in einfacher Weise die Summe zweier binär verschlüsselter Dezimalzahlen zu erhalten, ohne daß dabei eine Verzögerung, wie sie andernfalls für die Kompensation erforderlich ist, in Kauf genommen werden muß.By using memory elements with the equations (1) to (4) above, (5), (7) and (16) to (21) reproduced properties as well as corresponding signals, it is possible to use the carry out operations explained above and in a simple manner the sum of two binary encrypted Obtain decimals without incurring a delay like they would otherwise for compensation is required, must be accepted.

Als Ausführungsbeisp.iel der Erfindung zeigt F i g. 2 ein Schaltbild, wobei die einzelnen Speicherelemente jeweils aus einer Flip-Flop-Stufe vom Zurücksetz-• Setztyp (R — S) bestehen und die entsprechenden Eingangsgrößen. angegeben sind. Die Symbole sind die gleichen wie in F i g. 1. Auf eine nähere Erläuterung der Schaltung wird verzichtet.As an exemplary embodiment of the invention, FIG. 2 shows a circuit diagram, the individual memory elements each consisting of a flip-flop stage of the reset • set type (R - S) and the corresponding input variables. are specified. The symbols are the same as in FIG. 1. A more detailed explanation of the circuit is dispensed with.

Zur Bitzeit t_t im oben erläuterten Ausführungsbeispiel wird die Anwesenheit oder Abwesenheit eines Übertrags durch die logische Schaltungsanordnung CD wahrgenommen. Gemäß einer anderen Ausführungsform der Erfindung kann eine korrekte Wahrnehmung zur Bitzeit t₂, die um eine Bitzeit später ist als C₁, erfolgen. Und zwar kann die Anwesenheit oder Abwesenheit eines Dezimalübertrags zur höheren Stelle entsprechend den Zuständen der drei höchstplazierten Bits des Summanden und des Addenden zur Bitzeit t₂ (d. h. aus den Inhalten der sechs Speicherelemente W₃, W₂, W₁, X₃, X₂ und X₁) wahrgenommen werden. ■ , .-At bit time t _t in the exemplary embodiment explained above, the presence or absence of a carry is perceived by the logic circuit arrangement CD. According to another embodiment of the invention, correct perception can take place at bit time t ₂ , which is one bit time later than C ₁ . The presence or absence of a decimal carry to the higher digit can be determined according to the states of the three highest-placed bits of the addend and the addend at bit time t ₂ (i.e. from the contents of the six memory elements W ₃ , W ₂ , W ₁ , X ₃ , X ₂ and X ₁ ) are perceived. ■, .-

Wenn der Summand und der Addend beide nach rechts verschoben werden, hinsichtlich des Übertrags die entsprechend der Logik des normalen binären Volladdierers erhaltenen Inhalte angewendet werden und die Klassifikation des Übertrags C und des NichtÜbertrags NC entsprechend den Kombinationen der Zeit vorgenommen wird, kann man die nachstehende Tabelle 4 erhalten, ohne daß dabei eine Diskrepanz auftritt:If the addend and the addend are both shifted to the right, with regard to the carry, the contents obtained according to the logic of the normal binary full adder are applied and the classification of the carry C and the non-carry NC is made according to the combinations of time, one can see the table below 4 obtained without a discrepancy occurring:

W₄W₃W₂W₁ W ₄ W ₃ W ₂ W ₁

0101
0100101
010

0011
0010011
001

0
10
1

Für diesen Fall steht in der obigen Tabelle
Andererseits ergibt sich für den Fall, daß derThis is the case in the table above
On the other hand, in the event that the

Summand (W₁^W₃W₂W₁, C₀) = »1001«, 1 und der Addend (X₄, X₃, X₂, X₁) = »1000«:Addend (W ₁ ^ W ₃ W ₂ W ₁ , C ₀ ) = "1001", 1 and the addend (X ₄ , X ₃ , X ₂ , X ₁ ) = "1000":

WiW₃W₂W₁ WiW ₃ W ₂ W ₁

1001
1001001
100

X₁X₃X₂X₁ X ₁ X ₃ X ₂ X ₁

1000
1001000
100

Tabelle 4Table 4

W₃W₂W₁ W ₃ W ₂ W ₁ C₀ C ₀ 100100 011011 X₃ X₁X₁
010 X ₃ X ₁ X ₁
010 001001 000000 100
100100
100 1
01
0 C
CC.
C. C
CC.
C. C
CC.
C. C
CC.
C. C
NC C.
NC 011
011011
011 1
01
0 C
CC.
C. C
CC.
C. C
CC.
C. C"
NC C "
NC NCNC
NCNC 010
010010
010 1
01
0 C
CC.
C. C
CC.
C. C
NC C.
NC NCNC
NCNC NCNC
NCNC 001
001001
001 1
0 ,1
0, C
CC.
C. C
NC C.
NC NCNC
NCNC NCNC
NCNC NCNC
NCNC 000
000000
000 1
0 ■1
0 ■ C
NC C.
NC NCNC
NCNC NCNC
NCNC NCNC
NCNC NCNC
NCNC

5050

5555

60 Dieser Fall ist in der obigen Tabelle mit C bezeichnet. 60 This case is denoted by C in the table above.

Eine logische Gleichung, die sämtliche der Ubertragungsangaben C in Tabelle 4 entsprechenden Kombinationen erfaßt, ist wie folgt:A logical equation that contains all of the combinations corresponding to the transmission information C in Table 4 recorded is as follows:

SK = St₂[W₃ (X₃ + X₂ + X₁ + C₀) (1') SK = St ₂ [W ₃ (X ₃ + X ₂ + X ₁ + C ₀ ) (1 ')

+ X₃ (W₂ + W₁ + C₀)
+ W₂X₂(W₁ +X₁ + C₀) . ■ ·+ X ₃ (W ₂ + W ₁ + C ₀ )
+ W ₂ X ₂ (W ₁ + X ₁ + C ₀ ). ■ ·

+ P^₁X₁C₀ (W₂ + X₂)) + P ^ ₁ X ₁ C ₀ (W ₂ + X ₂ ))

Hierbei ist S das Verschiebesignal und t₂ der Zeitpunkt des Arbeitens der Prüfschaltung CD bei der Ausführungsform nach F i g. 3.Here, S is the shift signal and t _{2 is} the time at which the test circuit CD operates in the embodiment according to FIG. 3.

Für den Fall, daß eine Rechtsverschiebung unter gleichzeitiger Addition der Dezimale »6« zum Zeitpunkt t₂ erfolgt, nehmen die obengenannten Beispiele die in den nachstehenden Tabellen 5 a) und -5 b) gezeigte Form an, und zwarIn the event that a right shift occurs with simultaneous addition of the decimals "6" at time t ₂ , the above examples take the form shown in Tables 5 a) and -5 b) below

a) für den Fall, daß kein übertrag zur höheren Stelle erfolgt (Steuerung durch das Signal SK), unda) in the event that there is no transfer to the higher position (control by the signal SK), and

b) für den Fall, daß ein übertrag zur höheren Stelle erfolgt (Steuerung durch das Signal SK):b) in the event that there is a transfer to the higher position (control by the signal SK) :

Tabelle 5 a)Table 5 a)

W₄W₃W₂W₁ W ₄ W ₃ W ₂ W ₁ w_E w _E X^X₂X₁ X ^ X ₂ X ₁ X£ ~ Aj X £ ~ Aj CC. AA. 01010101 11 00110011 11 00 00 ti.ti. 010010 00 001001 ίί 11 00 hH (*2)
01 -(* 2)
01 - 11 0000 οο 11 00 uu 00 00 00 00 11 11 hH 00

Dabei bezeichnet C₀, das in der Ubertragsspeicherschaltung des Volladdierers A U gespeichert wird, Darin bedeutet A einen Volladdiererausgang für drei Eingänge von W_E, X_E und C und C eine Ubertragsspeicherung im Volladdierer für drei Eingänge von W_E, X_E und C. Die Logik für beide ist üblichHere, C is stored in the carry latch circuit of the full adder AU denotes _0, Darin, A represents a Volladdiererausgang for three inputs of W _E, X _E and C and C is a carry-over storage in the full adder for three inputs of W _E, X _E and C. Logic for both is common

und braucht nicht erklärt τα. werden. (*1) bedeutet, daß W_E = W₁ im Falle SK, und (*2) bedeutet eine bloße Rechtsverschiebung im Falle SK. and does not need to be explained τα. will. (* 1) means that W _E = W ₁ in the case of SK, and (* 2) means a mere right shift in the case of SK.

Tabelle 5 b)Table 5 b)

W₁₁W₃W₂W₁ W ₁₁ W ₃ W ₂ W ₁ 11 Λ4.Α3 X₂ X ι Λ4.Α3 X ₂ X ι X_E = X₁ X _E = X ₁ CC. AA. titi 10011001 (*3)
1(* 3)
1 10001000 00 11 00 hH 100100 11 100100 00 11 00 UU 11 11 11 11 11 hH 11

1515th

Da die Ausgangsgröße in der obigen Tabelle »1000« mit einem Übertrag ist, entspricht sie der Dezimalgröße »1-8«. ,Since the output variable in the table above is »1000« with a carry, it corresponds to the decimal size "1-8". ,

Im vorliegenden Fall erscheint SK zum Zeitpunkt t₂, so daß die zu addierende Zahl nicht »0110«, sondern »011« ist und zu »100« addiert wird, wobei der Ausgang W_E und der nächste rechtsverschobene Zustand in bezug auf die resultierende Größe »111« bestimmt werden. (*3) bedeutet W_E = 1 (in diesem Fall gilt nur W_E = W₁), und (*4) bedeutet den Zustand »11«, d.h. »111« nach rechts verschoben.In the present case, SK appears at time t ₂ , so that the number to be added is not "0110" but "011" and is added to "100", the output W _E and the next right-shifted state in relation to the resulting variable "111" can be determined. (* 3) means W _E = 1 (in this case only W _E = W ₁ applies), and (* 4) means the state "11", ie "111" shifted to the right.

Aus der obigen Tabelle 5 b) ergibt sich für die durch das Signal SK vorzunehmenden Steuerungen in Verbindung mit den mit C in Tabelle 4 bezeichneten Kornbinationen die nachstehende Tabelle 6.The following table 6 results from the above table 5 b) for the controls to be carried out by the signal SK in connection with the combinations designated with C in table 4.

Tabelle 6Table 6

Zustand bei J₂ State at J ₂ • Zustand bei t₃ • State at t ₃ Ausgang bei I₂ Output at I ₂ W₃W₂W₁ W ₃ W ₂ W ₁ W₃W₂W₁ .W ₃ W ₂ W ₁ . 'w_E 'w _E 000000 0101 11 001001 1010 00 010010 1010 11 011011 1111th 00 100100 1111th 11

4040

Die Zustandsgieichungen und die logische Gleichung des Ausgangs, die den in Tabelle 6 angegebenen Zustandsänderungen genügen, sind wie folgt:The equations of state and output logic equation corresponding to those given in Table 6 Changes of state are sufficient as follows:

4545

W₂"⁺¹ = (W₃ + W₂ + W₁)"
W₁"+¹ = (W₂W₁-FW₂W₁)" W ₂ " ⁺¹ = (W ₃ + W ₂ + W ₁ )"
W ₁ "+ ¹ = (W ₂ W ₁ -FW ₂ W ₁ )"

w_E = W₁ w _E = W ₁

(3T(3T

X₄"⁺¹ X ₄ " ⁺¹ = (SX₅)"= (SX ₅ ) " X₃"⁺¹ X ₃ " ⁺¹ = (SX₄)"= (SX ₄ ) " X₂"⁺¹ X ₂ " ⁺¹ — IuA j/- IuA j / X "⁺¹ X " ⁺¹ Xb 'Xb ' = SX₁ = SX ₁ W₄"W ₄ " ⁺¹⁺¹ = (SW₅)¹ = (SW ₅ ) ¹

w₃ ^h+l w ₃ ^{h + l}

W₂"W ₂ " ⁺¹⁺¹

= (SW₄)"= (SW ₄ ) "

{SK (W₃ + W₂ + W₁) + SKW₃)"{SK (W ₃ + W ₂ + W ₁ ) + SKW ₃ ) "

(ir)(ir)

(12')(12 ')

W₁"+¹ = [SK(W₂W₁ + W₂W₁) + SKW₂)" (13') W ₁ "+ ¹ = [SK (W ₂ W ₁ + W ₂ W ₁ ) + SKW ₂ )" (13 ')

SKW₁ + SKW₁ SKW ₁ + SKW ₁

(W)(W)

5050

Im Falle von SK erfolgt für X₄, X₃, X₂, X₁, W₄, W₃, W₂ und W₁ eine bloße Rechtsverschiebung, und die Eingangsgleichungen und die logische Gleichung des Ausgangs der einzelnen Speicherzellen ergeben sich wie folgt:In the case of SK , X ₄ , X ₃ , X ₂ , X ₁ , W ₄ , W ₃ , W ₂ and W _{1 are} simply shifted to the right, and the input equations and the logical equation of the output of the individual memory cells result as follows:

Die vorerwähnte Operation kann durch Verwendung von Speicherelementen mit den durch die Gleichungen (V) und (5') bis (14') wiedergegebenen Eigenschaften sowie der angegebenen Signale gemäß diesem Ausführungsbeispiel durchgeführt werden, wobei in einfacher Weise die Summe zweier binär verschlüsselter Dezimalzahlen ohne diejenigen Verzögerung, die sonst für die Kompensation erforderlich ist, erhalten wird. ^j The aforementioned operation can be performed by using memory elements having the properties represented by equations (V) and (5 ') to (14') and the specified signals according to this embodiment, simply taking the sum of two binary-coded decimal numbers without those Delay otherwise required for compensation is obtained. ^j

F i g. 3 zeigt das Detailschaltbild einer logischen Schaltungsanordnung gemäß dieser Ausführungsform der Erfindung, wobei in den einzelnen Speicherelementen ebenfalls Flip-Flop-Stufen vom Zurücksetz-Setztyp (RS) verwendet werden und-jeweils die entsprechende Eingangsgleichung erhalten wird. Die angegebenen Symbole sind die gleichen wie in F i g. 1.F i g. 3 shows the detailed circuit diagram of a logic circuit arrangement according to this embodiment of the invention, with flip-flop stages of the reset-reset type (RS) also being used in the individual memory elements and the corresponding input equation being obtained in each case. The symbols given are the same as in FIG. 1.

Ein zusätzliches Merkmal des erfindungsgemäßen Addierwerkes besteht darin, daß durch Anwendung der Schaltungsfunktion der Rechtsverschiebung unter gleichzeitiger Addition der Dezimalgröße »6« bei Steuerung durch das Signal SX das Addierwerk zugleich als Komplementierer für binär verschlüsselte Dezimalzahlen verwendet werden kann. .An additional feature of the adder according to the invention is that by application the switching function of the right shift with simultaneous addition of the decimal size »6« Control by the signal SX the adder at the same time as a complementer for binary encrypted Decimal numbers can be used. .

Es sei angenommen, daß das Komplement in bezug auf 9 (9-Komplement) einer bestimmten Zahl erhalten werden soll. Dies bedeutet, daß für jede Dezimalstelle dieser Zahl das entsprechende 9-Komplement bereitgestellt werden muß, wobei zwischen dem ursprünglichen Zahlenwert der betreffenden Stelle »α« und seinem 9-Komplement (a) die folgende Beziehung besteht:Assume that the complement is to be obtained with respect to 9 (9's complement) of a certain number. This means that the corresponding 9's complement must be provided for each decimal place of this number, whereby the following relationship exists between the original numerical value of the relevant digit "α" and its 9-complement (a):

(a) = 9 — »α« (dezimale Darstellung) (23) (a) = 9 - »α« (decimal representation) (23)

Wenn der Ziffernwert »α« binär dargestellt wird, muß man, um das Komplement jedes Bits zu erhalten (d. h. 1 in 0 und 0 in 1 umzuwandeln), die Größe »1111«, d. h. die Dezimalgröße »15« komplementieren, wobei zwischen den ursprünglichen Binärgrößen U₁, a₂, a₃ und a₄ und deren Komplementen U₁, a₂, a₃ und ä₄ die folgende Beziehung besteht:If the digit value "α" is represented in binary, in order to obtain the complement of each bit (ie converting 1 to 0 and 0 to 1), one has to complement the size "1111", ie the decimal size "15", with between the original Binary quantities U ₁ , a ₂ , a ₃ and a ₄ and their complements U ₁ , a ₂ , a ₃ and ä _{4 have} the following relationship:

(U₁ O₂O₃ O₄.) == (Uli) — (O₁ a₂ O₃ a₄) (24) (binäre Darstellung) (U ₁ O ₂ O ₃ O _4. ) == (Uli) - (O ₁ a ₂ O ₃ a ₄ ) (24) (binary representation)

Die beiden Gleichungen (23) und (24) lassen sich so vereinigen, daß »α« (dezimale Darstellung) = U₁ a₂ a₃ a₄ (binäre Darstellung), und das zu gewinnende Komplement (ä) stellt sich wie folgt dar:The two equations (23) and (24) can be combined in such a way that "α" (decimal representation) = U ₁ a ₂ a ₃ a ₄ (binary representation), and the complement (ä) to be obtained is represented as follows :

6060

6565

(ä) = 9 - »α« (25)(ä) = 9 - »α« (25)

= 15 — »α« — 6 (dezimale Darstellung)= 15 - »α« - 6 (decimal representation)

= »1111« — (U₁ (X₂ a₃ a₄ + »0110«)
. (binäre Darstellung)= "1111" - (U ₁ (X ₂ a ₃ a ₄ + "0110")
. (binary representation)

Vergleicht man die Gleichungen (25) und (24), so sieht man, daß Gleichung (25) folgendes bedeutet: Das 9-Komplement einer Zifferngröße »α« ist gleich einer Zahl, die durch Addition von »0110« (Dezimalgröße 6) zur binären Darstellung von »α«, d. h. a_x a₂ a₃ a₄ und 4 5-Komplementierung der erhaltenen Summe, d. h. durch Umwandeln jedes Bits der Summe von 1 in 0 bzw. 0 in 1, erhalten wird.If you compare equations (25) and (24), you can see that equation (25) means the following: The 9's complement of a digit size "α" is equal to a number that is created by adding "0110" (decimal size 6) to the binary representation of "α", ie a _x a ₂ a ₃ a ₄ and 4 5-complementation of the sum obtained, ie by converting each bit of the sum from 1 to 0 and 0 to 1, respectively.

Die Addition der Dezimalgröße »6« ist dadurch möglich, daß man stets K = I macht, wie bereits erklärt, und die Umwandlung von 1 in 0 bzw. 0 in 1 kann einfach dadurch erfolgen, daß man die betreffenden Werte durch eine Inverterstufe schickt. Das Addierwerk hat daher den großen Vorteil, daß es zugleich auch zum 9-Komplementieren für die Inhalte des Summandenregisters mitverwendet werden kann, wenn man den folgenden Befehl speziell eingibt:The addition of the decimal size "6" is possible by always making K = I , as already explained, and the conversion from 1 to 0 or 0 to 1 can be done simply by sending the relevant values through an inverter stage. The adder therefore has the great advantage that it can also be used for 9-complementing for the contents of the summand register if the following command is entered specifically:

IOIO

K = I . (26) K = I. (26)

Komplementierter Ausgang = W_E} Complemented output = W _E }

Daraus ergibt sich ferner, daß man die erfindungsgemäße Schaltungsanordnung auch als Subtrahierwerk verwenden kann, wenn man die genannte Komplementiererfunktion zu der des Addierers für binär verschlüsselte Dezimalzahlen hinzufügt.It also follows from this that the circuit arrangement according to the invention can also be used as a subtracter can be used if one uses the said complementer function to that of the adder for binary adds encrypted decimal numbers.

. ,. ,

Claims (3)

Patentansprüche:Patent claims: 1. Binär-dezimales Serien-Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition und Subtraktion zweier binär-codierter Dezimalzahlen, mit einem ersten und einem zweiten Speicher, deren jeder mehrere Speicherelementgruppen zur Speicherung eines ersten und eines zweiten Operanden in Form einer binär-codierten Dezimalzähl aufweist, ferner mit einem Serien-Serien-Addierer-Subtrahierer, der so an die Speicher angeschlossen ist, daß die dort gespeicherten Operanden bitseriell in ihn abgerufen werden können und dem ein dritter Speicher zur Speicherung eines beim Addieren oder Subtrahieren der nächstniedrigeren Dezimalzahl anfallenden Übertrags bzw. Borgers zugeordnet ist, dadurch gekennzeichnet, daß das Rechenwerk eine Prüfschaltung (CD) enthält, die vor der seriellen Verarbeitung der einer Dezimalstelle entsprechenden Operandenteile feststellt, ob für die nächsthöhere Dezimalstelle ein übertrag bzw. ein Borger zu erwarten ist. oder nicht, daß die Prüfschaltung ein die logische Funktion1. Binary-decimal series-series arithmetic unit with decimal carry correction for the addition and subtraction of two binary-coded decimal numbers, with a first and a second memory, each of which has several memory element groups for storing a first and a second operand in the form of a binary-coded decimal counter , furthermore with a series-series adder-subtracter, which is connected to the memory in such a way that the operands stored there can be called up bit-serially into it and to which a third memory for storing a carry or subtract that occurs when adding or subtracting the next lower decimal number. Borgers, characterized in that the arithmetic unit contains a test circuit (CD) which, before the serial processing of the operand parts corresponding to a decimal place, determines whether a transfer or borrow is to be expected for the next higher decimal place. or not that the test circuit is a logical function Hierzu 1 Blatt Zeichnungen SK = St₁ [W₄[X₄. + X₃ + X₂ + W₁X₁ ■'. 1 sheet of drawings SK = St ₁ [W ₄ [X ₄ . + X ₃ + X ₂ + W ₁ X ₁ ■ '. + W₁C + X₁Q+ W ₁ C + X ₁ Q + X₄(W₃ + W₂ + W₁X₁ + W₁C + X₁C) + W₃X₃(W₂ + X₂ +. W₁X₁ + W₁C + X₁C) + W₂X₂(W₃ + X₃) (W₁X₁ + W₁C + X₁C)) + X ₄ (W ₃ + W ₂ + W ₁ X ₁ + W ₁ C + X ₁ C) + W ₃ X ₃ (W ₂ + X ₂ +. W ₁ X ₁ + W ₁ C + X ₁ C) + W ₂ X ₂ (W ₃ + X ₃ ) (W ₁ X ₁ + W ₁ C + X ₁ C)) oder deren Äquivalente realisierendes Schaltwerk ist und daß sie mit den Ausgängen der vierstufig ausgebildeten Speicherelementgruppen (W₄, W₃, W₂₁W₁; X₄, X₃, X₂, X₁) der ersten beiden Spei-• cher (W, X) und mit dem Ausgang des dritten Speichers (C₀J_ verbunden ist und daß die Ausgänge (SK, SK) der Prüfschaltung zur Lieferung eines Prüfergebnissignals mit den Eingangsanschlüssen der drei niedrigsten Stufen eines der beiden ersten Speicher (W, X) derart verbunden sind, daß vor dem seriellen Einspeichern der binär-codierten Dezimalzahlen in den Serien-Serien-Addierer-Subtrahierer (AU) dem Inhalt dieses Speichers eine Kompensationsgröße dann hinzuaddiert wird, wenn die Prüfung einen über- strag bzw. Borger ergeben hat. vor their equivalents realisierendes switching mechanism and that it connected to the outputs of the four stages formed memory element groups (W _4, W _3, W ₂₁ W _1; X _4, X _3, X _2, X _1), the first two storage • cher (W X) and is connected to the output of the third memory (C ₀ J_ and that the outputs (SK, SK) of the test circuit for supplying a test result signal with the input connections of the three lowest levels of one of the first two memories (W, X) are connected in this way that a compensation value is in front of the serial storage of the binary coded decimal numbers in the series-to-serial adder-subtracter (AU) the content of this memory then added when the test or Borger found an above-s contract. v 2. Binär-dezimales Serien-Serien-Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß die Eingänge der Prüfschaltung (CD) an Stelle mit den Ausgängen der vier Stufen mit den Ausgängen der drei niedrigsten Stufen (W₃, W₂, W₁, und X₃, X₂, X₁) der Register (W, X) und einem Ausgang des Speichers (C₀) verbunden sind und daß ihre Ausgänge mit den Eingängen der beiden niedrigsten Stufen (W₂, W₁ und X₂, X₁) eines der Speicher (W, X) derart verbunden sind, daß zum Inhalt des einen Registers nur dann ein Kompensationswert addiert wird, wenn die Prüfung ergeben hat, daß ein Dezimaladditionsübertrag vorliegt.2. Binary-decimal series-series arithmetic unit according to claim 1, characterized in that the inputs of the test circuit (CD) in place of the outputs of the four stages with the outputs of the three lowest stages (W ₃ , W ₂ , W ₁ , and X ₃ , X ₂ , X ₁ ) of the registers (W, X) and an output of the memory (C ₀ ) are connected and that their outputs are connected to the inputs of the two lowest stages (W ₂ , W ₁ and X ₂ , X ₁ ) one of the memories (W, X) are connected in such a way that a compensation value is only added to the content of one register if the test has shown that a decimal addition carry is present. 3. Binär-dezimales Serien-Serien-Rechenwerk nach Anspruch 2, dadurch gekennzeichnet, daß der Ausgang des anderen (X) der beiden Speicher mit einem Inverter (/) verbunden ist, welcher den zweiten Operanden zur Durchführung einer Subtraktion in dem Serien-Binär-Addierer-Subtrahierer (AU) in sein Komplement umkehrt.3. Binary-decimal series-series arithmetic unit according to claim 2, characterized in that the output of the other (X) of the two memories is connected to an inverter (/) which the second operand for performing a subtraction in the series binary -Adder-subtracter (AU) reverses to its complement.