DE1524131B1 - Binär-dezimales Serien.Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition un Subtraktion zweier binär-codierter Dezimalzahlen - Google Patents

Binär-dezimales Serien.Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition un Subtraktion zweier binär-codierter Dezimalzahlen

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DE1524131B1
DE1524131B1 DE1966H0059480 DEH0059480A DE1524131B1 DE 1524131 B1 DE1524131 B1 DE 1524131B1 DE 1966H0059480 DE1966H0059480 DE 1966H0059480 DE H0059480 A DEH0059480 A DE H0059480A DE 1524131 B1 DE1524131 B1 DE 1524131B1
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DE
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decimal
binary
series
memory
carry
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DE1966H0059480
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Atsushi Asada
Isamu Washizuka
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Sharp Corp
Original Assignee
Sharp Corp
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    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/491—Computations with decimal numbers radix 12 or 20.
    • G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
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    • G06F7/494—Adding; Subtracting
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Description

Bei bekannten Rechenwerken erfolgt die Addition 15 gebildeten Speicherelementgruppen (W4., W3, W2, und Subtraktion von Dezimalzahlen beispielsweise W1]X4., Z3, Z2, Z1) der erstenbeiden Speicher (W,X) derart, daß zwei reine Binär-Volladdierer vor- und mit dem Ausgang des dritten Speichers (C0) verbereitet werden, die jeweils mit den Ausgängen der bunden ist und daß die Ausgänge (SK, SK) der Prüf-Speicherregister für die beiden zu addierenden oder schaltung zur Lieferung eines Prüfergebnissignals mit zu subtrahierenden Zahlen verbunden sind. Während 20 den Eingangsanschlüssen der drei niedrigsten Stufen der eine Addierer lediglich die Addition der beiden eines der beiden ersten Speicher (W, X) derart verZahlen durchführt, hat der andere Addierer noch bunden sind, daß vor dem seriellen Einspeichern einen dritten Eingang, der mit dem Ausgang einer der binär-codierten Dezimalzahlen in den Serien-Korrekturschaltung, welche den Korrekturwert +6 Serien-Addierer-Subtrabierer (A U) dem Inhalt dieses liefert, verbunden. Auf diese Weise fällt von den 25 Speichers eine Kompensationsgröße dann hinzubeiden Addierern zur gleichen Zeit ein Ergebnis mit addiert wird, wenn die Prüfung einen übertrag bzw. und ein Ergebnis ohne Korrektur an. Von diesen Borger ergeben hat.
beiden Ergebnissen wird nun in Abhängigkeit von Hierbei sind außer den beiden Speicherregistern einer Prüfung auf das Vorhandensein oder Nichtvor- praktisch nur noch die Prüfschaltung und ein einziger handensein eines Übertrags im Dezimaladditions- 30 Binäraddierer erforderlich, um die Addition oder ergebnis das eine oder das andere als Endergebnis Subtraktion zweier Binärzahlen unter Berücksichtider Addition ausgewählt. Der bekannte Rechner gung des Dezimalübertrags ohne zusätzlichen Zeitbenötigt für diese Funktionsweise außer dem in aufwand durchzuführen. Diese Einsparung von Schaljedem Fall erforderlichen einen Binäraddierer und tungsteilen ohne Erhöhung der Operationszeit wird der Dezimalkorrekturschaltung zusätzlich einen zwei- 35 möglich durch die Prüfung auf einen übertrag aus ten Binäraddierer und die Auswahlschaltung, welche dem Inhalt der Digitalspeicher bereits vor Durchdie Wahl zwischen den beiden gleichzeitig anfallenden führung des eigentlichen Rechenvorgangs und die Additionsergebnissen trifft. Durch diesen Aufwand Verarbeitung dieses Prüfungsergebnisses gleichzeitig werden jedoch die Vorteile, welche ein Serienrechen- in eben diesem Rechenvorgang, der in nur einem werk mit sich bringt, nämlich die Einfachheit des 40 einzigen Binärvolladdierer durchgeführt wird. Ins-Aufbaus, zum großen Teil zunichte gemacht (deutsche besondere wird das Auftreten eines Dezimalübertrags Auslegeschrift 1 126 166). bereits im voraus an Hand der in vier Digitalstellen
Bei anderen bekannten Serienrechenwerken erfolgt . gespeicherten digitalcodierten, zu addierenden oder die Prüfung auf einen übertrag ebenfalls erst aus dem zu subtrahierenden Dezimalstellen geprüft, und dieses Ergebnis der Addition, und die Verarbeitung dieses 45 Ergebnis wird in einen Übertragsspeicher eingegeben, Übertrags erfordert zusätzliche Schaltungseinheiten. der es zur gegebenenfalls erforderlichen Dezimal-Auch hierbei ergibt sich ein relativ großer Schaltungs- korrektur wiederum einem der beiden Öperandenaufwand für den gesamten Rechenvorgang unter speicher zuführt, so daß der anschließende Additions-Berücksichtigung der Dezrmalkorrektur (Speiser, Vorgang in der Additionsschaltung (Addierwerk) un-Digitale Rechenanlagen, deutsche Auslegeschriften 5° mittelbar das Ergebnis mit dem bereits berücksichtig-1 121 383 und 1 140 380). . ten übertrag liefert, ohne daß eine gesonderte Addi-
Die Aufgabe der Erfindung besteht demgegenüber tion des Übertrags noch erforderlich wäre, wie es in der Vereinfachung des Schaltungsaufwandes zur bei den bisher bekannten Rechnern der Fall ist. Durchführung derartiger Rechenvorgänge, ohne daß Bei einer speziellen Ausführungsform der Erfindadurch ein höherer Zeitaufwand in Kauf genommen 55 dung werden, um einen der Addition der Dezimalwerden müßte. Hierzu liegt der Erfindung der Ge- größe »6« gleichwertigen Effekt zu erhalten, die danke zugrunde, bereits aus dem Inhalt der Speicher, Speicherinhalte des Summandenregisters und des welche die beiden zu addierenden oder zu subtrahie- Addendenregisters um ein Bit verschoben, sodann renden Zahlen enthalten, vor dem eigentlichen Re- geprüft, ob ein übertrag vorhanden ist oder nicht, chenvorgang festzustellen, ob sich bei diesem ein 6° und im Falle des Vorhandenseins eines Übertrags übertrag ergeben wird oder nicht, und das Ergebnis einem der Register ein Schiebesignal mit gleichzeitiger dieser Feststellung in dem Rechenvorgang selbst Addition der Binärgröße »011« selektiv zugeleitet, gleich mit zu verwerten. Indem zuerst die numerische Information um ein
Bei einem binär-dezimalen Serien-Serien-Rechen- Bit verschoben und anschließend die Größe »011«
werk der eingangs genannten Art wird diese Aufgabe 65 addiert wird, erzielt man den gleichen Effekt, wie
dadurch gelöst, daß das Rechenwerk eine Prüfschal- wenn man die Größe »0110« ohne Verschiebung
tung enthält, die vor der seriellen Verarbeitung der addiert. Die Einrichtung läßt sich auf diese Weise
einer Dezimalstelle entsprechenden Operandenteile einfacher ausbilden.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Ausführungsbeispiele der Erfindung werden an Hand der Zeichnungen im einzelnen erläutert. ^ Es zeigt . '
F i g. 1 ein die Arbeitsweise eines Ausführungsbeispiels veranschaulichendes Blockschaltbild,
F i g. 2 das Schaltschema einer logischen Schaltungsanordnung des Rechenwerks und
F i g. 3 das Schaltschema einer abgewandelten Ausführungsform der logischen Schaltungsanordnung.
Der wichtigste Teil des Rechenwerks ist in der logischen Schaltungsanordnung für die Wahrnehmung des Dezimalübertrags zu sehen, wobei in F i g. 1 eine Stelle, bestehend aus 4 Bits, sowohl des Summandenregisters als auch des Addendenregisters erfaßt ist. In F i g. 1 bezeichnet W das Summandenregister und X das Addendenregister, wobei nur die niedrigste bedeutsame Stelle gezeigt ist. Die niedrigste Stelle (4 Bits) wird durch vier Speicherelemente gebildet, die von der oberen zur unteren Ziffer in der Reihenfolge W4., W3, W2, W1 bzw. X4, X3, X2, X1 angeordnet sind. Da beide Register W und X die Zahlen Wertinformationen serienmäßig speichern, erfolgt in ihnen eine sequentielle Rechtsverschiebung durch das Schiebesignal S. Die beiden Register W und X sind ferner an Speicherelemente der höheren Stellen W5 ... bzw. X5 ... angeschaltet. Die Ausgangsgrößen WE und XE des Summandenregisters und des Addendenregisters werden in einen Volladdierer mit einer Übertragungsspeicherschaltung C0 eingegeben, und am Ausgang des Addierers wird eine Summengröße A abgenommen. Von der Ausgangsklemme der logischen Schaltungsanordnung zur Wahrnehmung des Dezimalübertrags werden selektiv ein bloßes Schiebesignal SK ohne Übertrag und ein Schiebesignal SK mit übertrag und Addition der Dezimalgröße »6« (Binärgröße »0110«) in das Summandenregisters W eingegeben. Ein Direktschiebesignal wird in das Addendenregister X eingegeben. Mit tls t2, t3 und I4. sind Bitzeitsignale bezeichnet. . ■ ■
Das hier verwendete Addendenregister X ist ein normales Schieberegister, bei dem durch das Schiebesignal S eine Rechtsverschiebung erfolgt; die Zustandsgleichungen für die einzelnen Speicherelemente X4, X3, X2 und X1 sind wie folgt:
X4 n+1 = (SX5)" (1)
X3"+1 = (SX4)" (2)
X2"+i = (SX3)" (3)
χ "+1 = (SX2Y (4)
Die logische Gleichung für den Ausgang des Registers ist wie folgt:
Die Bitzeitsignale tu ^2, I3 und i4, die die Zeitsteuerung der Bits des Rechenwerks besorgen, sind so synchronisiert, daß zu einer entsprechenden Bitzeit das niedrigste Bit (vierthöchste Bit), das dritthöchste Bit, das zweithöchste Bit und das höchste Bit (ersthöchste Bit) entsprechend im niedrigsten Speicherelement jeder Stelle erscheinen.
Bei einer derartigen Synchronisation werden entsprechende Ziffern des Summanden und des Addenden, und zwar 4 Bits des jeweils oberen Platzes, in jedem der Speicherelemente W4., W3, W2, W1 und X4, X3, X2, X1 zum Zeitpunkt tx jeder Ziffernzeit gespeichert.
Wenn andererseits die Übertragsspeicherschaltung C0 im Volladdierer AU mit der obenerwähnten Zeitsteuerung so ausgelegt wird, daß sie einen Dezimalübertrag von der unteren Stelle speichert, so läßt sich die Kombination der Zustände, die die neun Speicherelemente W4.,. W3, W2, W1, X4, X3, X2, X1 und G0 zu diesem Zeitpunkt einnehmen können, sowie die Anwesenheit bzw. Abwesenheit des Übertrags in bezug auf diese Kombination durch die nachfolgende Tabelle 1 wiedergeben:
Tabelle
W4W3
W2W1 		C0 1001 1000 Olli 0110 X4X3X2Xi
0101		 0100 0011 0010 0001 0000
1001
1001		 1
0		 C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
NC
1000
1000		 1
0		 C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
NC 		NC
NC
Olli
Olli		 1
0		 C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C.
NC 		NC
NC 		NC
NC
0110
0110		 1
0 j 		C
C 		C
C 		C
C 		C
C 		C
C 		C
C 		C
NC 		NC
NC 		NC
NC 		NC
NC
0101
0101		 1
0		 C
C 		C
C 		C
C 		C
C 		C
C 		C
NC 		NC
NC 		NC
NC 		- NC
NC 		NC
NC
0100
0100		 : 1 ■!
0 : 		C
C 		C
C 		C
C 		C
C 		C
NC . 		NC
■NC 		NC
NC 		NC
NC 		NC
NC 		NC
NC
0011
0011		 I
0 		, C .
c '■		 "; c
C 		C
C 		C
NC 		NC
NC- 		NC
NC- 		NC
,NC: 		NC
■ NC 		NC
NC 		■ NC
NC
Fortsetzung
W4W3
W2W1 		C0 1001 ' 1000 Olli OUO Λ4Λ3Λ2Λ;
0101		 0100 0011 0010 0001 0000
0010
0010		 1
0		 C
C		 C
C		 C
NC 		JVC
JVC		 NC
NC 		NC
NC 		NC
NC 		NC
NC 		JVC
JVC		 JVC
NC
0001
0001		 1
0		 C
C		 C
JVC		 NC
NC 		NC
NC 		NC
NC 		NC
NC 		NC
NC . 		NC
NC 		NC
NC 		NC
NC
0000
0000		 1
0		 C
NC '.■ 		NC
NC 		NC
NC 		NC
NC 		'JVC
NC 		NC
NC 		NC
NC 		NC
NC 		NC
NC 		NC
NC
In dieser Tabelle bedeutet C die Anwesenheit ■ eines Übertrags und NC die Abwesenheit eines '., Übertrags.
Beispielsweise bezeichnet ein Summand (W4WF3 W2W1, C0) = 0101,0 und ein Addend (X4X3X2X1) = 0011 die Addition 5 + 3, wobei kein Übertrag von der niedrigsten Stelle auftritt, das Resultat 8 ist und kein Übertrag erfolgt (angedeutet durch JVC in der obigep Tabelle). Andererseits bezeichnet ein Summand(W4 W3 W2 W1, C0) = 1001,1 und ein Addend (X4X3X2X1) = 1000 die Addition 9 + 8 mit einem Übertrag, und das Resultat ist 8 mit einem übertrag zur nächsten Stelle (angezeigt in der obigen Tabelle durch C). .
Betrachtet man eine Addition von binär verschlüsselten Dezimalstellen, so sind die Ziffernwerte w und χ des Summanden und des Addenden, der übertrag c von der niedrigeren Stelle, der Übertrag c' nach der höheren Stelle und der Ziffernwert α der Summe in der nachstehenden Weise miteinander verknüpft, wobei eine Binärsumme durch F {w,x, c) dargestellt wird, da jeder Ziffernwert durch eine Binärzahl dargestellt ist;
α = F (w, x, c) für den Fall, daß (6)
w + χ + c S= 9 (d. h. c' = 0), und
a = F (w, x, c) + 6 für den Fall, daß w + χ + c ^ 10 (d. h. c' = 1)
Für das erstgenannte Beispiel mit w = 5, χ = 3 und c = 0 gilt dann:
w 0101
χ 0011
c Q
F(w,x,c) 1000 = 8
c' = 0 (Kein Übertrag).
Für das letztgenannte Beispiel mit w = 9, χ = 8 und c = l gilt:
40
45
50
w
χ c
1001
1000
F (w, x, c)
10010
0110
55
60
a 1000 = 8
c' = 1 (übertrag vorhanden).
Wenn die Schaltung so ausgelegt ist, daß die Anwesenheit oder Abwesenheit eines Übertrags zur .nächsthöheren Stelle unter Berücksichtigung der in
65 Tabelle 1 angegebenen Bedingungen zur Bitzeit tx unter Zugrundelegung der Beziehungen gemäß der obigen Gleichung (6) wahrgenommen wird, so erfolgt im Falle der Anwesenheit eines Übertrags (d. h. für sämtliche Fälle, bei denen in Tabelle 1 das Symbol C angegeben ist) nicht nur eine Rechtsverschiebung der Summandenziffern W4., W3, W2 und W1, sondern gleichzeitig auch eine Addition der Dezimalgröße »6«, wobei die Schaltungsanordnung durch ein die Anwesenheit des Übertrags anzeigendes Wahrnehmsignal (in Fig. 1 mit SK bezeichnet) betätigt wird und wobei als Ausgangsgröße (in F i g. 1 mit A bezeichnet) des Volladdierers AU eine Binärdarstellung der vorhandenen Summe sowie ein Ubertragssignal für einen übertrag vom höchstplazierten Bit' der Summe zur nächsthöheren Stelle automatisch erhalten werden.
Wenn die Abwesenheit eines Übertrags wahrgenommen wird (d. h. in allen in Tabelle 1 mit NC bezeichneten Fällen), erfolgt eine bloße_ Rechtsverschiebung (angezeigt durch das Signal SK in F i g. 1), wobei dann die Ausgangsgröße A des Yolladdierers AU automatisch die Summe darstellt. Aus den in Gleichung (6) dargestellten Beziehungen wird ersichtlich, daß ein übertrag zur höheren Stelle nicht besonders berücksichtigt zu werden braucht.
Die nachstehenden Tabellen 2 a und 2 b geben eine serienmäßige Analyse der obengenannten Beispiele, und zwar
a) für den Fall, daß kein übertrag zur höheren Stelle erfolgt (d. h. die Steuerung durch das Signal SK erfolgt), und
b) für den Fall, daß ein übertrag zur höheren Stelle erfolgt (d. h. die Steuerung durch das Signal SK erfolgt).
Tabelle 2a)
W4W3W2W1 WE = W1 0011 XE -X1 C A
h 0101 1 001 1 · (*1)
0		 0
h 010 0 00 1 1 0
h 01 1 0 0 1 0
0 0 0 1 1
(*2)
0
In der Tabelle bedeutet A die Ausgangsgröße des Volladdierers für drei Eingänge von WE, XE und C Die Ausgangsgröße A des Volladdierers AU hat die
Form »1000«, was der Dezimalgröße »8« entspricht. C bezieht sich auf die Ubertragsspeicherschaltung des Volladdierers für drei Eingänge von WE, XE und C. Die Logik beider ist üblich und daher nicht angegeben, (*1) zeigt einen Übertrag von der niedrigeren Stelle an, und (*2) zeigt einen übertrag zur höheren Stelle an.
Tabelle 2b) Tabelle 3
W4W3W2W1 W11= W1 -^4- -^3 -^2 1 Xe=X1 C A
h 1001 1 1000 0 (*3)
1		 0
h (*4)
111		 1 100 0 I 0
h 11 1 10 0 1 0
k 1 1 1 1 1 1
(*5)
1
Die Ausgangsgröße^ des Volladdierers AU ist in diesem Falle »1000« mit einem übertrag, d.h. die Dezimalgröße »10 + 8 = 18«. (*3) bedeutet einen übertrag von der niedrigeren Stelle, (*4) bedeutet einen durch die Addition von »0110« (Dezimalgröße »6«) zum Wert »1001« erhaltenen Zustand sowie Rechtsverschiebung von »1111«, und (*5) zeigt die Anwesenheit eines Übertrags zur höheren Stelle an.
Wie man aus den oben durchgeführten Rechenbeispielen sieht, wird es durch eine selektive Steuerung derart, daß W4, W3, W2 und W1 entweder vom Zustand der neun Speicherelemente von W4, W3, Wz, W1, X4, X3, X2, X1 und C lediglich nach rechts verschoben oder unter gleichzeitiger Hinzuaddierung der Dezimalgröße »6« nach rechts verschoben werde'n, möglich, mit einem normalen Volladdierer als Ausgangsgröße automatisch eine Summe von zwei binär verschlüsselten Dezimalzahlen und einen übertrag zur höheren Stelle zu erhalten.
Nachstehend ist eine logische Gleichung angegeben, die sämtliche Kombinationen der in Tabelle 1 mit C bezeichneten Fälle (d. h. derjenigen Fälle, wo ein Befehlssignal SK für die Rechtsverschiebung mit gleichzeitiger Addition der Dezimalgröße »6« auftritt, wobei dieses Signal lediglich zum Zeitpunkt ix erzeugt werden soll) wiedergibt:
SK = Si1 [W4 [X4 + X3 +X2 + W1X1 + W1C + X1Q + X4(W3 + W2 + W1X1 + W1C + X1C) + W3X3 (W2 + X2 + W1X1 .(7) + W1C + X1C)·+ W2X2 (W3 + X3) (W1X1 + W1C + X1C)] ' .
Hierin ist S das Schiebesignal und I1 der Zeitpunkt des Arbeitens der Prüfschaltung CD.
In der nachstehenden Tabelle 3 sind sämtliche durch das Signal SK vorzunehmenden Steuerungen, d. h. sämtliche Steuerzustände für die Rechtsverschiebung unter gleichzeitiger Addition der Dezimalgröße »6«, angegeben:
Zustand bei J1 Zustand bei i2 Ausgang bei J1
- WJV1W2W1 W4W3W2W1 wE
0000 011 0
0001 011 1
0010 100 0
0011 100 1
0100 101 0
0101 101 1
0110 110 0
Olli 110 1
1000 111 0
1001 111 1
Die Zustandsgieichungen und die logische Gleichung für den Ausgang jedes Speicherelements, die den in Tabelle 3 angegebenen Zustandsänderungen genügen, sind wie folgt:
W3"+x = (W4 +W3 + W2)"
W2 n+1 = (W3W2 + W3W2)"
W1"+1 = (W2)"
WE = W1
(10)
(H)
Tritt an Stelle des durch die Gleichung (7) bestimmten Befehlssignals SK das Befehlssignal SK auf, so sind die Speicherelemente W4, W3, W2 und W1 so zu steuern, daß lediglich die Rechtsverschiebung erfolgt (notwendigerweise in allen Fällen von ία für die in Tabelle 1 mit NC bezeichneten Kombinationen sowie in den Fällen von t2, t3 und t4); die entsprechenden Zustandsgieichungen und logische Gleichung sind wie folgt:
W3"+1 = (W4)" W2 n+1 = (W3)"
W1
wF
n+1 _
(W2)"
..= W1
(12) (13) (14) (15)
Die Gleichungen (8) bis (11) und (12) bis (15) er-
geben durch Vereinigung unter Einbeziehung der
durch die entsprechenden Befehlssignale gegebenen
Zustände die folgenden Zustandsgieichungen und
logische Gleichung für die einzelnen Speicherelemente:
W3" +1 = [SK (W4 + W3 + W2) + SK ■ W4)" (16) W2"+1 = [SK (W3W2 + W3W2) + SK- W3)" (17) W1
= (SK-W2+ SK-W2)"
= SW1.
(18) (19)
Da andererseits das Speicherelement W4 immer nur im Sinne einer Rechtsverschiebung des Inhalts von der oberen Stelle her gesteuert wird, ergibt sich die folgende Zustandsgleichüng:
W4"+1 = (W5)" (20)
Die logische Gleichung für einen ebenfalls .verwendeten Volladdierer sowie die Zustandsgleichüng
1Q9514/559
einer darin enthaltenen Ubertragsspeicherschaltung sind wie folgt:
A= WEXEC
WEX~EC
WEXEC
C1+1 = (WEXE + WEC + XEC)",
(21)
(22) die Abwesenheit oder Anwesenheit eines Dezimalübertrags von der niedrigeren Stelle.
Wenn z. B. zum Zeitpunkt J1 der Summand (W4., W3, W2, W1, C0) = »0101«, 0 und der Addend (Z4, X3, X2,
Zustand:
= »0011« sind, so ergibt sich folgender
wobei η ein vorgegebener Bitzeitpunkt ist.
Durch die Verwendung von Speicherelementen mit den durch die obigen Gleichungen (1) bis (4), (5), (7) und (16) bis (21) wiedergegebenen Eigenschaften sowie entsprechender Signale wird es möglich, die oben erläuterten Operationen durchzuführen und in einfacher Weise die Summe zweier binär verschlüsselter Dezimalzahlen zu erhalten, ohne daß dabei eine Verzögerung^ wie sie andernfalls für die Kompensation erforderlich ist, in Kauf genommen werden muß.
Als Ausführungsbeispiel der Erfindung zeigt F i g. 2 ein Schaltbild, wobei die einzelnen Speicherelemente jeweils aus einer Flip-Flop-Stufe vom Zurücksetz-Setztyp (R — S) bestehen und die entsprechenden Eingangsgrößen angegeben sind. Die Symbole sind die gleichen wie in F i g. 1. Auf eine nähere Erläuterung der Schaltung wird verzichtet.
Zur Bitzeit tx im oben erläuterten Ausführungsbeispiel wird die Anwesenheit oder Abwesenheit eines Übertrags durch die logische Schaltungsanordnung CD wahrgenommen. Gemäß einer anderen Ausführungsform der Erfindung kann eine korrekte Wahrnehmung zur Bitzeit t2, die um eine Bitzeit später ist als il5 erfolgen. Und zwar kann die Anwesenheit oder Abwesenheit eines Dezimalübertrags zur höheren Stelle entsprechend den Zuständen der drei höchstplazierten Bits des Summanden und des Addenden zur Bitzeit t2 (d. h. aus den Inhalten der sechs Speicherelemente W3, W2, W1, X3, X2 und X1) wahrgenommen werden.
Wenn der Summand und der Addend beide nach · rechts verschoben werden, hinsichtlich des Übertrags die entsprechend der Logik des normalen binären Volladdierers erhaltenen Inhalte angewendet werden und die Klassifikation des Übertrags C und des Nichtübertrags-JVC entsprechend den Kombinationen der Zeit vorgenommen wird, kann man die nachstehende Tabelle 4 erhalten, ohne daß dabei eine Diskrepanz auftritt:
WaW3W2W1
0101
010
0011 001
0 1
Tabelle 4
W3W2W1 C0 100 011 X3X2Xi
010		 . 001 000
100
100		 1
0		 C
C. 		C
C 		C
C		 C
C		 C
NC
011
011		 1
0		 C
C 		C
C 		C
C- 		C
NC 		NC
NC
010
010		 1
0		 C
C 		C
C 		C
NC 		NC
NC 		NC
NC
001
001		 1 .
0 ..		 C
C 		C
NC 		NC
NC 		NC
NC 		NC
NC
000 ■
000		 1
0		 C
NC 		NC
NC 		NC
NC 		NC
NC 		NC
NC
50
55
60 Für diesen Fall steht in der obigen Tabelle NC.
Andererseits ergibt sich für den Fall, daß der Summand (W1^W3W2W1, C0) = »1001«, 1 und der Addend (Z4, Z3, X2, Z1) = »1000«:
WaW3W2W1
1001
100
X1X3X2X1
1000 100
Dieser Fall ist in der obigen Tabelle mit C bezeichnet.
Eine logische Gleichung, die sämtliche der Ubertragungsangaben C in Tabelle 4 entsprechenden Kombinationen erfaßt, ist wie folgt:
SK= St2 {W3 (Z3 + X2 + X1 + C0)
+ W2Z2 (W1 +X1 + C0)
(V)
Hierbei ist S das Verschiebesignal und t2 der Zeitpunkt des Arbeitern der Prüfschaltung CD bei der Ausführungsform nach F i g. 3.
Für den Fall, daß eine Rechtsverschiebung unter gleichzeitiger Addition der Dezimale »6« zum Zeitpunkt t2 erfolgt, nehmen die obengenannten Beispiele die in den nachstehenden Tabellen 5 a) und 5 b) gezeigte Form an, und zwar
a) für den Fall,' daß kein übertrag zur höheren Stelle erfolgt (Steuerung durch das Signal SK), und
b) für den Fall, daß ein übertrag zur höheren Stelle erfolgt (Steuerung durch das Signal SK):
Tabelle 5 a)
W^W3W2W1 wE X^X3 X2 X1 Xn = X1 C A
k 0101 1 0011 1 0 0
h 010 Cl)
0 		001 1 1 0
h (*2)
ΟΙ		 1 00 0 1 0
U Ο 0 0 0 1 1
h O
Dabei bezeichnet C0, das in der Ubertragsspeicherschaltung des Volladdierers AU gespeichert wird, Darin bedeutet A einen Volladdiererausgang .für drei Eingänge von WE, XE und C und C eine Ubertragsspeicherung im Volladdieref für drei Eingänge von WE, XE und C. Die Logik für-beide ist üblich
und braucht nicht erklärt _zu werden. (*1) bedeutet, daß WE = W1 im Falle SK, und (*2) bedeutet eine bloße Rechtsverschiebung im Falle SK.
Tabelle 5b)
WiW3W1W1 wE X4X3X2X1 Xn = X1 C A
h 1001 1 1000 0 ■ ι 0
h 100 (*3)
1		 100 0 1 0
1 1 1 1 1 1
k 1
IO
Da die Ausgangsgröße in der obigen Tabelle »1000« mit einem übertrag ist, entspricht sie der Dezimalgröße »18«.
Im vorliegenden Fall erscheint SK zum Zeit-20 punkt t2, so daß die zu addierende Zahl nicht »0110«, sondern »011« ist und zu »100« addiert wird, wobei der Ausgang WE und der nächste rechtsverschobene Zustand in bezug auf die resultierende Größe »111« bestimmt werden. (*3) bedeutet WE = 1 (in diesem Fall gilt nur WE = W1), und (*4) bedeutet den Zustand »11«, d. h. »111« nach rechts verschoben.
Aus der obigen Tabelle 5 b) ergibt sich für die durch das Signal SK vorzunehmenden Steuerungen in Verbindung mit den mit C in Tabelle 4 bezeichneten Kornbinationen die nachstehende Tabelle 6.
Tabelle 6 -
Zustand bei I2 - Zustand bei f3 Ausgang bei t2
W3W2W1 W3W2W1 'wE
000 '01 1
001 10 0
010 10 1
011 11 0
100 11 ■ 1
40
Die Zustandsgieichungen und die logische Gleichung des Ausgangs, die den in Tabelle 6 angegebenen Zustandsänderungen genügen, sind wie folgt:
45
W-,"+1 = (W3
2 - (rr3 τ W2 + W1)"
7+1 = (W2W1 + W2W1)"
= W1
(20
(30 (40
50
Im Falle von SK erfolgt für X4, X3, X2, X1, W4, W3, W2 und W1 eine bloße Rechtsverschiebung, und die Eingangsgleichungen und die logische Gleichung des Ausgangs der einzelnen Speicherzellen ergeben sich wie folgt:
X4"+1 = (SX5)" (50
(60 (70
X1"+1 = (SX2)" (80
XE = SX1 (90
W4"+1 = (SW5)- (100
X3"+1 = (SX4)"
60
65
(HO
(120
W2"+1 = (SK(W3 + W2 + W1) + SKW3)"
W1"+1 = (SK(W2W1 + W2W1) + SKW2)" (130
- SKW1 + SKW1
(140
Die vorerwähnte Operation kann durch Verwendung von Speicherelementen mit den durch die Gleichungen (10 und (50 bis (140 wiedergegebenen Eigenschaften sowie der angegebenen Signale gemäß diesem Ausführungsbeispiel durchgeführt werden, wobei in einfacher Weise die Summe zweier binär verschlüsselter Dezimalzahlen ohne diejenigen Verzögerung, die sonst für die Kompensation erforderlich ist, erhalten wird.
F i g. 3 zeigt das Detailschaltbild einer logischen Schaltungsanordnung gemäß dieser Ausführungsform der Erfindung, wobei in den einzelnen Speicherelementen ebenfalls Flip-Flop-Stufen vom Zurücksetz-Setztyp (RS) verwendet werden und jeweils die entsprechende Eingangsgleichung erhalten wird. Die angegebenen Symbole sind die gleichen wie in F i g. 1.
Ein zusätzliches Merkmal des erfindungsgemäßen Addierwerkes besteht darin, daß durch Anwendung der Schaltungsfunktion der Rechtsverschiebung unter gleichzeitiger Addition der Dezimalgröße »6« bei Steuerung durch das Signal SiC das Addierwerk zugleich als Komplementierer für binär verschlüsselte Dezimalzahlen verwendet werden kann.
Es sei angenommen, daß das Komplement in bezug auf 9 (9-Komplement) einer bestimmten Zahl erhalten werden soll. Dies bedeutet, daß für jede Dezimalstelle dieser Zahl das entsprechende 9-Komplement bereitgestellt werden muß, wobei zwischen dem ursprünglichen Zahlenwert der betreffenden Stelle »α« und seinem 9-Komplement (ä) die folgende Beziehung besteht:
(a) = 9 —»α« (dezimale Darstellung) (23)
Wenn der Ziffernwert »ά« binär dargestellt wird, muß man, um das Komplement jedes Bits zu erhalten (d. h. 1 in 0 und 0 in 1 umzuwandeln), die Größe »1111«, d. h. die Dezimalgröße »15« komplementieren, wobei zwischen den ursprünglichen Binärgrößen U1, O2, a3 und a4 und deren Komplementen U1, ä2, ä3 und a4 die folgende Beziehung besteht:
(U1 O2O3 ä4) = (1111) - (U1 O2 O3 a4) (24)
(binäre Darstellung)
Die beiden Gleichungen (23) und (24) lassen sich so vereinigen, daß »a« (dezimale Darstellung) = ax a2 a3 a4 (binäre Darstellung), und das zu gewinnende Komplement (S) stellt sich wie folgt dar:
(a) = 9 - »α« (25)
= 15' — »α« — 6 (dezimale Darstellung)
= »1111« — («i O2 a3 a4 + »0110«)
(binäre Darstellung)
Vergleicht man die Gleichungen (25) und (24), so sieht man, daß Gleichung (25) folgendes bedeutet: Das 9-Komplement einer Zifferngröße »α« ist gleich einer Zahl, die durch Addition von »0110« (Dezimalgröße 6) zur binären Darstellung von »α«, d. h. ax a2 a3 a4 und 15-Komplementierung der erhaltenen Summes d. h. durch Umwandeln jedes Bits der Summe von 1 in 0 bzw. 0 in 1, erhalten wird.
Die Addition der Dezimalgröße »6« ist dadurch möglich, daß man stets K-I macht, wie bereits erklärt, und die Umwandlung von 1 in 0 bzw. 0 in 1 kann einfach dadurch erfolgen, daß man die betreffenden Werte durch eine;' Inverterstufe- schickt. Das Addierwerk hat daher den großen Vorteil, daß es zugleich auch zum 9-Komplementieren für die Inhalte des Summandenregisters mitverwendet werden kann, wenn man den folgenden Befehl speziell eingibt:
K = I ■
Komplementierter Ausgang =
(26)
IO
Daraus ergibt sich ferner, daß man die erfindungsgemäße Schaltungsanordnung auch als Subtrahierwerk verwenden kann, wenn man die genannte Komplementiererfunktion zu der des Addierers für binär verschlüsselte Dezimalzahlen hinzufügt.
20

Claims (3)

Patentansprüche:.
1. Binär-dezimales Serien-Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition und Subtraktion zweier binär-codierter Dezimalzahlen, mit einem ersten und einem zweiten Speicher, deren jeder mehrere Speicherelementgruppen zur Speicherung eines ersten und eines zweiten Operanden in Form einer binär-codierten Dezimalzahl aufweist, ferner mit einem Serien-Serien-Addierer-Subtrahierer, der so an die Speicher angeschlossen ist, daß die dort gespeicherten Operanden bitseriell in ihn abgerufen werden können und dem ein dritter Speicher zur Speicherung eines beim Addieren oder Subtrahieren der nächstniedrigeren Dezimalzahl anfallenden Übertrags bzw. Borgers zugeordnet ist, dadurch gekennzeichnet, daß das Rechenwerk eine Prüfschaltung (CD) enthält, die vor der seriellen Verarbeitung der einer Dezimalstelle entsprechenden Operandenteile feststellt, ob für die nächsthöhere Dezimalstelle ein übertrag bzw. ein Borger zu erwarten ist oder nicht, daß die Prüfschaltung ein die logische Funktion
SK = St1 {W4(X4 + X3 + X2;+
+ W1C+ XxC)
+ X4(FF3 + W2 + W1X1 + W1C + X1C) + W3X3[W2 + X2 + W1X1 + W1C + X1C)
+ W2X2[W3 + X3) (W1X1 + W1C + X1C))
oder deren Äquivalente realisierendes Schaltwerk ist und daß sie mit den Ausgängen der vierstufig ausgebildeten Speicherelementgruppen [W4., W3, W2, W1; X4, X3, X2, X1) der ersten beiden Speicher (W, X) und mit dem Ausgang des dritten Speichers (C0J_ verbunden ist und daß die Ausgänge (SK, SK) der Prüfschaltung zur Lieferung eines Prüfergebnissignals mit den Eingangsanschlüssen der drei niedrigsten Stufen eines der beiden ersten Speicher (W, X) derart verbunden sind, daß vor dem seriellen Einspeichern der binär-codierten Dezimalzahlen in den Serien-Serien-Addierer-Subtrahierer (AU) dem Inhalt dieses Speichers eine Kompensationsgröße dann hinzuaddiert wird, wenn die Prüfung einen über- * trag bzw. Borger ergeben hat. *
2. Binär-dezimales Serien-Serien-Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß die Eingänge der Prüfschaltung (CD) an Stelle mit den Ausgängen der vier Stufen mit den Ausgängen der drei niedrigsten Stufen (W3, W2, W1, und X3, X2, X1) der Register (W, X) und einem Ausgang des Speichers (C0) verbunden sind und daß ihre Ausgänge mit den Eingängen der beiden niedrigsten Stufen (W2, W1 und X2, X1) eines der Speicher (W, X) derart verbunden sind, daß zum Inhalt des einen Registers nur dann ein Kompensationswert addiert wird, wenn die Prüfung ergeben hat, daß ein DezimaladditionsÜbertrag vorliegt.
3. Binär-dezimales Serien-Serien-Rechenwerk nach Anspruch 2, dadurch gekennzeichnet, daß der Ausgang des anderen (X) der beiden Speicher mit einem Inverter (I) verbunden ist, welcher den zweiten Operanden zur Durchführung einer Subtraktion in dem Serien-Binär-Addierer-Subtrahierer (AU) in sein Komplement umkehrt
Hierzu 1 Blatt Zeichnungen
DE1966H0059480 1965-05-24 1966-05-23 Binär-dezimales Serien.Serien-Rechenwerk mit Dezimalübertragkorrektur zur Addition un Subtraktion zweier binär-codierter Dezimalzahlen Pending DE1524131B1 (de)

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