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Technisches Gebiet
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Die vorliegende Erfindung betrifft das Gebiet von LCDs, und insbesondere eine Gate-Treiberschaltung, die auf einem IGZO-Vorgang basiert
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Beschreibung des relevanten Standes der Technik
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Bei einem GOA (Gate Driver On Array) handelt es sich um eine Technik, gemäß derer Gate-Treiber auf TFT-Array-Substraten angeordnet sind, um ein zeilenweises Abtasten durchzuführen. Eine GOA-Schaltung weist einen Pull-up-Teil, einen Pull-up-Steuerteil, einen Transfer-Teil, einen Pull-down-Teil, einen Pull-down-Halteteil und einen Boost-Teil auf.
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Ein Pull-up-Teil wird zum Senden von Taktsignalen an die Gates eines TFT verwendet, um Steuersignale einer LCD zu erzeugen. Ein Pull-up-Steuerteil wird verwendet, um den Pull-up-Teil durch Signale zu steuern, die gewöhnlich von einer GOA einer früheren Stufe kommen. Ein Pull-down-Teil wird verwendet, um das Tastsignal, d. h. das elektrische Potenzial des Gates des TFT, auf einen Low-Pegel zu ziehen, nachdem Tastsignale übermittelt worden sind. Ein Pull-down-Halteteil wird verwendet, um Tastsignale und die Signale des Pull-up-Teils, d. h. das Signal des Knotens Q, im geschlossenen Zustand zu halten, bei dem es sich um das vorbestimmte negative Potenzial handelt; es existieren zwei Pull-down-Halteteile, die alternierend arbeiten. Der Pull-up-Teil wird zum erneuten Hochziehen des Potenzials des Knotens Q verwendet, um eine reguläre Ausgabe zu ermöglichen.
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IGZO (Indium-Gallium-Zink-Oxid) ist ein amorphes Oxid mit Indium, Gallium und Zink, und seine Elektronenbeweglichkeit beträgt das 20- bis 30fache derjenigen von amorphem Silizium (a-Si). Deshalb ist IGZO dazu vorgesehen, die Lade- und Entladeraten von TFTs zu verbessern, die Reaktionsraten zu verbessern und die Tastraten von Pixeln zu verbessern. Ferner hat eine IGZO-Anzeigevorrichtung aufgrund der geringeren Anzahl von TFTs und der höheren Durchlässigkeit der Pixel eine bessere Effizienz.
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Die GOA des IGZO-Typs soll das a-Si von TFTs ersetzen, jedoch befassen sich nur wenige Entwicklungsprojekte mit der GOA des IGZO-Typs. Insbesondere bei groß bemessenen GOA-Schaltungen müssen noch zahlreiche Probleme gelöst werden, die sich aufgrund der IGZO-Materialien ergeben. Beispielsweise wird (1) bei Verschiebung von Vth auf die negative Seite und (2) falls der SS-Bereich zu steil ist, schon aufgrund einer geringen Spannungsveränderung die Größenordnung elektrischer Ströme verändert. Somit führen diese Probleme zu elektrischen Kriechströmen von TFTs der GOA und zu einem Versagen der GOA des IGZO-Typs.
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Die 1 und 2 zeigen ein Ablaufdiagramm von GOA-Komponenten bzw. Signalen gemäß dem Stand der Technik. Das normale GOA weist auf: einen ersten Transistor T1, dessen Gate und dessen Source beide elektrisch mit dem Eingang verbunden sind und dessen Drain elektrisch mit dem Knoten Q verbunden ist; einen zweiten Transistor T2, dessen Gate elektrisch mit dem Knoten Q verbunden ist, dessen Source elektrisch mit dem Taktgeber verbunden ist und dessen Drain elektrisch mit dem Ausgang verbunden ist; einen dritten Transistor T3, dessen Gate elektrisch mit dem Reset verbunden ist, dessen Source elektrisch mit dem Ausgang verbunden ist und dessen Drain elektrisch mit einem negativen Potenzial VSS verbunden ist; einen vierten Transistor T4, dessen Gate elektrisch mit dem Reset verbunden ist, dessen Source elektrisch mit dem Knoten Q verbunden ist und dessen Drain elektrisch mit dem negativen Potenzial VSS verbunden ist; und einen Kondensator Cb, der an einem Punkt mit dem Knoten Q verbunden ist und der an einer anderen Seite mit dem Ausgang verbunden ist. 1 zeigt ferner ein Pull-down- und Kompensationmodul mit vier Leitungen, die mit dem Knoten Q bzw. dem Taktgeber bzw. dem Ausgang bzw. VSS verbunden sind.
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Der erste Transistor T1 wird verwendet, um den zweiten Transistor T2 entsprechend den in den Eingang eingegebenen Signalen zu steuern; der zweite Transistor T2 wird verwendet, um entsprechend CLK Signale aus dem Ausgang auszugeben; der dritte Transistor T3 und der vierte Transistor T4 werden verwendet, um Potenziale des Knotens Q und des Ausgangs herunterzuziehen, wenn der Gate-Treiber nicht arbeitet; und der Kondensator Cb wird verwendet, um den Knoten Q wieder hochzuziehen, um zu gewährleisten, dass die am Ausgang erfolgende Ausgabe korrekt ist.
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ÜBERBLICK
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Es ist Aufgabe der vorliegenden Erfindung, eine auf Basis eines IGZO-Vorgangs gebildete Gate-Treiberschaltung dahingehend zu schaffen, dass Ausgaben zur Bildung einer LCD-Anzeige durch GOA-Techniken eingespart werden; Zeit zur Bildung von Baugruppen bei der Modulproduktion eingespart wird; elektrische Leckströme von TFTs aufgrund eines Pull-down- und Kompensationmoduls der GOA, die auf einem IGZO-Vorgang basiert, verhindert werden; die Anzahl von TFTs effektiv minimiert wird; parasitäre Kapazitäten von TFTs akzeptabel reduziert werden und Leitungsverluste elektrischer Schaltungen effektiv reduziert werden.
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Deshalb wird mit der vorliegenden Erfindung ein auf einem IGZO-Vorgang basierender Gate-Treiber vorgeschlagen, der aufweist: in Kaskadenverbindung angeordnete GOAs mit einer GOA einer N-ten Stufe, wobei N eine positive ganze Zahl ist, wobei die GOA der N-ten Stufe ferner aufweist: einen Pull-up-Teil mit einem ersten Transistor, wobei ein Gate des ersten Transistors elektrisch mit einem ersten Knoten verbunden ist, eine Source des ersten Transistors elektrisch mit einem ersten Taktsignal verbunden ist und ein Drain des ersten Transistors elektrisch mit einem Ausgangsanschluss verbunden ist, wobei der erste Transistor verwendet wird, um entsprechend dem ersten Taktsignal Signale an dem Ausgangsanschluss auszugeben; ein Transfer-Teil mit einem zweiten Transistor, wobei ein Gate des zweiten Transistors elektrisch mit dem ersten Knoten verbunden ist, eine Source des zweiten Transistors elektrisch mit dem ersten Taktsignal verbunden ist und ein Drain des zweiten Transistors elektrisch mit einem Treibersignalanschluss verbunden ist, wobei der zweite Transistor verwendet wird, um entsprechend dem ersten Taktsignal das Treibersignal an dem Treibersignalanschluss auszugeben; ein Pull-up-Steuerteil mit einem dritten Transistor, wobei ein Gate des dritten Transistors elektrisch mit dem Treibersignalanschluss einer GOA der N – 1-ten Stufe verbunden ist, eine Source des dritten Transistors elektrisch mit dem Ausgangsanschluss der GOA der N – 1-ten Stufe verbunden ist, der Drain des dritten Transistors elektrisch mit dem ersten Knoten verbunden ist, wobei der dritte Transistor verwendet wird, um den Pull-up-Teil entsprechend dem Treibersignal von dem Treibersignalanschluss zu steuern; einen Pull-down-Halteteil mit einer ersten Pull-down-Halteschaltung, wobei die erste Pull-down-Halteschaltung ferner einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor, einen achten Transistor, einen neunten Transistor und einen zehnten Transistor aufweist; wobei ein Gate des vierten Transistors elektrisch mit dem ersten Taktsignal verbunden ist, eine Source des vierten Transistors ebenfalls elektrisch mit dem ersten Taktsignal verbunden ist, ein Drain des vierten Transistors elektrisch mit einem zweiten Knoten verbunden ist, ein Gate des fünften Transistors elektrisch mit dem Treibersignalanschluss verbunden ist, eine Source des fünften Transistors elektrisch mit dem zweiten Knoten verbunden ist, ein Drain des fünften Transistors elektrisch mit einer zweiten Negativversorgung verbunden ist, ein Gate des sechsten Transistors elektrisch mit dem Treibersignalanschluss der GOA der N – 1-ten Stufe verbunden ist, eine Source des sechsten Transistors elektrisch mit dem zweiten Knoten verbunden ist, ein Drain des sechsten Transistors elektrisch mit einer zweiten Negativversorgung verbunden ist, wobei der fünfte Transistor und der sechste Transistor zum Herunterziehen des elektrischen Potenzials des zweiten Knotens verwendet werden, wenn sich der Treibersignalanschluss auf einem hohen elektrischen Potenzial befindet, ein Gate des siebten Transistors elektrisch mit dem zweiten Taktsignal verbunden ist, eine Source des siebten Transistors elektrisch mit dem ersten Taktsignal verbunden ist, ein Drain des siebten Transistors elektrisch mit dem zweiten Knoten verbunden ist, ein Gate des achten Transistors elektrisch mit dem zweiten Knoten verbunden ist, eine Source des achten Transistors elektrisch mit dem Ausgangsanschluss verbunden ist, ein Drain des achten Transistors elektrisch mit einer ersten Negativversorgung verbunden ist, ein Gate des neunten Transistors elektrisch mit dem zweiten Knoten verbunden ist, eine Source des neunten Transistors elektrisch mit dem ersten Knoten verbunden ist, ein Drain des neunten Transistors elektrisch mit der zweiten Negativversorgung verbunden ist, ein Gate des zehnten Transistors elektrisch mit dem zweiten Knoten verbunden ist, eine Source des zehnten Transistors elektrisch mit dem Treibersignalanschluss verbunden ist, ein Drain des zehnten Transistors elektrisch mit einer dritten Negativversorgung verbunden ist; einen Pull-down-Teil mit einem dreizehnten Transistor und einem fünfzehnten Transistor, wobei ein Gate des dreizehnten Transistors elektrisch mit einem Treibersignalanschluss der GOA der N + 1-ten Stufe verbunden ist, eine Source des dreizehnten Transistors elektrisch mit dem Treibersignalanschluss verbunden ist, ein Drain des dreizehnten Transistors elektrisch mit der dritten Negativversorgung verbunden ist, wobei der dreizehnte Transistor zum Herunterziehen des elektrischen Potenzials des Treibersignalanschlusses verwendet wird, um elektrische Kriechströme des fünften Transistors und des sechsten Transistors zu verhindern, wenn der Gate-Treiber nicht arbeitet, wobei ein Gate des fünfzehnten Transistors elektrisch mit dem Treibersignalanschluss der GOA der N + 1-ten Stufe verbunden ist, eine Source des fünfzehnten Transistors elektrisch mit dem ersten Knoten verbunden ist, ein Drain des fünfzehnten Transistors elektrisch mit dem Treibersignalanschluss verbunden ist, wobei der fünfzehnte Transistor verwendet wird, um das elektrische Potenzial des ersten Knotens schnell herunterzuziehen, wenn der Ausgangsanschluss die Ausgabe beendet; und einen Boost-Teil mit einem Kondensator, wobei der Kondensator den ersten Knoten und den Ausgangsanschluss elektrisch verbindet, wobei der Boost-Teil verwendet wird, um das elektrische Potenzial des ersten Knotens wieder hochzuziehen, um zu gewährleisten, dass der Ausgangsanschluss des Pull-up-Teils eine normale Ausgabe durchführt.
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Gemäß der vorliegenden Erfindung ist ferner vorgesehen, dass die Kanäle der TFT-Schalter des auf dem IGZO-Vorgang basierenden Gate-Treibers Oxid-Halbleiterkanäle sind.
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Die vorliegende Erfindung sieht ferner vor, dass in der Erst-Stufen-Verbindung des Gate-Treibers das Gate und die Source des dritten Transistors beide elektrisch mit dem Start-Signal verbunden sind; und dass in der der Letzt-Stufen-Verbindung des Gate-Treibers das Gate des dreizehnten Transistors und das Gate des fünfzehnten Transistors beide elektrisch mit dem Start-Signal verbunden sind.
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Die vorliegende Erfindung sieht ferner vor, dass die Pull-down-Halteschaltung ferner eine zweite Pull-down-Halteschaltung mit einem elften Transistor und einem zwölften Transistor aufweist, wobei ein Gate des elften Transistors elektrisch mit einem Treibersignalanschluss der GOA der N + 2-ten Stufe verbunden ist, eine Source des elften Transistors elektrisch mit dem ersten Knoten verbunden ist, ein Drain des elften Transistors elektrisch mit der zweiten Negativversorgung verbunden ist, ein Gate des zwölften Transistors elektrisch mit dem Treibersignalanschluss der GOA der N + 2-ten Stufe verbunden ist, eine Source des zwölften Transistors elektrisch mit dem Ausgangsanschluss verbunden ist, und ein Drain des zwölften Transistors elektrisch mit der ersten Negativversorgung verbunden ist.
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Ferner sind in der Letzt-Stufen-Verbindung des Gate-Treibers das Gate des elften Transistors und das Gate des zwölften Transistors beide elektrisch mit dem Treibersignal der GOA der zweiten Stufe verbunden.
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Die vorliegende Erfindung sieht zudem vor, dass der Pull-down-Teil ferner einen vierzehnten Transistor aufweist, wobei ein Gate des vierzehnten Transistors elektrisch mit dem Treibersignalanschluss der GOA der N + 1-ten Stufe verbunden ist, eine Source des vierzehnten Transistors elektrisch mit dem Ausgangsanschluss verbunden ist, ein Drain des vierzehnten Transistors elektrisch mit der ersten Negativversorgung verbunden ist. Ferner ist in der Letzt-Stufen-Verbindung des Gate-Treibers das Gate des vierzehnten Transistors elektrisch mit dem Start-Signal verbunden.
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Die vorliegende Erfindung sieht ferner vor, dass das elektrische Potenzial der ersten Negativversorgung höher ist als das elektrische Potenzial der zweiten Negativversorgung und das elektrische Potenzial der zweiten Negativversorgung höher ist als das elektrische Potenzial der dritten Negativversorgung. Ferner werden die erste Negativversorgung zum Herunterziehen des elektrischen Potenzials des Ausgangsanschlusses, die zweite Negativversorgung zum Herunterziehen des elektrischen Potenzials des ersten Knotens und des zweiten Knotens, und die dritte Negativversorgung zum Herunterziehen des elektrischen Potenzials des Treiberausgangsanschlusses verwendet.
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Die vorliegende Erfindung sieht ferner vor, dass das erste Taktsignal und das zweite Taktsignal Hochfrequenz-Taktsignale mit einer gegenseitigen Phasendifferenz von 180° sind.
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Zusammenfassend betrachtet zieht der auf einem IGZO-Vorgang basierende Gate-Treiber gemäß der vorliegenden Erfindung, bei dem drei Negativversorgungen mit graduell abnehmender Spannung, der erste Knoten und der zweite Knoten verwendet werden, das elektrische Potenzial des Treibersignals herunter, um den elektrischen Kriechstrom der TFTs des auf einem IGZO-Vorgang basierenden Gate-Treibers zu verhindern. Ferner ist vorgesehen, dass der Gate-Treiber gemäß der vorliegenden Erfindung unter Verwendung des Treibersignals zum Handhaben des elektrischen Potenzials des zweiten Knotens den Ladeeffekt des ersten Knotens reduziert, den ersten Knoten gut stabilisiert und von Nutzen zum Stabilisieren der Ausgabe des Ausgangsanschlusses ist; und dass der fünfzehnte Transistor T15 des Pull-down-Teils, der direkt mit dem Treibersignalanschluss verbunden ist, den ersten Knoten schneller herunterzieht und die Verzögerung des ersten Knotens minimiert. Schließlich soll ein einseitiges asymmetrisches Pull-down-Halte-Design entsprechend dem IGZO-Material die Anzahl von TFTs effektiv reduzieren, die parasitären Kapazitäten der TFTs zweckmäßig minimieren und Leitungsverluste elektrischer Schaltungen effektiv verringern.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Ein deutlicheres Verständnis der vorliegenden Erfindung ergibt sich aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen, in denen Ausführungsbeispiele der Erfindung gezeigt ist. Es wird jedoch darauf hingewiesen, dass die nachstehend angeführten Zeichnungen lediglich zu Verweiszwecken und zur Veranschaulichung dienen, die Erfindung jedoch nicht auf die Zeichnungen beschränkt ist.
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1 zeigt ein Schaltbild einer regulären GOA-Schaltung;
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2 zeigt ein Verlaufsdiagramm mit Signalen der GOA-Schaltung gemäß 1;
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3 zeigt ein Schaltbild von Schaltungen einer ersten Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung;
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4 zeigt ein Verlaufsdiagramm mit Signalen und Knoten des auf einem IGZO-Vorgang basierenden Gate-Treibers;
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5 zeigt ein Schaltbild von Schaltungen einer zweiten Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung;
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6 zeigt ein Schaltbild von Schaltungen einer dritten Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung;
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7 zeigt ein Schaltbild einer GOA der ersten Stufe gemäß der ersten Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung;
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8 zeigt ein Schaltbild einer GOA der letzten Stufe gemäß der ersten Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung;
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9 zeigt ein Schaltbild einer GOA der letzten Stufe gemäß der zweiten Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung;
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10 zeigt ein Schaltbild einer GOA der letzten Stufe gemäß der dritten Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung; und
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11 zeigt ein Diagramm einer Simulation des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung.
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DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
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Im Folgenden werden die technischen Merkmale und Effekte der vorliegenden Erfindung anhand von Ausführungsbeispielen im Zusammenhang mit den Zeichnungen detaillierter beschrieben.
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3, 7 und 8 zeigen eine erste Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung. Die auf einem IGZO-Vorgang basierende Gate-Treiberschaltung weist GOAs auf, die in Kaskade arbeiten. Mit N ist eine positive ganze Zahl bezeichnet. Die GOA der N-ten Stufe weist einen Pull-up-Steuerteil 100, einen Pull-up-Teil 200, einen Transfer-Teil 300, einen Pull-down-Teil 400, einen Pull-down-Halteteil 500 und einen Boost-Teil 600 auf.
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Der Pull-up-Teil 200 weist einen ersten Transistor T1 auf. Das Gate des ersten Transistors T1 ist elektrisch mit einem ersten Knoten Q(N) verbunden, die Source des ersten Transistors T1 ist elektrisch mit einem ersten Taktsignal CK verbunden, und das Drain des ersten Transistors T1 ist elektrisch mit einem Ausgangsanschluss G(N) verbunden. Der erste Transistor T1 wird verwendet, um entsprechend dem ersten Taktsignal CK das Signal an dem Ausgangsanschluss G(N) auszugeben.
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Der Transfer-Teil 300 weist einen zweiten Transistor T2 auf. Das Gate des zweiten Transistors T2 ist elektrisch mit dem ersten Knoten Q(N) verbunden, die Source des zweiten Transistors T2 ist elektrisch mit dem ersten Taktsignal CK verbunden, und das Drain des zweiten Transistors T2 ist elektrisch mit einem Treibersignalanschluss ST(N) verbunden. Der zweite Transistor T2 wird verwendet, um entsprechend dem ersten Taktsignal CK das Treibersignal an dem Treibersignalanschluss ST(N) auszugeben.
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Der Pull-up-Steuerteil 100 weist einen dritten Transistor T3 auf. Das Gate des dritten Transistors T3 ist elektrisch mit dem Treibersignalanschluss ST(N – 1) einer GOA der N – 1-ten Stufe verbunden, die Source des dritten Transistors T3 ist elektrisch mit dem Ausgangsanschluss G(N – 1) der GOA der N – 1-ten Stufe verbunden, und der Drain des dritten Transistors T3 ist elektrisch mit dem ersten Knoten Q(N) verbunden. Der dritte Transistor T3 wird verwendet, um den Pull-up-Teil 200 entsprechend dem Treibersignal von dem Treibersignalanschluss ST(N – 1) zu steuern.
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Der Pull-down-Halteteil 500 weist eine erste Pull-down-Halteschaltung 510 auf. Die erste Pull-down-Halteschaltung 510 weist einen vierten Transistor T4, einen fünften Transistor T5, einen sechsten Transistor T6, einen siebten Transistor T7, einen achten Transistor T8, einen neunten Transistor T9 und einen zehnten Transistor T10 auf.
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Das Gate des vierten Transistors T4 ist elektrisch mit dem ersten Taktsignal CK verbunden, die Source des vierten Transistors T4 ist ebenfalls elektrisch mit dem ersten Taktsignal CK verbunden, und das Drain des vierten Transistors T4 ist elektrisch mit einem zweiten Knoten P(N) verbunden.
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Das Gate des fünften Transistors T5 ist elektrisch mit dem Treibersignalanschluss ST(N) verbunden, die Source des fünften Transistors T5 ist ebenfalls elektrisch mit dem zweiten Knoten P(N) verbunden, und das Drain des fünften Transistors T5 ist elektrisch mit einer zweiten Negativversorgung VSS2 verbunden. Der fünfte Transistor T5 wird zum Herunterziehen des elektrischen Potenzials des zweiten Knotens P(N) verwendet, wenn sich der Treibersignalanschluss ST(N) der GOA der N-ten Stufe auf einem hohen elektrischen Potenzial befindet.
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Das Gate des sechsten Transistors T6 ist elektrisch mit dem Treibersignalanschluss ST(N – 1) der GOA der N – 1-ten Stufe verbunden, die Source des sechsten Transistors T6 ist ebenfalls elektrisch mit dem zweiten Knoten P(N) verbunden, und das Drain des sechsten Transistors T6 ist elektrisch mit der zweiten Negativversorgung VSS2 verbunden. Der sechste Transistor T6 wird zum Herunterziehen des elektrischen Potenzials des zweiten Knotens P(N) verwendet, wenn sich der Treibersignalanschluss ST(N – 1) der GOA der N – 1-ten Stufe auf einem hohen elektrischen Potenzial befindet.
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Das Gate des siebten Transistors T7 ist elektrisch mit einem zweiten Taktsignal XCK verbunden, die Source des siebten Transistors T7 ist elektrisch mit dem ersten Taktsignal CK verbunden, und das Drain des siebten Transistors T7 ist elektrisch mit dem zweiten Knoten P(N) verbunden.
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Das Gate des achten Transistors T8 ist elektrisch mit dem zweiten Knoten P(N) verbunden, die Source des achten Transistors T8 ist elektrisch mit dem Ausgangsanschluss G(N) verbunden, und das Drain des achten Transistors T8 ist elektrisch mit der ersten Negativversorgung VSS1 verbunden.
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Das Gate des neunten Transistors T9 ist elektrisch mit dem zweiten Knoten P(N) verbunden, die Source des neunten Transistors T9 ist elektrisch mit dem ersten Knoten Q(N) verbunden, und das Drain des neunten Transistors T9 ist elektrisch mit der zweiten Negativversorgung VSS2 verbunden.
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Das Gate des zehnten Transistors T10 ist elektrisch mit dem zweiten Knoten P(N) verbunden, die Source des zehnten Transistors T10 ist elektrisch mit dem Treibersignalanschluss ST(N) verbunden, und das Drain des zehnten Transistors T10 ist elektrisch mit der dritten Negativversorgung VSS3 verbunden.
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Der Pull-down-Teil 400 weist einen dreizehnten Transistor T13 und einen fünfzehnten Transistor T15 auf.
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Das Gate des dreizehnten Transistors T13 ist elektrisch mit dem Treibersignalanschluss ST(N + 1) der GOA der N + 1-ten Stufe verbunden, die Source des dreizehnten Transistors T13 ist elektrisch mit dem Treibersignalanschluss ST(N) verbunden, und das Drain des dreizehnten Transistors T13 ist elektrisch mit der dritten Negativversorgung VSS3 verbunden. Der dreizehnte Transistor T13 wird zum Herunterziehen des elektrischen Potenzials des Treibersignalanschlusses ST(N) verwendet, um elektrische Kriechströme des fünften Transistors T5 und des sechsten Transistors T6 zu verhindern, wenn die Treiberschaltung nicht arbeitet.
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Das Gate des fünfzehnten Transistors T15 ist elektrisch mit dem Treibersignalanschluss ST(N + 1) der GOA der N + 1-ten Stufe verbunden, die Source des fünfzehnten Transistors T15 ist elektrisch mit dem ersten Knoten Q(N) verbunden, und das Drain des fünfzehnten Transistors T15 ist elektrisch mit dem Treibersignalanschluss ST(N) verbunden. Der fünfzehnte Transistor T15 wird verwendet, um das elektrische Potenzial des ersten Knotens Q(N) schnell herunterzuziehen, nachdem der Ausgangsanschluss die Ausgabe beendet hat.
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Der Boost-Teil 600 weist einen Kondensator Cb auf. Der Kondensator Cb verbindet elektrisch den ersten Knoten Q(N) und den Ausgangsanschluss G(N), um das elektrische Potenzial des ersten Knotens Q(N) hochzuziehen und zu gewährleisten, dass der Ausgangsanschluss des Pull-up-Teils 200 regulär arbeitet.
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Die erste, die zweite und die dritte Negativversorgung VSS1, VSS2 und VSS3 weisen jeweils ein unterschiedliches elektrisches Potenzial auf. Das elektrische Potenzial der ersten Negativversorgung VSS1 ist höher als das elektrische Potenzial der zweiten Negativversorgung VSS2, und das elektrische Potenzial der zweiten Negativversorgung VSS2 ist höher als das elektrische Potenzial der dritten Negativversorgung VSS3.
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Die erste Negativversorgung VSS1 wird zum Herunterziehen des elektrischen Potenzials des Ausgangsanschlusses G(N) verwendet; die zweite Negativversorgung VSS2 wird zum Herunterziehen des elektrischen Potenzials des ersten Knotens Q(N) und des zweiten Knotens P(N) verwendet; und die dritte Negativversorgung VSS3 wird zum Herunterziehen des elektrischen Potenzials des Treiberausgangsanschlusses ST(N) verwendet.
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Gemäß 7 sind in der Erst-Stufen-Verbindung der auf einem IGZO-Vorgang basierenden Gate-Treiberschaltung der vorliegenden Erfindung das Gate und die Source des dritten Transistors T3 beide elektrisch mit dem Start-Signal STV verbunden.
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Gemäß 8 sind in der Letzt-Stufen-Verbindung der auf einem IGZO-Vorgang basierenden Gate-Treiberschaltung der vorliegenden Erfindung das Gate des dreizehnten Transistors T13 und das Gate des fünfzehnten Transistors T15 beide elektrisch mit dem Start-Signal STV verbunden.
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Ferner sind die Kanäle der TFT-Schalter der auf dem IGZO-Vorgang basierenden Gate-Treiberschaltung der vorliegenden Erfindung Oxid-Halbleiterkanäle. Zudem sind das erste Taktsignal CK und das zweite Taktsignal XCK Hochfrequenz-Taktsignale mit einer gegenseitigen Phasendifferenz von 180°.
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Wie aus 4, die ein Verlaufsdiagramm mit Signalen und Knoten des auf einem IGZO-Vorgang basierenden Gate-Treibers zeigt, in Kombination mit 3 ersichtlich ist, wird der achte Transistor T8 verwendet, um den Ausgangsanschluss G(N) auf einem Low-Pegel zu halten; der neunte Transistor T9 wird verwendet, um den ersten Knoten Q(N) auf einem Low-Pegel zu halten; der fünfte Transistor T5 wird verwendet, um das elektrische Potenzial des zweiten Knotens P(N) herunterzuziehen, wenn sich der Treiberausgangsanschluss ST(N) auf einem hohen elektrischen Potenzial befindet; und der sechste Transistor T6 wird verwendet, um den zweiten Knoten P(N) herunterzuziehen, wenn sich der Treiberausgangsanschluss ST(N – 1) auf einem hohen elektrischen Potenzial befindet, um den Pull-down-Halteteil 500 zu stoppen und Interferenzen des ersten Knotens Q(N) und des Ausgangsanschlusses G(N) zu verhindern.
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Das elektrische Potenzial der zweiten Negativversorgung VSS2 ist niedriger als das elektrische Potenzial der ersten Negativversorgung VSS1, und es senkt das elektrische Potenzial des zweiten Knotens P(N) effektiv aufgrund der Zwei-Teilspannungs-Aufteilungs-Regel. Das elektrische Potenzial des zweiten Knotens P(N) ist niedriger, und die Transistoren T8, T9 und T10 werden besser geschlossen. Somit wird jeglicher unregelmäßige Kriechstrom des Ausgangsanschlusses G(N) verhindert, und das elektrische Potenzial des ersten Knotens Q(N) wird heruntergezogen, um die Transistoren T1 und T2 besser zu schließen. Der zehnte Transistor T10 und der dreizehnte Transistor T13 werden verwendet, um den Treiberausgangsanschluss ST(N) herunterzuziehen, und die dritte Negativversorgung VSS3 wird verwendet, um das elektrische Potenzial des Treiberausgangsanschlusses ST(N) herunterzuziehen und dadurch elektrische Kriechströme des fünften Transistors T5 und des sechsten Transistors T6 zu verhindern, wenn die Gate-Treiberschaltung nicht arbeitet. Der fünfzehnte Transistor T15 wird verwendet, um den ersten Knoten Q(N) nach der Ausgabe aus dem Ausgangsanschluss G(N) herunterzuziehen, um zu gewährleisten, dass der erste Knoten Q(N) sein elektrisches Potenzial schnell von einem hohen elektrischen Potenzial auf ein niedriges elektrisches Potenzial senkt; ferner wird das Drain des fünften Transistors T15, das mit dem Treiberausgangsanschluss ST(N) verbunden ist, ebenfalls dazu verwendet, den ersten Knoten Q(N) nach der Ausgabe aus dem Ausgangsanschluss G(N) herunterzuziehen.
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In 5 und 9 ist eine zweite Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung gezeigt. Diejenigen Komponenten, Verbindungen, Funktionen und Arbeitsprinzipen, die in 5 und 3 gleich sind, werden hier nicht erneut beschrieben. Der Unterschied zwischen der ersten und der zweiten Ausführungsform besteht darin, dass der Pull-down-Teil 400 ferner einen vierzehnten Transistor T14 aufweist. Das Gate des vierzehnten Transistors T14 ist elektrisch mit dem Treibersignalanschluss ST(N + 1) der GOA der N + 1-ten Stufe verbunden, die Source des vierzehnten Transistors T14 ist elektrisch mit dem Ausgangsanschluss G(N) verbunden, und das Drain des vierzehnten Transistors T14 ist elektrisch mit der ersten Negativversorgung VSS1 verbunden. Der vierzehnte Transistor T14 wird verwendet, um das elektrische Potenzial des Ausgangsanschlusses G(N) herunterzuziehen, wenn der Gate-Treiber nicht arbeitet. Da die vorliegende Erfindung eine auf einem IGZO-Vorgang basierende GOA betrifft, sind ihr W, ihre parasitäre Kapazität und ihr wellenförmiger Strom sämtlich klein; die Einwirkung des Ausgangsanschlusses ist ebenfalls geringer als bei einer a-Si-GOA. Somit kann der Gate-Treiber ohne den vierzehnte Transistor T14 ausgebildet werden, um Platz zu sparen und den Verbrauch zu reduzieren.
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Ferner ist gemäß 9 bei der zweiten Ausführungsform in der Letzt-Stufen-Verbindung des auf einem IGZO-Vorgang basierenden Gate-Treibers das Gate des vierzehnten Transistors T14 elektrisch mit dem Start-Signal STV verbunden. Die übrigen Komponenten bei der zweiten Ausführungsform sind in der gleichen Weise ausgelegt wie bei der ersten Ausführungsform und werden hier nicht erneut beschrieben.
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In 6 und 10 ist eine dritte Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung gezeigt. Diejenigen Komponenten, Verbindungen, Funktionen und Arbeitsprinzipen, die in 6 und 3 gleich sind, werden hier nicht erneut beschrieben. Der Unterschied zwischen der ersten und der dritten Ausführungsform besteht darin, dass der Pull-down-Teil 500 ferner eine zweite Pull-down-Halteschaltung 520 aufweist, die einen elften Transistor T11 und einen zwölften Transistor T12 aufweist.
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Das Gate des elften Transistors T11 ist elektrisch mit einem Treibersignalanschluss ST(N + 2) der GOA der N + 2-ten Stufe verbunden, die Source des elften Transistors T11 ist elektrisch mit dem ersten Knoten Q(N) verbunden, und das Drain des elften Transistors T11 ist elektrisch mit der zweiten Negativversorgung VSS2 verbunden.
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Das Gate des zwölften Transistors T12 ist elektrisch mit dem Treibersignalanschluss ST(N + 2) der GOA der N + 2-ten Stufe verbunden ist, die Source des zwölften Transistors T12 ist elektrisch mit dem Ausgangsanschluss G(N) verbunden, und das Drain des zwölften Transistors T12 ist elektrisch mit der ersten Negativversorgung VSS1 verbunden.
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Der elfte Transistor T11 wird verwendet, um das elektrische Potenzial des ersten Knotens Q(N) herunterzuziehen, wenn der Gate-Treiber nicht arbeitet; und der zwölfte Transistor T12 wird verwendet, um das elektrische Potenzial des Ausgangsanschlusses G(N) herunterzuziehen, wenn der Gate-Treiber nicht arbeitet.
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Da die vorliegende Erfindung eine auf einem IGZO-Vorgang basierende GOA betrifft, sind ihr W, ihre parasitäre Kapazität und ihr wellenförmiger Strom sämtlich klein; die Einwirkung des elektrischen Potenzials des ersten Knotens Q(N) und des Ausgangsanschlusses G(N) ist ebenfalls geringer als bei einer a-Si-GOA. Somit kann der Gate-Treiber ohne den elften Transistor T11 und den zwölften Transistor T12 ausgebildet werden, um Platz zu sparen und den Verbrauch zu reduzieren.
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Ferner ist gemäß 10 bei der dritten Ausführungsform in der Letzt-Stufen-Verbindung des auf einem IGZO-Vorgang basierenden Gate-Treibers das Gate des elften Transistors T11 und des zwölften Transistors T12 elektrisch mit dem Treibersignalanschluss ST(2) der GOA der zweiten Stufe verbunden.
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Ferner zeigt gemäß 11 die Simulation der 60-Stufen-GOA der Ausführungsform des auf einem IGZO-Vorgang basierenden Gate-Treibers gemäß der vorliegenden Erfindung, dass gute Ausgangssignale erzeugt werden.
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Zusammenfassend betrachtet zieht der auf einem IGZO-Vorgang basierende Gate-Treiber gemäß der vorliegenden Erfindung, bei dem drei Negativversorgungen mit graduell abnehmender Spannung, der erste Knoten und der zweite Knoten verwendet werden, das elektrische Potenzial des Treibersignals herunter, um den elektrischen Kriechstrom der TFTs des auf einem IGZO-Vorgang basierenden Gate-Treibers zu verhindern. Ferner ist vorgesehen, dass der Gate-Treiber gemäß der vorliegenden Erfindung unter Verwendung des Treibersignals zum Handhaben des elektrischen Potenzials des zweiten Knotens den Ladeeffekt des ersten Knotens reduziert, den ersten Knoten gut stabilisiert und von Nutzen zum Stabilisieren der Ausgabe des Ausgangsanschlusses ist; und dass der fünfzehnte Transistor T15 des Pull-down-Teils, der direkt mit dem Treibersignalanschluss verbunden ist, den ersten Knoten schneller herunterzieht und die Verzögerung des ersten Knotens minimiert. Schließlich soll ein einseitiges asymmetrisches Pull-down-Halte-Design entsprechend dem IGZO-Material die Anzahl von TFTs effektiv reduzieren, die parasitären Kapazitäten der TFTs zweckmäßig minimieren und Leitungsverluste elektrischer Schaltungen effektiv verringern.
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Obwohl die vorstehende Beschreibung zahlreiche spezielle Details enthält, sind diese nicht im Sinn einer Beschränkung des Umfangs der Erfindung zu verstehen, sondern dienen lediglich der Veranschaulichung einiger der derzeit bevorzugten Ausführungsformen. Der Umfang der Erfindung ist hingegen nur durch die angefügten Ansprüche und deren Äquivalente bestimmt.
