TWI656735B - 多工器電路及其顯示面板 - Google Patents

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Abstract

本發明係有關於一種多工器電路及其顯示面板。多工器電路包括第一開關、第二開關及下拉電路。第一開關具有耦接第一源極線的第一端、接收第一開關信號的控制端、以及耦接源極驅動器的第二端。第二開關具有耦接第二源極線的第一端、接收第二開關信號的控制端、以及耦接源極驅動器的第二端。下拉電路耦接第一開關的控制端，並且接收系統低電壓，其中下拉電路在第二開關信號的上升沿期間傳送系統低電壓至第一開關的該控制端，以在第二開關導通之前截止第一開關。

Description

多工器電路及其顯示面板
本發明是有關於一種多工器電路，且特別是有關於一種多工器電路及其顯示面板。
在現在的顯示器技術中，源極驅動器透過多工器電路將畫素電壓傳送至畫素，以減少源極驅動器中的資料通道的數目是種常見的手段。
然而若是多工器中的開關在相同時間都被開啟，就會造成源極驅動器在一瞬間的電阻電容負載(RC loading)增加，因而影響了所傳送的畫素電壓，進而因此造成亮暗線現象發生。
本發明提供一種多工器電路及其顯示面板，可在降低顯示面板中的觸控雜訊的情況下，並且抑制亮暗線現象的發生。
本發明的多工器電路，包括第一開關、第二開關及下拉電路。第一開關具有耦接第一源極線的第一端、接收第一開關信 號的控制端、以及耦接源極驅動器的第二端。第二開關具有耦接第二源極線的第一端、接收第二開關信號的控制端、以及耦接源極驅動器的第二端。下拉電路耦接第一開關的控制端，並且接收系統低電壓，其中下拉電路在第二開關信號的上升沿期間傳送系統低電壓至第一開關的該控制端，以在第二開關導通之前截止第一開關。
本發明的顯示面板，包括畫素陣列、源極驅動器及如上所述的多工器電路。畫素陣列具有多個畫素、第一源極線及第二源極線，其中畫素分別耦接第一源極線及第二源極線。源極驅動器接收顯示資料以提供畫素電壓。所述的多工器電路耦接於第一源極線及第二源極線與源極驅動器之間，且接收第一開關信號及第二開關信號以提供畫素電壓至第一源極線或第二源極線。
基於上述，本發明實施例的多工器電路及其顯示面板，透過下拉電路的運作，致使在線路上開關信號的上升沿及下降沿相互切齊，但在開關電晶體的控制端處，這些控制端處的下降沿會早於對應開關信號的下降沿。藉此，可避免相鄰開關電晶體在瞬間同時導通，以避免先充電的畫素的灰階值無法達到目標準位，同時抑制亮暗線的發生。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧顯示裝置
110‧‧‧時序控制器
120‧‧‧顯示面板
121‧‧‧源極驅動器
123‧‧‧多工器電路
125‧‧‧閘極驅動器
127‧‧‧畫素陣列
CPD1'、CPD1'a‧‧‧下拉電路
CPD1、CPD1a‧‧‧第一下拉電路
CPD2‧‧‧第二下拉電路
CPD3‧‧‧第三下拉電路
DL‧‧‧源極線
DL1‧‧‧第一源極線
DL2‧‧‧第二源極線
GL‧‧‧閘極線
M1‧‧‧第一開關電晶體
M2‧‧‧第二開關電晶體
M3‧‧‧第三開關電晶體
MUX1、MUX2‧‧‧多工器
PA‧‧‧部分
PX‧‧‧畫素
SCD‧‧‧下拉控制信號
SG‧‧‧閘極信號
SSW1‧‧‧第一開關信號
SSW2‧‧‧第二開關信號
SSW3‧‧‧第三開關信號
t1‧‧‧時間點
TA1‧‧‧第一下拉開關電晶體
TA2‧‧‧第二下拉開關電晶體
TA3‧‧‧第三下拉開關電晶體
TA4‧‧‧第四下拉開關電晶體
TA5‧‧‧第五下拉開關電晶體
TA6‧‧‧第六下拉開關電晶體
VP‧‧‧畫素電壓
VP_S、VG_M1、VA_PX、VB_PX‧‧‧電壓
VSS‧‧‧系統低電壓
VTH‧‧‧臨界電壓
XDD‧‧‧顯示資料
圖1為依據本發明一實施例的顯示裝置的系統示意圖。
圖2A及圖2B為依據本發明的一實施例的驅動波形的示意圖。
圖3A及圖3B分別為依據本發明的一實施例的下拉電路的系統示意圖。
圖4A及圖4B分別為依據本發明的另一實施例的下拉電路的系統示意圖。
圖1為依據本發明一實施例的顯示裝置的系統示意圖。請參照圖1，在本實施例中，顯示裝置100包括時序控制器110及顯示面板120，顯示面板120包括源極驅動器121、多工器電路123、閘極驅動器125及畫素陣列127。
源極驅動器121耦接時序控制器110，以依據時序控制器110所提供的顯示資料XDD產生畫素電壓VP。多工器電路123耦接於時序控制器110、畫素陣列127與源極驅動器121之間並且包括多個多工器(如MUX1、MUX2)，其中各個多工器(如MUX1、MUX2)耦接於時序控制器110、源極驅動器121及畫素陣列127之間，並同步受控於時序控制器110所提供的開關信號(如SSW1、SSW2、SSW3)將多個畫素電壓VP交替地傳送至畫素陣列127，其中畫素陣列127的行數大於源極驅動器121的輸出端的數量且為源極驅動器121的輸出端的數量的倍數。
閘極驅動器125耦接時序控制器110，且受控於時序控制器110提供多個閘極信號SG。畫素陣列127具有多個畫素PX、多個源極線DL及多個閘極線GL，其中各個畫素PX耦接一條對應的源極線DL及一條對應的閘極線GL。各個閘極線GL耦接閘極驅動器125以接收對應的閘極信號SG，並且依據對應的閘極信號SG開啟一列的畫素PX。各個源極線DL耦接多工器電路123以接收對應的畫素電壓VP，並且透過對應的畫素電壓VP將灰階值寫入至一列開啟的畫素PX中。
在本實施例中，多工器(如MUX1、MUX2)分別包括多個開關電晶體(如M1、M2、M3)、以及多個下拉電路(如CPD1、CPD2、CPD3)。各個開關電晶體(如M1、M2、M3)的第一端耦接對應的源極線DL，各個開關電晶體(如M1、M2、M3)的控制端耦接於時序控制器110以接收對應的開關信號(如SSW1、SSW2、SSW3)，各個開關電晶體(如M1、M2、M3)的第二端耦接源極驅動器121以接收對應的畫素電壓VP。
在本實施例中，假設各個多工器(如MUX1、MUX2)分別具有三個開關電晶體(如M1、M2、M3)及三個下拉電路(如CPD1、CPD2、CPD3)，其中下拉電路(如CPD1、CPD2、CPD3)是貼近開關電晶體(如M1、M2、M3)，亦即下拉電路(如CPD1、CPD2、CPD3)是遠離時序控制器110，可以使下拉電路(如CPD1、CPD2、CPD3)僅影響到開關電晶體(如M1、M2、M3)的閘極電壓但不影響開關信號(如SSW1、SSW2、SSW3)。並且，第一 開關電晶體M1(對應第一開關)、第二開關電晶體M2(對應第二開關)及第三開關電晶體M3為依序開啟，以依序傳送畫素電壓VP至三條相鄰源極線DL的其中之一。
詳細來說，第一開關信號SSW1、第二開關信號SSW2及第三開關信號SSW3為依序致能，其中第一開關信號SSW1的下降沿對齊第二開關信號SSW2的上升沿，第二開關信號SSW2的下降沿對齊第三開關信號SSW3的上升沿，第三開關信號SSW3的下降沿對齊第一開關信號SSW1的上升沿。
另一方面，第一下拉電路CPD1的輸入端耦接第二開關電晶體M2的控制端以及接收系統低電壓VSS，第一下拉電路CPD1的輸出端耦接第一開關電晶體M1的控制端。第一下拉電路CPD1在第二開關信號SSW2的上升沿期間傳送系統低電壓VSS至第一開關電晶體M1的控制端，以在第二開關電晶體M2導通之前截止第一開關電晶體M1。
第二下拉電路CPD2的輸入端耦接第三開關電晶體M3的控制端以及接收系統低電壓VSS，第二下拉電路CPD2的輸出端耦接第二開關電晶體M2的控制端。第二下拉電路CPD2在第三開關信號SSW3的上升沿期間傳送系統低電壓VSS至第二開關電晶體M2的控制端，以在第三開關電晶體M3導通之前截止第二開關電晶體M2。
第三下拉電路CPD3的輸入端耦接第一開關電晶體M1的控制端以及接收系統低電壓VSS，第三下拉電路CPD3的輸出端 耦接第三開關電晶體M3的控制端。第三下拉電路CPD3在第一開關信號SSW1的上升沿期間傳送系統低電壓VSS至第三開關電晶體M3的控制端，以在第一開關電晶體M1導通之前截止第三開關電晶體M3。
依據上述，在線路上，第一開關信號SSW1、第二開關信號SSW2及第三開關信號SSW3的上升沿及下降沿相互切齊，但在第一開關電晶體M1、第二開關電晶體M2及第三開關電晶體M3的控制端處，這些控制端處的下降沿會早於對應開關信號的下降沿。藉此，可避免相鄰開關電晶體在瞬間同時導通，以避免畫素PX的灰階值無法達到目標準位。
在本實施例中，開關電晶體M1、M2、M3是以NMOS電晶體為例，但在其他實施例中，開關電晶體M1、M2、M3可以是PMOS電晶體。此時，第一下拉電路CPD1在第二開關信號SSW2的下降沿期間傳送相對於系統低電壓VSS的系統高電壓VDD至第一開關電晶體M1的控制端，以在第二開關電晶體M2導通之前截止第一開關電晶體M1；第二下拉電路CPD2在第三開關信號SSW3的下降沿期間傳送系統高電壓VDD至第二開關電晶體M2的控制端，以在第三開關電晶體M3導通之前截止第二開關電晶體M2；第三下拉電路CPD3在第一開關信號SSW1的下降沿期間傳送系統高電壓VDD至第三開關電晶體M3的控制端，以在第一開關電晶體M1導通之前截止第三開關電晶體M3。
圖2A及圖2B為依據本發明的一實施例的驅動波形的示 意圖。請參照圖1、圖2A及圖2B，其中圖2B進一步繪示圖2A的PA部分，並且相同或相似部分使用相同或相似標號。在此，是以多工器MUX1為例，電壓VP_S繪示源極驅動器120提供至多工器MUX1的畫素電壓VP，電壓VG_M1繪示第一開關電晶體M1的控制端的電壓準位變化，電壓VA_PX繪示多工器MUX1未配置下拉電路(如CPD1、CPD2、CPD3)時畫素PX的電壓準位變化，電壓VB_PX繪示多工器MUX1已配置下拉電路(如CPD1、CPD2、CPD3)時畫素PX的電壓準位變化。
由圖2A及圖2B所示，第一開關信號SSW1的下降沿開始的時間點t1是對齊第二開關信號SSW2的上升沿的結束時間點，並且在第二開關信號SSW2的電壓準位大於導通電晶體(如圖3A所示TA1)的臨界電壓VTH時，系統低電壓VSS會傳送到第一開關電晶體M1的控制端，以下拉電壓第一開關電晶體M1的控制端的電壓準位。
藉此，第一開關電晶體M1的控制端的下降沿的開始時間點會早於第二開關信號SSW2的上升沿的結束時間點，以防止第一開關電晶體M1及第二開關電晶體M2同時導通的可能。換言之，電壓VA_PX在時間點t1會稍微下降，但是電壓VB_PX在時間點t1沒有電壓下降的情況。
圖3A及圖3B分別為依據本發明的一實施例的下拉電路的系統示意圖。請參照圖1及圖3A，在此是以第一開關電晶體M1與第二開關電晶體M2之間的第一下拉電路CPD1為例，其中 相似或相同元件使用相似或相同標號。在本實施例中，第一下拉電路CPD1包括第一下拉開關電晶體TA1(對應第一下拉開關)。第一下拉開關電晶體TA1具有接收系統低電壓VSS的第一端、耦接第一開關電晶體M1的控制端的第二端、以及接收第二開關信號SSW2的控制端。
依據上述，在第二開關信號SSW2的上升沿，第一下拉開關電晶體TA1會受控於第二開關信號SSW2而導通，以致於系統低電壓VSS會傳送至第一開關電晶體M1的控制端，以提早截止第一開關電晶體M1。因此，可避開第一開關電晶體M1的第一端所耦接的第一源極線DL1(源極線DL的其中之一)與第二開關電晶體M2的第一端所耦接的第二源極線DL2(源極線DL的其中另一)同時導通的可能。
請參照圖3B，在本實施例中，第一下拉電路CPD1a更包括第二下拉開關電晶體TA2(對應第二下拉開關)及第三下拉開關電晶體TA3(對應第三下拉開關)。第二下拉開關電晶體TA2具有接收第二開關信號SSW2的第一端、第二端、以及接收第二開關信號SSW2的控制端。第三下拉開關電晶體TA3具有接收第二開關信號SSW2的第一端、耦接第一下拉開關電晶體TA1的控制端的第二端、以及耦接第二下拉開關電晶體TA2的第二端的控制端。
依據上述，透過第二下拉開關電晶體TA2及第三下拉開關電晶體TA3的疊接，可加快系統低電壓VSS的傳送，亦即加快 第一開關電晶體M1的截止速度。
圖4A及圖4B分別為依據本發明的另一實施例的下拉電路的系統示意圖。請參照圖1及圖4A，在此是以下拉電路CPD1'取代第一開關電晶體M1與第二開關電晶體M2之間的第一下拉電路CPD1為例，其不同之處在於下拉電路CPD1'接收時序控制器110所提供的下拉控制信號SCD，而非接收第二開關信號SSW2，但是下拉控制信號SCD的波形是鏡射自第二開關信號SSW2，亦即下拉控制信號SCD的波形相同於第二開關信號SSW2，其中相似或相同元件使用相似或相同標號。由於電晶體是壓控元件，因此下拉控制信號SCD可以是低電流信號。
在本實施例中，下拉電路CPD1'包括第四下拉開關電晶體TA4(對應第四下拉開關)。第四下拉開關電晶體TA4具有接收系統低電壓VSS的第一端、耦接第一開關電晶體M1的控制端的第二端、以及接收下拉控制信號SCD的控制端。
依據上述，由於下拉控制信號SCD的波形是鏡射自第二開關信號SSW2，因此在第二開關信號SSW2的上升沿，第四下拉開關TA4會受控於下拉控制信號SCD而導通，以致於系統低電壓VSS會傳送至第一開關電晶體M1的控制端，以提早截止第一開關電晶體M1。因此，可避開第一開關電晶體M1的第一端所耦接的第一源極線DL1與第二開關電晶體M2的第一端所耦接的第二源極線DL2同時導通的可能。
請參照圖4A及圖4B，在本實施例中，下拉電路CPD1'a 更包括第五下拉開關電晶體TA5(對應第五下拉開關)及第六下拉開關電晶體TA6(對應第六下拉開關)。第五下拉開關電晶體TA5具有接收下拉控制信號SCD的第一端、第二端、以及接收下拉控制信號SCD的控制端。第六下拉開關電晶體TA6具有接收下拉控制信號SCD的第一端、耦接第四下拉開關電晶體TA4的控制端的第二端、以及耦接第五下拉開關電晶體TA5的第二端的控制端。
依據上述，透過第五下拉開關電晶體TA5及第六下拉開關電晶體TA6的疊接，可加快系統低電壓VSS的傳送，亦即加快第一開關電晶體M1的截止速度。
綜上所述，本發明實施例的多工器電路及其顯示面板，透過下拉電路的運作，致使在線路上開關信號的上升沿及下降沿相互切齊，但在開關電晶體的控制端處，這些控制端處的下降沿會早於對應開關信號的下降沿。藉此，可避免相鄰開關電晶體在瞬間同時導通，以避免先充電的畫素的灰階值無法達到目標準位，同時抑制亮暗線的發生。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「電性耦接」在此包含任何直接及間接的連接手段。因此，若文中描述 第一元件電性耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (13)

  1. 一種多工器電路，包括：一第一開關，具有耦接一第一源極線的一第一端、接收一第一開關信號的一控制端、以及耦接一源極驅動器的一第二端；一第二開關，具有耦接一第二源極線的一第一端、接收一第二開關信號的一控制端、以及耦接該源極驅動器的一第二端；以及一下拉電路，耦接該第一開關的該控制端，並且接收一系統低電壓，其中該下拉電路反應於該第二開關信號在該第二開關信號的一上升沿期間且該第二開關信號的電壓準位大於一臨界電壓時，傳送該系統低電壓至該第一開關的該控制端。
  2. 如申請專利範圍第1項所述的多工器電路，其中該下拉電路接收該第二開關信號。
  3. 如申請專利範圍第2項所述的多工器電路，其中該下拉電路包括：一第一下拉開關，具有接收該系統低電壓的一第一端、耦接該第一開關的該控制端的一第二端、以及接收該第二開關信號的一控制端。
  4. 如申請專利範圍第3項所述的多工器電路，其中該下拉電路包括：一第二下拉開關，具有接收該第二開關信號的一第一端、一第二端、以及接收該第二開關信號的一控制端；以及一第三下拉開關，具有接收該第二開關信號的一第一端、耦接該第一下拉開關的該控制端的一第二端、以及耦接該第二下拉開關的該第二端的一控制端。
  5. 如申請專利範圍第1項所述的多工器電路，其中該下拉電路接收一下拉控制信號，其中該下拉控制信號的波形是鏡射自該第二開關信號。
  6. 如申請專利範圍第5項所述的多工器電路，其中該下拉電路包括：一第四下拉開關，具有接收該系統低電壓的一第一端、耦接該第一開關的該控制端的一第二端、以及接收該下拉控制信號的一控制端。
  7. 如申請專利範圍第5項所述的多工器電路，其中該下拉電路包括：一第五下拉開關，具有接收該下拉控制信號的一第一端、一第二端、以及接收該下拉控制信號的一控制端；以及一第六下拉開關，具有接收該下拉控制信號的一第一端、耦接該第四下拉開關的該控制端的一第二端、以及耦接該第五下拉開關的該第二端的一控制端。
  8. 如申請專利範圍第1項所述的多工器電路，其中該第二開關信號的該上升沿期間的一結束時間對齊該第一開關信號的一下升沿期間的一起始時間。
  9. 一種顯示面板，包括：一畫素陣列，具有多個畫素、一第一源極線及一第二源極線，其中該些畫素分別耦接該第一源極線及該第二源極線；一源極驅動器，接收一顯示資料以提供一畫素電壓；一如申請專利範圍第1項所述的多工器電路，耦接於該第一源極線及該第二源極線與該源極驅動器之間，且接收該第一開關信號及該第二開關信號以提供該畫素電壓至該第一源極線或該第二源極線。
  10. 如申請專利範圍第9項所述的顯示面板，其中該顯示資料、該第一開關信號及該第二開關信號由一時序控制器所提供。
  11. 如申請專利範圍第10項所述的顯示面板，其中該下拉電路接收該第二開關信號。
  12. 如申請專利範圍第9項所述的顯示面板，其中該下拉電路接收一下拉控制信號，其中該下拉控制信號的波形是鏡射自該第二開關信號。
  13. 如申請專利範圍第12項所述的顯示面板，其中該下拉控制信號由一時序控制器所提供。
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