CN102396071A - 具有自对准垂直ldd和背面漏极的ldmos - Google Patents
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Abstract
一种场效应晶体管，包括：具有上表面和下表面的第一导电类型的半导体区，半导体区的下表面在衬底上延伸并且与衬底邻接。第二导电类型的阱区设置在半导体区内。该场效应晶体管还包括放置在阱区内的第一导电类型的源区以及在每个阱区上延伸并且与对应的一个源区重叠的栅电极。每个栅电极通过栅极电介质与下部的阱区绝缘。在每两个邻近阱区之间的半导体区中设置了第一半导体类型的至少一个LDD区，使得该至少一个LDD区与之间设置该该至少一个LDD区的两个邻近阱区相接触。下沉区设置在该至少一个LDD区正下方的半导体区中，使得该至少一个LDD区和下沉区在半导体区的上表面和下表面之间沿着垂直方向设置。
Description
技术领域
本发明的实施方式涉及诸如MOSFET(金属氧化物半导体场效应晶体管)的场效应晶体管以及用于制造场效应晶体管的方法。
背景技术
在高压晶体管中广泛使用横向扩散MOS(LDMOS)结构。LDMOS晶体管能够提供宽频率范围、高线性、良好的耐用性以及高击穿电压。常规LDMOS晶体管将其接触源区和漏区安排在半导体晶片的表面附近，因此在晶体管中的电流几乎均沿着横向维度。在一种替代设计中，LDMOS晶体管具有沿着芯片块的背面的漏极触点。具有背面漏极的LDMOS典型地具有水平设置的源极、多晶硅栅极、轻掺杂漏极(LDD)和下沉区(sinkerregion)的序列的结构。该配置易于导致大的器件尺寸。在晶体管的漏极侧，LDD区一般横向延伸以获得高电压。另外，下沉区需要充分扩散以达到背面漏极。由于侧扩散和未对准，这种深度扩散易于耗费额外的芯片块区域。
因此，需要可以使用简单的制造工艺形成的具有小单元节距和优异晶体管性能的LDMOS结构。
发明内容
根据本发明的实施方式，描述了多种技术用于减小LDMOS晶体管中的单元节距和导通电阻RDS(on)。本发明的实施方式还提供了用于制造LDMOS晶体管的简单并且符合成本效益的方法。
根据本发明的一个实施方式，一种场效应晶体管包括：具有上表面和下表面的第一导电类型的半导体区，半导体区的下表面在衬底上延伸并且与衬底邻接。第二导电类型的阱区设置在半导体区内。该场效应晶体管还包括设置在阱区内的第一导电类型的源区，以及在每个阱区上延伸并且与对应一个源区重叠的栅电极。每个栅电极通过栅极电介质与下部的阱区相绝缘。第一半导体类型的至少一个LDD区设置在每两个邻近阱区之间的半导体区中，使得该至少一个LDD区与之间设置该至少一个LDD区的两个邻近阱区相接触。下沉区设置在该至少一个LDD区正下方的半导体区中，使得该至少一个LDD区和下沉区在半导体区的上表面和下表面之间沿着垂直方向设置。下沉区具有比该至少一个LDD区高的掺杂浓度。
在一个实施方式中，该至少一个LDD区自对准之间设置所述至少一个LDD区的栅电极。
在另一实施方式中，下沉区完全嵌入在半导体区中，使得其不会到达半导体区的上表面。
在另一实施方式中，半导体区包括两个以上的外延层。
在另一实施方式中，半导体区包括具有不同掺杂浓度的上外延层和下外延层。
在另一实施方式中，下沉区的一部分在栅电极正下方的半导体区中横向延伸。
在另一实施方式中，该至少一个LDD区形成上LDD区，场效应晶体管进一步包括设置在上LDD区正下方和下沉区正上方的半导体区中的第一导电类型的下LDD区。
在另一实施方式中，下LDD区具有比上LDD区高的掺杂浓度，并且自对准之间设置所述下LDD区的栅电极。
根据本发明的另一实施方式，一种场效应晶体管包括：具有上表面和下表面的第一导电类型的半导体区，其中，半导体区的下表面在衬底上延伸并且与衬底邻接。第二导电类型的阱区设置在半导体区内，第一导电类型的源区放置在阱区内。该场效应晶体管还具有在阱区上延伸并且与源区重叠的栅电极，并且该栅电极通过栅极电介质与阱区绝缘。第一导电类型的上LDD区设置在邻近阱区并与阱区接触的半导体区中，而第一导电类型的下LDD区设置在上LDD区正下方但与上LDD区接触的半导体区中。上LDD区和下LDD区均自对准栅电极。另外，下沉区设置在下LDD区正下方但与下LDD区接触的半导体区中，使得上、下LDD区以及下沉区在半导体区的上、下表面之间沿着垂直方向设置。在一个实施方式中，下沉区具有比上、下LDD区高的掺杂浓度。
在以上场效应晶体管的一个实施方式中，下沉区完全嵌入在半导体区中，使得其不会到达半导体区的上表面。
在另一实施方式中，半导体区包括上外延层和下外延层，其中，上外延层具有比下外延层低的掺杂浓度，下外延层具有比衬底低的掺杂浓度。
在另一实施方式中，下沉区延伸通过上、下外延层，并且上、下LDD区仅在上外延层中延伸。
在另一实施方式中，下沉区的一部分在栅电极正下方的半导体区中横向延伸。
根据本发明的可选实施方式，一种用于形成场效应晶体管的方法，包括以下步骤。首先，形成具有上表面和下表面的第一导电类型的半导体区，其中，半导体区的下表面在衬底上延伸并且与衬底邻接。该半导体区包括第一导电类型的下沉区。该方法包括在半导体区上形成栅电极，在半导体区中形成第二导电类型的阱区，并且在阱区中形成第一导电类型的源区。在每两个邻近阱区之间的半导体区中形成至少一个LDD区，使得该至少一个LDD区与之间设置该至少一个LDD区的两个邻近阱区相接触。
在以上方法的一个实施方式中，下沉区完全嵌入在半导体区中，以使得其不会到达半导体区的上表面。
在另一实施方式中，半导体区包括两个以上的外延层。
在另一实施方式中，形成半导体区包括：在衬底上形成第一导电性的下外延层；将第一导电类型的掺杂剂选择性注入下外延层，以在其中形成注入区；在下外延层上形成第一导电类型的上外延层；以及执行温度循环，从而注入区中的掺杂剂向上扩散到上外延层，注入区和外扩散区一起形成下沉区。
在另一实施方式中，上外延层具有比下外延层低的掺杂浓度，而下外延层具有比衬底低的掺杂浓度。
在另一实施方式中，形成至少一个LDD区包括：用栅电极作为掩模，将第一导电类型的掺杂剂注入半导体区中，使得在每两个邻近阱区之间形成的至少一个LDD区自对准对应的栅电极。
在另一实施方式中，形成至少一个LDD区包括：用栅电极作为掩模，将第一导电类型的掺杂剂注入半导体区中，形成上LDD区；用栅电极作为掩模，将第一导电类型的掺杂剂注入半导体区中，形成下LDD区。下LDD区在下沉区正上方并与下沉区接触，而上LDD区在下LDD区正上方并与下LDD区接触。在一些实施方式中，下沉区具有比下LDD区高的掺杂浓度，而下LDD区具有比上LDD区高的掺杂浓度。
参照以下具体描述和附图，可以进一步理解本发明的各种附加特性和优点。
附图说明
图1示出了根据本发明实施方式的LDMOS晶体管的简化横截面图；
图2示出了根据本发明另一实施方式的LDMOS晶体管的简化横截面图；
图3A-3J为示出了根据本发明实施方式的用于制造特征为垂直堆叠的LDD和沉积区的LDMOS晶体管的简化处理流程的简化横截面图；以及
图4示出了根据本发明实施方式的用于LDMOS晶体管的示例掺杂分布图。
具体实施方式
本发明的实施方式涉及具有小单元节距(cell pitch)和低电阻RDS(on)的LDMOS晶体管。在本发明的一些实施方式中，一个或多个LDD区被配置为与下沉区(sinker region)一起垂直堆叠，其中LDD区自对准栅电极。该配置极大地减小了单元节距：(1)通过将在常规LDMOS晶体管中通常横向配置的LDD区和下沉区进行堆叠，以及(2)通过以自对准方式形成LDD区，从而消除在常规LDMOS设计中需要进行的用于未对准的措施。
在一些实施方式中，LDD区和下沉区在两个栅电极之间形成并且由两个1/2单元所共享。LDD区可以自对准两个栅电极，并且通过使LDD区的方向在垂直而不是水平上延伸，可以在光刻法能力所允许的栅电极之间的最小空间中形成LDD区。在特定实施方式中，下沉区首先被注入到下半导体层，然后被扩散到上半导体层中，接着在下沉区正上方的半导体层中形成一个以上LDD区。设计注入和热循环来确保下沉区和覆盖的LDD区彼此接触，以确保RDS(on)降低。
图1示出了根据本发明实施方式的LDMOS晶体管100的简化横截面图。LDMOS晶体管100包括具有上表面131和下表面132的半导体区102。半导体区102的下表面132在高掺杂衬底101上延伸并与衬底101邻接(abut)。在所示实施方式中，半导体区102包括两个外延层，即下外延层103和上外延层104，然而根据设计目的，可以仅使用一个或者多于两个的外延层。LDMOS晶体管100包括在半导体区102内延伸的阱区111，源区114和重体区113在阱区111内延伸。在所示示例性实施方式中，衬底101、半导体区102和源区114为n型，而阱区111和重体区113为p型。
下沉区105嵌入(embed)在半导体区102内。一个或多个LDD区，例如区109和112，也在半导体区102内形成，并且在下沉区105上垂直堆叠。垂直堆叠使得可以优化LDD区，以减少电阻和减少单元节距。在特定实施方式中，上LDD区109自对准栅电极108，并且靠近并接触阱区111。在具有第二下LDD区112的实施方式中，下LDD区112在半导体区102中设置在上LDD区109正下方，并且第二LDD区112也自对准栅电极108。在仅有一个LDD区109的实施方式中，LDD区直接与下沉105接触。在一个实施方式中，下沉区105具有比两个LDD区109和112高的掺杂浓度，而下LDD区112具有比上LDD区109高的掺杂浓度。这种掺杂分布导致低RDS(on)和高击穿电压。
LDMOS晶体管100具有在半导体区102上延伸的栅电极108。每个栅电极108的侧面均一侧与源区114并且另一侧与LDD区109相接。栅电极108在阱区111上延伸并且与源区114和LDD区109重叠。栅电极108还通过栅极介电层106与下层绝缘。在栅电极108上可以形成另一介电层115，以将栅电极108与覆盖的源极互连层116绝缘。
源极互连层116(例如，包括金属)在介电层115上形成，并且与源区114和重体区113接触。漏极互连层117沿着晶体管100的背面接触衬底101。在晶体管工作期间，至少有一部分电流流过上、下LDD区以及下沉区。
图2示出了图1的LDMOS晶体管的1/2单元的图示，其他的与图1结构相同。根据本发明的实施方式，图1和图2所示结构的很多变化是可行的。例如，根据期望的击穿电压和RDS(on)，可以在下沉区上形成多于两个的LDD区。这些附加的LDD区可以自对准栅电极。在一些实施方式中，还可以使用离子注入形成自对准栅电极的下沉区。当然，也可以有其他替代和修改，以下讨论其中的一部分。
图3A-3J是根据本发明实施方式的示出用于制造图2所示的LDMOS晶体管的简化处理流程的横截面图。在图3A中，在n型衬底301上形成半导体区302。优选地，衬底301被重掺杂。重掺杂衬底可以使用常规技术形成，或者可以从市场获取。在一些实施方式中，半导体区302也是n型的。半导体区302可以是一个连续层(例如，一个外延层)，也可以包括多个外延层。在半导体区302包括多个外延层的实例中，根据设计目的，每个外延层可以具有不同于其他层的掺杂浓度。
可以使用常规的注入技术在半导体区302中嵌入高掺杂的下沉区305。下沉区305可以在半导体区302中包括的数个外延层中延伸。在所示的实施方式中，下沉区305在下外延层303和上外延层304中延伸。硬掩膜(未示出)可以用于实现目标注入和下沉区305的形成。
在具体实施方式中，首先在衬底301上形成下外延层303。执行掩膜注入步骤来将n型掺杂剂注入到下外延层303的预定区域，以形成下沉区305。随后，在下外延层303上形成上外延层304。在替代实施方式中，可以在外延层303和304均形成之后执行下沉注入步骤。在该实例中，可以使用更高的注入能量来将下沉区设置于期望的深度。在注入步骤之后可以使用退火步骤来使下沉掺杂剂向上扩散到上外延层304，并且还可以使得来自n+衬底301的掺杂剂向上扩散到下外延层303。退火步骤导致降低了电阻的掺杂分布，还修复了在注入步骤中给外延层造成的任何结构性损坏。可以设计用于形成下沉区和各种LDD区的温度循环以及注入掺杂剂类型和浓度及注入能量，以确保在最终结构中，下沉区305与下LDD区312接触，下LDD区312与上LDD区309接触，从而确保低的RDS(on)。
接着，如图3B所示，在上外延层304上形成栅极介电层306。可以使用任何已知的技术，例如栅极介电处理，来形成介电层306。在一个实施方式中，通过将上外延层304暴露于氧化环境中来形成栅极介电层306。接着，在栅极介电层306上形成多晶硅层307。然后选择性去除多晶硅层307，以形成如图3C所示的栅电极308。可选的，可以在栅电极308上形成第二绝缘层320来对栅电极进行密封以免暴露于进一步的处理步骤。可以例如通过氧化多晶硅栅电极308来形成绝缘层320。在替代实施方式中，在图案化栅电极之前，可以在多晶硅层上形成硅化物层。
图3D示出了上LDD区309的形成。在形成栅电极308之后，用掺杂剂注入上外延层304，以在不使用掩膜层的情况下形成上LDD区309。于是上LDD区309自对准栅电极308。由于未使用掩膜，因此在栅电极308的两侧均注入掺杂剂。然而，后续的p阱和源注入将在栅电极308的源极侧上补偿在该步骤中注入的掺杂剂。在一个实施方式中，使用的LDD掺杂剂是用大约4E12离子/平方厘米的剂量注入的砷，使用的注入能量约为120KeV。在替代实施方式中，可以使用掩膜层来保护栅电极308的源极侧暴露于掺杂剂。
在图3E中，掩膜层310用于保护栅电极308的漏极侧，然后执行另一注入步骤来形成p型阱区311。然后执行阱驱入(drive-in)。可以使用多种已知技术中的任何一种来用于阱注入和驱入。请注意，可以在形成阱区311之后形成上LDD区309。在图3F中，掩膜层322(其可以是与图3E中的用于阱注入的掩膜层相同的掩膜层)用来在用于形成n型源区314的源注入处理期间，覆盖栅电极308的漏极侧。使用已知的技术来用例如砷或磷对源区进行重掺杂。
在图3G中，执行LDD注入，以在不使用掩膜的情况下形成下LDD区312。因此下LDD区自对准栅电极308。下LDD区312具有较高的掺杂浓度，并且以高于上LDD区309的能量被注入。形成上、下LDD区309、312，从而上、下LDD区309、312以及下沉区305全部形成如图所示的垂直堆叠。在一个实施方式中，用约2.7E13离子/平方厘米剂量的磷和约170KeV的能量形成下LDD区312。在替代实施方式中，也可以使用防止LDD掺杂剂进入栅电极308的源侧的掩膜来形成下LDD区312(如果需要)。
在一个实施方式中，用磷重掺杂衬底，而下外延层用砷掺杂，并且下外延层用作控制来自衬底的掺杂剂向上扩散的保护层。在该实施方式中，使用砷掺杂剂形成下沉区和上LDD区，使用磷形成下LDD区。通过适当的热循环，该掺杂剂类型组合以及适当的掺杂浓度和能量确保了在没有LDD区的过度横向扩散的情况下，下沉区以及上、下LDD区彼此接触来最小化RDS(on)。
接着，在图3H中，使用掩膜层324限定窗口，通过该窗口将重体掺杂剂注入到体区311，从而形成重体区313。在图3I中，使用常规技术在栅电极308上形成介电层315。在一个实施方式中，介电层315包括BPSG。在图3J中，去除介电层315的一部分，然后使用已知的技术形成延伸通过源区314并且在重体区313内终结的重体凹槽。然后使用常规的方法在介电层315上形成源极互连层316。源极互连层316与源区314和重体区313接触。可以使用诸如铝、铜、难熔金属、金属硅化物等任何合适的金属形成互连层316。在替代实施方式中，在形成重体凹槽之后，通过沿着重体凹槽的底部注入掺质而形成重体区313。最后，在衬底的背面上形成漏互连317，从而完成晶体管的结构。
请注意，尽管图3A-3J示出了形成LDMOS场效应晶体管的特定步骤序列，但是根据可选已知技术也可以执行其他序列或步骤。另外，在图3A-3J中示出的个别步骤可以包括可以用适合于该个别步骤的各种序列来执行的多个子步骤。此外，根据特定的设计可以添加或去除附加步骤。鉴于本公开，本领域的普通技术人员将意识到很多变化、修改和替代。
图4示出了沿着图3J的A-A′线的示例性掺杂分布图。在图4中，从左至右的水平轴对应于从半导体区302的上表面到衬底301的垂直维度。可以看出上外延层延伸到约0.55μm的深度。第二外延层具有约1.5μm的厚度并且从约0.55μm的深度延伸到约2.05μm的深度。衬底的一部分示出为从约2.05μm至3.00μm。
在图4中，参考标号401用于识别上、下LDD区的通常位置，参考标号402用于识别下沉区的通常位置。可以看出，下沉区在注入下沉掺杂剂的上外延层的上表面附近具有峰值浓度。随后的热循环使得下沉掺杂向上扩散到上外延层。在各种热循环中，来自重掺杂衬底404的掺杂剂也向上扩散到下外延层，导致图4中参考标号403标记的坡度掺杂分布。图4中的示例性掺杂分布有利地减少了晶体管的导通电阻RDS(on)，同时维持期望的击穿电压。应当理解，该特定掺杂分布图仅示出了根据本发明一个实施方式的具体示例，可以调整处理条件来适合各个区域的掺杂分布和电阻，从而满足特定设计的需求。例如，根据期望的击穿电压和RDS(on)，可以调整两个LDD区的掺杂浓度，或者可以仅使用一个LDD区而不是两个，或者替代性地可以在两个以上的外延层中形成三个以上的LDD区。
本发明可以实现很多优点。例如，通过在垂直方向上堆叠LDD和下沉区，可以减少单元节距，从而增加在给定的芯片块大小之中可以容纳的单元的数量。举另一示例，由于可以调整LDD和下沉区的掺杂浓度，因此可以控制这些区域的总体电阻。这进一步有助于调整RDS(on)来向晶体管提供改进的开关特性。另外，上述实施方式提供自对准栅电极的漏极侧的LDD区，从而可以减少处理的复杂性和成本。在一个特定实施方式中，获得的单元节距从可比常规LDD晶体管的2.0-2.2μm减少到使用本发明技术形成LDMOS的约1.2μm。
尽管以上是对于本发明的特定实施方式的完整描述，但是可以采用各种修改、变化和替代。例如，尽管提供硅作为衬底材料的示例，但是也可以使用其他材料。进一步，尽管提供注入作为引入掺杂剂的示例，但是根据使用的适当掩膜，也可以使用诸如气体或局部掺杂源的其他掺杂方法来提供用于扩散的掺杂剂。另外，尽管图3A-3J所示的处理序列是针对n沟道FET的，但是鉴于本公开，对于本领域的技术人员来说，修改这些处理序列以形成p沟道FET将是明显的。因此，本发明的范围应当不限于所描述的实施方式，而是由以下权利要求限定。
Claims (20)
1.一种场效应晶体管，包括：
第一导电类型的半导体区，具有上表面和下表面，所述半导体区的所述下表面在衬底上延伸并且与所述衬底邻接；
第二导电类型的阱区，设置在所述半导体区内；
所述第一导电类型的源区，设置在所述阱区中；
栅电极，在每个阱区上延伸并且与对应的一个所述源区重叠，每个栅电极通过栅极电介质与下层阱区绝缘；
所述第一半导体类型的至少一个LDD区，设置在每两个邻近阱区之间的半导体区中，使得所述至少一个LDD区与之间设置所述至少一个LDD区的所述两个邻近阱区相接触；以及
下沉区，设置在所述至少一个LDD区正下方的所述半导体区中，使得所述至少一个LDD区和所述下沉区在所述半导体区的上下表面之间沿着垂直方向设置，所述下沉区具有比所述至少一个LDD区高的掺杂浓度。
2.根据权利要求1所述的场效应晶体管，其中，所述至少一个LDD区自对准之间设置所述至少一个LDD区的栅电极。
3.根据权利要求1所述的场效应晶体管，其中，所述下沉区完全嵌入在所述半导体区中，以使得所述下沉区不会到达所述半导体区的所述上表面。
4.根据权利要求1所述的场效应晶体管，其中，所述半导体区包括两个以上外延层。
5.根据权利要求4所述的场效应晶体管，其中，所述半导体区包括具有不同掺杂浓度的上外延层和下外延层。
6.根据权利要求1所述的场效应晶体管，其中，所述下沉区的一部分在所述栅电极正下方的所述半导体区中横向延伸。
7.根据权利要求1所述的场效应晶体管，其中，所述至少一个LDD区形成上LDD区，所述场效应晶体管进一步包括所述第一导电类型的下LDD区，所述下LDD区设置在所述上LDD区正下方和所述下沉区正上方的半导体区中。
8.根据权利要求7所述的场效应晶体管，其中，所述下LDD区具有比所述上LDD区高的掺杂浓度，并且自对准之间设置所述下LDD区的栅电极。
9.一种场效应晶体管，包括：
第一导电类型的半导体区，具有上表面和下表面，所述半导体区的所述下表面在衬底上延伸并且邻接所述衬底；
第二导电类型的阱区，设置在所述半导体区内；
所述第一导电类型的源区，设置在所述阱区中；
栅电极，在所述阱区上延伸并与所述源区重叠，所述栅电极通过栅极电介质与所述阱区绝缘；
所述第一导电类型的上LDD区，设置在所述半导体区中，邻近所述阱区并与所述阱区接触，所述上LDD区自对准所述栅电极；
所述第一导电类型的下LDD区，设置在所述半导体区中，在所述上LDD区正下方但是与所述上LDD区接触，所述下LDD区自对准所述栅电极；以及
下沉区，设置在所述半导体区中，在所述下LDD区正下方但与所述下LDD区接触，使得上、下LDD区以及所述下沉区在所述半导体区的上、下表面之间沿着垂直方向设置，所述下沉区具有比所述上、下LDD区高的掺杂浓度。
10.根据权利要求9所述的场效应晶体管，其中，所述下沉区完全嵌入在所述半导体区中，使得所述下沉区不会到达所述半导体区的所述上表面。
11.根据权利要求9所述的场效应晶体管，其中，所述半导体区包括上外延层和下外延层，所述上外延层具有比所述下外延层低的掺杂浓度，所述下外延层具有比所述衬底低的掺杂浓度。
12.根据权利要求11所述的场效应晶体管，其中，所述下沉区延伸通过上、下外延层，并且所述上、下LDD区均仅在所述上外延层之中延伸。
13.根据权利要求9所述的场效应晶体管，其中，所述下沉区的一部分在所述栅电极正下方的所述半导体区中横向延伸。
14.一种用于形成场效应晶体管的方法，包括：
形成具有上表面和下表面的第一导电类型的半导体区，所述半导体区的所述下表面在衬底上延伸并且邻接所述衬底，所述半导体区包括所述第一导电类型的下沉区；
在所述半导体区上形成栅电极；
在所述半导体区中形成第二导电类型的阱区；
在所述阱区中形成所述第一导电类型的源区；以及
在每两个邻近阱区之间的半导体区中形成至少一个LDD区，使得所述至少一个LDD区与之间设置所述至少一个LDD区的所述两个邻近阱区相接触。
15.根据权利要求14所述的方法，其中，所述下沉区完全嵌入在所述半导体区中，使得所述下沉区不会到达所述半导体区的所述上表面。
16.根据权利要求14所述的方法，其中，所述半导体区包括两个以上外延层。
17.根据权利要求14所述的方法，其中，形成所述半导体区包括：
在所述衬底上形成所述第一导电类型的下外延层；
将所述第一导电类型的掺杂剂选择性注入所述下外延层，以在其中形成注入区；
在所述下外延层上形成所述第一导电类型的上外延层；以及
执行温度循环，从而所述注入区中的掺杂剂向上扩散到所述上外延层中，所述注入区和外扩散区一起形成所述下沉区。
18.根据权利要求17所述的方法，其中，所述上外延层具有比所述下外延层低的掺杂浓度，所述下外延层具有比所述衬底低的掺杂浓度。
19.根据权利要求14所述的方法，其中，形成所述至少一个LDD区包括：用所述栅电极作为掩模，将所述第一导电类型的掺杂剂注入所述半导体区中，使得在每两个邻近阱区之间形成的所述至少一个LDD区自对准对应的栅电极。
20.根据权利要求14所述的方法，其中，形成所述至少一个LDD区包括：
用所述栅电极作为掩膜，将所述第一导电类型的掺杂剂注入所述半导体区中，以形成上LDD区；以及
用所述栅电极作为掩膜，将所述第一导电类型的掺杂剂注入所述半导体区中，以形成下LDD区，
其中，所述下LDD区在所述下沉区正下方并且与所述下沉区接触，所述上LDD区在所述下LDD区正上方并且与所述下LDD区接触，所述下沉区具有比所述下LDD区高的掺杂浓度，所述下LDD区具有比所述上LDD区高的掺杂浓度。
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Cited By (1)
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|---|---|---|---|---|
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8796776B2 (en) * | 2012-06-12 | 2014-08-05 | Macronix International Co., Ltd. | Protection component and electrostatic discharge protection device with the same |
| US9324838B2 (en) | 2013-01-11 | 2016-04-26 | Stmicroelectronics S.R.L. | LDMOS power semiconductor device and manufacturing method of the same |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218221A (en) * | 1989-10-20 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5455436A (en) * | 1994-05-19 | 1995-10-03 | Industrial Technology Research Institute | Protection circuit against electrostatic discharge using SCR structure |
| CN1375879A (zh) * | 2001-02-16 | 2002-10-23 | 佳能株式会社 | 半导体器件及其制造方法和喷液设备 |
| US20030089947A1 (en) * | 2001-11-14 | 2003-05-15 | Yusuke Kawaguchi | Power MOSFET device |
| US20070138548A1 (en) * | 2005-07-13 | 2007-06-21 | Ciclon Semiconductor Device Corp. | Power ldmos transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927453B2 (en) | 2003-09-30 | 2005-08-09 | Agere Systems Inc. | Metal-oxide-semiconductor device including a buried lightly-doped drain region |
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| US7898026B2 (en) * | 2009-03-23 | 2011-03-01 | Force Mos Technology Co., Ltd. | LDMOS with double LDD and trenched drain |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218221A (en) * | 1989-10-20 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5455436A (en) * | 1994-05-19 | 1995-10-03 | Industrial Technology Research Institute | Protection circuit against electrostatic discharge using SCR structure |
| CN1375879A (zh) * | 2001-02-16 | 2002-10-23 | 佳能株式会社 | 半导体器件及其制造方法和喷液设备 |
| US20030089947A1 (en) * | 2001-11-14 | 2003-05-15 | Yusuke Kawaguchi | Power MOSFET device |
| US20070138548A1 (en) * | 2005-07-13 | 2007-06-21 | Ciclon Semiconductor Device Corp. | Power ldmos transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110310995A (zh) * | 2018-03-27 | 2019-10-08 | 丰田自动车株式会社 | 半导体装置和半导体装置的制造方法 |
Also Published As
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