DE102004009323B4 - Vertikaler DMOS-Transistor mit Grabenstruktur und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Vertikaler DMOS-Transistor, der einen mittigen Säulenanschluss (1) und eine davon isolierte Gateelektrode (2) jeweils innerhalb von jedem in eine erste Hauptfläche (I) eines Halbleiterkörpers (3) eines ersten Leitungstyps (n) eingebrachten Graben (4) und eine jeweils zwischen zwei benachbarten Gräben (4) liegende Mesa (5) hat, die einen Sourcebereich (6) des ersten Leitungstyps (n) und einen unter dem Sourcebereich (6) liegenden Bodybereich (7) eines zweiten, dem ersten Leitungstyp (n) entgegengesetzten Leitungstyps (p) jeweils angrenzend an zwei benachbarte Gräben (4) aufweist, dadurch gekennzeichnet, dass im unteren Bereich jedes Grabens (4) unterhalb einer Feldplattenstufe an der Grabenwand ein Feldplattenoxid (11) liegt, und dass ein jeweils an den Boden jedes Grabens (4) angrenzender Dotierbereich (8) des zweiten Leitungstyps (p) sich vom Grabenboden aus vertikal in Richtung zu einer zweiten Hauptfläche (II) des Halbleiterkörpers (3) erstreckt und durch eine Implantation eines Dotierstoffs des zweiten Leitungstyps (p) in die Gräben (4) und Ausdiffusion gebildet ist und am jeweiligen Grabenboden durch einen dort implantierten Kontakt (9) des zweiten Leitungstyps (p) elektrisch mit dem Säulenanschluss (1) verbunden ist.

Description

  • Die Erfindung betrifft einen vertikalen DMOS-Transistor, der jeweils innerhalb in eine erste Hauptfläche eines Halbleiterkörpers eines ersten Leitungstyps eingebrachten Gräben einen mittigen Säulenanschluss und eine davon isolierte Gateelektrode, und eine jeweils zwischen zwei benachbarten Gräben liegende Mesa hat, die einen Sourcebereich des ersten Leitungstyps und einen unter dem Sourcebereich liegenden Bodybereich eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps jeweils angrenzend an zwei benachbarte Gräben aufweist sowie ein Verfahren zur Herstellung desselben.
  • Bei der Entwicklung neuer Generationen von DMOS-Leistungstransistoren spielt die Verringerung des spezifischen Einschaltwiderstandes Ron·A eine große Rolle. Darüber hinaus wird für viele Applikationen eine sehr gute Avalanchefestigkeit gefordert. In der Regel wird ein sehr niedriger Einschaltwiderstand mit einer etwas geringeren Avalanchefestigkeit erkauft. Umgekehrt weisen DMOS-Leistungstransistoren mit hervorragender Avalanchefestigkeit meist nicht die geringsten Einschaltwiderstände auf.
  • Um beides, eine sehr gute Avalanchefestigkeit und einen niedrigen spezifischen Einschaltwiderstand Ron·A zu erreichen, werden normalerweise die geometrischen Abmessungen des Transistors, die Lage des Durchbruchsorts und der Pfad des Avalanchestromes so gestaltet, dass der Flächenbedarf auf der Waferscheibe pro Kanalweite minimiert wird und der Avalanchestrompfad in der Mitte der Siliziummesa zwischen den Gräben verläuft (siehe EP 0 746 030 A2 , insbesondere 1, wo der Ort des Avalanchestrompfads durch eine zusätzliche p+-Tiefimplantation in die Mitte der Siliziummesa gelegt ist). Wichtig ist insbesondere, dass der Avalanchestrompfad möglichst weit vom Kanal beabstandet verläuft, da sonst durch Ladungsträgerinjektion in den Kanalbereich und in das Gateoxid die Einsatzspannung verschoben wird und die Gefahr des Einschaltens des parasitären Bipolartransistors besteht, was in der Regel zur Zerstörung des Bauelements führt. In der in EP 0 746 030 A2 gemäß 2A beschriebenen Struktur bestehen beide zuvor genannten Gefahren dadurch, dass der Avalanchestrompfad entlang der Trenchseitenwand und damit im Kanalbereich ausgebildet ist.
  • Ein typischer Aufbau eines vertikalen DMOS-Transistors mit Grabenstruktur weist eine alternierende Anordnung jeweils von aktiven Zellengräben mit dazwischen liegender Siliziummesa mit Kontaktloch auf. Das Kontaktloch kann dabei auch durch einen Grabenkontakt, wie es zum Beispiel DE 102 14 175 A1 beschreibt oder ohne Graben wie in der DE 101 64 305 A1 vorgeschlagen, oder auch durch einen so genannten Polyplug ersetzt sein. Bei diesem Aufbau fließt der Avalanchestrom vom gewünschten Durchbruchsort in der Silizummesamitte unter dem Kontaktloch/Grabenkontakt/Polyplug zum einen zur Drainelektrode auf der Waferrückseite und zum anderen durch den Kontakt, Grabenkontakt oder Polyplug an der Sourceelektrode auf der Waferoberfläche ab. Meist muss zur Steigerung der Avalanchefestigkeit auch in der senkrechten Raumrichtung der aktive Bereich (Sourcekontakt) unterbrochen und ein ausgedehnter Bodyanschluss realisiert werden, so dass zum Beispiel 50% der Kanalweite für eine gute Avalanchefestigkeit geopfert werden muss.
  • In DE 102 24 201 A1 wird ein vertikaler DMOS-Transistor gemäß dem Oberbegriff der Erfindung mit Grabenstruktur vorgeschlagen, bei dem der Avalanchestrompfad in die Mitte eines oder zwischen zwei eng benachbarte Gräben gelegt ist. Gleichzeitig wird vorgeschlagen, den Source- und Bodyanschluss in den aktiven Zellengraben zu integrieren. Dabei ergibt sich der Vorteil, dass die Kontaktloch/Polypluganordnung in der Siliziummesamitte entfallen kann, wodurch die Breite der Siliziummesa deutlich verringert werden kann, was den spezifischen Einschaltwiderstand Ron·A verringert. Der Durchbruchsort befindet sich bei diesem bekannten vertikalen DMOS-Transistor am Grabenboden, und der Strompfad ist im Avalanchefall klar in der Grabenmitte definiert. Damit ist die Gefahr des Einflusses auf den Kanalbereich und auf die Parameter des Bauteils beim Avalanchedurchbruch stark reduziert.
  • WO 00/57 481 A2 beschreibt einen vertikalen DMOS-Transistor mit Grabenstruktur, bei dem eine an den Boden des Grabens angrenzende vertikale Driftregion implantiert ist, die sich in die Tiefe des Halbleiterkörpers bis zu einer Substratschicht erstreckt. Diese säulenförmige Driftregion ist jedoch durch keinen Kontakt am Grabenboden mit einem Strom führenden Bereich im Graben verbunden, so dass der Avalanchestrompfad nicht durch den Graben läuft.
  • EP 1 359 624 A2 beschreibt und zeigt in 4 einen vertikalen MOS-Feldeffekttransistor sowie ein Herstellungsverfahren dafür. Jeweils zwischen streifenförmigen Gräben, die eine Gateelektrode enthalten, befinden sich flachere Gräben, die eine sogenannte ”back gate section” enthalten, die aus einem in diese Gräben gefüllten Oxid besteht. Unterhalb der ”back gate section” sind p–-dotierte Verunreinigungslagen unmittelbar vom Boden der Gräben aus implantiert, nachdem die Gräben gebildet worden sind. Durch diese Maßnahme wird die Durchbruchsspannung bei etwa 150 V gehalten, wobei die Verunreinigungskonzentration in der n–-Driftschicht höher werden kann, so dass der Driftwiderstand abgesenkt ist.
  • Es ist Aufgabe der Erfindung, einen einen aktiven Graben aufweisenden vertikalen DMOS-Transistor so zu ermöglichen, dass dieser einen sehr niedrigen spezifischen Einschaltwiderstand kombiniert mit einer sehr guten Avalanchefestigkeit und mit einer geringen Gate-Drain-Kapazität erreicht.
  • Eine weitere Aufgabe der Erfindung besteht darin, ein kostengünstiges Herstellungsverfahren für einen derartigen DMOS-Transistor anzugeben, das mit wenigen Fototechniken zu realisieren ist.
  • Diese Aufgaben werden anspruchsgemäß gelöst.
  • Gemäß einem ersten wesentlichen Aspekt ist ein erfindungsgemäßer vertikaler DMOS-Transistor, der einen mittigen Säulenanschluss und eine davon isolierte Gateelektrode jeweils innerhalb von jedem in eine erste Hauptfläche eines Halbleiterkörpers eines ersten Leitungstyps eingebrachten Graben und eine jeweils zwischen zwei benachbarten Gräben liegende Mesa hat, die einen Sourcebereich des ersten Leitungstyps und einen unter dem Sourcebereich liegenden Bodybereich eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps jeweils angrenzend an zwei benachbarte Gräben aufweist, dadurch gekennzeichnet, dass im unteren Bereich jedes Grabens unterhalb einer Feldplattenstufe an der Grabenwand ein Feldplattenoxid liegt, und dass ein jeweils an den Boden jedes Grabens angrenzender Dotierbereich des zweiten Leitungstyps sich vom Grabenboden aus vertikal in Richtung zu einer zweiten Hauptfläche des Halbleiterkörpers erstreckt und durch eine Implantation eines Dotierstoffs des zweiten Leitungstyps (p) in die Gräben und Ausdiffusion gebildet ist und am jeweiligen Grabenboden durch einen dort implantierten Kontakt des zweiten Leitungstyps elektrisch mit dem Säulenanschluss verbunden ist.
  • Bei dem erfindungsgemäßen vertikalen DMOS-Transistor ist somit der Avalanchestrompfad in die Mitte des aktiven Grabens gelegt, und der den Avalanchestrompfad definierende Dotierbereich ist in den Graben so implantiert, dass das elektrische Feld im Sperrfall unterhalb des Grabens aufgenommen wird.
  • Optional können durch implantierte Sockel-Epischichten höhere Durchbruchspannungen erreicht werden.
  • Der Bodyanschluss kann durch alternierendes Abschatten der Sourceimplantation realisiert werden, wobei hier große Abstände bereits ausreichen, da über diese Kontakte im Avalanchefall kein Strom fließt. Der große Vorteil davon ist, dass die Kontaktloch/Polypluganordnung in der Siliziummesamitte entfallen kann und somit die Breite der Siliziummesa deutlich verringert werden kann. Bei der Bildung des Bodyanschlusses wird zusätzlich zur Abschattung der Sourceimplantation auch das p-Polysilizium des Säulenanschlusses im Graben abgeschattet. Weiterhin ist beim erfindungsgemäßen vertikalen DMOS-Transistor der Durchbruchsort am Boden des Grabens und der Strompfad im Avalanchefall klar in die Grabenmitte gelegt, wodurch die Gefahr der Einflussnahme auf den Kanalbereich und die Bauteileparameter stark verringert ist.
  • Der Vorteil der erfindungsgemäßen vertikalen DMOS-Transistorstruktur gegenüber der in DE 102 24 201 A1 vorgeschlagenen vertikalen DMOS-Transistorstruktur ist, dass beliebig hohe Durchbruchspannungen erreicht werden können und die Gate-Drain-Kapazität aufgrund des dicken Feldoxids und des minimalen Gate-Epi-Überlapps sehr klein wird.
  • Die erfindungsgemäß vorgeschlagene vertikale DMOS-Transistorstruktur erreicht eine deutliche Verringerung der Mesabreite und damit eine Verringerung des Zellabstands um ca. 50%, eine deutliche Verringerung des spezifischen Einschaltwiderstands sowie eine sehr gute Avalanchefestigkeit. Darüber hinaus kann durch die Dimensionierung der vertikalen Dotierbereiche die Durchbruchspannung beliebig eingestellt werden und die Gate-Drain-Kapazität über einen minimalen Gate-Drain-Überlapp stark reduziert werden, da es hier keine Schwankungen von Recessätzungen gibt.
  • Gemäß einem zweiten wesentlichen Aspekt wird die zweite Teilaufgabe erfindungsgemäß gelöst durch ein Verfahren zur Herstellung eines vertikalen DMOS-Transistors, bei dem in in eine erste Hauptfläche eines Halbleiterkörpers eines ersten Leitungstyps eingebrachten Gräben jeweils eine Gateelektrode und in der Grabenmitte ein von der Gateelektrode isolierter Säulenanschluss des zweiten Leitungstyps und in einer jeweils zwischen zwei benachbarten Gräben liegenden Mesa jeweils ein Sourcebereich des ersten Leitungstyps und ein unter dem Sourcebereich liegender Bodybereich des dem ersten Leitungstyp entgegengesetzten zweiten Leitungstyps jeweils angrenzend an zwei benachbarte Gräben gebildet werden. Das Verfahren ist dadurch gekennzeichnet, dass nach der Bildung der Gräben und vor der Bildung der Gateelektrode und des Säulenanschlusses jeweils ein sich in Richtung zu einer zweiten Hauptfläche des Halbleiterkörpers erstreckender vertikaler Dotierbereich des zweiten Leitungstyps durch eine Dotierstoffimplantation unmittelbar in die Gräben hinein so gebildet wird, dass jeder Dotierbereich nach Ausdiffusion der Dotierstoffimplantation an den Grabenboden anschließt, und dass danach vor Bildung der Gateelektrode und des Säulenanschlusses in jeden Graben-Boden ein Kontakt des zweiten Leitungstyps zur elektrischen Verbindung des vertikalen Dotierbereichs mit dem danach gebildeten Säulenanschluss gebildet wird.
  • Ein vorteilhaftes Ausführungsbeispiel dieses Herstellungsverfahrens ist gekennzeichnet durch die folgenden in dieser Reihenfolge ausgeführten Schritte:
    • 1) werden in die erste Hauptfläche des Halbleiterkörpers die Gräben mit Hilfe einer Hartmaske geätzt;
    • 2) werden in die Gräben mit einem entsprechenden Dotierstoff des zweiten Leitungstyps vertikal übereinander liegende Gebiete implantiert, die nach ihrer Ausdiffusion die die Durchbruchspannung definierenden vertikalen Dotierbereiche bilden;
    • 3) wird die Hartmaske entfernt, ein Feldplattenoxid abgeschieden und anisotrop rückgeätzt, so dass nur an den Seitenwänden der Gräben Oxidspacer zurückbleiben;
    • 4) wird der Kontakt in jeden Grabenboden so implantiert, dass der Kontakt mit dem darunter liegenden Dotierbereich in Verbindung kommt;
    • 5) wird in die Gräben Polysilizium zur Bildung des Säulenanschlusses abgeschieden und mit Endpunkt auf Oxidspacer zurückgeätzt;
    • 6) wird das Feldplattenoxid zurückgeätzt und damit die Feldplattentiefe definiert;
    • 7) wird das Gateoxid aufgewachsen;
    • 8) wird Polysilizium zur Bildung der Gateelektrode abgeschieden und rückgeätzt;
    • 9) wird der Bodybereich in der Mesa implantiert und ausdiffundiert;
    • 10) wird der Sourcebereich über eine zweite Maske implantiert und ausgeheilt;
    • 11) wird ein Zwischenoxid abgeschieden und so rückgeätzt oder plangeschliffen, dass der Sourcebereich und der Säulenanschluss freiliegen, und
    • 12) wird eine Metallisierung auf der ersten Hauptfläche zur Verbindung des Säulenanschlusses mit dem Sourcebereich aufgebracht.
  • Statt den Kontakt am Grabenboden zu implantieren, kann er auch durch Ausdiffusion des Dotierstoffs aus dem Polysilizium des zweiten Leitungstyps im Graben gebildet werden.
  • Die Schritte 9) und 10) können alternativ auch nach dem Schritt 11) ausgeführt werden.
  • Die obigen und weitere vorteilhafte Merkmale eines erfindungsgemäßen vertikalen DMOS-Transistors sowie eines Herstellungsverfahrens dafür werden in der nachstehenden Beschreibung bevorzugter Ausführungsbeispiele anhand der beiliegenden Zeichnungsfiguren näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 einen schematischen Querschnitt durch eine mit zwei Masken herstellbare Zellenstruktur eines erfindungsgemäßen vertikalen DMOS-Transistors;
  • 2–10 jeweils in Form schematischer Querschnitte einzelne aufeinander folgende Prozessschritte des erfindungsgemäßen Verfahrens zur Herstellung eines derartigen in 1 veranschaulichten erfindungsgemäßen vertikalen DMOS-Transistors mit Grabenstruktur.
  • 1 veranschaulicht in Form eines schematischen Querschnitts durch einen Abschnitt eines Wafers eine Zellenstruktur eines erfindungsgemäßen vertikalen DMOS-Transistors mit Grabenstruktur (zum Beispiel n-Kanal-DMOS-Transistor). Hier ist zu erwähnen, dass diese Zellenstruktur bei einem Ausführungsbeispiel in die Zeichenebene hinein gesehen eine Streifenstruktur bildet, bei der die Gräben 4 mit Gateelektroden 2 und Säulenanschlüssen 1 sowie die Mesas 5 mit Source 6 und Body 7 streifenförmig gebildet sind. Auch die Dotierbereiche 8 sind dann streifenförmig. In die erste (obere) Hauptfläche I eines Halbleiterkörpers 3, zum Beispiel eine N-Epischicht, sind in regelmäßigem Abstand Gräben 4 eingeätzt. In den Gräben liegen jeweils eine Gateelektrode 2 sowie ein mittiger Säulenanschluss 1. Die Gateelektroden 2 sind durch Feldoxid 11 und Gateoxid 12 innerhalb der Gräben 4 vom Säulenanschluss 1 und von der Grabenumgebung isoliert. Am Boden der Gräben 4 sind Kontakte 9 implantiert oder durch Ausdiffusion des Dotierstoffs des Polysiliziums des Säulenanschlusses 1 gebildet, die sich in elektrischem Kontakt mit vertikalen Dotierbereichen 8 befinden, die jeweils unterhalb des Bodens der Gräben 4 implantiert sind und sich in vertikaler Richtung zu einer zweiten Hauptfläche II des Bauteils erstrecken. Nicht gezeigt sind eine Substratregion und eine oder mehrere Drainelektroden, die sich entlang der zweiten (unteren) Hauptfläche II des Bauteils erstrecken.
  • Zwischen den Gräben 4 liegen jeweils so genannte Mesaabschnitte 5 des Halbleiterkörpers 3. In den Mesas 5 sind jeweils eine Sourceelektrode 6 und unter den Sourceelektroden 6 ein Bodybereich des zweiten Leitungstyps (zum Beispiel p-Typ) implantiert.
  • Die vertikalen Dotierbereiche 8 sind ebenfalls vom zweiten Leitungstyp und entstehen durch eine direkte Implantation eines Dotierstoffs des zweiten Leitungstyps (zum Beispiel p-Typ) in die Gräben 4 und Ausdiffusion.
  • Weiterhin sind die Säulenanschlüsse 1 mit den Sourceelektroden 6 durch eine Metallisierung 14, zum Beispiel aus Aluminium verbunden. Eine derartige Zellenstruktur eines erfindungsgemäßen vertikalen DMOS-Transistors zeichnet sich dadurch aus, dass durch die Anordnung der Gräben 4 und der Dotierbereiche 8 unterhalb der Gräben 4 im Avalanchefall der Durchbruch unter den Gräben 4 stattfindet und der Avalanchestrompfad durch den in der Mitte der Gräben 4 liegenden Säulenanschluss 1 in der Grabenmitte verläuft. Die zwischen den Gräben 4 liegende Siliziummesa lässt sich somit ohne Kontaktlöcher/Polyplugstrukturen ausführen und dadurch in ihrer Breite deutlich verringern. Neben der beliebigen Einstellung der Durchbruchspannung durch die Dimensionierung der Dotierbereiche 8 lässt sich die Gate-Drain-Kapazität über einen minimalen Gate-Drain-Überlapp stark reduzieren, da hier keine Schwankungen von Recessätzungen zum Tragen kommen.
  • Die in 1 gezeigte Zellenstruktur lässt sich mit nur zwei Masken realisieren. Für den Anschluss der Gateelektroden 2 und den Randabschluss des Bauteils müssen weitere ein bis zwei Ebenen prozessiert werden.
  • 1 zeigt weiterhin einen optionalen Bodyanschluss 10 der im Abstand einiger Zellen, zum Beispiel alle 20 μm, vorgesehen sein kann und der den Bodybereich 7 mit dem dortigen Dotierbereich 8 elektrisch verbindet. Der Bodyanschluss wird durch alternierendes Abschatten der Sourceimplantation realisiert, wobei große Abstände für den Bodyanschluss bereits ausreichen, da über diese Anschlüsse im Avalanchefall kein Strom fließt.
  • Nachstehend wird anhand der schematischen Querschnittsansichten in den 2 bis 10 ein Ausführungsbeispiel eines erfindungsgemäßen Herstellungsverfahrens für einen erfindungsgemäßen vertikalen DMOS-Transistor (beispielsweise n-Kanal-DMOS-Transistor) erläutert.
  • Gemäß 2 werden zunächst die Gräben 4 in den Halbleiterkörper 3 bzw. in die n-Epischicht in regelmäßigen Abständen mit Hilfe einer Hartmaske 20 von der ersten (oberen) Hauptfläche I geätzt (Pfeile E1). Diese Hartmaske 20 besteht zum Beispiel aus TEOS und bildet die erste Ebene. Zu bemerken ist, dass die Tiefe der Gräben 4 flacher als bei einem Feldplattentransistor ist, da hier keine Ausräumung der Ladungsträger stattfinden kann.
  • Anschließend werden gemäß 3 in die Gräben 4 p-Gebiete 18 (für das Beispiel eines n-Kanaltransistors) implantiert (siehe Pfeile J), die später nach ihrer Ausdiffusion die vertikalen Dotierbereiche 8 bilden und aufgrund des Kompensationsprinzips die Durchbruchspannung definieren. Parasitäre, durchimplantierte Gebiete im Bodybereich müssen zwar bei der Bodydosis später berücksichtigt werden, stören die Funktion des Bauteils aber nicht.
  • Gemäß 4 wird die Hartmaske 20 entfernt und ein Feldplattenoxid 11 abgeschieden. Gemäß 5 wird das Feldplattenoxid 11 anisotrop zurückgeätzt, so dass nur an der Seitenwand der Gräben 4 so genannte Oxidspacer zurückbleiben (siehe Pfeile E2).
  • Anschließend erfolgt gemäß 6 eine Implantation zur Bildung von p-Kontakten 9 an den Grabenböden, und dann wird p-Polysilizium zur Bildung des Säulenanschlusses 1 in der Grabenmitte abgeschieden und mit Endpunkt auf den Oxidspacern 11 zurückgeätzt. Danach wird in einem kurzen Überätzschritt die Kontaktimplantation an der Oberfläche der Mesa 5 entfernt. Anschließend wird gemäß 7 durch eine nasschemische Ätzung (oder plasmachemisch mit Interferometer) das Feldplattenoxid 11 (TEOS) bis zu der Tiefe tFP der Feldplattenstufe zurückgeätzt. Anschließend wird gemäß 8 das Gateoxid 12 aufgewachsen und anschließend Polysilizium zur Bildung der Gateelektroden 2 abgeschieden und zurückgeätzt.
  • Dann wird gemäß 9 in der Mesa 5 der p-Body 7 implantiert und ausgetrieben. Dabei erfolgt gleichzeitig die Ausdiffusion der zuvor durch die Gräben 4 implantierten p-Gebiete 18 unter Bildung der Dotierbereiche 8. Dann wird die Sourceelektrode 6 über eine Maske (zweite Ebene) implantiert und ausgeheilt. In 9 ist außerdem die Abschattung der Sourceimplantation (zum Beispiel alle 20 μm) zur Bildung eines Bodyanschlusses angedeutet. Dort wo die Sourceimplantation abgeschattet wird, wird kein Sourceelektrodenbereich implantiert, sondern statt dessen erstreckt sich der Bodybereich 7 bis zur ersten Hauptfläche I. Schließlich wird gemäß 10 Zwischenoxid 13 abgeschieden und zurückgeätzt oder über chemisch-mechanische-Politur (CMP) plangeschliffen, die Metallschicht 14 aufgesputtert und strukturiert (dritte Ebene). Für den Anschluss der Gateelektroden 2 und den Randabschluss müssen weitere ein bis zwei Ebenen prozessiert werden, die in 10 nicht gezeigt sind.
  • Mit den zuvor anhand der 2 bis 10 beschriebenen Prozessschritten lässt sich mit nur zwei Maskenebenen eine in 1 dargestellte Zellenstruktur eines erfindungsgemäßen vertikalen DMOS-Transistors mit Grabenstruktur herstellen, wobei für den gesamten vertikalen DMOS-Transistor weitere zwei bis drei Maskenebenen benötigt werden.
  • Ein derart hergestellter vertikaler DMOS-Transistor hat einen sehr niedrigen spezifischen Einschaltwiderstand Ron·A und verbindet diesen mit sehr guter Avalanchefestigkeit und geringer Gate-Drain-Kapazität.
  • Bezugszeichenliste
    • I
    erste Hauptfläche
    II
    zweite Hauptfläche
    1
    Säulenanschluss
    2
    Gateelektrode
    3
    Halbleiterkörper
    4
    Graben
    5
    Mesa
    6
    Sourceelektrode
    7
    Bodybereich
    8
    Dotierbereich
    9
    Kontakt
    10
    Bodyanschluss
    11
    Feldplattenoxid
    12
    Gateoxid
    13
    Zwischenoxid
    14
    Metallisierungsschicht
    18
    p-Implantationsgebiete
    20
    Hartmaske
    E1
    erste Ätzung
    E2
    zweite Ätzung
    J
    Implantation der p-Gebiete 18
    n
    erster Leitungstyp
    p
    zweiter Leitungstyp

Claims (15)

  1. Vertikaler DMOS-Transistor, der einen mittigen Säulenanschluss (1) und eine davon isolierte Gateelektrode (2) jeweils innerhalb von jedem in eine erste Hauptfläche (I) eines Halbleiterkörpers (3) eines ersten Leitungstyps (n) eingebrachten Graben (4) und eine jeweils zwischen zwei benachbarten Gräben (4) liegende Mesa (5) hat, die einen Sourcebereich (6) des ersten Leitungstyps (n) und einen unter dem Sourcebereich (6) liegenden Bodybereich (7) eines zweiten, dem ersten Leitungstyp (n) entgegengesetzten Leitungstyps (p) jeweils angrenzend an zwei benachbarte Gräben (4) aufweist, dadurch gekennzeichnet, dass im unteren Bereich jedes Grabens (4) unterhalb einer Feldplattenstufe an der Grabenwand ein Feldplattenoxid (11) liegt, und dass ein jeweils an den Boden jedes Grabens (4) angrenzender Dotierbereich (8) des zweiten Leitungstyps (p) sich vom Grabenboden aus vertikal in Richtung zu einer zweiten Hauptfläche (II) des Halbleiterkörpers (3) erstreckt und durch eine Implantation eines Dotierstoffs des zweiten Leitungstyps (p) in die Gräben (4) und Ausdiffusion gebildet ist und am jeweiligen Grabenboden durch einen dort implantierten Kontakt (9) des zweiten Leitungstyps (p) elektrisch mit dem Säulenanschluss (1) verbunden ist.
  2. Vertikaler DMOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, dass er eine Zellenstruktur hat, bei der eine Vielzahl von Gräben (4) jeweils abwechselnd mit einer dazwischen liegenden Mesa (5) vorhanden ist.
  3. Vertikaler DMOS-Transistor nach Anspruch 2, dadurch gekennzeichnet, dass die Gräben (4), die Gateelektroden (2) und die Säulenanschlüsse (1) sowie die Mesa (5), der Sourcebereich (6), der Bodybereich (7) und die Dotierbereiche (8) jeweils in Form paralleler Streifen und die Streifen der Säulenanschlüsse (1) mittig in den Gräben (4) vorgesehen sind.
  4. Vertikaler DMOS-Transistor nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass in regelmäßigem Abstand einiger Zellen unterhalb des jeweiligen Bodybereichs (7) und anschließend an den dortigen Graben (4) Bodyanschlüsse (10) vorgesehen sind, die elektrisch mit dem Bodybereich (7) und dem unter dem Graben liegenden Dotierbereich (8) in Kontakt stehen.
  5. Vertikaler DMOS-Transistor nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gateelektrode (2) und der Säulenanschluss (1) aus Polysilizium bestehen und die Gateelektrode (2) durch Oxid im Graben (4) isoliert ist.
  6. Verfahren zur Herstellung eines vertikalen DMOS-Transistors, bei dem in in eine erste Hauptfläche (I) eines Halbleiterkörpers (3) eines ersten Leitungstyps (n) eingebrachten Gräben (4) jeweils eine Gateelektrode (2) und in der Grabenmitte ein von der Gateelektrode (2) isolierter Säulenanschluss (1) eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps (p) und in einer jeweils zwischen zwei benachbarten Gräben (4) liegenden Mesa (5) jeweils ein Sourcebereich (6) des ersten Leitungstyps (n) und ein unter dem Sourcebereich (6) liegender Bodybereich (7) des zweiten Leitungstyps (p) jeweils angrenzend an zwei benachbarte Gräben (4) gebildet werden, dadurch gekennzeichnet, dass nach der Bildung der Gräben (4) und vor der Bildung der Gateelektrode (2) und des Säulenanschlusses (1) jeweils ein sich in Richtung zu einer zweiten Hauptfläche (II) des Halbleiterkörpers (3) erstreckender vertikaler Dotierbereich (8) des zweiten Leitungstyps (p) durch eine Dotierstoffimplantation unmittelbar in die Gräben (4) hinein so gebildet wird, dass jeder Dotierbereich (8) nach Ausdiffusion der Dotierstoffimplantation an den Grabenboden anschließt, und dass danach vor Bildung der Gateelektrode (2) und des Säulenanschlusses (1) in jeden Grabenboden ein Kontakt (9) des zweiten Leitungstyps (p) zur elektrischen Verbindung des vertikalen Dotierbereichs (8) mit dem danach gebildeten Säulenanschluss (1) gebildet wird.
  7. Verfahren nach Anspruch 6, gekennzeichnet durch die folgenden in dieser Reihenfolge ausgeführten Schritte: es 1) werden in die erste Hauptfläche (I) des Halbleiterkörpers (3) die Gräben (4) mit Hilfe einer Hartmaske (20) geätzt (E1); 2) werden in die Gräben (4) mit einem entsprechenden Dotierstoff des zweiten Leitungstyps (p) vertikal übereinander liegende Gebiete (18) implantiert, die nach ihrer Ausdiffusion die die Durchbruchspannung definierenden vertikalen Dotierbereiche (8) bilden; 3) wird die Hartmaske (20) entfernt, das Feldplattenoxid (11) abgeschieden und anisotrop rückgeätzt (E2), so dass nur an den Seitenwänden der Gräben (4) Oxidspacer (11) zurückbleiben; 4) wird der Kontakt (9) in jeden Grabenboden so implantiert, dass der Kontakt mit dem darunter liegenden Dotierbereich (8) in Verbindung kommt; 5) wird in die Gräben (4) Polysilizium zur Bildung des Säulenanschlusses (1) abgeschieden und mit Endpunkt auf Oxidspacer zurückgeätzt; 6) wird das Feldplattenoxid (11) zurückgeätzt (E3) und damit die Feldplattentiefe (tFP) definiert; 7) wird das Gateoxid (12) aufgewachsen; 8) wird Polysilizium zur Bildung der Gateelektrode (2) abgeschieden und rückgeätzt; 9) wird der Bodybereich (7) in der Mesa (5) implantiert und ausdiffundiert; 10) wird der Sourcebereich (6) über eine zweite Maske implantiert und ausgeheilt; 11) wird ein Zwischenoxid (13) abgeschieden und so rückgeätzt oder plangeschliffen, dass der Sourcebereich und der Säulenanschluss freiliegen, und 12) wird eine Metallisierung (14) auf der ersten Hauptfläche (I) zur Verbindung des Säulenanschlusses (1) mit dem Sourcebereich (6) aufgebracht.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der vertikale Dotierbereich (8) im neunten Schritt zusammen mit der Ausdiffusion des Bodybereichs (7) ausdiffundiert wird.
  9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die Durchbruchspannung über die Dimensionierung der vertikalen Dotierbereiche (8) eingestellt wird.
  10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass das im dritten Schritt abgeschiedene Feldplattenoxid (11) TEOS ist.
  11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Schritte 1 bis 12 einen DMOS-Transistor mit Zellenstruktur herstellen, der eine Vielzahl von streifenförmigen Gräben (4) jeweils abwechselnd mit einer dazwischen liegenden streifenförmigen Mesa (5) hat.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass Bodyanschlüsse (10) in regelmäßigem Abstand einiger Zellen unterhalb des jeweiligen Bodybereichs durch alternierende Abschattung der im zehnten Schritt ausgeführten Implantation des Sourcebereichs (6) hergestellt werden.
  13. Verfahren nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, dass in weiteren Schritten der Anschluss der Gateelektroden (2) und ein Randabschluss hergestellt werden.
  14. Verfahren nach einem der Ansprüche 6 bis 13, dadurch gekennzeichnet, dass der Halbleiterkörper (3) durch eine Epitaxieschicht gebildet wird.
  15. Verfahren nach einem der Ansprüche 6 bis 14, dadurch gekennzeichnet, dass der erste Leitungstyp der n-Typ und der zweite Leitungstyp der p-Leitungstyp ist.
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