DE112006001506T5 - Platinenstruktur und Verfahren zu ihrer Herstellung - Google Patents

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conductor pattern
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conductor
bumps
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Risto Tuominen
Antti Iihola
Petteri Palm
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Imberatek NDGesDStaates Delaware H Us LLC
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Imbera Electronics Oy
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Abstract

Verfahren zum Herstellen einer Platinenstruktur, welche Struktur ein Leitermuster (3) und eine Komponente (6) umfasst, die von einer isolierenden Materialschicht (10) umgeben ist und mittels wenigstens eines Kontakthöckers (5) an dem Leitermuster angebracht ist, dadurch gekennzeichnet, dass in dem Verfahren wenigstens ein Leiterhöcker (5) auf der Oberfläche des Leitermusters (3) hergestellt wird, bevor die Komponente (6) an dem Leitermuster (3) mittels des Leiterhöckers (5) angebracht wird.

Description

  • Die vorliegende Erfindung betrifft sowohl ein Verfahren zur Herstellung einer Platinenstruktur und eine Platinenstruktur.
  • Die hergestellte Platinenstruktur kann einen Teil z.B. einer Platine, einer Mehrschichtplatine, einer Baugruppe oder eines elektronischen Moduls bilden.
  • Die Platinenstruktur enthält wenigstens eine Lage eines Leitungsmusters und wenigstens eine Komponente, welche elektrisch mit dem Leitungsmuster verbunden ist. Die elektrische Verbindung zwischen dem Leitungsmuster und den Kontaktbereichen der Komponente wird gebildet durch Gebilde leitfähigen Materials, genannt Anschlusshöcker (contact bumps).
  • Die Erfindung betrifft insbesondere derartige Platinenherstellungsverfahren, bei welchen wenigstens eine Komponente, die mit dem Leitungsmuster verbunden ist, umgeben ist von einer Lage isolierenden Materials. Lösungen dieser Art können auch alternativ als Platinen oder Modulstrukturen bezeichnet werden, die verborgene, eingebettete oder eingebaute Komponenten enthalten. Die Lage isolierenden Materials, die die Komponente umgibt, ist üblicherweise Teil eine Basisstruktur der Platine oder des Moduls, welche einen Träger für die innersten Leitungslagen der Platine oder des Moduls bildet.
  • Die US 2005/0001331 zeigt ein Herstellungsverfahren für eine Platinenstruktur, bei welchem zuerst eine Platine hergestellt wird, die eine isolierende Schicht und auf ihrer Oberfläche ein Leitungsmuster enthält. Danach wird eine Halbleiterkomponente auf das auf der Oberfläche der Platine befindliche Leitungsmuster angebracht mittels einer geeigneten Flip-Chip-Aufbringungsmethode. Die Anbringung erfolgt mittels Anschlusshöcker auf der Oberfläche der Halbleiterkomponente. In dem Verfahren der US-Anmeldung wird nach dem Anbringen der Komponente eine gemusterte und ungemusterte Lage von Isolationsmaterial auf der Oberseite der Platine laminiert und darauf eine weitere Lage eines Leitungsmusters.
  • Die Patente US 6,038,133 und US 6,489,685 als auch die Anmeldungsnummer US 2002/0117743 zeigen ein Verfahren, bei welchem ein Leitungsmuster auf der Oberfläche eines entnehmbaren Films gemacht wird und eine Halbleiterkomponente durch Verwendung eines Flip-Chip-Befestigungsverfahrens auf dem Leitungsmuster angebracht wird. Danach wird die Komponente mit einer Lage isolierenden Materials umgeben und der entfernbare oder abziehbare Film wird entfernt.
  • Die oben genannten Publikationen US 6,038,133 und US 2002/0117743 zeigen auch ein Verfahren, bei welchem die Komponente durch das Flip-Chip-Verfahren an einer vereinigten bzw. zusammenhängenden Leiterfolie angebracht wird, anstatt am Leitermuster, von welcher Leiterfolie in einem Laminierungsprozess des Verfahrens Leitermuster gebildet werden. Entsprechende Verfahren sind ebenso z.B. in den Veröffentlichungen US 5,042,145 , WO 2004/077902 , WO 2004/077903 und WO 2005/020651 offenbart.
  • Zusätzlich zu dem oben genannten Verfahrenstypen sind auch viele andere Verfahren bekannt, durch welche Platinenstrukturen enthaltende Komponenten hergestellt werden können. Z.B. können die Komponenten zuerst innerhalb einer isolierenden Materiallage angeordnet werden und elektrisch mit der Leiterschicht erst danach verbunden werden, wie dies z.B. in der WO 2004/089048 gezeigt ist.
  • Das Anbringen der Komponente an ein Leitermuster anstelle an eine zusammenhängende Leiterfolie bringt den Vorteil, dass das Leitermuster zuerst durch ein optisches Verfahren untersucht werden kann, bevor die Komponenten auf den Platinenrohling aufgebracht werden. Wenn die hergestellten Platinen oder Module teure Komponenten enthalten, können Kostenvorteile erzielt werden durch Verwendung dieses Leitermusters vor der Untersuchung, weil ein fehlerhaftes Leitermuster korrigiert oder aus dem Prozess in einem früheren Stadium entfernt werden kann. In dem entgegengesetzten Verfahren sind die Komponenten, die mit der Leiterfolie verbunden und bereits in der blanken Platine eingebettet sind, verloren, wenn die Mustererstellung der Leiterfolie fehlschlägt.
  • Die Erfindung zielt auf die Schaffung eines neuen Verfahrens für die Herstellung einer Platinenstruktur.
  • Die Erfindung basiert auf der Anbringung wenigstens einer Komponente auf das Leitermuster mittels Kontakthöcker, die auf der Oberfläche des Leitermusters gebildet werden.
  • Weil Kontakthöcker auf der Oberfläche des Leitermusters gebildet werden, können in den Ausführungsformen der Erfindung auch Komponenten ohne Höcker verwendet werden, d.h. Komponenten, die an der Oberfläche ihrer Kontaktbereiche keine separaten Kontakthöcker haben. Somit ist in einem bevorzugten Ausführungsbeispiel eine Komponente direkt nach dem Herstellungsprozess des Halbleiters bereit für die Anbringung an der Platinenstruktur, was logistische und Kostenvorteile bei der Herstellung der kompletten Module mit sich bringt.
  • In den meisten Ausführungsformen werden die Leitermuster auf der Oberfläche einer Trägerschicht hergestellt, welche Trägerschicht in einem späteren Stadium des Prozesses entfernt wird.
  • In einem ersten Ausführungsbeispiel wird auf der Oberfläche der Trägerschicht ein zusammenhängender Leitermaterialfilm gebildet und mittels Fotolithografie und Ätzverfahren in ein Muster überführt, bei welchem das überschüssige Leitermaterial entfernt wird, was das gewünschte Leitermuster übrig lässt. In diesem Fall werden die Trägerschicht und das zu verwendende Ätzmittel derart ausgewählt, dass der Ätzvorgang automatisch an der Oberfläche der Trägerschicht stoppt.
  • In einem zweiten Ausführungsbeispiel wird auf der Oberfläche der Trägerschicht eine Leitermustermaske gebildet, welche Öffnungen an den Stellen der gewünschten Leitermuster enthält, z.B. mittels einer Fotolithografiemethode. Danach werden die Öffnungen mit einem leitfähigen Material gefüllt, was somit das gewünschte Leitermuster erzeugt.
  • In einem dritten Ausführungsbeispiel wird die Leitermustermaske, die Öffnungen an den Stellen der gewünschten Leitermuster enthält, auf der Oberfläche der Trägerschicht z.B. durch ein fotolithografisches Verfahren gebildet. Danach wird das Leitermaterial elektrolytisch in den Öffnungen zum Anwachsen gebracht, was somit das gewünschte Leitermuster erzeugt. Der elektrische Strom, der für den elektrolytischen Wachstumsprozess erforderlich ist, wird dem wachsenden Leitermuster durch die Trägerschicht zugeführt, so dass die Trägerschicht derart ausgewählt wird, dass zumindest die Oberfläche der Trägerschicht elektrisch leitfähig ist.
  • Durch Verwendung dieses Verfahrens können hoch qualitative und sehr exaktive Leitermuster hergestellt werden.
  • In einem vierten Ausführungsbeispiel wird auf der Oberfläche der Trägerschicht ein zusammenhängender Leitermaterialfilm gebildet, welcher durch Verwendung eines Laserabtragungsverfahrens in ein Muster überführt wird, derart, dass das überschüssige Leitermaterial entfernt wird, was das gewünschte Leitermuster übrig lässt. In diesem Fall wird zur Musterherstellung keine Maske benötigt.
  • Die auf der Oberfläche der Leitermuster anzuformenden Kontakthöcker können auch hergestellt werden z.B. durch Verwendung eines oben in Verbindung mit der Herstellung der Leitermuster genannten Verfahrens.
  • In einem Ausführungsbeispiel besteht das Verfahren darin, zuerst ein Leitermuster nach dem dritten oben beschriebenen Ausführungsbeispiel herzustellen und danach vorzugsweise vor dem Entfernen der Leitermustermaske eine Kontakthöcker(contact pump)-Maske zu erzeugen, welche Öffnungen an den Stellen der gewünschten Leitungshöcker aufweist und zwar auf der Oberfläche der Leiterschicht (und der Leitermustermaske), unter Verwendung z.B. eines Foto-, Röntgen- oder Elektronenstrahllithografieverfahrens. Danach wird das Leitermaterial elektrolytisch in den Öffnungen zum Anwachsen gebracht, in welchem Fall die gewünschten Kontakthöcker erzeugt werden. Der für das elektrolytische Wachstum erforderliche elektrische Strom wird den wachsenden Kontakthöckern durch die Trägerschicht und das Leitermuster zugeführt. Durch Verwendung dieses Verfahrens können die Leiterhöcker auch sehr präzise hergestellt werden. Die Querschnittsfläche der Leiterhöcker kann auch sehr klein gemacht werden, in welchem Fall es auch möglich ist, an der Platinenstruktur Halbleiterkomponenten mit Kontaktbereichen anzubringen, die äußerst klein und dicht an der Oberfläche der Komponente angeordnet sind.
  • Nach dem Anbringen der Komponente kann die Komponente mit einer isolierenden Materialschicht umgeben werden. In einem Ausführungsbeispiel wird dies derart durchgeführt, dass eine oder auch mehrere vorgehärtete Materialfolien oder -blätter auf der Oberfläche des Leitermusters und der Komponente angeordnet und mittels Hitze gegen die Struktur gedrückt werden. Bevor die isolierende Materiallage hergestellt wird, kann der Raum zwischen der Komponente und dem Leitermuster auch mit einem Füller gefüllt werden.
  • Wenn in einem Ausführungsbeispiel für die Herstellung eines Leitermusters und/oder von Kontakthöckern eine Maske verwendet wird, kann die Maske oder die Masken entfernt werden, bevor die Komponente von der isolierenden Materialschicht umgeben wird und bevor möglicherweise der Raum zwischen der Komponente und dem Leitermuster gefüllt wird. In einigen Ausführungsbeispielen kann die Maske oder die Masken durch Ablösung entfernt werden. Wenn die Masken zu entfernen sind, wird dies allgemein getan bevor die Komponente angebracht wird. Das Entfernen der Maske ist jedoch nicht wesentlich, wenn das Material der Maske derart gewählt wurde, dass es den Anforderungen für das Platinenprodukt, wie z.B. ein herzustellendes elektronisches Modul genügt.
  • Nach der Herstellung der isolierenden Materialschicht ist es möglich an einer oder der anderen oder beiden Oberflächen zusätzliche Leitermusterlagen vorzusehen, die voneinander durch eine Isolationsschicht getrennt sind und die mit der Hilfe von Brücken bzw. Durchkontaktierungen elektrisch miteinander verbunden sind, falls dies notwendig sein sollte. Die Anzahl der Leitermusterlagen kann entsprechend dem Ausführungsbeispiel frei gewählt werden. So können z.B. eine, zwei, drei, vier, fünf, sechs oder auch mehr Leitermusterlagen vorgesehen sein.
  • Nachfolgend wird die Erfindung durch Beispiele und mit Bezug auf die beigefügten Zeichnungen beschrieben. In diesen zeigen:
  • 1-12 eine Serie von Querschnitten der unterschiedlichen Schritte von Platinenstrukturen in einem Herstellungsprozess gemäß der Erfindung,
  • 13 eine Serie von Querschnitten eines Ausführungsbeispiels der Platinenstruktur nach den Zwischenschritten, die in den 1-12 gezeigt sind.
  • In dem als Ausführungsbeispiel verwendeten Verfahren wird die Herstellung gemäß 1 von einer Trägerschicht 1 aus gestartet, die zumindest an einer Oberfläche elektrisch leitfähig ist. Die Eigenschaft der Leitfähigkeit wird beispielsweise in einem späteren Verfahrensschritt gemäß diesem Ausführungsbeispiel benötigt, um den für das elektrolytische Wachstum des Leitermaterials erforderlichen elektrischen Strom den gewünschten Flächen zuführen zu können. In einem Verfahren, bei welchem das elektrolytische Wachstum eines Leitermaterials er setzt wird durch irgendein anderes Herstellungsverfahren, ist die Leitfähigkeitseigenschaft der Trägerschicht 1 nicht notwendigerweise erforderlich, in welchem Fall die Trägerschicht 1 auch nicht leitend sein kann. In dem Ausführungsbeispiel der Figuren ist jedoch die Trägerschicht 1 durchgängig aus einem leitfähigen Material hergestellt, üblicherweise aus Metall und insbesondere aus Kupfer. Die Aufgabe der Trägerschicht 1 ist die Bereitstellung einer mechanischen Stütze für den Platinenrohling, so dass die Trägerschicht 1 die mechanische Haltbarkeit und Steifheit hat, die für das Verfahren erforderlich ist. Im Fall eines Kupferblechs werden diese Eigenschaften erzielt, indem die Dicke der Trägerschicht 1 z.B. größer als 50 Mikrometer gewählt wird.
  • Danach werden selektiv empfindliche Schichten 2, üblicherweise fotoempfindliche Schichten auf beiden Oberflächen der Trägerschicht 1 aufgetragen. Dieser Schritt ist in 2 dargestellt. Die fotoempfindliche Schicht 2 wird durch eine gemusterte Maske an einer Seite der Trägerschicht 1 exponiert, wonach der Rohling entwickelt wird. Nach dem Entwickeln ist die exponierte fotoempfindliche Lage 2 wie gewünscht gemustert, um eine Leitermustermaske zu bilden, wie es in 3 gezeigt ist.
  • Die Herstellung wird fortgeführt, indem das Leitermaterial, üblicherweise Kupfer, elektrolytisch in den Bereichen anwachst, von denen das Foto empfindliche Material entfernt worden ist. Das gewünschte Leitermuster 3, welches in 4 gezeigt ist, wird somit auf der Oberfläche der Trägerschicht 1 gebildet. Die Dicke des Leitermusters kann z.B. 20 Mikrometer betragen, während die Dicke der Linie der Leitermuster auch weniger als 20 Mikrometer betragen kann. Somit kann das Verfahren auch dazu verwendet werden, kleine und präzise Leitermuster herzustellen.
  • Gemäß 5 wird eine neue Foto empfindliche Schicht 4 auf beiden Oberflächen des Platinenrohlings aufgebracht, oder zumindest auf einer Oberfläche, auf welcher das Leitermuster 3 angeordnet ist. Für die Herstellung der Kontakthöckermaske wird die fotoempfindliche Schicht 4 gemustert und entwickelt, wie es oben beschrieben wurde. Das Resultat ist dann ein Rohling gemäß 6, bei welchem das Leitermuster 3 an Stellen hervortritt. Anstelle einer konventionellen fotolithografischen Technik ist es natürlich möglich, die Empfindlichkeit für die Musterung durch einen Laser und Lasermustern herzustellen. Es ist auch möglich Lithografiemethoden unter Verwendung kürzerer Wellenlängen zu verwenden, z.B. Röntgenlithografie, wenn es möglich sein soll, auch kleinere Schaltungsgrößen zu realisieren. Hoch präzise kleinere Strukturen können z.B. gemustert werden unter Verwendung von Elektronenstrahllithografie.
  • Im nächsten Schritt wird das Metall wiederum elektrolytisch an dem Platinenrohling zum Anwachsen gebracht. Dies führt zu dem in 7 gezeigten Zwischenschritt, in welchem Kontakthöcker 5 von dem Leitermaterial auf der Oberseite des Leitermusters 3 an gewünschten Stellen erzeugt werden. In dem Verfahren z.B. kann eine dünne Lage von Nickel und Gold weiter auf der Oberfläche der Kupferkontakthöcker 5 aufgebracht, z.B. zum Anwachsen gebracht werden. Hiernach können die empfindlichen bzw. Widerstandsschichten 2 und 4 entfernt werden, was zu dem Platinenrohling in 8 führt. Die Komponenten 6, z.B. integrierte Schaltungen, können nun an diesem Rohling angebracht werden. Die angebrachten Komponenten 6 können z.B. ein Speicherchip, ein Prozessor oder ein ASIC sein. Die angebrachte Komponente kann auch z.B. ein MEMS, LED oder eine passive Komponente sein. Die angebrachte Komponente kann mit einem Gehäuse umgeben oder unverkleidet sein und kann Kontakthöcker in den Kontaktbereichen enthalten oder ohne Höcker ausgebildet sein. Auf der Oberfläche der Kontaktbereiche der Komponente kann auch eine Leiteroberfläche vorhanden sein, die dünner ist als die Kontakthöcker. Somit kann die äußere Oberfläche der Kontaktbereiche der Komponente an dem Level der äußeren Oberfläche der Komponente liegen, an dem Boden von Ausnehmungen in der Oberfläche der Komponente oder auf der Oberfläche von Vorsprüngen, die von der Oberfläche der Komponente hervorstehen.
  • In dem Fall des Beispiels werden die Komponenten 6 durch Ultraschallverbindungen angebracht. Anstelle von Ultraschallverbindungen ist es natürlich auch möglich, irgendeine andere Flip-Chip-Anbringungsmethode oder Technik zu verwenden. In dem Verfahren des Beispiels muss z.B. die Tatsache berücksichtigt werden, dass, weil die Kontakthöcker 5 an dem Platinenrohling gemacht wurden, die Komponenten 6 nicht selber Kontakthöcker tragen brauchen. Somit ist es in dem Verfahren möglich, die Komponenten 6 direkt nach dem Halbleiterherstellungsprozess zu verwenden, ohne dass die Bildung von Höckern an den Komponenten durchgeführt werden muss, was typischerweise in einem separaten Prozess erfolgt. Mit Hilfe dieser Eigenschaft können signifikante logistische Vorteile und Kostenvorteile erzielt werden.
  • Nach dem Halbleiterherstellungsprozess gibt es auf der Oberfläche der Komponente 6 Kontaktbereiche, welche normalerweise aus Aluminium bestehen,. In dem Verfahren des Beispiels sind die Kontakthöcker 5 an dem Platinenrohling derart angeordnet, dass sie mit den Kontaktberei chen der Komponenten 6 korrespondieren, während die Oberflächenbereiche der Kontakthöcker 5 üblicherweise derart ausgebildet sind, dass sie etwas kleiner sind als die Kontaktbereiche der Komponenten 6. Dies bedeutet, dass in einem typischen Ausführungsbeispiel die Breite eines Kontakthöckers 5 in der Größenordnung 10-30 Mikrometer liegt. Selbstverständlich kann von diesem üblichen Bereich der Realisierung entsprechend den durch die Anwendung gesetzten Erfordernissen abgewichen werden. Die Höhe des Kontakthöckers 5 liegt üblicherweise in der Größenordnung 10-20 Mikrometer, aber es ist auch hier möglich, von dem typischen Variationsbereich abzuweichen und einen Kontakthöcker 5 herzustellen, der niedriger oder höher als eben genannt ist. 9 zeigt einen Platinenrohling, in dem zwei unterschiedliche Komponenten 6 an den Leitermustern 3 mittels Kontakthöckern angebracht sind.
  • Nach dem Anbringen der Komponenten 6 kann der Raum zwischen der Komponente 6 und der Trägerschicht 1 mit einem Füllmittel 7 gefüllt werden. Das Resultat ist dann das Zwischenprodukt das in 10 gezeigt ist. Obwohl der Füller 7 dazu dient, die Verbindung zwischen der Komponente 6 und dem Rest des Platinenrohlings zu verbessern ist die Verwendung eines Füllers 7 nicht wesentlich in allen Ausführungsformen.
  • Als nächstes wird eine Isolationsschicht 10, die die Komponente 6 umgibt, hergestellt. In dem Beispiel der 11 wird eine Isolationsschicht 10 gebildet, indem ein Isolationsmaterialblatt oder -folie 8, in welcher Öffnungen an den Stellen der Komponenten 6 gemacht sind, auf der Oberfläche des Platinenrohlings angeordnet wird. Zusätzlich wird eine zusammenhängende Isolationsmaterialfolie 9 auf der Oberseite der Isolationsmaterialfolie 8 angeordnet. Beide Folien können gleich sein oder voneinander abweichen, wobei wenigstens eine davon vorgehärtet oder ungehärtet sein kann. Beispiele geeigneter Materialien für die Isolationsschicht 10 sind PI (Polyamide), FR1, FR5, Aramid, Polytetrafluorethylen, Teflon®, LCP (Flüssigkristallpolymer) und eine vorgehärtete Rinderlage, z.B. Prepreg.
  • Die, an der Oberfläche des Platinenrohlings angeordneten Isolationsmaterialschichten 8 und 9 werden mit der Hilfe von Hitze und Druck zusammengepresst, um eine zusammenhängende Isolationslage 10 zu bilden. 12 zeigt einen Querschnitt des Platinenrohlings nach diesem Zwischenschritt. In den Isolationsmaterialschichten, z.B. in der oberen Oberfläche der Schicht 9 kann auch eine fertige Leitermusterschicht angeordnet sein, in welchem Fall der Platinenrohling nach dem Pressen wenigstens zwei Leitermusterschichten umfasst.
  • Wie in 11 zu sehen ist, können auch Komponenten unterschiedlicher Dicke an den Platinenrohling angebracht werden. Wenn die Dickendifferenz der Komponenten beträchtlich ist, ist es möglich beispielsweise derart zu verfahren, dass Öffnungen in der untersten Isolationsmaterialschicht 8 an der Stelle jeder Komponente 6 gemacht werden, deren Öffnungen in den folgenden Isolationsmaterialschichten 8 oder 9 nur an den Stellen der dicksten Komponenten 6 gemacht werden. Wenn die Dickendifferenz groß ist, können Öffnungen für die dicksten Komponenten auch in der Leitungsschicht auf der Oberfläche der laminierten Isolationsschicht vorgesehen werden, wenn eine derartige Leiterschicht in der Platinenstruktur verwendet wird. Somit bietet die Herstellung der Isolationslage 10 in mehreren Schichten aus gepressten Isolationsmaterialschichten 8 und 9 einen signifikanten Grad von Freiheit hinsichtlich der Komponenten 6, die innerhalb der Isolationsschicht angeordnet werden sollen. Dies ermöglichst auch die Verwendung dicker Komponenten. In vielen Fällen sind dickere Komponenten, die auch billiger sind, leichter verfügbar.
  • Nach der Herstellung der Isolationsschicht 10 kann die Trägerschicht 1 entfernt werden, was in der durch 13 gezeigten Struktur resultiert. Die Trägerschicht 1 kann entfernt werden z.B. durch Ätzen oder mechanisch.
  • In einem Ausführungsbeispiel, bei welchem die Trägerschicht 1 und die Leitermuster 3 aus dem gleichen Material z.B. Kupfer bestehen und die Trägerschicht 1 durch Ätzen entfernt wird, kann die Grenzfläche der Leitermuster 3 auf der Seite der Trägerschicht 1 präziser hergestellt werden, wenn eine geeignete Zwischenschicht zwischen den Leitermustern 3 und der Trägerschicht 1 verwendet wird, welche sich in dem verwendeten Ätzmittel nicht löst oder nur äußerst langsam löst. In diesem Fall stoppt der Ätzvorgang an der Zwischenschicht und die Oberfläche der Leitermuster 3 kann präzise definiert bzw. gebildet werden.
  • Eine derartige Zwischenschicht kann z.B. aus einem zweiten Metall hergestellt werden. Die Zwischenschicht kann hergestellt werden beispielsweise auf der gesamten Oberfläche der Trägerschicht 1 vor der Herstellung der Leitermuster 3, und entfernt werden nach dem Entfernen der Trägerschicht 1, z.B. chemisch unter Verwendung eines Ätzmittels. Es ist jedoch auch möglich, die Zwischenschicht herzustellen in Verbindung mit dem Anwachsen der Leitermuster 3, derart, dass zuerst das Material der Zwischenschicht auf der Oberseite der Trägerschicht 1 zum Anwachsen gebracht wird und die aktuellen Leitermuster 3 auf der Oberseite des Materials der Zwischenschicht zum Anwachsen gebracht werden. In einem derartigen Ausführungsbeispiel wird die Zwischenschicht nur an den Stellen der Leitermuster hergestellt, was somit Material für die Zwischenschicht spart.
  • In der Beschreibung des obigen Ausführungsbeispiels bezieht sich der Begriff Ultraschallverbindung auf ein Verfahren, bei welchem zwei Metalle enthaltende Teile gegeneinander gepresst werden und Vibrationsenergie in dem Verbindungsbereich mit Ultraschallfrequenz eingebracht wird. Durch den Ultraschall und den Druck, der zwischen den zu verbindenden Oberflächen erzeugt wird, werden die Teile miteinander verbunden. Verfahren und Ausrüstung zum Ultraschallverbinden sind kommerziell erhältlich.
  • Die Begriffe Metallschicht, Metallfolie, Metallkontakthöcker, Metallkontaktfläche und generell ein Stück Metall bezieht sich wiederum auf die Tatsache, dass das Herstellungsmaterial des Teils zumindest ein Metall in einer ausreichenden Quantität enthält, so dass das Teil eine metallische Verbindung mit einem anderen Teil bilden kann. Das Teil kann natürlich auch mehrere Metallschichten in Lagen, Ansammlungen, Zonen enthalten und Metalllegierungen. Mögliche Metalle können z.B. Kupfer, Aluminium, Nickel, Gold und Zinn sein.
  • Wenn Halbleiterkomponenten ohne Höcker verwendet werden, bestimmt das Material der Kontaktflächen der Komponente 6 den zu verwendenden Halbleiterherstellungsprozess. Heutzutage ist das am meisten verbreitete Leitermaterial in Halbleiterprozessen Aluminium, so dass in den Anwendungsbeispielen insbesondere auf Aluminium Bezug genommen wird. Unser Verfahren ist jedoch nicht auf irgendein bestimmtes Herstellungsmaterial der Kontaktflächen beschränkt, sondern stattdessen kann jedes geeignete Kontaktflächenmaterial verwendet werden. Als Beispiele anderer Leitermaterialien können Kupfer und Gold genannt werden, welche auch zunehmend bei der Herstellung von Halbleitern verwendet werden.
  • Entsprechend kann das Material der Leitermuster 3 frei gewählt werden innerhalb des Bereichs der Anforderungen, die durch die Anwendung gestellt werden und was durch die verfügbaren Herstellungsverfahren erlaubt ist. In den Anwendungsbeispielen wird insbesondere Kupfer genannt, weil Kupfer das bekannteste oder verbreitetste Leiterschichtherstellungsmaterial ist, das derzeit bei der Herstellung von Platinen verwendet wird.
  • Das Material der Kontakthöcker 5 kann wiederum derart gewählt werden, dass die Verbindung zwischen den Leitermustern 3 und den Kontaktflächen der Komponenten 6 mittels der Höcker 5 möglich ist. Wenn die Materialien der Kontaktflächen und der Leitermuster 3 voneinander abweichen, können die unterschiedlichen Materialien aneinander angepasst werden mit Hilfe eines Kontakthöckers 5. Zu diesem Zweck kann der Kontakthöcker 5 auch hergestellt werden als laminierte Struktur, die zwei oder mehrere Lagen enthält, deren Materialien voneinander abweichen können. In den Anwendungsbeispielen wird auf eine Struktur Bezug genommen, bei welcher der Kontakthöcker 5 zuerst eine Kupferschicht auf der Oberseite eines Kupferleitermusters 3 enthält, gefolgt von einer dünnen Nickelschicht auf der Oberseite der Kupferschicht, und dann wiederum darauf eine dünne Goldlage, durch welche die Verbindung zu einer Aluminiumkontaktfläche hergestellt wird.
  • In Verbindung mit dem Verfahren ist es auch möglich, Komponenten zu verwenden, auf deren Kontaktflächen vor der Anbringung eine dünnere Oberfläche als ein normaler Höcker gebildet wird. Somit existieren viele gut verwendbare Alternativen für die auf der äußeren Oberfläche der Kontaktbereiche oder Kontakthöcker der Komponenten verwendeten Materialien und das Herstellungsverfahren der Platinenstruktur kann angepasst werden an die verwendeten Komponenten. Die folgenden Ausführungen listen einige Alternativen für die Herstellung einer Verbindung zwischen der Komponente 6 und dem Leitermuster 3 auf, in Verbindung mit dem beschriebenen Verfahren oder mit einer Abweichung davon.
  • Wenn das Leitermaterial innerhalb der Komponente und seiner Kontaktflächen Kupfer ist, können der Kontakthöcker 5 und die Leitermuster 3 auch insgesamt aus Kupfer bestehen.
  • Wenn das Leitermaterial innerhalb der Komponenten und an seinen Kontaktflächen Aluminium ist und die Leitermuster 3 aus Kupfer bestehen, kann die Verbindung implementiert werden mit der Hilfe eines Höckers und einer geeigneten Zwischenlage. Die Zwischenlage kann gebildet werden beispielsweise aus Gold oder Nickel und Gold.
  • Eine Zinnschicht, die mit Hilfe einer geeigneten Zwischenlage z.B. auf einem Kupferleitermuster 3 aufgebracht ist, kann auch in dem Kontaktbereich der Komponente 6 hergestellt werden. In einem Ausführungsbeispiel wird in dem Kontaktbereich der Komponente 6 eine Lötzinn oder Lotlage hergestellt, wobei die Verbindung implementiert wird mit Hilfe des Lots.
  • Eine Alternative zur Herstellung der Höcker auf der Oberfläche der Leiterschicht 3 ist die Verwendung der "stud-bump"-Technik.
  • Weiterhin besteht eine Alternative für die Herstellung der Höcker darin, die Ink-Jet-Technologie zu verwenden und ein leitendes Material auf die Oberseite der Leiterschicht 3 zu spritzen.
  • Die für die Bildung einer Verbindung zwischen der Komponente und der Leiterschicht 3 erforderliche Energie kann in dem Verbindungsbereich auch zusätzlich oder anstelle des oben beschriebenen Ultraschallverfahrens z.B. thermisch aufgebracht werden. Somit ist es anstelle des Ultraschallverfahrens möglich, z.B. die Thermokompressionsmethode oder Löten zu verwenden.
  • Ein Kontakthöcker 5, ein Teil eines Kontakthöckers 5 oder eine Zwischenschicht zwischen einem Kontakthöcker 5 und einen Kontaktbereich einer Komponente (oder dern Kontakthöcker der Komponente) kann auch hergestellt werden mit der Hilfe eines elektrisch leitenden Klebers, in welchem Fall das Ultraschall-, Thermokompressions- oder Lötverfahren nicht erforderlich ist. Der Kleber kann ein isotropischer oder anisotropisch leitender Kleber sein.
  • Zusätzlich zu den Kontakthöckern 5 können auch thermische Höcker oder thermische Durchkontaktierungen bzw. Brücken in der Platinenstruktur hergestellt werden, welche dazu dienen, Hitze von der Komponente 6 abzuführen. Die effektivere Hitzeabführung basiert auf der Tatsache, dass die thermische Leitfähigkeit des Materials des thermischen Höckers oder der thermischen Brücke größer ist als die des umgebenden Isoliermaterials. Weil elektrische Leiter üblicherweise auch gute thermische Leiter sind, können thermische Höcker oder thermische Brücken bzw. Durchkontaktierungen üblicherweise unter Verwendung der gleichen Technik hergestellt werden und sogar in dem gleichen Verfahrensschritt wie die Kontakthöcker 5.
  • Es gibt oft eine Differenz zwischen einem Kontakthöcker 5 und einem thermischen Höcker dahin gehend, dass ein thermischer Höcker keinen elektrischen Kontakt mit der Komponente 6 bildet. Z.B. kann die thermische Durchkontaktierung oder der thermische Höcker in Kontakt kommen mit der Komponente 6 an einem derartigen Punkt, an welchem die Oberfläche der Komponente durch eine isolierende Schutzschicht geschützt ist. Ein Spalt, der z.B. 1-15 Mikrometer breit sein kann, kann ebenfalls zwischen der Oberfläche des thermischen Kontakts und der der Komponente belassen werden. Dieser Spalt kann möglicherweise mit einem isolierenden Material gefüllt werden, wenn die Komponente mit einem Isolationsmaterial umgeben wird. Wenn die Komponente 6 selbst Kontakthöcker umfasst, werden die thermischen Höcker automatisch in einem Abstand von der Komponente 6 verbleiben, der definiert ist durch die Höhe der Kontakthöcker, auch in solchen Ausführungsformen, bei welchen die thermischen Höcker und Kontakthöcker 5 durch Verwenden des gleichen Materials und in gleicher Höhe hergestellt worden sind. In einem derartigen Ausführungsbeispiel kann die thermische Leitfähigkeit weiter verbessert werden, indem thermische Höcker auf der Oberfläche der Komponenten gemacht werden, welche dazu dienen, die Hitze von der Komponente abzuführen. In diesem Fall können die thermischen Höcker der Komponenten und die thermischen Durchführungen der Platinenstruktur in der fertiggestellten Struktur in mechanischen Kontakt miteinander kommen.
  • Generell wird die Anzahl, die Querschnittsfläche und die Orte der thermischen Durchkontaktierungen oder thermischen Kontakte gemäß den thermischen Übertragungserfordernissen gewählt und unter Berücksichtigung der Tatsache, dass die thermischen Leiter keine unerwünschte Interferenz mit der elektrischen Tätigkeit der Komponente verursachen. Es ist jedoch vorzuziehen, die thermischen Durchkontaktierungen oder Durchführungen an der Position der Komponente oder unmittelbar daneben vorzusehen. Somit kann die thermische Durchführung auf jeder Hauptfläche der Komponente oder an einer Seitenfläche oder in einer Nähe einer dieser Flächen angeordnet sein. Es ist allgemein mehr freier Raum für thermische Durchführungen an der Hauptfläche der Komponente, an welcher keine Kontaktflächen sind, oder an welcher weniger Kontaktflächen sind. Stattdessen ist es vorzuziehen, thermische Kontakte an genau dieser Fläche der Komponente vorzusehen.
  • Thermische Durchführungen können hergestellt werden unter Verwendung der gleichen Techniken, die verwendet werden, um elektrische Kontakte zu den Komponenten herzustellen. Somit kann eine thermische Durchführung z.B. durch Verwendung der Durchführungsmethode (via method) hergestellt werden. Bei dem Via-Verfahren werden zuerst die Kontaktöffnungen hergestellt. Die Kontaktöffnungen werden dann mit einem leitfähigen Material, z.B. einem Metall oder einer Metalllegierung gefüllt. Die Kontaktöffnungen können gefüllt werden z.B. indem man Metall in den Öffnungen wachsen lässt, unter Verwendung eines Oberflächenverfahrens z.B. eines chemischen und/oder elektrochemischen Oberflächenverfahrens. Es ist dann möglich eine Durchführungsstruktur oder Brückenstruktur in den Kontaktöffnungen zu erzielen, die im Wesentlichen aus reinem Metall besteht. Entsprechend ist es auch möglich Brücken zwischen den unterschiedlichen Leitermusterlagen herzustellen.
  • In einigen Ausführungsformen können die thermischen Brücken oder thermischen Höcker auch verwendet werden, um elektrische Kontakte mit der Komponente zu bilden. Insbesondere der Massekontakt der Komponente kann natürlich für diesen Zweck angewandt werden. In diesem Fall wird der Massekontakt der Komponente derart ausgebildet, dass er eine beträchtlich größere Querschnittsfläche hat als normal oder der Massekontakt wird hergestellt aus mehreren separaten Massekontakten, deren kombinierte Querschnittsfläche beträchtlich größer als die eines herkömmlichen Massekontaktes bzw. Grundkontaktes ist.
  • Es ist auch vorzuziehen die Leitermuster in der Platinenstruktur zur Hitzeleitung entsprechend den Leitermustern 3 auszubilden. Thermische Kontakte werden auf der Oberfläche derartiger thermischer Leiter gebildet, so dass die thermischen Brücken oder thermischen Höcker (entsprechend den Höckern 5) thermische Energie von der Komponente zu den thermischen Leitern (entsprechend Leitermustern 3) führen, welche die thermische Energie in seitlicher Richtung der Platinenstruktur weg von der Nähe der Komponente führen. Im Fall thermischer Höcker kann der Kontakt beispielsweise derart gemacht werden, dass die thermischen Höcker auf der Oberfläche der thermischen Leiter gemacht werden. Im Fall von thermischen Brücken oder Durchkontaktierungen kann der Kontakt beispielsweise derart gemacht werden, dass die thermische Brücke sich durch die thermischen Leiter erstreckt oder in Kontakt mit einem Kantenbereich der thermischen Leiter steht. Diese lateralen thermischen Leiter können weiterhin kombiniert werden mit vertikalen thermischen Leitern, mit deren Hilfe der thermische Effekt von den innersten Lagen zu der äußeren Oberfläche des elektronischen Moduls oder einer anderen Platinenstruktur geführt werden kann. Die thermischen Leiter, die sich auf die Oberfläche erstrecken, können wiederum verbunden werden mit einer geeigneten Wärmesenke, in welchem Fall die Kühlung der Komponente noch effektiver wird.
  • Die Platinenstruktur oder das elektronische Modul, das in 13 gezeigt ist, enthält eine Komponente 6 oder mehrere Komponenten 6, wie auch Leitermuster 3, mit deren Hilfe die Komponente 6 oder die Komponenten 6 mit einer externen Schaltung oder miteinander verbunden werden können. In der Tat zeigt 13 ein Beispiel eines möglichen elektronischen Moduls. Wenn gewünscht, kann das Verfahren selbstverständlich auch nach dem Schritt, der in 13 gezeigt ist, weitergeführt werden, z.B. indem das elektronische Modul mit einer Schutzsubstanz beschichtet wird oder indem zusätzliche Leitermusterlagen auf der ersten und/oder der zweiten Oberfläche des elektronischen Moduls angeordnet werden.
  • Auf der Basis des Beispiels von 13 ist es offensichtlich, dass das Verfahren auch verwendet werden kann bei der Herstellung unterschiedlicher Arten von dreidimensionalen Schaltungsstrukturen. Das Verfahren kann z.B. derart verwendet werden, dass mehrere Halbleiterchips aufeinander angeordnet werden, womit sie ein Paket enthalten, mehrere Halbleiterchips bilden, in welchem die Halbleiterchips miteinander verbunden sind, um eine gesamte Funktion zu bilden. Ein derartiges Paket kann als dreidimensionales Multichipmodul bezeichnet werden. In einem derartigen Modul können die Halbleiterchips frei selektiert werden und die Kontakte zwischen den unterschiedlichen Halbleiterchips können leicht hergestellt werden, entsprechend den gewählten Halbleiterchips.
  • Die Beispiele der Figuren zeigen einige mögliche Verfahren, mit deren Hilfe unsere Erfindung ausgeschöpft werden kann. Jedoch ist unsere Erfindung nicht nur auf den oben beschriebenen Prozess beschränkt, sondern die Erfindung umfasst stattdessen unterschiedliche andere Verfahren und ihre Endprodukte, die in dem vollen Schutzbereich der Ansprüche liegen und äquivalente Interpretationen berücksichtigen. Die Erfindung ist ebenfalls nicht beschränkt nur auf die Strukturen und Verfahren, die in den Beispielen beschrieben wurden, sondern stattdessen ist es offensichtlich für den Fachmann, dass unterschiedliche Anwendungen unserer Erfindung verwendet werden können, um sehr unterschiedliche Arten von elektronischen Modulen und Platinen herzustellen, welche auch stärker von den präsentierten Beispielen abweichen können. Somit wurden die Komponenten und Schaltungen der Figuren nur gezeigt mit der Zielsetzung, den Herstellungsprozess darzustellen. Viele Abweichungen können hinsichtlich des oben beschriebenen Prozesses durchgeführt werden, wobei man nichtsdestotrotz von der Grundidee der Erfindung nicht abweicht. Die Abweichungen können sich z.B. auf Herstellungstechniken beziehen, die in den unterschiedlichen Schritten oder in der gegenseitigen Abfolge der Prozessschritte liegen.
  • Mit Hilfe des Verfahrens ist es auch möglich, Komponentenpackungen für die Anbringung an einer Platine herzustellen. Solche Pakete können auch mehrere Komponenten umfassen, die elektrisch miteinander verbunden werden.
  • Das Verfahren kann auch verwendet werden gesamte elektrische Module herzustellen. Das Modul kann auch eine Platine bzw. Schaltungsplatine sein, an deren äußeren Oberfläche Komponenten angebracht werden können, in der gleichen Weise wie an eine konventionelle Platine.
  • Zusammenfassung
  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Platinenstruktur. Die Struktur enthält ein Leitermuster (3) und wenigstens eine Komponente (6) die mit einer Installationsmaterialschicht (10) umgeben ist und mittels eines Kontakthöckers (5) an diesem befestigt ist. Gemäß der Erfindung werden die Kontakthöcker (5) auf der Oberfläche des Leitermusters (3) gebildet, bevor die Komponente (6) auf dem Leitermuster (3) mittels des Kontakthöckers (5) aufgebracht wird. Nach dem Aufbringen wird die Komponente (6) mit einer Isolationsmaterialschicht umgeben.

Claims (30)

  1. Verfahren zum Herstellen einer Platinenstruktur, welche Struktur ein Leitermuster (3) und eine Komponente (6) umfasst, die von einer isolierenden Materialschicht (10) umgeben ist und mittels wenigstens eines Kontakthöckers (5) an dem Leitermuster angebracht ist, dadurch gekennzeichnet, dass in dem Verfahren wenigstens ein Leiterhöcker (5) auf der Oberfläche des Leitermusters (3) hergestellt wird, bevor die Komponente (6) an dem Leitermuster (3) mittels des Leiterhöckers (5) angebracht wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Komponente (6) mehrere Kontakte enthält, für die jeweils ein individueller Kontakthöcker (5) auf der Oberfläche des Leitermusters (3) gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Komponente (6) ein Halbleiterchip ist, auf dessen Oberfläche Kontaktbereiche ausgebildet sind, die mit den Kontaktbereichen entsprechenden Kontakthöckern (5) verbunden werden.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die mit den Kontakthöckern (5) zu verbindende Komponente (6) ein ungepackter und ohne Höcker versehender Halbleiterchip ist.
  5. Verfahren nach einem der Ansprüche 1-4, dadurch gekennzeichnet, dass die Verbindung zwischen der Komponente (6) und dem Kontakthöcker (5) durch ein Ultraschallverbindungsverfahren hergestellt wird.
  6. Verfahren nach einem der Ansprüche 1-5, dadurch gekennzeichnet, dass die Komponente (6) nach dem Anbringen von einer Isolationsmaterialschicht (10) umgeben wird.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Isoliermaterialschicht (10) hergestellt wird, indem wenigstens zwei Isoliermaterialschichten (8, 9) miteinander verpresst werden, wobei wenigstens eine (8) von diesen Öffnungen für die Komponente (6) enthält.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass wenigstens zwei Komponenten (6) an dem Leitermuster angebracht sind, in der Weise, dass die erste Komponente dünner als die zweite Komponente ist, und dass wenigstens eine der zu verpressenden Isolationsmaterialschichten (8, 9) eine Öffnung an der Stelle der dickeren Komponente, aber im Wesentlichen keine Öffnung an der Stelle der dünneren Komponente (6) enthält.
  9. Verfahren nach einem der Ansprüche 6-8, dadurch gekennzeichnet, dass ein Leitermuster (3) auf der Oberfläche der Trägerschicht (1) hergestellt wird, welche Trägerschicht (1) entfernt wird, nachdem die Isoliermaterialschicht (10) um die Komponente (6) herum angeordnet worden ist.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass eine Maskenschicht (2), die die Leitermuster (3) definierende Öffnungen enthält, auf der Oberfläche der Trägerschicht (1) zur Herstellung des Leitermusters (3) gebildet wird, und das Leitermuster (3) in diesen Öffnungen hergestellt wird durch elektrolytisches Wachstum.
  11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass eine Zwischenschicht zwischen dem Leitermuster (3) und der Trägerschicht (1) verwendet wird, und dass die Trägerschicht (1) entfernt wird durch Ätzen bis zur Zwischenschicht, die als Ätzbegrenzung agiert.
  12. Verfahren nach einem der Ansprüche 1-11, dadurch gekennzeichnet, dass eine gemusterte Maskenschicht (4), die Öffnungen für die Kontakthöcker (5) enthält, und in welcher die Kontakthöcker (5) hergestellt werden, auf der Oberfläche des Leitermusters (3) für die Herstellung der Kontakthöcker (5) gebildet wird.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Kontakthöcker (5) durch elektrolytisches Wachstum hergestellt werden, und dass der elektrische Strom, der für das elektrolytische Wachstum erforderlich ist, den wachsenden Kontakthöckern (5) durch das Leitermuster (3) und die Trägerschicht (1) zugeführt wird.
  14. Verfahren nach einem der Ansprüche 1-13, dadurch gekennzeichnet, dass die Kontakthöcker (5) und das Leitermuster (3) zumindest hauptsächlich aus Kupfer bestehen.
  15. Verfahren nach einem der Ansprüche 1-14, dadurch gekennzeichnet, dass auf der Oberfläche des Kontakthöckers (5), welche der Komponente (6) zugewandt sein soll, eine Lage ausgebildet ist, die Gold enthält.
  16. Verfahren nach Anspruch 1-15, dadurch gekennzeichnet, dass die Kontakthöcker (5) mit den Anschlussflächen der Komponente (6) verbunden werden, welche aus Aluminium, Kupfer oder Gold bestehen.
  17. Verfahren nach einem der Ansprüche 1-16, dadurch gekennzeichnet, dass mehrere Leitermusterlagen in der Platinenstruktur hergestellt werden.
  18. Verfahren nach einem der Ansprüche 1-17, dadurch gekennzeichnet, dass zusätzlich zu den Kontakthöckern wenigstens eine thermische Brücke oder thermischer Höcker in der Platinenstruktur hergestellt wird, dessen Zweck darin besteht, die Leitung thermischer Energie weg von der Komponente (6) zu verbessern.
  19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass der thermische Höcker hergestellt wird unter Verwendung des gleichen Verfahrens wie für die Herstellung eines Kontakthöckers (5).
  20. Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass der thermische Höcker hergestellt wird auf der Oberfläche eines Leitermusters entsprechend dem Leitermuster (3), dessen Zweck darin besteht, die Wärmeleitung weg von der Umgebung der Komponente (6) zu verbessern.
  21. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die thermische Brücke verwendet wird unter Verwendung einer Brückentechnik (Via-Technik).
  22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die thermische Brücke hergestellt wird, um in Kontakt zu treten mit einem Leitermuster entsprechend dem Leitermuster (3), z.B. durch das Leitermuster.
  23. Verfahren nach Anspruch 20 oder 22, dadurch gekennzeichnet, dass ein vertikaler thermischer Leiter hergestellt wird, um in Kontakt mit einem seitlichen oder lateralen thermischen Leiter zu stehen, welcher thermischer Leiter ein Leitermuster ist, das in Kontakt mit einer thermischen Brücke oder einem thermischen Höcker steht, so dass der thermische Effekt durch den vertikalen und/oder lateralen thermischen Leiter von den innersten Lagen der Platinenstruktur in Richtung auf seine Oberfläche, vorzugsweise die äußere Oberfläche, geleitet werden kann.
  24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass der vertikale thermische Leiter mit einer Wärmesenke verbunden ist, die z.B. außerhalb der Platinenstruktur oder an der äußeren Oberfläche der Platinenstruktur angeordnet ist.
  25. Platinenstruktur, die ein Leitermuster (3) und wenigstens eine Komponente (6) enthält, die mittels eines Kontakthöckers (5) mit diesem verbunden ist und welche von einer Isolationsmaterialschicht (10) umgeben ist, dadurch gekennzeichnet, dass wenigstens ein Kontakthöcker (5) auf der Oberfläche des Leitermusters (3) hergestellt worden ist, bevor die Komponente (6) mit dem Leitermuster (3) über den Kontakthöcker (5) verbunden wird.
  26. Platinenstruktur nach Anspruch 25, dadurch gekennzeichnet, dass sowohl das Leitermuster (3) als auch der Leiterhöcker (5) an ihrer Oberfläche durch elektrolytisches Wachstum zu der gewünschten Form hergestellt sind.
  27. Platinenstruktur nach Anspruch 25 oder 26, dadurch gekennzeichnet, dass die mit der Platine verbundene Komponente (6) ein höckerloser Halbleiterchip ist, auf dessen Oberfläche Kontaktbereiche ausgebildet sind.
  28. Platinenstruktur nach Anspruch 27, dadurch gekennzeichnet, dass die Kontakthöcker (5) eine metallische Verbindung mit den Kontaktbereichen der Komponente (6) bilden.
  29. Platinenstruktur nach Anspruch 28, dadurch gekennzeichnet, dass die Kontakthöcker (5) wenigstens hauptsächlich aus Kupfer bestehen und die Kontaktbereiche der Komponente (6) wenigstens hauptsächlich aus Aluminium, und dass zwischen dem Kupfer und dem Aluminium eine Gold enthaltende Schicht vorgesehen ist.
  30. Platinenstruktur nach Anspruch 28, dadurch gekennzeichnet, dass die Leitermuster (3), die Kontakthöcker (5) und die Kontaktflächen oder -bereiche der Komponente (6) zumindest hauptsächlich aus Kupfer bestehen.
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Applications Claiming Priority (5)

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
DE102007044754A1 (de) * 2007-09-19 2009-04-09 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe sowie elektronische Baugruppe
US20090160053A1 (en) * 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device
DE102008000842A1 (de) * 2008-03-27 2009-10-01 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8844125B2 (en) 2011-01-14 2014-09-30 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask and related devices
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8901755B2 (en) * 2012-03-20 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method of forming conductive layer over metal substrate for electrical interconnect of semiconductor die
SG10201601924XA (en) * 2012-08-29 2016-04-28 Hoya Corp Magnetic-disk glass substrate and magnetic disk
AT515443B1 (de) * 2014-02-28 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Herstellen einer Leiterplatte sowie Leiterplatte
TWI474417B (zh) * 2014-06-16 2015-02-21 Phoenix Pioneer Technology Co Ltd 封裝方法
KR102231101B1 (ko) 2014-11-18 2021-03-23 삼성전기주식회사 소자 내장형 인쇄회로기판 및 그 제조방법
US20180130761A1 (en) * 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
DE202018107305U1 (de) * 2018-12-20 2020-03-23 Zumtobel Lighting Gmbh Leiterplatte zum Anordnen und zur Stromversorgung von LEDs
TWI748852B (zh) * 2021-01-21 2021-12-01 欣興電子股份有限公司 電路板結構及其製作方法

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1259602A (de) * 1968-01-26 1972-01-05
US3781596A (en) * 1972-07-07 1973-12-25 R Galli Semiconductor chip carriers and strips thereof
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
FR2527036A1 (fr) * 1982-05-14 1983-11-18 Radiotechnique Compelec Procede pour connecter un semiconducteur a des elements d'un support, notamment d'une carte portative
US4729061A (en) * 1985-04-29 1988-03-01 Advanced Micro Devices, Inc. Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
BE1002529A6 (nl) * 1988-09-27 1991-03-12 Bell Telephone Mfg Methode om een elektronische component te monteren en geheugen kaart waarin deze wordt toegepast.
JPH02310941A (ja) * 1989-05-26 1990-12-26 Mitsui Mining & Smelting Co Ltd バンプを有するプリント回路基板およびバンプの形成方法
JPH0744320B2 (ja) * 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5118029A (en) * 1989-11-30 1992-06-02 The Furukawa Electric Co., Ltd. Method of forming a solder layer on pads of a circuit board and method of mounting an electronic part on a circuit board
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5106308A (en) * 1991-03-04 1992-04-21 Allied-Signal Inc. Planar contact grid array connector
US5985693A (en) 1994-09-30 1999-11-16 Elm Technology Corporation High density three-dimensional IC interconnection
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5216806A (en) * 1992-09-01 1993-06-08 Atmel Corporation Method of forming a chip package and package interconnects
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
DE69405832T2 (de) * 1993-07-28 1998-02-05 Whitaker Corp Von der Peripherie-unabhängiges präzises Positionsglied für einen Halbleiterchip und Herstellungsverfahren dafür
JP2757748B2 (ja) 1993-07-30 1998-05-25 日立エーアイシー株式会社 プリント配線板
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5510580A (en) * 1993-12-07 1996-04-23 International Business Machines Corporation Printed circuit board with landless blind hole for connecting an upper wiring pattern to a lower wiring pattern
US5492235A (en) * 1995-12-18 1996-02-20 Intel Corporation Process for single mask C4 solder bump fabrication
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
CN1094717C (zh) 1995-11-16 2002-11-20 松下电器产业株式会社 印刷电路板的安装体
US5729049A (en) 1996-03-19 1998-03-17 Micron Technology, Inc. Tape under frame for conventional-type IC package assembly
US5936847A (en) * 1996-05-02 1999-08-10 Hei, Inc. Low profile electronic circuit modules
US5808874A (en) 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US5861341A (en) * 1996-07-15 1999-01-19 Raytheon Company Plated nickel-gold/dielectric interface for passivated MMICs
US5838545A (en) 1996-10-17 1998-11-17 International Business Machines Corporation High performance, low cost multi-chip modle package
US5796590A (en) * 1996-11-05 1998-08-18 Micron Electronics, Inc. Assembly aid for mounting packaged integrated circuit devices to printed circuit boards
US5877560A (en) * 1997-02-21 1999-03-02 Raytheon Company Flip chip microwave module and fabrication method
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US6710614B1 (en) * 1997-03-04 2004-03-23 Micron Technology, Inc. Methods for using an interposer/converter to allow single-sided contact to circuit modules
US6353189B1 (en) * 1997-04-16 2002-03-05 Kabushiki Kaisha Toshiba Wiring board, wiring board fabrication method, and semiconductor package
US5882957A (en) * 1997-06-09 1999-03-16 Compeq Manufacturing Company Limited Ball grid array packaging method for an integrated circuit and structure realized by the method
JP2950290B2 (ja) 1997-06-27 1999-09-20 日本電気株式会社 高周波集積回路装置およびその製造方法
US5942795A (en) * 1997-07-03 1999-08-24 National Semiconductor Corporation Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6172419B1 (en) * 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
GB2342995B (en) 1998-10-21 2003-02-19 Federal Ind Ind Group Inc Improvements in pulse-echo measurement systems
JP2000151306A (ja) 1998-11-06 2000-05-30 Toshiba Corp 半導体装置
US6232666B1 (en) * 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
JP2000208910A (ja) * 1999-01-08 2000-07-28 Hitachi Aic Inc バンプ付きプリント配線基板
JP3619421B2 (ja) 1999-03-30 2005-02-09 京セラ株式会社 多層配線基板の製造方法
EP1098368B1 (de) 1999-04-16 2011-12-21 Panasonic Corporation Modulkomponente und herstellungsverfahren dafür
JP2000311229A (ja) 1999-04-27 2000-11-07 Hitachi Ltd Ｉｃカード及びその製造方法
US20020000657A1 (en) * 1999-05-06 2002-01-03 Cheng P. Wen Plated chrome solder dam for high power mmics
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
DE19940480C2 (de) * 1999-08-26 2001-06-13 Orga Kartensysteme Gmbh Leiterbahnträgerschicht zur Einlaminierung in eine Chipkarte, Chipkarte mit einer Leiterbahnträgerschicht und Verfahren zur Herstellung einer Chipkarte
US6724638B1 (en) 1999-09-02 2004-04-20 Ibiden Co., Ltd. Printed wiring board and method of producing the same
US6284564B1 (en) * 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
TW512653B (en) 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US6538210B2 (en) 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6475877B1 (en) 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP4685251B2 (ja) 2000-02-09 2011-05-18 日本特殊陶業株式会社 配線基板の製造方法
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
JP2002016327A (ja) 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
US6402970B1 (en) * 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6551861B1 (en) * 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6507104B2 (en) 2000-09-07 2003-01-14 Siliconware Precision Industries Co., Ltd. Semiconductor package with embedded heat-dissipating device
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP2002094200A (ja) * 2000-09-18 2002-03-29 Matsushita Electric Ind Co Ltd 回路基板用電気絶縁材と回路基板およびその製造方法
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
US6576493B1 (en) * 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6876072B1 (en) * 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
JP3407737B2 (ja) 2000-12-14 2003-05-19 株式会社デンソー 多層基板の製造方法およびその製造方法によって形成される多層基板
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2002270640A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 半導体パッケージ及びその製造方法
US6512182B2 (en) 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
JP4863563B2 (ja) 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TW579581B (en) 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
US6537848B2 (en) * 2001-05-30 2003-03-25 St. Assembly Test Services Ltd. Super thin/super thermal ball grid array package
JP2002368043A (ja) * 2001-06-12 2002-12-20 Matsushita Electric Ind Co Ltd 導電性ペーストとそれを用いた導電性バンプおよびその形成方法、導電性バンプの接続方法、並びに回路基板とその製造方法
US7183658B2 (en) * 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
JP3817453B2 (ja) * 2001-09-25 2006-09-06 新光電気工業株式会社 半導体装置
US6774486B2 (en) * 2001-10-10 2004-08-10 Micron Technology, Inc. Circuit boards containing vias and methods for producing same
JP3890947B2 (ja) 2001-10-17 2007-03-07 松下電器産業株式会社 高周波半導体装置
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
JP3870778B2 (ja) 2001-12-20 2007-01-24 ソニー株式会社 素子内蔵基板の製造方法および素子内蔵基板
JP3937840B2 (ja) * 2002-01-10 2007-06-27 株式会社日立製作所 高周波モジュール
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
FI115285B (fi) 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US6701614B2 (en) 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
US6873529B2 (en) * 2002-02-26 2005-03-29 Kyocera Corporation High frequency module
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
WO2004001848A1 (en) 2002-06-19 2003-12-31 Sten Bjorsell Electronics circuit manufacture
JP2004031651A (ja) * 2002-06-26 2004-01-29 Sony Corp 素子実装基板及びその製造方法
JP2004072027A (ja) * 2002-08-09 2004-03-04 Cmk Corp 突起電極付き配線基板の製造方法
WO2004032121A1 (en) * 2002-09-30 2004-04-15 Seagate Technology Llc Intermediate layer for perpendicular magnetic recording media
US20040068852A1 (en) * 2002-10-15 2004-04-15 Enos Nolan Wheel helper
US7349225B1 (en) * 2002-10-22 2008-03-25 Odyssian Technology, Llc Multifunctional composite sandwich element with embedded electronics
JP2004146634A (ja) 2002-10-25 2004-05-20 Murata Mfg Co Ltd 樹脂基板の製造方法、および樹脂多層基板の製造方法
TW567598B (en) * 2002-11-13 2003-12-21 Advanced Semiconductor Eng Flip chip semiconductor package
FI119583B (fi) 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI20030293A (fi) 2003-02-26 2004-08-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
US7149496B2 (en) * 2003-03-27 2006-12-12 Kyocera Corporation High-frequency module and radio communication apparatus
FI115601B (fi) 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
US7795710B2 (en) * 2003-06-25 2010-09-14 Unisem (Mauritius) Holdings Limited Lead frame routed chip pads for semiconductor packages
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
FI20031201A (fi) 2003-08-26 2005-02-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
KR100604334B1 (ko) * 2003-11-25 2006-08-08 (주)케이나인 플립칩 패키징 공정에서 접합력이 향상된 플립칩 접합 방법
KR101048638B1 (ko) * 2004-02-24 2011-07-12 이비덴 가부시키가이샤 반도체 탑재용 기판
KR100597993B1 (ko) * 2004-04-08 2006-07-10 주식회사 네패스 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지 및 제조방법
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
TWI251910B (en) 2004-06-29 2006-03-21 Phoenix Prec Technology Corp Semiconductor device buried in a carrier and a method for fabricating the same
US7309838B2 (en) * 2004-07-15 2007-12-18 Oki Electric Industry Co., Ltd. Multi-layered circuit board assembly with improved thermal dissipation
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
JP3964911B2 (ja) * 2004-09-03 2007-08-22 松下電器産業株式会社 バンプ付き基板の製造方法
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2006190771A (ja) * 2005-01-05 2006-07-20 Renesas Technology Corp 半導体装置
US8022532B2 (en) * 2005-06-06 2011-09-20 Rohm Co., Ltd. Interposer and semiconductor device
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi

Also Published As

Publication number Publication date
GB2441265B (en) 2012-01-11
GB0724097D0 (en) 2008-01-30
JP2008544512A (ja) 2008-12-04
GB2441265A (en) 2008-02-27
US20090014872A1 (en) 2009-01-15
WO2006134220A1 (en) 2006-12-21
US8225499B2 (en) 2012-07-24

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