JP3829325B2 - 半導体素子およびその製造方法並びに半導体装置の製造方法 - Google Patents

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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子およびその製造方法並びに半導体装置の製造方法に関し、特にフェイスダウン方式で実装されるフリップチップ型の半導体素子のバンプ構造およびその製造方法、並びに、その実装構造の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の電極と外部端子との接続方式には、大別して、金属細線を用いるボンディングワイヤ方式と、半導体素子の電極上に形成されたはんだバンプを用いて接続するフリップチップ方式とがあるが、近年の高密度化、多ピン化には、フリップチップ方式が有利であるとされている。近年、半導体パッケージの実装密度を向上させるために、端子ピッチを広く保ちつつ多ピン化に対応できる技術として外部端子にはんだバンプを形成したボール・グリッド・アレイ型の半導体パッケージが多用されているが、その実装基板（インターポーザ）へ実装される半導体素子にもフリップチップ型のものが採用されることが多い。このフリップチップ型の接続方式には、コントロール・コラップス・チップ・コネクション（Ｃ４）と称されるものなどを始めとして数多く開発されている。
図３５は、フリップチップ型の半導体素子の従来構造を示す断面図である。図３５に示されるように、半導体基板１上には内部配線に連なる電極２とその電極２上に開口を有するカバーコート３が形成されている。そして、電極２上には、密着層４、接着層５を介してはんだバンプ２０が形成されている。はんだバンプを形成する方法は、蒸着法、電解めっき法、ソルダーペースト印刷法、はんだボール搭載供給法等の各種方法によりはんだを供給し、フラックスを用いてリフローすることで半球状のバンプを形成するのが一般的である。
図３６は、フリップチップ型半導体素子の従来の実装構造を示す断面図である。表面にパッド１４及びソルダーレジスト膜１３が形成された配線基板（インターポーザ）１２のパッド１４上に、予めはんだを供給しておき、フラックスを塗布した上で、半導体素子を配線基板上に搭載する。そして、はんだをリフローしてはんだフィレット１１を形成することによりバンプ−パッド間の接続が完了する。その後、図示されてはいないが、配線基板１２と半導体基板１との間の間隙はアンダーフィル樹脂によって充填される。
はんだバンプ以外に、半導体チップの電極上にボンディングワイヤを用いて金スタッドバンプを形成する方法や電解金メッキにより金バンプを形成方法が知られており、これらのバンプは配線基板側に形成された金メッキ、銀／錫はんだ、インジウム／錫／鉛はんだなどの金属層と接合される。
【０００３】
【発明が解決しようとする課題】
信頼性確保のためにフリップチップ搭載後に半導体チップと配線基板との隙間をアンダーフィル樹脂で充填することが行われているが、樹脂充填の際、ボイドを発生させることなく良好な充填を行うには半導体チップと配線基板の間隙が広いことが望ましい。しかし、はんだバンプは電極上で一旦溶融し半球形状にするため高く形成しようとするとはんだ供給量を増やさなければならず、狭ピッチ化された電極間では隣接のはんだバンプと短絡する可能性が高くなる。そのため、狭ピッチ化の進行とともに電極上に高さのあるはんだバンプを形成することが困難になってきている。一方で、狭ピッチ化は、平面的にも充填樹脂流路が狭窄化されるため、狭ピッチ化により、アンダーフィル樹脂の充填の困難性は加速化される。
また、蒸着法、ソルダーペースト印刷法によりはんだバンプを形成する方法は、マスクが必要となる上にマスクの耐久性が乏しいために製造コスト増を招く。また、はんだボール供給法ははんだボール自体のコストが比較的高く、はんだボールを所要のレイアウトに整列させ半導体チップ上に搭載する装置が必要であり、ウェハ単位での一括搭載が難しいことから、トータルとしてのバンプ形成コストが高くなる。また、狭ピッチ化対応の更なる小径はんだボールは製造が難しく、要求されるボール径が小さくなればなるほど製造歩留まり低下がコスト高へ影響する。
さらに、メモリーセル上に配置された電極がある場合、はんだをバンプ材料として使用すると、はんだを構成する鉛や錫中に含まれる放射性元素の発生するα線によりソフトエラーを引き起こすことがある。
また、金を使用したメッキバンプやスタッドバンプがあるが、金の資材コストが高いという問題点があり、金スタッドバンプにおいては個別形成するためバンプ数が増えるほど形成コストが増加する問題点もある。
さらに、金メッキを使用したバンプをはんだ接合した場合、金は濡れ性が良好であるため、側面にはんだが濡れ上がり、電極と金メッキの界面からはんだが侵入し、界面強度の低下、引いては剥離に到ることがあり、信頼性上の問題がある。
また、銅を用いたメッキバンプを利用してはんだ付けする手法も提案されている。例えば、特開平３−２２４３７号公報には、電解メッキ法により銅バンプを形成した後、銅バンプの上半分が露出するように半導体基板上にポリイミド膜を形成し、ディッピングにより銅バンプ上にはんだ層を形成することが提案されている。しかし、このように厚い樹脂膜によって被覆されたフリップチップでは、配線基板上に実装した場合にアンダーフィル樹脂を充填することが困難となる。また、銅バンプとポリイミド膜との密着性が低いため、銅バンプ側面に特別の処理を施さない場合には、はんだが電極にまで濡れ上がり易く、金バンプの場合と同様に、剥離等の信頼性上の問題が生じる。
【０００４】
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、電極が狭ピッチ化されてもチップ−基板間距離を十分に確保できるようにすることであり、第２に、低コストで作製可能なフリップチップのバンプ構造を提供することであり、第３に、ソフトエラーやパッド剥離などの信頼性低下を招く恐れの低い実装構造を提供することである。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、電極上にバンプとなる導電性の柱状突起が半導体基板上に露出して形成されている半導体素子において、前記柱状突起の上面または上面および側面の上部部分が前記柱状突起のはんだ付け時に前記柱状突起のはんだに濡れる領域と、前記柱状突起の側面の電極寄りである下部部分がはんだに濡れにくい領域とに区画されており、かつ、前記はんだに濡れる領域には、はんだ付け時にフラックス成分に溶解する樹脂被膜が形成されていることを特徴とする半導体素子、が提供される。
【０００６】
また、上記目的を達成するため、本発明によれば、電極が形成された半導体基板上に、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、無電解メッキに対する活性化処理を行って活性化処理層を形成する工程と、前記メッキレジスト膜上の前記活性化層を除去する工程と、無電解メッキにより良導電性金属を前記開口内に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含む半導体素子の製造方法、が提供される。
また、上記目的を達成するため、本発明によれば、電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、前記柱状突起の実装基板への接続部の前記濡れ防止膜を除去する工程と、を含む半導体素子の製造方法、が提供される。
また、上記目的を達成するため、本発明によれば、電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の濡れ防止膜の非形成領域を濡れ防止膜用マスクにて被覆する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、前記濡れ防止膜用マスクを除去する工程と、を含む半導体素子の製造方法、が提供される。
【０００７】
また、上記目的を達成するため、本発明によれば、電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含み、前記濡れ防止膜が、ＣＶＤ法により堆積されたシリコン酸化膜またはシリコン窒化膜であることを特徴とする半導体素子の製造方法、が提供される。
また、上記目的を達成するため、本発明によれば、電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、不活性ガスのプラズマに前記柱状突起を曝して前記柱状突起の実装基板への接続部の前記濡れ防止膜を除去する工程と、を含む半導体素子の製造方法、が提供される。
また、上記目的を達成するため、本発明によれば、電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜にハーフエッチングを施して前記柱状突起の上部側面を露出させる工程と、前記柱状突起の上面および上部側面を前記柱状突起よりも酸化し難い金属からなるキャップ膜で被覆する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含む半導体素子の製造方法、が提供される。
また、上記目的を達成するため、本発明によれば、電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜にハーフエッチングを施して前記柱状突起の上部側面を露出させる工程と、前記柱状突起の上面および上部側面をはんだ層で被覆する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含む半導体素子の製造方法、が提供される。
【０００８】
また、上記目的を達成するため、本発明によれば、半導体素子の電極上に形成された柱状突起の先端部若しくはこれとはんだ付けされる配線基板のパッド上のいずれか１項にフラックスを供給する工程と、前記柱状突起とはんだが所定量供給された配線基板のパッドとを位置合わせする工程と、加熱して前記配線基板のパッドへ前記柱状突起の先端部のみをはんだ付けする工程と、前記フラックスを洗浄・除去する工程と、を含み、前記はんだ付け工程以前には、前記柱状突起の上面、または、前記柱状突起の側面の上部部分および上面が、はんだ付け時にフラックス作用を有する材料により溶解するプリフラックス材からなるキャップ膜により被覆されていることを特徴とする半導体装置の製造方法、が提供される。
【０００９】
［作用］
本発明においては、半導体素子と配線基板間との間は、従来のはんだ同士を接続若しくは金スタッドバンプと配線基板側のはんだとの接続方式とは異なり、半導体素子側の柱状バンプと配線基板上のパッド間が少量のはんだを介して接続、若しくははんだを介することなく直接接続されることを特徴としている。そして、本発明においては、はんだで接続される場合であっても、柱状バンプとはんだとの接触は、柱状バンプの上面若しくは上面と側面のごく一部に限定される。柱状バンプは、はんだ付け温度で溶融することのない金属を用いて電解メッキ法等により形成され、リフローにより丸められることがないため、底面サイズに対して比較的高いバンプを形成することができる。また、半導体チップを配線基板上に搭載した際に、柱状バンプは溶融せず形成初期の形状を保つため、配線基板−半導体チップ間の距離を十分に確保することが可能になり、フリップチップ接続後に信頼性向上の目的で行うアンダーフィル樹脂充填を容易にかつ信頼性高く実施することが可能になる。すなわち、狭ピッチ化した場合にバンプの小径化に伴って半導体チップと配線基板の隙間減少が発生するはんだ同士の接続に対して、作業性、信頼性の面で優位性がある。
柱状バンプを電解メッキ法または無電解メッキ法を用いて形成することの他の特長としてウェハ単位の一括処理が可能な点が挙げられ、従来のボール搭載供給法に比べ低コストにて製造することが可能となる。また、半導体チップの配線基板への実装時にバンプ表面の酸化膜除去の目的で使用するフラックスの代わりにフラックス活性効果を有する熱硬化性樹脂を使用する場合には、無洗浄化が可能であり、洗浄工程削除によるコストダウンおよび洗浄残渣が無くなることによる信頼性向上効果がある。
また、はんだ使用量の低減あるいは削除が可能なため、誤動作の原因の一つであるα線量の低減あるいはゼロ化が可能であり、信頼性を高めることも出来る。また、本発明によれば、実装時にはんだが柱状バンプの基部にまで濡れ上がることがなく、密着層／接着層、接着層／バンプなどの界面へのはんだ浸入による界面剥離を防止して信頼性の向上を図ることができる。
また、はんだを柱状バンプの側面一部まで濡れ上がらせた接合形状を作る場合には、バンプ形成の際にプロセスが増えるが、柱状バンプとはんだとの接触面積が増大したことにより応力が分散され、接合部信頼性を向上させることができる。
本発明の半導体装置製造方法においては、柱状バンプの上面または上面と側面の一部にキャップ膜またははんだメッキ層が形成されており、はんだが柱状バンプの上面全体を被う、または、はんだが柱状バンプの上端部全体を被う接合形状を安定して作ることが可能である。これにより、柱状バンプと接着層間の接合強度低下や応力集中部の形成を防止し、信頼性の高い接合部を得ることが出来る。
【００１０】
【発明の実施の形態】
次に、本発明の実施の形態に付いて、図面を参照して詳細に説明する。
図１は、本発明の半導体素子の第１の実施の形態を示す断面図である。図１に示されるように、半導体基板１上には内部回路に接続された電極２が形成されており、そして半導体基板１上は電極２上に開口を有するカバーコート３により覆われている。電極２上には、チタン（Ｔｉ）等からなる密着層４、銅（Ｃｕ）等からなる接着層５を介して銅等からなる柱状バンプ６が形成されている。柱状バンプ６の側面には、はんだの付着、濡れ上がりを防止する濡れ防止膜７が形成されている。柱状バンプ６は、銅の外、銅合金やニッケル、ニッケル合金を用いて形成してもよい。
図２は、本発明の半導体素子の第２の実施の形態を示す断面図である。図２において、図１の部分と共通する部分には同一の参照番号が付せられているので重複する説明は省略する（他の実施の形態においても同様）。本実施の形態の図１に示した第１の実施の形態と相違する点は、柱状バンプ６の上面に、柱状バンプ６の酸化を防止しはんだ付け時にはんだに濡れる領域を画定する金（Ａｕ）等からなるキャップ膜８が形成されている点である。
図３は、本発明の半導体素子の第３の実施の形態を示す断面図である。本実施の形態の図１に示した第１の実施の形態と相違する点は、柱状バンプ６の上面および側面の一部に、柱状バンプ６の酸化を防止しはんだ付け時にはんだに濡れる領域を画定する金（Ａｕ）等からなるキャップ膜８が形成されている点とキャップ膜８が形成された柱状バンプ６の側面部分から濡れ防止膜７が削除されている点である。
第２、第３の実施の形態において、キャップ膜８が柱状バンプに対し十分にはんだ濡れ性の高い材料で形成されているときは、濡れ防止膜を省略することができる。また、金属製のキャップ膜に代え、プリフラックスコート材料として知られる、はんだ付け時にフラックスにより溶解する樹脂材料を用いてキャップ膜を形成するようにしてもよい。
図４は、本発明の半導体素子の第４の実施の形態を示す断面図である。本実施の形態の図１に示した第１の実施の形態と相違する点は、柱状バンプ６上面にはんだメッキ層９が形成されている点である。
図５は、本発明の半導体素子の第５の実施の形態を示す断面図である。本実施の形態の図１に示した第１の実施の形態と相違する点は、柱状バンプ６の上面および側面の一部にはんだメッキ層９が形成されている点とはんだメッキ層９が形成された柱状バンプ６の側面部分から濡れ防止膜７が削除されている点である。図６は、本発明の半導体素子の第６の実施の形態を示す断面図である。本実施の形態の図４に示した第４の実施の形態と相違する点は、はんだメッキ層９の上面に薄い金層１０が形成されている点である。
図７は、本発明の半導体素子の第７の実施の形態を示す断面図である。本実施の形態の図５に示した第５の実施の形態と相違する点は、はんだメッキ層９の上面および側面に薄い金層１０が形成されている点である。
第６、第７の実施の形態において、金層に代え金合金層を用いることができる。
【００１１】
図８（ａ）〜（ｅ）は、本発明の半導体素子の製造方法の第１の実施の形態を示す工程順の断面図である。半導体基板１上の電極２とカバーコート３上全面にスパッタ法等により密着層４と接着層５を被着する〔図８（ａ）〕。密着層４は、チタンにより好適に形成されるが、チタン以外に窒化チタン、チタン／タングステン合金等のチタン合金を含む単層または複数層、クロム、クロム／銅合金を含む単層または複数層であってもよい。接着層５は、銅により好適に形成されるが、銅以外に形成される柱状バンプ（銅メッキ膜など）と密着力が強く、電気抵抗が小さい金属の範囲であれば特に限定されない。次に、フォトレジスト等を用いて、電極２上に開口を有する、形成すべきバンプの高さ以上の膜厚を有するメッキレジスト膜１９を形成し、これをマスクとして電解メッキを行い、柱状バンプ６を形成する〔図８（ｂ）〕。次に、メッキレジスト膜１９をアッシング等により除去し、露出した接着層５および密着層４を柱状バンプ６をマスクとしてエッチング除去する〔図８（ｃ）〕。次いで、酸化性雰囲気中で熱処理を行い、柱状バンプ６の表面に濡れ防止膜７を形成する〔図８（ｄ）〕。次に、アルゴン（Ａｒ）等の不活性ガスのプラズマに曝して柱状バンプ６の上面の濡れ防止膜のみをスパッタ除去する〔図８（ｅ）〕。
不要な濡れ防止膜を不活性ガスのプラズマに曝して除去する方式に代え、濡れ防止膜を形成する必要のない部分をマスクにより保護した上で酸化処理を行い、その後にマスクを除去するようにしてもよい。また、濡れ防止膜７は、プラズマＣＶＤ法等の成膜技術によりシリコン酸化膜やシリコン窒化膜等を堆積して形成してもよい。この場合にも、濡れ防止膜を全面に形成した上で不要な濡れ防止膜を不活性ガスのプラズマに曝して除去することができる。あるいは、濡れ防止膜を形成する必要のない部分をマスクにより被覆した上で成膜を行い、その後にマスクを除去するようにしてもよい。濡れ防止膜７をプラズマＣＶＤ法等の成膜技術により形成する場合、密着層４、接着層５の側面にも柱状バンプ６の側面とほぼ同等の膜厚の濡れ防止膜７が形成されることになる。
図９（ａ）〜（ｅ）は、本発明の半導体素子の製造方法の第２の実施の形態を示す工程順の断面図である。本実施の形態において、図９（ｂ）に示す工程までは、第１の実施の形態と同様である。その後、電解メッキ法若しくは無電解メッキ法によりキャップ膜８を柱状バンプ６の上面に形成する〔図９（ｃ）〕。メッキレジスト膜１９およびその下の密着層４および接着層５を除去〔図９（ｄ）〕した後、酸化性雰囲気中で熱処理を行って柱状バンプ６の側面に濡れ防止膜７を形成する〔図９（e）〕。
図１０（ａ）〜（ｆ）は、本発明の半導体素子の製造方法の第３の実施の形態を示す工程順の断面図である。本実施の形態において、図１０（ｂ）に示す工程までは、第１の実施の形態と同様である。その後、メッキレジスト膜１９に対してハーフエッチングを行って柱状バンプ６の側面の一部を露出させる〔図１０（ｃ）〕。続いて、電解メッキ法若しくは無電解メッキ法によりキャップ膜８を柱状バンプ６の上面および上部側面に形成し〔図１０（ｄ）〕。メッキレジスト膜１９およびその下の密着層４および接着層５を除去〔図１０（e）〕した後、酸化性雰囲気中で熱処理を行って柱状バンプ６の側面に濡れ防止膜７を形成する〔図１０（ｆ）〕。
第２、第３の実施の形態についても、第１の実施の形態と同様に、濡れ防止膜７をプラズマＣＶＤ法等の成膜技術を用いて形成することができ、その際にマスクを用いて膜非形成領域を被覆した上で成膜することができる。他の実施の形態についても同様である。
第２、第３の実施の形態において、キャップ膜８の材料には金が有利に用いられるが、はんだ濡れ性に優れ、柱状バンプの酸化を防止できる材料であれば用いることが出来、外に、金合金、錫、インジウムまたはパラジウム等も利用可能である。
図１１（ａ）〜（ｅ）は、本発明の半導体素子の製造方法の第４の実施の形態を示す工程順の断面図である。本実施の形態において、図１１（ｂ）に示す工程までは、第１の実施の形態と同様である。柱状バンプの形成に続けて、電解メッキ法によりはんだメッキ層９を柱状バンプ６の上面に形成する〔図１１（ｃ）〕。次に、メッキレジスト膜１９トその下の密着層４および接着層５を除去し〔図１１（ｄ）〕、酸化性雰囲気中で熱処理を行って柱状バンプ６の表面に濡れ防止膜７を形成した後、不活性ガスのプラズマに曝してはんだメッキ層９上の酸化膜をスパッタ除去する〔図１１（ｅ）〕。
図１２（ａ）〜（ｆ）は、本発明の半導体素子の製造方法の第５の実施の形態を示す工程順の断面図である。本実施の形態は、はんだメッキ層９を形成する前にメッキレジスト膜１９をハーフエッチングする〔図１２（ｃ）〕点を除いて、図１１に示した第４の実施の形態と同様である。
第４、第５の実施の形態において、はんだメッキ層９は錫／鉛共晶合金を用いて形成することができるが、これに限定されずはんだ材として使用されている材料を適宜採用することができる。また、鉛を含まないはんだは好適に採用される。また、第４、第５の実施の形態において、はんだメッキ層９の形成後、引き続いて電解若しくは無電解メッキを行って、図６、図７に示すように、はんだメッキ層９上に薄く金層を形成するようにしてもよい。
バンプは無電解メッキ法により形成するようにしてもよい。この場合、図９（ａ）に示す状態で、密着層と接着層のパターニングを行い、バンプ形成個所に開口を有するレジスト膜を形成し、亜鉛（Ｚｎ）等による活性化処理を行い、必要に応じて不要な活性化物層を除去し、ニッケル（Ｎｉ）等の無電解メッキを行ってバンプを形成した後、レジスト膜を除去する。密着層と接着層のパターニングは、バンプ形成後バンプをマスクとして行ってもよい。また、密着層と接着層を形成することなく電極上に直接バンプを形成するようにしてもよい。
【００１２】
図１３は、本発明の半導体装置の第１の実施の形態を示す断面図である。本発明に係る半導体素子は、表面にパッド１４とソルダーレジスト膜１３が形成された配線基板１２上に搭載される。本実施の形態においては、半導体素子の柱状バンプ６は、その上面（本明細書においては柱状バンプの電極２と反対側の面を上面と称する）においてのみ配線基板１２上のパッド１４とはんだフィレット１１により接合されている。
図１４は、本発明の半導体装置の第２の実施の形態を示す断面図である。本実施の形態の図１３に示した第１の実施の形態と相違する点は、柱状バンプ６の上面にキャップ膜８が形成されている点である。
図１５は、本発明の半導体装置の第３の実施の形態を示す断面図である。本実施の形態の図１３に示した第１の実施の形態と相違する点は、半導体素子の柱状バンプ６が、その上面のみならずその側面の一部においてもはんだフィレット１１と接合されている点である。
図１６は、本発明の半導体装置の第４の実施の形態を示す断面図である。本実施の形態の図１５に示した第３の実施の形態と相違する点は、半導体素子の柱状バンプ６の上面および側面の一部にキャップ膜８が形成されている点である。
図１７は、本発明の半導体装置の第５の実施の形態を示す断面図である。本実施の形態においては、半導体素子の柱状バンプ６は、はんだを介することなく配線基板１２上のパッド１４に直接接合されている。
図１８は、本発明の半導体装置の第６の実施の形態を示す断面図である。本実施の形態においては、半導体素子の柱状バンプ６は、配線基板１２上のパッド１４にキャップ膜８を介して接合されている。
【００１３】
図１９（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１の実施の形態を示す工程順の断面図である。本実施の形態は、図１に示した半導体素子の実装方法に係る。半導体素子の柱状バンプ６の先端部にフラックス１５を供給し、また配線基板１２のパッド１４上にははんだ層１６を形成しておく〔図１９（ａ）〕。柱状バンプ６がパッド１４上に位置するように半導体素子の位置決めを行った後、配線基板１２上に半導体素子を搭載し、はんだリフローを行って柱状バンプ６をパッド１４にはんだフィレット１１を介して接合する〔図１９（ｂ）〕。フラックス１５を洗浄・除去した後、アンダーフィル樹脂１７を充填し、硬化させる〔図１９（ｃ）〕。
はんだ層１６は、はんだペースト層であってもよく、またそれをリフローしたものであってもよい。はんだ層１６には、錫／鉛共晶はんだが好適に用いられるが、これに限定されず、錫／鉛（共晶を除く）、錫／銀、錫／銅、錫／亜鉛、およびこれらの材料に他の添加元素をさらに加えた合金を用いることが出来る。
本実施の形態においては、フラックス１５を柱状バンプ６側に塗布していたが、これに代えはんだ層１６上ないしパッド１４上に塗布するようにしてもよい。他の実施の形態についても同様である。また、本実施の形態のはんだ付け工程において、半導体素子を所定の圧力で配線基板側へ押圧することが望ましい。これにより、応力が集中するくびれ構造が形成されないようにすることができる。
図２０（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第２の実施の形態を示す工程順の断面図である。本実施の形態は、図２に示した半導体素子の実装方法に係る。本実施の形態の、図１９に示した第１の実施の形態と相違する点は、柱状バンプ６の上面にキャップ膜８が形成されている点である。なお、キャップ膜８が薄い金（または金合金）膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜８ははんだ溶融時にはんだ内あるいはフラックス内に溶け込むため、はんだリフロー終了後には、図２０(ｂ′)、（ｃ′）に示されるように、消滅してしまう。
図２１（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第３の実施の形態を示す工程順の断面図である。本実施の形態は、図４に示した半導体素子の実装方法に係る。上面のみにはんだメッキ層９を形成した柱状バンプ６の先端部にフラックス１５を塗布し〔図２１（ａ）〕、位置決め後、半導体素子を配線基板上に搭載し、リフローを行ってはんだフィレット１１を形成する〔図２１（ｂ）〕。その後の処理は、図１９に示す第１の実施の形態と同様である。
図２２（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第４の実施の形態を示す工程順の断面図である。本実施の形態は、図１に示した半導体素子の実装方法に係る。本実施の形態の図１９に示した第１の実施の形態と相違する点は、フラックスに代えフラックス活性効果を有する熱硬化性樹脂（以下、活性樹脂）を用いてはんだ付けを行っている点である。すなわち、半導体素子の柱状バンプ６の先端部に活性樹脂１８を供給し、また配線基板１２のパッド１４上にははんだ層１６を形成しておく〔図２２（ａ）〕。位置決め後、半導体素子を配線基板１２上に搭載し、はんだリフローを行って柱状バンプ６をパッド１４にはんだフィレット１１を介して接合する〔図２２（ｂ）〕。そして、活性樹脂１８を残したままアンダーフィル樹脂１７を充填し、硬化させる〔図２２（ｃ）〕。
本実施の形態においては、活性樹脂１８を柱状バンプ６側に塗布していたが、これに代えはんだ層１６上ないしパッド１４上に塗布するようにしてもよい。他の実施の形態についても同様である。
図２３（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第５の実施の形態を示す工程順の断面図である。本実施の形態は、図２に示した半導体素子の実装方法に係る。本実施の形態の図２０に示した第２の実施の形態と相違する点は、フラックスに代え活性樹脂１８を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。なお、キャップ膜８が薄い金（または金合金）膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜８ははんだ溶融時にはんだ内あるいは活性樹脂内に溶け込むため、はんだリフロー終了後には、図２３(ｂ′)、（ｃ′）に示されるように、消滅してしまう。
図２４（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第６の実施の形態を示す工程順の断面図である。本実施の形態は、図４に示した半導体素子の実装方法に係る。本実施の形態の図２１に示した第３の実施の形態と相違する点は、フラックスに代え活性樹脂１８を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。
【００１４】
図２５（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第７の実施の形態を示す工程順の断面図である。本実施の形態は、図３に示した半導体素子の実装方法に係る。上面および側面の一部にキャップ膜８が形成された柱状バンプ６の先端部にフラックス１５を供給し、また配線基板１２のパッド１４上にははんだ層１６を形成しておく〔図２５（ａ）〕。位置決め後、配線基板１２上に半導体素子を搭載し、はんだリフローを行うと、はんだはキャップ膜８に沿って濡れ上がるため、はんだフィレット１１は柱状バンプ６の側面にまで形成される〔図２５（ｂ）〕。そして、フラックス１５を洗浄・除去した後、アンダーフィル樹脂１７を充填し、硬化させる〔図２５（ｃ）〕。なお、キャップ膜８が薄い金（または金合金）膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜８ははんだ溶融時にはんだ内あるいはフラックス内に溶け込むため、はんだリフロー終了後には、図２５(ｂ′)、（ｃ′）に示されるように、消滅してしまう。
図２６（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第８の実施の形態を示す工程順の断面図である。本実施の形態は、図５に示した半導体素子の実装方法に係る。本実施の形態は、柱状バンプ６の側面の一部にもはんだメッキ層９が形成されている点を除いて、図２１に示した第３の実施の形態と同様であるので、詳細な説明は省略する。
図２７（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第９の実施の形態を示す工程順の断面図である。本実施の形態は、図３に示した半導体素子の実装方法に係る。本実施の形態の図２５に示した第７の実施の形態と相違する点は、フラックスに代え活性樹脂１８を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。なお、キャップ膜８が薄い金（または金合金）膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜８ははんだ溶融時にはんだ内あるいは活性樹脂内に溶け込むため、はんだリフロー終了後には、図２７(ｂ′)、（ｃ′）に示されるように、消滅してしまう。
図２８（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１０の実施の形態を示す工程順の断面図である。本実施の形態は、図５に示した半導体素子の実装方法に係る。本実施の形態の図２６に示した第８の実施の形態と相違する点は、フラックスに代え活性樹脂１８を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。
第７〜第１１の実施の形態において、フラックスや活性樹脂の酸化膜除去能力および供給量については、これら実施の形態の特徴的な構造である、はんだが柱状バンプの側面の一部まで濡れ上がったフィレット形状を得るため、適宜調整する必要がある。
図２９（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１１の実施の形態を示す工程順の断面図である。本実施の形態において用いられる半導体素子の柱状バンプ６の上面および側面の上部部分は、はんだ付け時にフラックスに溶解する樹脂材料からなるキャップ膜８′によって被覆されている。この被覆により、柱状バンプ６の接合部は、大気中においても酸化されることがなく、清浄な状態に維持される。配線基板１２のパッド１４上に形成されたはんだ層１６上にはフラックスを塗布しておく〔図２９（ａ）〕。柱状バンプ６がパッド１４上に位置するように半導体素子の位置決めを行った後、配線基板１２上に半導体素子を搭載し、はんだリフローを行うと、キャップ膜８′が溶解して柱状バンプ６の接合部が露出され、柱状バンプ６はパッド１４にはんだ付けされる〔図２９（ｂ）〕。フラックス１５を洗浄・除去した後、アンダーフィル樹脂１７を充填し、硬化させる〔図２９（ｃ）〕。
本実施の形態においては、フラックス１５をはんだ層１６に塗布していたが、これに代え柱状バンプ６側に塗布するようにしてもよい。また、フラックスに代えフラックス作用を有する活性樹脂を用いてもよい。
【００１５】
第７〜第１１の実施の形態において、フラックスや活性樹脂の酸化膜除去能力および供給量については、これら実施の形態の特徴的な構造である、はんだが柱状バンプの側面の一部まで濡れ上がったフィレット形状を得るため、適宜調整する必要がある。すなわち、本発明の半導体装置製造プロセスにおいて所要の接合形状を安定して得るために重要なことは、フラックス若しくは活性樹脂が適切な酸化膜の除去能力を持ち、適切な量を供給されているかという点である。酸化膜除去能力が強すぎると濡れさせたくない柱状バンプの根元まではんだが濡れ上がってはんだが柱状バンプを包む形状となり、柱状バンプと接着層、若しくは接着層と密着層の間にはんだが進入して接着強度を低下させ剥離に至る恐れが発生する。また、酸化膜除去能力があまり弱くても銅バンプとはんだの界面で金属接合が安定して行われず接続不良となる。従って、適切な酸化膜除去能力を持つフラックス若しくは活性樹脂の選択、および適切な量を均一に供給することが重要である。
しかし、本発明の半導体素子のはんだ付けにおいて、フラックス若しくは活性樹脂は必須ではなく、接合界面やはんだ層表面が十分に清浄に保たれている場合には、これらを用いることなくはんだ付けを行うことも出来る。次の第１２、第１３の実施の形態はフラックス若しくは活性樹脂を用いないはんだ付け方法に係る。
【００１６】
図３０（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１２の実施の形態を示す工程順の断面図である。本実施の形態は、図７に示した半導体素子の実装方法に係る。本実施の形態においては、柱状突起６の上部に設けられたはんだメッキ層９の表面に金層１０が設けられると共にパッド１４上にも金層１０が設けられる〔図３０（ａ）〕。これら金層が形成されていることにより、はんだメッキ層９およびパッド１４の表面は酸化されることなく清浄な状態に保持される。柱状バンプ６がパッド１４上に位置するように半導体素子の位置決めを行った後、配線基板１２上に半導体素子を搭載し、はんだリフローを行うと、金層１０ははんだ内に溶け込み、柱状バンプ６はパッド１４にはんだフィレット１１を介して接合される〔図３０（ｂ）〕。その後、アンダーフィル樹脂１７を充填し、硬化させる〔図３０（ｃ）〕。
本実施の形態においては、はんだメッキ層９およびパッド１４上の双方に金層１０が形成されていたが、いずれか一方のみであってもよい。その場合には、保管、搬送、実装の一連の過程は、真空、還元性雰囲気などの非酸化性雰囲気中にて行い、接合部表面が汚染されることのないようにすることが肝要である。
図３１（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１３の実施の形態を示す工程順の断面図である。本実施の形態において用いられる半導体素子の柱状バンプ６の上面および側面の上部部分は、薄い金層１０によって被覆されている。また、パッド１４上のはんだ層１６上にも金層１０が形成されている〔図３１（ａ）〕。位置決め後、配線基板１２上に半導体素子を搭載し、はんだリフローを行うと、金層１０ははんだ内に溶け込み、柱状バンプ６はパッド１４にはんだフィレット１１を介して接合される〔図３１（ｂ）〕。その後、アンダーフィル樹脂１７を充填し、硬化させる〔図３１（ｃ）〕。
本実施の形態においては、金層１０は、柱状バンプ６とはんだ層１６上の双方に形成されていたが、いずれか一方のみであってもよい。一方に金層が形成されない場合には、取り扱いは、真空、還元性雰囲気などの非酸化性雰囲気中にて行い、接合部表面が汚染されることのないようにすることが肝要である。
【００１７】
図３２（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１４の実施の形態を示す工程順の断面図である。半導体素子および配線基板の表面をアルゴン等の不活性ガスのプラズマ雰囲気に曝して柱状バンプ６とパッド１４の接合面を清浄化する〔図３２（ａ）〕。位置決め後、配線基板１２上に半導体素子を搭載し、加圧してパッド１４に柱状バンプ６の先端部を圧着する〔図３２（ｂ）〕。このとき、加熱、超音波のいずれかの手段または両方の手段を併用するようにしてもよい。その後、アンダーフィル樹脂１７を充填し、硬化させる〔図３２（ｃ）〕。
図３３（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１５の実施の形態を示す工程順の断面図である。本実施の形態では、配線基板のパッド１４上に予め金等からなるキャップ膜８が形成されている。本実施の形態の、図３２に示した第１１の実施の形態と相違する点は、パッド１４上にキャップ膜８が形成されている点のみであるので、詳細な説明は省略する。
本実施の形態では、配線基板のパッド側にのみキャップ膜８が形成されていたが、逆に柱状バンプ側にのみキャップ膜を形成するようにできる。また、第１１、第１２の実施の形態のように、少なくとも一方の接合面にキャップ膜が形成されていない場合には、真空または非酸化性雰囲気において接合を行うことがより好ましい。すなわち、プラズマによる清浄化処理から接合を実行するまでの環境を真空または非酸化性雰囲気状態に維持することがより好ましい。
図３４（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の第１６の実施の形態を示す工程順の断面図である。本実施の形態では、半導体素子に、柱状バンプ６の上面にキャップ膜８が形成されているものを用い、また配線基板のパッド１４上にも予めキャップ膜８を形成しておく。本実施の形態の、図３２に示した第１１の実施の形態と相違する点は、柱状バンプ６上およびパッド１４上にキャップ膜８が形成されている点のみであるので、詳細な説明は省略する（実施例３参照）。
【００１８】
【実施例】
次に、本発明の実施例について図面を参照して詳細に説明する。
［実施例１］
本発明の実施例１について、半導体素子の製造方法を図９を参照して説明する。まず半導体基板１上に形成されたアルミニウム合金の配線層上にシリコン酸化膜のカバーコート３を形成し、配線層先端部に形成された電極２上のカバーコート除去する。次に、密着層４としてチタン、接着層５として銅の膜を順にスパッタリングにより全面に形成する。カバーコート膜の厚さを４．５μｍ、密着層の厚さを６０ｎｍ、接着層の厚さを５００ｎｍとした。次に、メッキレジスト膜１９を形成し、電解メッキにより柱状バンプ６として銅を堆積させる。この時柱状バンプの寸法は、直径約１４０μｍ、高さ約９０μｍとした。その後続けて金メッキを行って柱状バンプ上面に約０．１μｍ厚さのキャップ膜８を形成し、メッキレジストを剥離した後、銅バンプをマスクとして接着層および密着層の不要な部分をウェットエッチングにより除去し、酸化性雰囲気中で熱処理を行って柱状バンプの側面に濡れ防止膜７を形成して、銅の柱状バンプ形成が完了する。濡れ防止膜７はメッキレジスト剥離直後に形成してもよい。
【００１９】
次に、銅の柱状バンプを有する半導体素子の配線基板への実装方法を図２０を参照して説明する。まず、ガラス板等の平滑、平坦なプレート上にスキージングでフラックス１５を約４０μｍの厚さ均一に塗付し、柱状バンプを押しつけ先端にフラックスを転写させる。フラックスを転写させる方法は、ピン上のフラックスを転写するピン転写法などであってもよく、銅バンプの先端への安定した補給が可能な範囲でその方法は制約されない。この後半導体チップを配線基板に実装するが、配線基板には予めパッド部に錫／鉛共晶はんだペーストを印刷により供給し、リフロー後平板を基板面に平行に押しつけ、はんだ上部を潰して高さが均一になるようにしておく。次に、柱状バンプが配線基板のパッド上に位置するように半導体素子を位置決めした後配線基板上に搭載し、半導体素子を押圧しつつはんだリフローして柱状バンプ６を配線基板のパッド１４に接続する。半導体素子と配線基板の接合形状は、柱状バンプの上面のみにはんだ濡れ性の良好なキャップ膜が形成されており側面には濡れ防止膜が形成されているため、側面へはんだが回り込むことがなく、柱状バンプの上面のみがパッドと接合したものとなる。すなわち、はんだが柱状バンプを濡れ上がって柱状バンプと接着層あるいは接着層と密着層の間にまで到達してその接合強度を低下させることがなく、かつくびれ形状のような応力集中部を作らないため、信頼性の高い構造が形成できる。次に、フラックス１５を洗浄・除去した後、アンダーフィル樹脂１７を側面より注入し、充填後硬化させ半導体素子の実装が完了する。本実施例では、配線基板にはんだペーストを供給した後一旦溶融、固化させたものにフリップチップを実装していたが、はんだペーストを溶融・固化させずにフリップチップを搭載、接合することも出来る。
【００２０】
［実施例２］
本発明の実施例２について、半導体素子の製造方法を図１０を参照して説明する。実施例１の場合と同様に、図１０（ｂ）に示すように、電極２上に、厚さ６０ｎｍの密着層、厚さ５００ｎｍの接着層、直径約１４０μｍ、高さ約９０μｍの柱状バンプ６を形成した後、メッキレジスト膜１９に酸素プラズマによるエッチング処理を施し、柱状バンプの上部を約１５μｍ露出させ、金メッキを行って約０．１μｍ厚さのキャップ膜８を形成する。その後、メッキレジストを剥離し、柱状バンプをマスクとして接着層および密着層の不要な部分をウェットエッチングにより化学的に除去し、酸化性雰囲気中熱処理を行って銅の柱状バンプの側面に濡れ防止膜７を形成する。次に、このようにして形成された柱状バンプを有する半導体素子の配線基板への実装方法を図２５を参照して説明する。図２５（ａ）に示すように、配線基板のパッド上に予めはんだ層１６を形成しておくと共に、柱状バンプ６の先端部にフラックス１５を塗布する。次に、柱状バンプが配線基板のパッド上に位置するように半導体素子を位置決めした後配線基板上に搭載し、半導体素子を押圧しつつはんだリフローして柱状バンプ６を配線基板のパッド１４に接続する。半導体素子と配線基板の接合形状は、柱状バンプの上面と側面の一部にはんだ濡れ性の良好なキャップ膜が形成されおり側面には濡れ防止膜が形成されているため、はんだフィレット１１が柱状バンプの上部を包み込むように形成される。そして、はんだが柱状バンプの基部にまで濡れ上がることがない。次に、フラックス１５を洗浄・除去した後、アンダーフィル樹脂１７を側面より注入し、充填後硬化させ半導体素子の実装が完了する。
【００２１】
［実施例３］
次に、本発明の実施例３として、半導体素子の製造方法を図１２を参照して説明する。実施例１の場合と同様に、カバーコートを形成した後、密着層４としてクロム／銅、接着層５として銅を順にスパッタリングして全面に密着層と接着層を形成する。密着層４の厚さを１００ｎｍ、接着層５の厚さを５００ｎｍとした。メッキレジスト膜１９を形成し、直径約１４０μｍ、高さ約９０μｍの銅の柱状バンプ６を電解メッキにより形成した後、ドライ法によりエッチング処理を施し、メッキレジストと銅のエッチング速度の差を利用して銅バンプの上部を露出させる。露出させる部分の高さは約１５μｍとした。次に、電解メッキにより銅バンプの上に錫９６．５重量％／銀３．５重量％の共晶合金のはんだメッキ層９を約１５μｍの厚さに形成する。
【００２２】
この時、はんだメッキ層９は柱状バンプの側面上にも形成されるため、後の溶融接続時に電極間ショートが起こらないように膜厚の制御が重要である。次に、メッキレジスト剥離し、余分な密着層および接着層をウェットエッチングで除去した後、酸化性雰囲気にて熱処理を行って柱状バンプ６の側面に濡れ防止膜７を形成し、プラズマ処理を行ってはんだメッキ層９上に形成された酸化膜を除去する。
次に、上記のように形成された半導体素子の配線基板への実装方法を図２８を参照して説明する。銅バンプ上のはんだメッキ層９の先端に活性樹脂１８をガラス板等の平滑、平坦なプレート上にスキージングで約４０μｍの厚さ均一に塗付し、これに柱状バンプを押しつけ先端に熱硬化性樹脂（活性樹脂１８）を転写させる。活性樹脂１８を転写させる方法は、ピン転写など柱状バンプの先端への安定した補給が可能な範囲で制約されない。
通常はバンプ表面の酸化膜除去のためにフラックスを使用しているが、実装後のフラックス洗浄は、半導体素子と配線基板の狭い隙間を洗浄しなければならないために特別な洗浄装置の導入が必要となり、洗浄時間も長時間を要しコストアップの要因になっている。また、洗浄残渣が残りやすく信頼性低下の一要因となっている。また、今後の微細ピッチ化によって隙間洗浄は益々難しくなることが予想される。本実施例のように活性樹脂を使用すれば、無洗浄化によって、工数および設備投資の削減、製品歩留まりの向上、実装信頼性の向上の面で効果がある。
【００２３】
活性樹脂１８を塗布した後、半導体素子を配線基板上に位置決めして搭載し、リフローを行って柱状バンプと配線基板のパッドとを接続する。最後にアンダーフィル樹脂を隙間に充填し、硬化させて半導体素子の実装工程を完了する。
ここでは活性樹脂を転写し実装しているが、活性樹脂に変えてフラックスを使用することもである。また、柱状バンプ上に形成したはんだ層の上に金メッキを薄く施すと接合性はさらに向上し、フラックスを使用しないで接合することもできる。
本実施例においては活性樹脂をバンプ先端に微量転写し、アンダーフィル樹脂を後充填したが、信頼性がアンダーフィル樹脂と同等以上に高い活性樹脂を用いれば、配線基板上に適量の活性樹脂を供給し、半導体チップを基板上に搭載し、リフロー時に樹脂硬化も行うようにして、樹脂注入を行うことなく樹脂充填を実現することもできる。また、実施例１〜３において、酸化防止のためにはフラックス成分に可溶な樹脂皮膜をパッド上、はんだ層上、はんだメッキ層上等に設けてもよい。さらに、バンプ先端に転写し接続に使用したフラックスの代わりにフラックス効果を有し、接合時の熱量により硬化して接続後に接続部補強する活性樹脂を使用することも可能である。
【００２４】
［実施例４］
次に、本発明の第４の実施例について、半導体素子の製造方法を図２を用いて説明する。まず、半導体基板１上全面に酸化シリコンを堆積してカバーコート３を形成し、その一部除去してアルミニウム合金製の電極２の表面を露出させた後、密着層４としてチタン、接着層５として銅の膜を順にスパッタリングして密着層と接着層を全面に形成する。カバーコートの厚さを４．５μｍ、密着層の厚さを６０ｎｍ、接着層の厚さを５００ｎｍとした。次に、メッキレジスト膜１９を形成し、電解メッキにより銅を堆積させて柱状バンプ６を形成した。柱状バンプの寸法は、直径約１４０μｍ、高さ約９０μｍとした。その後続けて柱状バンプ上面に約５μｍ厚さのキャップ膜８を金メッキにより形成し、メッキレジストを剥離した後、銅バンプをマスクとして接着層および密着層の不要な部分をウェットエッチングにより除去した（本実施例においては濡れ防止膜は形成されない）。
【００２５】
次に、銅バンプを有する半導体素子の配線基板への実装工程を図３４を参照して説明する。本実施例においては、配線基板１２のパッド１４上にもキャップ膜８（金メッキ層）が形成されている。半導体素子を配線基板へ搭載する直前に、半導体素子と配線基板とにアルゴンプラズマ洗浄を実施する。この後、半導体素子と配線基板とを位置合わせして半導体素子を配線基板上に搭載し、バンプあたりおよそ５〜５０ｇｆ（０．０４９〜０．４９Ｎ）の荷重を印加しつつ、３５０℃に加熱してバンプ−パッド間を接合する。ここではフラックスを使用していないため洗浄する必要が無く、この直後にアンダーフィル樹脂を側面より注入し、充填後樹脂を硬化させる。
【００２６】
【発明の効果】
以上説明したように、本発明は、半導体素子上の柱状バンプを少量のはんだを用いて若しくははんだを用いることなく配線基板上のパッドに接続するものであるので、ソフトエラーの原因となるα線量を低減して信頼性の向上を図ることができる。また、柱状バンプのはんだと接合される部位が、柱状バンプの上面若しくは上面と上面近辺のバンプ側面に限定されるため、バンプが高くなってもバンプ径を太くする必要がなく、半導体基板と配線基板間の距離を確保しつつ多ピン化に対応することができる。したがって、本発明によれば、ＬＳＩの高密度化が進行してもアンダーフィル樹脂の充填を容易にかつ信頼性高く実行することが可能になる。また、本発明によれば、はんだが柱状バンプの基部にまで濡れ上がって柱状バンプと接着層あるいは接着層と密着層の間の接合強度を低下させることがないので、信頼性向上を図ることができる。
本発明の柱状バンプは、ウェハ段階において電解メッキ法等により形成するものであるので、はんだボール搭載法に比べ低コストで製造することが可能である。また、フリップチップ実装時に使用するフラックスの代わりにフラックス活性効果を有する熱硬化性樹脂（活性樹脂）を使用する実施例によれば、洗浄工程削減による低コスト化と、洗浄残渣が無くなることによる信頼性向上を実現することができる。
【図面の簡単な説明】
【図１】 本発明の半導体素子の第１の実施の形態を示す断面図。
【図２】 本発明の半導体素子の第２の実施の形態を示す断面図。
【図３】 本発明の半導体素子の第３の実施の形態を示す断面図。
【図４】 本発明の半導体素子の第４の実施の形態を示す断面図。
【図５】 本発明の半導体素子の第５の実施の形態を示す断面図。
【図６】 本発明の半導体素子の第６の実施の形態を示す断面図。
【図７】 本発明の半導体素子の第７の実施の形態を示す断面図。
【図８】 本発明の半導体素子の製造方法の第１の実施の形態を示す断面図。
【図９】 本発明の半導体素子の製造方法の第２の実施の形態を示す断面図。
【図１０】 本発明の半導体素子の製造方法の第３の実施の形態を示す断面図。
【図１１】 本発明の半導体素子の製造方法の第４の実施の形態を示す断面図。
【図１２】 本発明の半導体素子の製造方法の第５の実施の形態を示す断面図。
【図１３】 本発明の半導体装置の第１の実施の形態を示す断面図。
【図１４】 本発明の半導体装置の第２の実施の形態を示す断面図。
【図１５】 本発明の半導体装置の第３の実施の形態を示す断面図。
【図１６】 本発明の半導体装置の第４の実施の形態を示す断面図。
【図１７】 本発明の半導体装置の第５の実施の形態を示す断面図。
【図１８】 本発明の半導体装置の第６の実施の形態を示す断面図。
【図１９】 本発明の半導体装置の製造方法の第１の実施の形態を示す断面図。
【図２０】 本発明の半導体装置の製造方法の第２の実施の形態を示す断面図。
【図２１】 本発明の半導体装置の製造方法の第３の実施の形態を示す断面図。
【図２２】 本発明の半導体装置の製造方法の第４の実施の形態を示す断面図。
【図２３】 本発明の半導体装置の製造方法の第５の実施の形態を示す断面図。
【図２４】 本発明の半導体装置の製造方法の第６の実施の形態を示す断面図。
【図２５】 本発明の半導体装置の製造方法の第７の実施の形態を示す断面図。
【図２６】 本発明の半導体装置の製造方法の第８の実施の形態を示す断面図。
【図２７】 本発明の半導体装置の製造方法の第９の実施の形態を示す断面図。
【図２８】 本発明の半導体装置の製造方法の第１０の実施の形態を示す断面図。
【図２９】 本発明の半導体装置の製造方法の第１１の実施の形態を示す断面図。
【図３０】 本発明の半導体装置の製造方法の第１２の実施の形態を示す断面図。
【図３１】 本発明の半導体装置の製造方法の第１３の実施の形態を示す断面図。
【図３２】 本発明の半導体装置の製造方法の第１４の実施の形態を示す断面図。
【図３３】 本発明の半導体装置の製造方法の第１５の実施の形態を示す断面図。
【図３４】 本発明の半導体装置の製造方法の第１６の実施の形態を示す断面図。
【図３５】 半導体素子の従来例を示す断面図。
【図３６】 半導体装置の従来例を示す断面図。
【符号の説明】
１ 半導体基板
２ 電極
３ カバーコート
４ 密着層
５ 接着層
６ 柱状バンプ
７ 濡れ防止膜
８、８′ キャップ膜
９ はんだメッキ層
１０ 金層
１１ はんだフィレット
１２ 配線基板
１３ ソルダーレジスト膜
１４ パッド
１５ フラックス
１６ はんだ層
１７ アンダーフィル樹脂
１８ 活性樹脂
１９ メッキレジスト膜
２０ はんだバンプ

Claims (22)

  1. 電極上にバンプとなる導電性の柱状突起が半導体基板上に露出して形成されている半導体素子において、前記柱状突起の上面または上面および側面の上部部分が前記柱状突起のはんだ付け時に前記柱状突起のはんだに濡れる領域と、前記柱状突起の側面の電極寄りである下部部分がはんだに濡れにくい領域とに区画されており、かつ、前記はんだに濡れる領域には、はんだ付け時にフラックス成分に溶解する樹脂被膜が形成されていることを特徴とする半導体素子。
  2. 前記柱状突起は、密着層および接着層を介して前記電極上に形成されていることを特徴とする請求項１に記載の半導体素子。
  3. 前記柱状突起の側面の少なくとも前記電極寄りの部分には濡れ防止膜が形成されていることを特徴とする請求項1または２に記載の半導体素子。
  4. 前記濡れ防止膜が、前記柱状突起の表面が酸化されて形成された膜であることを特徴とする請求項３に記載の半導体素子。
  5. 前記柱状突起が、銅または銅合金により形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。
  6. 電極が形成された半導体基板上に、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、無電解メッキに対する活性化処理を行って活性化処理層を形成する工程と、前記メッキレジスト膜上の前記活性化層を除去する工程と、無電解メッキにより良導電性金属を前記開口内に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含む半導体素子の製造方法。
  7. 前記柱状突起の表面に濡れ防止膜を形成する工程の終了後、前記柱状突起の実装基板への接続部の前記濡れ防止膜を除去する工程が付加されることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、前記柱状突起の実装基板への接続部の前記濡れ防止膜を除去する工程と、を含む半導体素子の製造方法。
  9. 電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の濡れ防止膜の非形成領域を濡れ防止膜用マスクにて被覆する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、前記濡れ防止膜用マスクを除去する工程と、を含む半導体素子の製造方法。
  10. 電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含み、前記濡れ防止膜が、ＣＶＤ法により堆積されたシリコン酸化膜またはシリコン窒化膜であることを特徴とする半導体素子の製造方法。
  11. 電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、不活性ガスのプラズマに前記柱状突起を曝して前記柱状突起の実装基板への接続部の前記濡れ防止膜を除去 する工程と、を含む半導体素子の製造方法。
  12. 電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜にハーフエッチングを施して前記柱状突起の上部側面を露出させる工程と、前記柱状突起の上面および上部側面を前記柱状突起よりも酸化し難い金属からなるキャップ膜で被覆する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含む半導体素子の製造方法。
  13. 電極が形成された半導体基板上全面にメッキ電極となる下地金属層を形成する工程と、前記電極の位置に開口を有するメッキレジスト膜を形成する工程と、電解メッキにより良導電性金属を柱状に堆積して柱状突起を形成する工程と、前記メッキレジスト膜にハーフエッチングを施して前記柱状突起の上部側面を露出させる工程と、前記柱状突起の上面および上部側面をはんだ層で被覆する工程と、前記メッキレジスト膜を除去する工程と、前記柱状突起をマスクとして前記下地金属層をエッチング除去する工程と、前記柱状突起の表面に濡れ防止膜を形成する工程と、を含む半導体素子の製造方法。
  14. 前記柱状突起の表面に濡れ防止膜を形成する工程の前後に、前記柱状突起の前記濡れ防止膜の非形成領域を濡れ防止膜用マスクにて被覆する工程と、前記濡れ防止膜用マスクを除去する工程とが付加されることを特徴とする請求項６または１０に記載の半導体素子の製造方法。
  15. 前記濡れ防止膜が、ＣＶＤ法により堆積されたシリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項６〜９または１１のいずれか１項に記載の半導体素子の製造方法。
  16. 前記柱状突起の表面に濡れ防止膜を形成する工程が、前記柱状突起を酸化性雰囲気に曝して前記柱状突起の表面に酸化膜を形成する工程であることを特徴とする請求項６〜９または１１〜１４のいずれか１項に記載の半導体素子の製造方法。
  17. 前記柱状突起の接続部の前記濡れ防止膜を除去する工程が、不活性ガスのプラズマに前記柱状突起を曝す工程であることを特徴とする請求項７、８、１５または１６のいずれか１項に記載の半導体素子の製造方法。
  18. 前記柱状突起を形成する工程の終了後前記メッキレジスト膜を除去する工程に先だって、前記柱状突起の上面を前記柱状突起よりも酸化し難い金属材料からなるキャップ膜で被覆する工程が付加されることを特徴とする請求項６〜８のいずれか１項に記載の半導体素子の製造方法。
  19. 前記柱状突起を形成する工程の終了後前記メッキレジスト膜を除去する工程に先だって、前記メッキレジスト膜にハーフエッチングを施して前記柱状突起の上部側面を露出させる工程と、前記柱状突起の上面および上部側面を前記柱状突起よりも酸化し難い金属からなるキャップ膜で被覆する工程と、が付加されることを特徴とする請求項６〜８のいずれか１項に記載の半導体素子の製造方法。
  20. 前記柱状突起を形成する工程の終了後前記メッキレジスト膜を除去する工程に先だって、前記柱状突起の上面をはんだ層で被覆する工程が付加されることを特徴とする請求項６〜８のいずれか１項に記載の半導体素子の製造方法。
  21. 前記柱状突起を形成する工程の終了後前記メッキレジスト膜を除去する工程に先だって、前記メッキレジスト膜にハーフエッチングを施して前記柱状突起の上部側面を露出させる工程と、前記柱状突起の上面および上部側面をはんだ層で被覆する工程と、が付加されることを特徴とする請求項６〜８のいずれか１項に記載の半導体素子の製造方法。
  22. 半導体素子の電極上に形成された柱状突起の先端部若しくはこれとはんだ付けされる配線基板のパッド上のいずれか１項にフラックスを供給する工程と、前記柱状突起とはんだが所定量供給された配線基板のパッドとを位置合わせする工程と、加熱して前記配線基板のパッドへ前記柱状突起の先端部のみをはんだ付けする工程と、前記フラックスを洗浄・除去する工程と、を含み、前記はんだ付け工程以前には、前記柱状突起の上面、または、前記柱状突起の側面の上部部分および上面が、はんだ付け時にフラックス作用を有する材料により溶解するプリフラックス材からなるキャップ膜により被覆されていることを特徴とする半導体装置の製造方法。
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