FI119583B - Menetelmä elektroniikkamoduulin valmistamiseksi - Google Patents

Menetelmä elektroniikkamoduulin valmistamiseksi Download PDF

Info

Publication number
FI119583B
FI119583B FI20030292A FI20030292A FI119583B FI 119583 B FI119583 B FI 119583B FI 20030292 A FI20030292 A FI 20030292A FI 20030292 A FI20030292 A FI 20030292A FI 119583 B FI119583 B FI 119583B
Authority
FI
Finland
Prior art keywords
component
conductor layer
conductor
contact
layer
Prior art date
Application number
FI20030292A
Other languages
English (en)
Swedish (sv)
Other versions
FI20030292A0 (fi
FI20030292A (fi
Inventor
Risto Tuominen
Petteri Palm
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=8565725&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=FI119583(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Publication of FI20030292A0 publication Critical patent/FI20030292A0/fi
Priority to FI20030292A priority Critical patent/FI119583B/fi
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Priority to EP04714345A priority patent/EP1597947B1/en
Priority to AT04714345T priority patent/ATE524955T1/de
Priority to JP2006502075A priority patent/JP2006520093A/ja
Priority to KR1020057015597A priority patent/KR20050109944A/ko
Priority to PCT/FI2004/000101 priority patent/WO2004077902A1/en
Priority to US10/546,820 priority patent/US7299546B2/en
Publication of FI20030292A publication Critical patent/FI20030292A/fi
Priority to US11/907,795 priority patent/US7609527B2/en
Application granted granted Critical
Publication of FI119583B publication Critical patent/FI119583B/fi
Priority to US12/603,324 priority patent/US8817485B2/en
Priority to US14/467,079 priority patent/US10085345B2/en
Priority to US16/104,979 priority patent/US10765006B2/en
Priority to US17/005,527 priority patent/US11071207B2/en
Priority to US17/357,399 priority patent/US20210321520A1/en
Priority to US18/184,837 priority patent/US20230225055A1/en

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4691—Rigid-flexible multilayer circuits comprising rigid and flexible layers, e.g. having in the bending regions only flexible layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/82132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/042—Stacked spaced PCBs; Planar parts of folded flexible circuits having mounted components in between or spaced from each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/05—Flexible printed circuits [FPCs]
    • H05K2201/056—Folded around rigid support or component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/166—Alignment or registration; Control of registration
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49131—Assembling to base an electrical component, e.g., capacitor, etc. by utilizing optical sighting device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Credit Cards Or The Like (AREA)
  • Structure Of Printed Boards (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Combinations Of Printed Boards (AREA)

Description

1 119583
Menetelmä elektroniikkamoduulin valmistamiseksi
Keksinnön kohteena on menetelmä elektroniikkamoduulin valmistamiseksi.
5 Erityisesti keksinnön kohteena on elektroniikkamoduuli, joka sisältää yhden tai useamman komponentin upotettuna asennusalustaan. Elektroniikkamoduuli voi olla piirilevyn kaltainen moduuli, joka sisältää useita komponentteja, jotka on liitetty sähköisesti toisiinsa elektroniikkamoduuliin valmistettujen johderakenteiden välityksellä. Komponentit voivat olla passiivikomponentteja, mikropiirejä, puolijohdekompo-10 nentteja tai muita vastaavia komponentteja. Yksi komponenttiryhmä ovat komponentit, joita tyypillisesti liitetään piirilevylle. Toinen merkittävä komponenttiryhmä ovat komponentit, jotka tyypillisesti koteloidaan piirilevylle liittämistä varten. Keksinnön kohteena olevat elektroniikkamoduulit voivat toki sisältää myös toisenlaisia komponentteja.
15 Asennusalusta voi olla tyypiltään sen kaltainen alusta, joita käytetään yleisesti elektroniikkateollisuudessa sähköisten komponenttien asennusalustana. Alustan tehtävänä on tarjota komponentille mekaaninen kiinnitysalusta sekä tarvittavat sähköiset • · • * · *· *· yhteydet sekä alustalla oleviin muihin komponentteihin että alustan ulkopuolelle.
• · · *;' ] Asennusalusta voi olla piirilevy, jolloin keksinnön kohteena oleva rakenne ja ♦ · · *;./ 20 menetelmä liittyvät läheisesti piirilevyjen valmistustekniikkaan. Asennusalustana voi • * • * olla myös jokin muu alusta, esimerkiksi komponentin tai komponenttien paketoinnissa • · · • · käytettävä alusta tai kokonaisen toiminnallisen moduulin alusta.
• · ···
Piirilevyjen valmistustekniikat poikkeavat mikropiirien valmistuksesta mm. siten, että * mikropiirien valmistustekniikoissa asennusalustana eli substraattina on puolijohde- • * 25 materiaali, kun taas piirilevyjen asennusalustan perusmateriaalina on jokin eristemate-: riaali. Mikropiirien valmistustekniikat ovat myös tyypillisesti huomattavasti kalliimpia : j kuin piirilevyj en valmistustekniikat.
* • · *
Komponenttien ja erityisesti puolijohdekomponenttien koteloiden ja pakkausten • * • · *· ’·’ rakenteet ja valmistustekniikat poikkeavat piirilevyjen rakenteesta ja valmistuksesta 30 siten, että komponenttipakkausten ensisijaisena tarkoituksena on muodostaa 2 119583 komponentin ympärille kotelo, joka suojaa mekaanisesti komponenttia ja helpottaa komponentin käsittelyä. Komponentin kotelon pinnalla on liitäntäosia, tyypillisesti ulokkeita, joiden avulla koteloitu komponentti on helppo asettaa oikein piirilevylle ja muodostaa sille halutut kytkennät. Komponenttikotelon sisällä ovat lisäksi johteet, jotka 5 yhdistävät kotelon ulkopuolelle ulottuvat liitäntäosat itse komponentin pinnalla oleviin liitantäalueisiin, joiden kautta komponentti voidaan kytkeä halutulla tavalla ympäristöönsä.
Tällaiset perinteisellä tekniikalla valmistettujen komponenttien kotelot vaativat kuitenkin huomattavasti tilaa. Elektroniikkalaitteiden koon pienentyessä on pyritty 10 pääsemään eroon tilaa vievistä, tarpeettomista ja turhia kustannuksia muodostavista komponenttien koteloista. Tämän ongelman ratkaisemiseksi on pyritty kehittämään erilaisia rakenteita ja menetelmiä.
Yksi tunnettu ratkaisu on flip-chip -teknologia (FC), jossa pakkaamaton puolijohdekomponentti asennetaan ja liitetään suoraan piirilevyn pinnalle. Flip-chip- 15 tekniikassa on kuitenkin monia heikkouksia ja vaikeuksia. Esimerkiksi liitosten luotettavuus voi osoittautua ongelmaksi erityisesti sellaisissa sovelluksissa, joissa piirilevyn ja puolijohdekomponentin välille syntyy mekaanisia jännityksiä. Mekaanisia a. . jännityksiä pyritään välttämään lisäämällä puolijohdekomponentin ja piirilevyn väliin • · · t / sopivaa elastista kiinnitysainetta (underfill), joka tasoittaa mekaanisia jännityksiä. Tämä • · · .·, ; 20 menetelmävaihe hidastaa valmistusprosessia ja lisää kustannuksia. Jo laitteen • ·· .··♦ j normaalitoiminnan aikaansaama lämpölaajeneminen voi aiheuttaa niin suuria * · I*· mekaanisia jännityksiä, että FC-rakenteen pitkän ajan luotettavuus heikkenee.
• · • * • · · US-patenttijulkaisussa 4 246 595 kuvataan yksi ratkaisu, jossa asennusalustaan muodostetaan syvennyksiä komponentteja varten. Syvennysten pohjat rajoittuvat • · · • · · :" · * 25 eristekerrokseen, johon tehdään reikiä komponentin kontaktointia varten. Tämän jälkeen • · komponentit upotetaan syvennyksiin kontaktialueet syvennyksen pohjaa kohti ja • · komponentteihin muodostetaan sähköiset kontaktit eristekeiroksessa olevien reikien ··· :... · kautta. Tällaisessa menetelmässä ongelmia voi syntyä mm. läpivientien kohdistamisessa * : komponentin kontaktialueisiin. Läpivientien kohdistaminen täytyy nimittäin tehdä 30 eristekerroksen alla olevan komponentin suhteen. Menetelmä ei muutoinkaan vastaa nykyään käytössä olevaa tekniikkaa (patentti on vuodelta 1981).
3 119583 JP-hakemusjulkaisussa 2001-53 447 kuvataan toinen ratkaisu, jossa asennusalustaan valmistetaan komponenttia varten syvennys. Komponentti sijoitetaan syvennykseen siten, että komponentin kontaktialueet tulevat asennusalustan pintaa kohti. Tämän jälkeen asennusalustan pinnalle ja komponentin yli valmistetaan eristekerros. 5 Eristekerrokseen valmistetaan kontaktiaukot komponenttia varten ja komponenttiin muodostetaan sähköiset kontaktit kontaktiaukkojen kautta. Tässäkin menetelmässä läpivientien kohdistaminen komponentin kontaktialueisiin voi aiheuttaa ongelmia, sillä kohdistaminen täytyy tehdä eristekerroksen alla olevan komponentin suhteen. Menetelmässä syvennyksen valmistaminen ja komponentin asettaminen syvennykseen 10 vaativat myös melkoista tarkkuutta, jotta komponentti saadaan asemoitua asennuslevyn sivu-ja paksuussuunnassa läpivientien onnistumisen kannalta sopivasti.
Yleisestikin komponenttien kontaktoiminen eristekerrokseen tehtävien läpivientien kautta muodostaa haasteen tekniikoille, joissa komponetteja pyritään upottamaan piirilevyn tai muun asennusalustan sisälle. Ongelmia voivat aiheuttaa mm. 15 kohdistusepätarkkuus, reiän valmistuksen komponentin pinnalle aiheuttama rasitus ja läpiviennin reuna-alueiden peittäminen johdemateriaalilla. Läpivienteihin liittyvien ongelmien osittainenkin vähentäminen olisi hyödyllistä pyrittäessä valmistamaan pienin kustannuksin luotettavia elektroniikkamoduuleja, jotka sisältävät asennusalustaan upotettuja pakkaamattomia komponentteja. Komponentin upottaminen asennusalustan • · 20 sisään parantaa toisaalta rakenteen kestävyyttä mekaanista rasitusta vastaan, mikä on
• M
V S ollut ongelmana flip-chip-teknologiassa.
* · • · · • · · ,···[ Keksinnön tarkoituksena on aikaansaada menetelmä, jonka avulla pakkaamattomia • φ komponentteja, kuten puolijohdekomponentteja ja erityisesti mikropiirejä, on • φ • φ . · · ·. mahdollista kiinnittää j a liittää asennusalustaansa luotettavasti j a edullisesti.
• · φ 25 Keksintö perustuu siihen, että käytetään asennusalustaa, joka käsittää • φ • φ t *·*·* eristemateriaalikerroksen sekä eristemateriaalikerroksen pinnalla olevan johde- • φ *·;·* kerroksen. Johdekerros peittää myös komponentin asennusreiän. Komponentti asetetaan φ φ :.V asennusreikään siten, että kontaktialueet tulevat johdekerrosta kohti ja komponentin
III
kontaktialueiden ja johdekerroksen välille muodostetaan sähköiset kontaktit. Tämän : : *: 30 j älkeen j ohdekerroksesta, j ohon komponentti on liitetty, muodostetaan j ohdekuvioita.
φφ φ • * • φ · • * * • · 4 119583 Täsmällisemmin sanottuna keksinnön mukaiselle menetelmälle on tunnusomaista se, mikä on esitetty patenttivaatimuksessa 1.
Keksinnön avulla saavutetaan huomattavia etuja. Keksinnön avulla on nimittäin S mahdollista upottaa pakkaamattomia komponentteja asennusalustaan luotettavasti ja edullisesti.
Koska komponentteja voidaan upottaa asennusalustan sisään, edullisissa sovellusmuodoissa on mahdollista päästä luotettavaan ja mekaanisesti kestävään rakenteeseen.
10 Keksinnön avulla voidaan myös vähentää tunnetussa tekniikassa esiintyviä ongelmia, jotka aiheutuvat komponenttien kontaktointiin liittyvistä läpivienneistä. Keksinnöllä on nimittäin sovellusmuotoja, joissa läpivientejä ei tarvitse valmistaa ollenkaan, vaan komponentit liitetään jo komponenttien asennusvaiheessa suoraan siihen johdekalvoon, josta elektroniikkamoduulin komponentille johtavat johteet valmistetaan.
15 Sovellusmuodoissa komponentit, joita voi olla yksi tai useampia, asennetaan asennusalustaansa kuten piirilevyyn, alustan valmistuksen aikana, jolloin alustarakenne ikään kuin valmistetaan komponentin ympärille. Komponentit tulevat upotetuiksi ja • · · liitetyiksi halutulla tavalla tähän alustarakenteeseen.
e · * • · «
Keksinnön sovellusmuodoissa voidaan siis valmistaa piirilevy, jonka sisään on upotettu • · 20 komponentteja. Keksinnöllä on myös sovellusmuotoja, joiden avulla voidaan valmistaa j *’i komponentin ympärille pienikokoinen ja luotettava komponenttipakkaus osana piirilevyä. Tällaisessa sovellusmuodossa valmistusprosessi on yksinkertaisempi ja halvempi kuin sellaiset valmistusmenetelmät, joissa erilliset koteloidut komponentit asennetaan ja liitetään piirilevyn pinnalle. Valmistusmenetelmää voidaan myös soveltaa • · · 25 siten, että menetelmällä valmistetaan kelalta kelalle (Reel to Reel)-tuotteita. Edullisten m : sovellusmuotojen mukaisilla menetelmillä voidaan valmistaa ohuita ja halpoja :ti>: piirilevytuotteita, jotka sisältävät komponentteja.
e * · · • · ·
• M
· • · · • ·· * · s 119583
Keksintö mahdollistaa myös runsaasti muita edullisia sovellusmuotoja, joilla saavutetaan merkittäviä lisäetuja. Tällaisten sovellusmuotojen avulla on esimerkiksi mahdollista yhdistää komponentin pakkausvaihe, piirilevyn valmistusvaihe sekä komponenttien ladonta ja kontaktointivaihe yhdeksi kokonaisuudeksi. Erillisten 5 prosessivaiheiden yhdistäminen antaa merkittäviä logistisia etuja ja mahdollistaa pienten ja luotettavien elektroniikkamoduulien valmistuksen. Edelleen lisäetuna on se, että tällainen elektroniikkamoduulin valmistusmenetelmä voi pääosin käyttää hyväksi tunnettuja piirilevynvalmistus- ja ladontatekniikoita.
Edellä mainitun sovellusmuodon mukainen yhdistelmäprosessi on kokonaisuutena 10 yksinkertaisempi kuin piirilevyn valmistaminen ja komponentin liittäminen piirilevyyn esimerkiksi flip-chip-tekniikalla. Tällaisilla edullisilla sovellusmuodoilla saavutetaan muihin valmistusmenetelmiin verrattuna seuraavia etuja: - Komponenttien liitännöissä ei tarvita juottamista, vaan sähköinen liitäntä komponentin pinnalla olevien liitosalueiden ja asennusalustan metallikalvon välillä 15 saadaan aikaan esimerkiksi ultraäänihitsauksella, teimokompressiolla tai muilla sellaisilla menetelmillä, joissa sähköisten liitosten aikaansaamiseen tarvittavat lämpötilat, vaikka korkeatkin, ovat lyhytkestoisia ja paikallisia ja joissa ei tarvita laajalla alueella korkeita lämpötiloja. Tämä tarkoittaa sitä, että komponentin a.( . liittämiseen ei tarvitse käyttää pitkän aikaa sulaa metallia ja tästä johtuvia korkeita • ·· ,···[ 20 lämpötiloja. Täten rakenteen luotettavuus paranee juottamalla tehtyihin liitoksiin • · .·. · verrattuna. Erityisesti pienissä liitoksissa metalliyhdisteiden hauraus aiheuttaa • · · • · ,***. suuren ongelman. Edullisen sovellusmuodon mukaisessa juotteettomassa • · ··* ratkaisussa voidaankin päästä juotteellisia ratkaisuja selvästi pienempiin • · rakenteisiin. Valmistusmenetelmä voidaan suunnitella jopa niin, että komponentin ··· 25 liitäntäprosessin aikana lämpöä tuodaan ainoastaan liitoksen alueelle, jolloin ;*:*· voimakkaimmin lämpeneviä alueita ovat komponentin liitäntäalue ja se alue, johon • · komponentti liitetään. Muualla rakenteessa lämpötilat jäävät alhaisemmiksi. Tämä »·· .V, mahdollistaa suuremman valinnanvaran asennusalustan ja komponenttien • « · • · .···. materiaalien valinnassa. Käytettäessä liitosmenetelmänä ultraäänihitsausta • · • · · *, 30 korkeampia lämpötiloja saatetaan tarvita ainoastaan käytettävien täyteaineiden • · · « · · kovettamiseen. Menetelmässä voidaan käyttää myös polymeerikalvoja, jotka kovetetaan muuten kuin lämmön vaikutuksesta, esimerkiksi kemiallisesti tai • ♦· 6 119583 sähkömagneettisen säteilyn, kuten UV-valon avulla. Tällaisen menetelmän edullisessa sovellusmuodossa asennusalustan ja komponenttien lämpötila voidaan pitää koko prosessin ajan hyvin alhaisena, esimerkiksi alle 100 °C.
- Koska menetelmällä pystytään valmistamaan pienempiä rakenteita, komponentit 5 voidaan sijoittaa lähemmäksi toisiaan. Tällöin myös komponenttien väliset johtimet tulevat lyhyemmiksi ja elektroniikkapiirien ominaisuudet paranevat. Esimerkiksi häviöt, häiriöt ja kulkuaikaviiveet voivat pienentyä merkittävästi.
- Menetelmä mahdollistaa lyijyttömän valmistusprosessin, joka on ympäristöystävällinen.
10 - Käytettäessä juotteetonta valmistusprosessia syntyy myös vähemmän ei toivottuja metallien välisiä rajapintoja (intermetallics), jolloin rakenteen pitkäikäluotettavuus paranee.
- Menetelmä mahdollistaa myös kolmidimensionaalisten rakenteiden valmistamisen, sillä asennusalustoja ja niihin upotettuja komponentteja voidaan latoa päällekkäin.
15 .*, ; Keksintö mahdollistaa myös muita edullisia sovellusmuotoja. Keksinnön yhteydessä • f» • · voidaan käyttää mm. taipuisaa piirilevyä. Edelleen sovellusmuodoissa, joissa «* * asennusalustan lämpötila voidaan pitää alhaisena läpi koko prosessin, on mahdollista • * .***. käyttää monipuolisesti orgaanisia valmistusmateriaaleja.
*♦* ♦ # · • · « * 20 Sovellusmuotojen avulla on myös mahdollista valmistaa erittäin ohuita rakenteita, joissa • · *” komponentit ovat rakenteen ohuudesta huolimatta kauttaaltaan suojattuina ... asennusalustansa, kuten piirilevyn, sisällä.
• * t • · ♦ « ·
Sovellusmuodoissa, joissa komponentit sijoitetaan kokonaan asennusalustan sisälle, piirilevyn ja komponenttien välisistä liitoksista tulee mekaanisesti kestäviä ja • · 25 luotettavia.
·«« • · · *·:·* Sovellusmuodot mahdollistavat myös sellaisten elektroniikkamoduulien valmistus- • » • · ** *: prosessien suunnittelemisen, joissa tarvitaan suhteellisen vähän prosessivaiheita.
Sovellusmuodoissa, joissa prosessivaiheita on vähemmän, tarvitaan vastaavasti myös 7 119583 vähemmän prosessilaitteita ja erilaisia valmistusmenetelmiä. Tällaisten sovellus-muotojen avulla voidaan monessa tapauksessa myös alentaa valmistuskustannuksia monimutkaisempiin prosesseihin verrattuna.
Elektroniikkamoduulin johdekuviokerrosten lukumäärä on myös mahdollista valita 5 sovellusmuodon mukaan. Johdekuviokerroksia voi olla esimerkiksi yksi tai kaksi. Näiden päälle on lisäksi mahdollista valmistaa lisää johdekuviokerroksia piirilevy-teollisuudessa tunnettuun tapaan. Kokonaisuudessaan moduulissa voi siis olla esimerkiksi kolme, neljä tai viisi johdekuviokerrosta. Aivan yksinkertaisimmissa sovellusmuodoissa johdekuviokerroksia ja ylipäätään johdekerroksia on ainoastaan 10 yksi. Joissakin sovellusmuodoissa jokaista näistä elektroniikkamoduulin sisältämistä johdekerroksista voidaan käyttää hyväksi johdekuvioiden muodostamisessa.
Sovellusmuodoissa, joissa komponenttiin liittyvä johdekerros kuvioidaan vasta komponentin liittämisen jälkeen, johdekerros voi sisältää johdekuvioita myös komponentin kohdalla. Vastaava etu voidaan saavuttaa myös sovellusmuodoissa, joissa 15 elektroniikkamoduuli varustetaan toisella johdekuviokerroksella, joka sijoitetaan moduulin runkomateriaalin toiselle pinnalle (komponenttiin liittyvään johdekuvio-kerrokseen nähden eristemateriaalikerroksen vastakkaiselle pinnalle). Tällöin toinen johdekerros voi sisältää johdekuvioita myös komponentin kohdalla. Johdekuvioiden • · sijoittaminen johdekerroksiin komponentin kohdalle tehostaa moduulin tilankäyttöä ja • •e V I 20 mahdollistaa tiiviimmän rakenteen.
• · • · · * ··
Keksintöä tarkastellaan seuraavassa esimerkkien avulla ja oheisiin piirustuksiin viitaten.
• · • · • · ♦
Kuviot 1, 2, 3A-3B, 4A-4C, 5A-5C, 6A-6C, 7A-7C ja 8A-8C esittävät poikkileikkaus-!i>t: kuvasarjana joitakin esimerkkejä keksinnön mukaisista valmistusmenetelmistä sekä periaatteellisia poikkileikkauskuvia joistakin keksinnön mukaisista elektroniikka- • · ·.·.· 25 moduuleista.
··· • · · *** Kuvio 9 esittää poikkileikkauskuvana yhden keksinnön mukaisen elektroniikka- • · φ * * ·: moduulin, joka sisältää useita päällekkäisiä asennusalustoja.
• m • m • 99 ’ . Esimerkkien menetelmissä valmistus aloitetaan eristeaineisesta asennusalustasta 1, • · . jonka paksuus on suurempi kuin alustalle myöhemmin liitettävien komponenttien 6 * ·♦ 30 paksuus. Menetelmiä voidaan toki soveltaa myös siten, että asennusalusta 1 ja komponentti 6 ovat yhtä paksuja. Joissakin sovellusmuodoissa voidaan käyttää myös 8 119583 asennusalustaa 1 paksumpia komponentteja 6. Eristemateriaalikerrokseen 1 on valmistettu sopivalla menetelmällä asennettavien komponenttien 6 koon mukaan valitut läpireiät 2. Komponenttien 6 kohdistukseen tarvitaan myös sopivat kohdistusmerkit, joiden aikaansaamiseen on käytettävissä useita erilaisia menetelmiä. Yksi mahdollinen 5 menetelmä on pienten läpireikien 3 valmistaminen komponenttien 6 asennusreikien 2 läheisyyteen. Läpireikiä tulisi olla mielellään ainakin kaksi kappaletta, jotta komponentti voidaan kohdistaa tarkasti. Eristeainekerroksen 1 ensimmäiselle pinnalle la valmistetaan kuvioton metallikalvo 4, joka toimii asennettaville ja liitettäville komponenteille 6 asennusalustan johtavana pintana. Metallikalvo 4 voidaan valmistaa 10 esimerkiksi laminoimalla kuparista (Cu). Metallikalvo 4 voi olla myös pinnoitettu metallikalvo tai muu useampia kerroksia tai useampia materiaaleja sisältävä kalvo. Joissakin sovellusmuodoissa voidaan käyttää esimerkiksi kuparikaivoa, joka on pinnoitettu tina- tai kultakerroksella. Näissä sovellusmuodoissa pinnoite tulee tyypillisesti eristemateriaalikerroksen 1 puolelle. Voidaan myös menetellä siten, että 15 metallikalvo 4 käsittää pinnoitteen ainoastaan asennusreikien 2 alueella.
Komponentit 6 kohdistetaan asennusreikiinsä 2 kohdistusreikien 3 tai muiden kohdistusmerkkien avulla ja komponenttien 6 pinnalla olevat liitosalueet tai kontaktiulokkeet 7 liitetään metallikalvoon 4. Liittäminen voidaan tehdä esimerkiksi ultraääni- tai termokompressiomenetelmällä.
• · • · · • ·« ,·;·] 20 Ultraäänimenetelmällä tarkoitetaan tällöin menetelmää, jossa kaksi metallia sisältävää • · · .·. ; kappaletta painetaan toisiaan vasten ja liitosalueelle tuodaan värähtelyenergiaa • · · • · .···, ultraääni taajuudella. Ultraäänen ja liitettävien pintojen välille muodostettavan paineen • · « · * vaikutuksesta liitettävät kappaleet yhdistyvät metallurgisesti toisiinsa. Menetelmiä ja • · laitteita ultraääniliitosten (ultrasonic bonding) tekemiseen on kaupallisesti saatavilla. 25 Ultraääniliittämisellä on se etu, että liitoksen muodostaminen ei vaadi korkeaa lämpötilaa.
• · ··· • · *** Metallikerroksella, metallikalvolla, metallisella kontaktinystyllä, metallisella kontakti- • m alueella ja yleensäkin metallia olevalla kappaleella tarkoitetaan sitä, että kappaleen • - · *..·* valmistusmateriaali sisältää ainakin yhtä metallia riittävästi, jotta kappale voi : 30 muodostaa metallurgisen liitoksen toisen kappaleen kanssa. Kappale voi luonnollisesti • · sisältää myös useampaa metallia kerroksina, kasautumina, alueina ja metalliseoksina. Mahdollisista metalleista voidaan mainita erityisesti kupari, alumiini, kulta ja tina.
9 119583
Termokompressiomenetelmällä tarkoitetaan puolestaan menetelmää, jossa kaksi metallia sisältävää kappaletta painetaan toisiaan vasten ja liitosalueelle tuodaan lämpöenergiaa. Lämpöenergian ja liitettävien pintojen välille muodostettavan paineen vaikutuksesta liitettävät kappaleet yhdistyvät metallurgisesti toisiinsa. Myös 5 termokompressioliitosten (thermo-compression bonding) tekemiseen on kaupallisesti saatavilla menetelmiä ja laitteita.
Joissakin sovellusmuodoissa johdekalvon 4 päälle valmistetaan kontaktinystyjä S, joihin komponentin 6 liitosalueet tai kontaktiulokkeet 7 liitetään. Tällaisessa menetelmässä kontaktinystyjä 5 on mahdollista käyttää myös komponenttien 6 kohdistukseen 10 komponenttien asennusvaiheessa. Komponentit 6 voidaan toki kohdistaa myös muiden kohdistusmerkkien, esimerkiksi kohdistusreikien 3, avulla, mikäli tällaisia valmistetaan käytössä olevassa prosessissa. Kontaktinystyjä 5 käyttävissä sovellusmuodoissa voidaan muutoin menetellä vastaavasti kuin sovellusmuodoissa, joissa kontaktinystyjä 5 ei käytetä. Kontaktinystyjen 5 käyttäminen on perusteltua esimerkiksi silloin, jos 15 liitettävien komponenttien 6 kontaktialueiden tai kontaktiulokkeiden 7 materiaali ei suoraan sovellu liitettäväksi valittuun johdekenoksen 4 materiaaliin. Tällöin kontaktinystyjen 5 materiaali valitaan siten, että liitos on mahdollinen nystyjen 5 välityksellä. Tällaisessa sovellusmuodossa kontaktinystyn 5 tarkoitus on siis suorittaa ί/.j materiaalisovitus kahden erilaisen johdemateriaalin välillä. Tätä tarkoitusta varten ··· ·/· ί 20 kontaktinysty 5 voidaan valmistaa myös kerrosrakenteeksi, joka sisältää kaksi tai e · useampia kerroksia, joiden materiaalit voivat poiketa toisistaan.
• · * • φ • · : v, Komponenttien 6 liittämisen jälkeen asennusreikään 2 komponenttien 6 ympärille jäävä * e* .···. tila täytetään sopivalla täyteaineella 8, tavallisesti jollakin polymeeritäytteellä.
• « Täyttämisen tarkoituksena on kiinnittää komponentti 6 mekaanisesti 25 eristemateriaalikerrokseen 1, jolloin saavutetaan mekaanisesti kestävämpi rakenne.
• · Täytemateriaali 8 tukee myös johdekerroksesta 4 myöhemmin muodostettavia **· / . johdekuvioita 14 ja suojaa komponenttia ja komponentin 6 ja johdekerroksen 4 välistä ,··/ liitosta johdekuvioiden 14 muodostamisen aikana. Periaatteessa komponentin 6 • · *( kiinnittäminen ei kuitenkaan ole välttämätön toimenpide varsinkaan sellaisissa • · a 30 sovelluksissa, joissa rakenteelta ei edellytetä mekaanista kestävyyttä eikä pitkää ikää.
· » • ·♦ * " »
Myös eristemateriaalikerroksen 1 toiselle pinnalle Ib voidaan haluttaessa valmistaa johdekalvo 9, josta muodostetaan myöhemmin johdekuvioita 19. Johdekalvo 9 voidaan 10 1 1 9583 valmistaa vastaavalla tavalla kuin alustan ensimmäiselle pinnalle la valmistettu johdekalvo 4. Toisen johdekalvon 9 valmistaminen ei kuitenkaan ole tarpeellista yksinkertaisissa sovellusmuodoissa ja yksinkertaisia elektroniikkamoduuleja valmistettaessa. Toista johdekalvoa 9 voidaan kuitenkin hyödyntää monella tavoin, 5 kuten johdinkuvioiden lisätilana ja komponenttien 6 ja koko moduulin suojaamisessa sähkömagneettista säteilyä vastaan (EMC-suojaus). Toisen johdekalvon 9 avulla voidaan myös vahvistaa rakennetta ja vähentää esimerkiksi asennusalustan käyristymistä.
Esimerkkien mukaiset valmistusprosessit on mahdollista toteuttaa valmistus-10 menetelmillä, jotka ovat yleisesti tunnettuja piirilevyjen valmistuksen ammattimiehille.
Seuraavassa tarkastellaan lähemmin kuvioiden 1-8 esittämiä menetelmävaiheita.
Vaihe A (kuvio 1):
Vaiheessa A valitaan elektroniikkamoduulin valmistusprosessia varten sopiva eristemateriaalilevy 1, josta muodostetaan asennusalustan runko. Eristemateriaali-15 kerroksen 1 paksuuden on oltava mielellään suurempi kuin asennettavan komponentin paksuus. Tällöin komponentit on mahdollista upottaa kokonaan asennusalustan sisään ja elektroniikkamoduulista tulee molemmilta pinnoiltaan tasainen. Asennusalustaan • * e voidaan toki upottaa myös paksumpia erikoiskomponentteja, joiden takapinta ulottuu • · e *;* j eristemateriaalikerroksen 1 toisen pinnan Ib ulkopuolelle. Näin voidaan menetellä • · * **,/ 20 erityisesti silloin, jos valmistettavan elektroniikkamoduulin päälle ei ole tarkoitus latoa • · ,·” toista elektronjikkamoduulia. Rakenteen kestävyyden takia olisi kuitenkin edullista, • · f *,.* mikäli komponentit voitaisiin upottaa kokonaan asennusalustan sisään.
• ' * ' • · «e·
Eristemateriaalikerros 1 voi olla voi olla esimerkiksi polymeerialusta, kuten • e · • lasikuituvahvistettu epoksilevy FR4. Asennusalusta 1 voi olla myös halpa ja taipuisa 25 orgaaninen levy sellaisissa sovellusmuodoissa, joissa valmistusprosessissa ei tarvita :*·.· korkeita lämpötiloja. Muita esimerkkejä soveltuvista eristemateriaalikerroksen 1 • *
materiaaleista ovat PI (polyimidi), FR5, aramidi, polytetrafluorieteeni, Teflon® ja LCP
. (liquid crystal polymer).
• *· • ·
Vaihe »(kuvio 2): 11 119583
Vaiheessa B eristemateriaalikerrokseen 1 valmistetaan sopivan kokoiset ja muotoiset läpireiät 2 levyyn upotettavia komponentteja varten. Reiät 2 voidaan valmistaa tarkoituksen mukaisesti esimerkiksi jollakin tunnetulla piirilevyvalmistuksessa käytetyllä menetelmällä. Reiät 2 voidaan valmistaa esimerkiksi mekaanisesti jyrsimällä, 5 lyömällä, poraamalla tai laserin avulla. Reiät 2 ulottuvat koko eristemateriaalikerroksen 1 läpi sen ensimmäiseltä pinnalta la sen toiselle pinnalle Ib. Mikäli reikiä 2 valmistetaan useampia, ne kohdistetaan toistensa suhteen käytettävän valmistusmenetelmän mahdollistaman tarkkuuden rajoissa.
Vaihe C (kuviot 3A ja 3B): 10 Esimerkkikuvasaijassa esitetään kaksi vaihtoehtoista vaihetta C. Esimerkkiprosessin A- modifikaation (kuvio 3A) mukaan vaiheessa C eristemateriaalikerroksen 1 toiselle pinnalle Ib kiinnitetään ohut johdekalvo 4, tai yleisemmin johdekerros 4. Johdekalvo 4 on tyypillisesti metallikalvo 4. Useissa sovellusmuodoissa sopiva metallikalvo on kuparikaivo (Cu), vaikkakin muitakin metalleja ja myös metalliseoksia voidaan hyvin 15 käyttää. Kuparikaivo voidaan kiinnittää eristemateriaalikerrokseen 1 esimerkiksi laminoimalla. Johdekalvon 4 kiinnittämisessä voidaan käyttää apuna adheesiokerrosta, joka levitetään eristemateriaalikerroksen 1 tai johdekalvon 4 pinnalle ennen johdekalvon 4 laminointia. Esimerkkiprosessissa johdekalvoon 4 ei ole vielä tässä : vaiheessa valmistettu kuvioita, joten kalvoa 4 ei myöskään tarvitse sen kummemmin • · · • · 20 kohdistaa eristemateriaalikerroksen 1 suhteen. Johdekalvon 4 kiinnittämisen yhteydessä • · · . 1. ^: tai sen jälkeen voidaan asennusalustaan valmistaa myös läpireiät 3, joita voidaan käyttää • « ;2. myöhemmin komponenttien asennusvaiheessa komponenttien kohdistamiseen.
* · · ·1·3· Läpireikien 3 valmistaminen ei kuitenkaan ole välttämätöntä, vaan komponenttien • kohdistamiseen voidaan käyttää myös joitakin muita soveltuvia kohdistusmerkintöjä.
• · · 25 Mikäli läpireiät 3 valmistetaan, niitä olisi hyvä olla asennusalustalla ainakin kaksi. :V: Voidaan myös menetellä siten, että läpireikiä 3 valmistetaan kaksi kappaletta kutakin : #": asennettavaa komponenttia kohti. Kuvion esittämässä sovellusmuodossa komponenttien kohdistamiseen käytettävät läpireiät 3 ulottuvat sekä eristemateriaalikerroksen 1 että • · ;2. johdekalvon 4 läpi. Tästä on se etu, että samoja kohdistusmerkkejä (läpireikiä 3) * 1 1 \ 30 voidaan käyttää kohdistuksessa asennusalustan molemmilla puolilla.
• · · * · · · 2 • · 3 • · i • ·· 12 119583
Esimerkkiprosessin B-modifikaatiossa (kuvio 3B) vaiheessa C menetellään pääasiassa kuten A-modifikaatiossakin, mutta A-modifikaatiossa esitettyjen vaiheiden lisäksi B-modifikaatiossa johdekalvon 4 pinnalle valmistetaan kontaktinystyjä 5. Kontaktinystyt 5 voidaan valmistaa johdekalvoon 4 ennen johdekalvon 4 kiinnittämistä eristemateriaali-5 kerrokseen 1. Tällöin kontaktinystyt 5 kohdistetaan toistensa suhteen ja johdekalvon 4 kiinnitysvaiheessa johdekalvo 4 kontaktinystyineen kohdistetaan eristemateriaali-kerroksen 1, ja erityisesti eristemateriaalikerrokseen 1 valmistettujen asennusreikien 2 suhteen. Toinen vaihtoehto on kiinnittää johdekalvo 4 ensin eristemateriaalikerrokseen 1 ja valmistaa kontaktinystyt 5 tämän jälkeen asennusreikien 2 pohjalle. 10 Kontaktinystyjen S tarkoituksena on liittää myöhemmin asennettava komponentti johdekalvoon 4. Kontaktinystyt 5 valmistetaan esimerkkiprosessissa jostain metallurgisesti yhteensopivasta materiaalista, kuten kullasta (Au). Kontaktinystyt voidaan valmistaa jollakin piirilevyteollisuudessa yleisesti tunnetulla pinnoitus-prosessilla. Mikäli sovellusmuodossa käytetään kohdistamiseen läpireikiä 3, nämä 15 voidaan valmistaa samassa vaiheessa. Läpireiät 3 voidaan valmistaa myös kontaktinystyjen 5 valmistamisen jälkeen, jolloin ne tulisi kohdistaa mahdollisimman tarkasti kontaktinystyjen 5 suhteen, tai ennen kontaktinystyjen 5 valmistamista, jolloin kontaktinystyt 5 kohdistetaan läpireikien 3 suhteen.
Vaihe D (kuviot 4A, 4B ja 4C): • · · • * t .’ . 20 Vaiheesta D esitetään kolme modifikaatiota. A-modifikaatiossa (kuvio 4A) • Il asennusalustaan liitetään komponentti 6, joka sisältää kontaktinystyt 7 komponentin • · liitosalueilla. Komponentin kontaktinystyt 7 liitetään johdekerrokseen 4 siten, että • · .···, kontaktinystyjen 7 ja johdekenoksen 4 välille syntyy sähköinen kontakti. Liitoksen olisi • · * · · hyvä kestää myös mekaanista rasitusta siten, että liitos ei helposti rikkoonnu :V. 25 myöhemmissä prosessivaiheissa tai elektroniikkamoduulin käytön aikana. Liitos • ·* .***. muodostetaan soveltuvalla liitosmenetelmällä, joita ovat esimerkiksi ultraääni- ja «·· .* . termokompressiomenetelmä. Liitosvaiheessa komponentin 6 kohdistukseen käytetään • *·· !./ kohdistusta varten valmistettuja läpireikiä 3 tai muita käytössä olevia • · *·* kohdistusmerkkej ä.
• ti • · · • Il :*·.· 30 Myös B-modifikaatiossa (kuvio 4B) asennusalustaan liitetään komponentti 6, joka sisältää kontaktinystyt 7 komponentin liitosalueilla. Erona A-modifikaatioon on se, että B-modifikaatiossa myös johdekenoksen 4 päälle on valmistettu kontaktinystyjä 5.
13 119583 Tällöin komponentin kontaktinystyt 7 liitetään asennusalustan kontaktinystyihin S. Liitos voidaan A-modifikaation tapaan muodostaa soveltuvalla liitosmenetelmällä, esimerkiksi ultraääni- tai termokompressiomenetelmällä. B-modifikaatiossa komponentin kohdistukseen voidaan sovellusmuodon mukaan käyttää kontaktinystyjä S 5, läpireikiä 3 tai muita kohdistukseen soveltuvia kohdistusmerkkejä.
Esimerkkiprosessin C-modifikaatiossa käytetään B-modifikaation tapaan asennus-alustaa, jossa johdekerroksen 4 päälle on valmistettu kontaktinystyjä 5. A- ja B-modifikaatiosta poiketen C-modifikaatiossa käytetään komponenttia 6, jonka pinnalla on tasomaisia kontaktialueita mutta ei varsinaisia kontaktinystyjä 7 tai muita vastaavia 10 kontaktiulokkeita. Liittäminen ja kohdistaminen tehdään C-modifikaatiossa B-modifikaation tapaan mutta kuitenkin sillä erotuksella, että liitos muodostetaan kontaktialueiden johdemateriaalin ja asennusalustan kontaktinystyn 5 välille.
Vaihe E (kuviot 5A, 5B ja 5Q:
Vaiheessa E komponentin 6 ja asennusalustan väliin jäävä tila täytetään kauttaaltaan 15 täyteaineella 8, joka on esimerkiksi jotakin sopivaa polymeeriä. Polymeerinä voidaan käyttää esimerkiksi soveltuvilla partikkeleilla täytettyä epoksia. Polymeerin levittäminen voidaan tehdä esimerkiksi jollakin tunnetulla ja tehtävään soveltuvalla :\j vakuumipastanpainolaitteella. Kuviot 5A, 5B ja 5C esittävät asennusalustaa • o komponentin kiinnittämisen jälkeen prosessin A-, B- ja vastaavasti C-modifikaatiossa. 20 Täyteaineen 8 tehtävänä on kiinnittää komponentti 6 mekaanisesti eristemateriaali-: kerrokseen 1, jolloin elektroniikkamoduuli kestää paremmin mekaanista rasitusta.
Lisäksi täyteaine 8 suojaa komponenttia 6 myöhemmissä prosessivaiheissa. Erityisesti
' «M
komponentin 6 suojaaminen voi olla hyödyllistä sovellusmuodossa, jossa johdekuviot muodostetaan johdekerroksesta 4 etsaamalla ja jossa komponentin 6 pinta on herkkä : 25 käytettävän etsin vaikutukselle. Muutoin asennusreiän 2 täyttäminen ei ole mitenkään a·· välttämätöntä ja vaihe E voidaan ainakin joissakin sovelluksissa myös jättää pois tai suorittaa prosessin myöhemmässä vaiheessa.
• · • ·
Joissakin sovellusmuodoissa asennusreikä 2 voidaan mitoittaa komponentin 6 • * * '·!·' kokoiseksi siten, että komponentin 6 ja asennusreiän 2 välille muodostuu kitkasovitus ·*· · *· '·’ 30 eikä täyteainetta 8 välttämättä tarvita. Tällainen sovellusmuoto on kuitenkin 14 119583 valmistustekniikan kannalta haastavampi ja lopputulos jää mekaanisesti heikommaksi kuin kuvioiden 5A, 5B ja 5C esittämissä sovellusmuodoissa.
Sovellusmuodoissa, joissa eristekerroksen 1 toiselle pinnalle Ib muodostetaan johdekuvioita, johdekuvioiden valmistamista voidaan helpottaa tasoittamalla 5 eristekerroksen 1 toinen pinta Ib täyteaineen 8 avulla.
Vaihe F (kuviot 6A, 6B ja 6C):
Kuviot 6A, 6B ja 6C esittävät elektroniikkamoduulin vaiheen F suorittamisen jälkeen prosessin A-, B- ja vastaavasti C-modifikaatiossa. Itse vaihe F suoritetaan kuitenkin samalla tavalla kussakin näistä modifikaatioista. Vaiheessa F johdekerroksesta 4 10 muodostetaan johdekuvioita 14 jollakin sopivalla menetelmällä. Johdekuviot 14 voidaan valmistaa esimerkiksi poistamalla johdekerroksen 4 johdemateriaali johdekuvioiden ulkopuolelta. Johdemateriaalin poistaminen voidaan suorittaa esimerkiksi jollakin selektiivisellä syövytysmenetelmällä, jotka ovat piirilevyteollisuudessa laajalti käytettyjä ja hyvin tunnettuja. Mikäli johdekerros 4 on valmistettu erikoismateriaalista, 15 johdekuviot 14 voidaan muodostaa myös siten, että johdekerroksen 4 materiaalin johtavuus poistetaan johdekuvioiden ulkopuolelta esimerkiksi sähkömagneettisen säteilyn avulla. Käänteisesti reagoivaa materiaalia käytettäessä materiaali saatetaan johtavaan tilaan johdekuvioiden alueella. Tällöin johdekerros 4 on siis aikaisemmissa : menetelmävaiheissa itse asiassa eristekerros, joka on muutettavissa johtavaksi • · 20 erikoiskäsittelyn avulla. Johdekuvioiden 14 muodostamistapa ei siis sinänsä ole ·«· ;: olennaista elektroniikkamoduulin valmistamiselle.
i* · • · · • · ,···, Mikäli sovellusmuodossa on valmistettu läpireikiä 3, valmistettavat johdekuviot • t voidaan kohdistaa läpireikien 3 avulla.
• · * : *.* Vaiheen F jälkeen elektroniikkamoduuli sisältää komponentin 6 tai useita « · * • · "···' 25 komponentteja 6 sekä johdekuviot 14, joiden avulla komponentti 6 tai komponentit • · voidaan yhdistää ulkoiseen piiriin tai toisiinsa. Tällöin on jo olemassa edellytykset · · toiminnallisen kokonaisuuden valmistamiselle. Prosessi voidaan siis suunnitella siten,
; että elektroniikkamoduuli on valmis vaiheen F jälkeen ja kuviot 6A, 6B ja 6C
• · * esittävätkin esimerkkejä joistakin mahdollisista esimerkkimenetelmillä valmistettavista • ·
30 elektroniikkamoduuleista. Haluttaessa prosessia voidaan told myös jatkaa vaiheen F
15 119583 jälkeen esimerkiksi valmistamalla eristekerroksen 1 toiselle pinnalle Ib johdekuvioita tai päällystämällä elektroniikkamoduuli suoja-aineella.
Vaihe G (kuviot 7A, 7B ja 7C):
Kuviot 7A, 7B ja 7C esittävät A-, B- ja C-modifikaatioina valmistusprosessin 5 sovellusmuotoja, joissa vaiheen E jälkeen eristekerroksen 1 toiselle pinnalle Ib muodostetaan johdekerros 9. Kuvioiden 7A, 7B ja 7C esittämissä sovellusmuodoissa vaihe F on siis jätetty pois ja vaiheeseen G on siirrytty suoraan vaiheesta E.
Vaihe G vastaa vaihetta C, jossa valmistetaan johdekerros 4 eristekerroksen 1 ensimmäiselle pinnalle la. Vaiheen C tapaan johdekerros 9 voidaan valmistaa 10 esimerkiksi laminoimalla eristekerroksen 1 toiselle pinnalle Ib vastaavan tyyppinen sähköäjohtava kalvo 9 kuin alustan ensimmäisellekin pinnalle la. Laminoinnissa voidaan käyttää hyväksi alustan tai kalvon pinnalle levitettävää adhesiivia, joka laminointivaiheessa liittää asennusalustan ja sähköäjohtavan kalvon toisiinsa.
Vaihe H (kuviot 8A, 8B ja 8C): 15 Vaihe H voidaan suorittaa vaiheen G jälkeen, mikäli eristekerroksen 1 toiselle pinnalle Ib muodostettu johdekerros 9 halutaan kuvioida. Vaihe H vastaa vaihetta F sillä erotuksella, että vaiheessa H muodostetaan johdekuvioiden 14 lisäksi toiset johdekuviot • ·
·.*·{ 19 eristekerroksen 1 toiselle pinnalle Ib valmistetusta johdekerroksesta 9. Vaiheen H
• · · V ; suorittamisen jälkeen elektroniikkamoduuli käsittää johdekuviot eristemateriaali- * · ·.*·; 20 kerroksen 1 molemmilla pinnoilla. Toinen johdekuviokerros antaa monipuolisemmat ··« kytkentämahdollisuudet komponenttien 6 välille. Kuviot 8A, 8B ja 8C esittävät ·· φ • · · ϊ .* elektroniikkamoduulin vaiheen H suorittamisen jälkeen prosessin A-, B- ja vastaavasti • t · ♦ · *···* C-modifikaatiossa. Itse vaihe F suoritetaan kuitenkin samalla tavalla kussakin näistä modifikaatioista.
• t » » t « « i • · 25 Vaiheen H jälkeen elektroniikkamoduuli sisältää komponentin 6 tai useita • * · ,V, komponentteja 6 sekä johdekuviot 14 ja 19. Kuvioiden 8A, 8B ja 8C esimerkit φ φ t φ · ,···. kuvaavatkin joitakin mahdollisia esimerkkimenetelmillä valmistettavia elektroniikka- φ φ φ#φ *. moduuleita. Haluttaessa prosessia voidaan jatkaa vaiheen H jälkeen esimerkiksi • · t φ # φ I". valmistamalla läpivienti tai läpivientejä, joiden avulla johdekuvion 14 soveltuvat kohdat 5 *i5 # # 16 119583 yhdistetään sähköisesti johdekuvion 19 soveltuviin osiin. Elektroniikkamoduuli voidaan myös päällystää suoja-aineella.
Kuvio 9
Kuviossa 9 esitetään monikerroksinen elektroniikkamoduuli, joka sisältää kolme S päällekkäin laminoitua asennusalustaa 1 komponentteineen 6 sekä yhteensä kuusi johdekuviokerrosta 14 ja 19. Asennusalustat 1 on kiinnitetty toisiinsa välikerrosten 32 avulla. Välikerros 32 voi olla esimerkiksi pre-preg-epoksikerros, joka laminoidaan asennusalustojen 1 väliin. Tämän jälkeen elektroniikkamoduuliin on porattu moduulin läpäisevät reiät kontaktien muodostamista varten. Kontaktit muodostetaan reikiin 10 kasvatettavan johdekerroksen 31 avulla. Elektroniikkamoduulin läpi kulkevien johteiden 31 avulla eri asennusalustojen 1 johdekuviokeiroksia 14 ja 19 voidaan kytkeä sopivasti toisiinsa ja näin muodostaa monikerroksinen toimiva kokonaisuus.
Kuvion 9 esimerkin perusteella on selvää, että menetelmää voidaan käyttää myös monenlaisten kolmedimensionaalisten piirirakenteiden valmistamiseen. Menetelmää 15 voidaan käyttää esim. siten, että useita muistipiirejä sijoitetaan päällekkäin ja näin muodostetaan useita muistipiirejä sisältävä paketti, jossa muistipiirit on kytketty toisiinsa yhdeksi toiminnalliseksi kokonaisuudeksi. Tällaista pakettia voidaan kutsua • · ·/·· kolmedimensionaaliseksi multichip-moduuliksi. Tällaisessa moduulissa chipit voidaan • ·· V · valita vapaasti ja eri chippien väliset kontaktit voidaan helposti valmistaa valittujen • · V*: 20 piirien mukaisesti.
·*· • » *· * :v. Monikerroksisen elektroniikkamoduulin osamoduulit (asennusalustat 1 • * .*··. komponentteineen 6 ja johtimineen 14 ja 19) voidaan valmistaa esimerkiksi jollakin ♦ · ♦ ·* edellä kuvatulla elektroniikkamoduulien valmistusmenetelmällä. Osa kerrosraken-teeseen liitettävistä osamoduuleista voidaan töki aivan hyvin valmistaa myös jollakin • · . * * *. 25 muulla tarkoituksen soveltuvalla menetelmällä.
• » ··· * ·
Kuvioiden 1-9 esimerkit kuvaavat joitakin mahdollisia prosesseja, joiden avulla • · * keksintöämme voidaan käyttää hyväksi. Keksintömme ei kuitenkaan rajoitu vain edellä : :*; esitettyihin prosesseihin, vaan keksintö kattaa muitakin erilaisia prosesseja ja niiden *t· :\i lopputuotteita, patenttivaatimusten täydessä laajuudessa ja ekvivalenssitulkinta 30 huomioon ottaen. Keksintö ei myöskään rajoitu vain esimerkkien kuvaamiin rakenteisiin ja menetelmiin, vaan alan ammattimiehelle on selvää, että keksintömme 119583 n erilaisilla sovelluksilla voidaan valmistaa hyvin monenlaisia elektroniikkamoduuleja ja piirilevyjä, jotka poikkeavat suurestikin edellä esitetystä esimerkistä. Kuvioiden komponentit ja johdotukset on siis esitetty ainoastaan valmistusprosessin havainnollis-tamistarkoituksessa. Edellä esitettyjen esimerkkien prosesseihin voidaan tehdä siis S runsaasti muutoksia, poikkeamatta silti keksinnön mukaisesta perusajatuksesta.
Muutokset voivat liittyä esimerkiksi eri vaiheissa kuvattuihin valmistustekniikoihin tai prosessivaiheiden keskinäiseen jäijestykseen.
Menetelmän avulla voidaan valmistaa myös komponenttipaketteja piirilevylle liittämistä varten. Tällaiset paketit voivat sisältää myös useampia komponentteja, jotka on kytketty 10 sähköisesti toisiinsa.
Menetelmällä voidaan valmistaa myös kokonaisia sähköisiä moduuleja. Moduuli voi olla myös piirilevy, jonka ulkopinnalle voidaan kiinnittää komponentteja kuten tavalliseen piirilevyyn.
15 • · • · » • ·· e · ·«· e ♦ · • · * t ' • · • · · ♦ » · • · «·· e · • · ··· »♦ · • « « • · • · • *e • · • · ··· ·· · • · · • ♦ • ♦ «·· • · » · ··* • · • · · • e.· e - e »*« • · • · ··· · · • · · • · · • · • · ·

Claims (20)

119583
1. Menetelmä elektroniikkamoduulin valmistamiseksi, jossa menetelmässä: - valmistetaan asennusalusta, joka käsittää eristemateriaalikerroksen (1), jossa 5 on ainakin yksi asennusreikä (2) komponenttia (6) varten, sekä eristemateri aalikerroksen (1) pinnalla olevan johdekerroksen (4), joka peittää mainitun asennusreiän (2), - otetaan komponentti (6), jolla on kontaktointipinta, jolla on kontaktialueita (7), 10. asetetaan komponentti (6) asennusreikään (2) siten, että kontaktointipinta tulee johdekerrosta (4) kohti, - muodostetaan sähköiset kontaktit komponentin (6) kontaktialueiden (7) ja asennusalustan johdekerroksen (4) välille, ja - valmistetaan asennusalustan johdekerroksesta (4) johdekuvioita (14), 15 tunnettu siitä,että • · • a · t M *..* - asennusalustaan valmistetaan ainakin yksi kohdistusmerkki (3), • · · f · · • · ;,**i - asetettaessa komponentti (6) asennusreikään (2) komponentti (6) kohdistetaan • f a :· ainakin yhden asennusalustaan valmistetun kohdistusmerkin (3) suhteen, ja ·· * • · a • * · .*··. - johdekuviot (14) kohdistetaan ainakin yhden asennusalustaan valmistetun ·«« 20 kohdistusmerkin (3) avulla. • a·· a • «•a • aa • a • a ··· : I*.
2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että johdekerros (4) • a a a·· a .···. ja komponentin kontaktialueet (7) ovat metallia ja sähköinen kontakti muodostetaan · a *. liittämällä kontaktialueet metallurgisesti johdekerrokseen. a a a aa· a a 25 119583
3. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että komponentin (6) kontaktialueet (7) ovat metallia ja jossa ennen sähköisen kontaktin muodostamista kasvatetaan johdekerroksen (4) päälle metallisia kontaktinystyjä (5) ja jossa sähköinen kontakti muodostetaan liittämällä kontaktialueet metallurgisesti kontaktinystyihin. 5
4. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että johdekerros (4) on metallia ja jossa ennen sähköisen kontaktin muodostamista kasvatetaan komponentin (6) kontaktialueiden päälle metallisia kontaktinystyjä (7) ja jossa sähköinen kontakti muodostetaan liittämällä kontaktinystyt metallurgisesti johdekerrokseen. 10
5. Jonkin patenttivaatimuksen 2-4 mukainen menetelmä, tunnettu siitä, että metallurginen liittäminen toteutetaan juotteettomasti ultraääni- tai termokompressio-menetelmällä.
6. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että ainakin yksi kohdistusmerkki on läpireikä (3), joka läpäisee eristemateriaalikerroksen (1) ja : \: eristemateriaalikerroksen pinnalla olevan johdekerroksen (4).
··· • « · • · · • · * · · • «· • * *·· :...· 7. Patenttivaatimuksen 6 mukainen menetelmä, tunnettu siitä, että johdekuviot ·· · : *.· 20 (14) kohdistetaan komponentin suhteen ainakin yhden läpireiän (3) avulla. ··· • * • · mmm m
···:* 8. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että ainakin yksi »M • · *·;·* kohdistusmerkki on johdekerroksen pinnalle valmistettu kuvio, esimerkiksi metallinen m m :.· · kontaktinysty. • * · • · • i • · · 25 « « · • mm mmm m m • m m • ·· 119583
9. Jonkin patenttivaatimuksen 1 - 8 mukainen menetelmä, tunnettu siitä, että komponentti kiinnitetään eristemateriaalikerrokseen (1) ennen johdekuvioiden (14) valmistamista asennusalustan johdekerroksesta (4).
10. Patenttivaatimuksen 9 mukainen menetelmä, tunnettu siitä, että komponentti (6) kiinnitetään eristemateriaalikerrokseen (1) täyttämällä asennusreikä (2) eristemateriaalilla (8).
11. Jonkin patenttivaatimuksen 1-10 mukainen menetelmä, tunnettu siitä, että 10 asennusalustan johdekerroksesta (4) valmistetaan johdekuvioita (14) poistamalla osa johdekerroksen materiaalista, jolloin jäljelle jäävä materiaali muodostaa johdekuviot.
12. Jonkin patenttivaatimuksen 1-11 mukainen menetelmä, tunnettu siitä, että asennusalustan johdekerros (4) on asennusalustan eristemateriaalikerroksen (1) ensim- 15 mäisellä pinnalla ja jossa valmistetaan toinen johdekerros (9) eristemateriaalikerroksen toiselle pinnalle. • a • a a • · a a · aa* • aa a · a a a a
13. Patenttivaatimuksen 12 mukainen menetelmä, tunnettu siitä, että toinen johde- a a a kerros (9) valmistetaan sen jälkeen, kun komponentti (6) on asetettu asennusreikään (2) aa a : ’.· 20 kontaktointipintaensimmäistäjohdekerrosta(4)kohti. a a a a a a a aa a a a a a a
'·*·* 14. Patenttivaatimuksen 12 tai 13 mukainen menetelmä, tunnettu siitä, että toinen a a a a a *·;·* johdekerros (9) kuvioidaan ja siten muodostetaan johdekuvioita (19) toisesta a ,.*·* j ohdekerroksesta. a a a a a a a ·:· 25 a a a
:*·,· 15. Jonkin patenttivaatimuksen 1-14 mukainen menetelmä, tunnettu siitä, että a a alustaan upotetaan vastaavalla tavalla useampi kitin yksi komponentti (6). 119583
16. Patenttivaatimuksen 15 mukainen menetelmä, tunnettu siitä, että asennus-alustaan valmistetaan oma asennusreikä (2) kullekin alustaan upotettavalle komponentille (6) ja kukin alustaan upotettava komponentti (6) sijoitetaan omaan asennusreikään (2). 5
17. Patenttivaatimuksen 15 tai 16 mukainen menetelmä, tunnettu siitä, että asennusalustan johdekerroksesta (4) valmistetaan johdekuvioita (14) siten, että johdekuvioiden välityksellä muodostuu sähköinen yhteys ainakin kahden komponentin (6) välille. 10
18. Jonkin patenttivaatimuksen 15-17 mukainen menetelmä, tunnettu siitä, että alustaan upotetut komponentit (6) yhdistetään sähköisesti toisiinsa toiminnallisen kokonaisuuden muodostamista varten.
19. Jonkin patenttivaatimuksen 1-18 mukainen menetelmä, tunnettu siitä, että valmistetaan ensimmäinen alusta ja ainakin yksi toinen alusta, ja kiinnitetään : valmistetut alustat toisiinsa päällekkäisesti siten, että altistat tulevat kohdistetuiksi • ·· • · toistensa suhteen. * · · m • 1 • · · * 2· • ··1 e · • · ·2· :1·2: 20
20. Patenttivaatimuksen 19 mukainen menetelmä, tunnettu siitä, että päällekkäin • · kiinnitettyjen alustojen läpi valmistetaan reikiä läpivientejä (31) varten ja valmistetaan φ · · näin aikaansaatuihin reikiin johteet kullakin alustalla olevien elektroniikkapiirien ,.|{1 kytkemiseksi toisiinsa toiminnalliseksi kokonaisuudeksi. • · · t · • · • · · • · * · 2 • 1 2 • M 1 :3: 25 ·· « · · • 1 1 «·· · • 1 · 2 • 1· 3 • · 119583
FI20030292A 2003-02-26 2003-02-26 Menetelmä elektroniikkamoduulin valmistamiseksi FI119583B (fi)

Priority Applications (14)

Application Number Priority Date Filing Date Title
FI20030292A FI119583B (fi) 2003-02-26 2003-02-26 Menetelmä elektroniikkamoduulin valmistamiseksi
US10/546,820 US7299546B2 (en) 2003-02-26 2004-02-25 Method for manufacturing an electronic module
JP2006502075A JP2006520093A (ja) 2003-02-26 2004-02-25 電子モジュールの製造方法
AT04714345T ATE524955T1 (de) 2003-02-26 2004-02-25 Verfahren zur herstellung eines elektronischen moduls
EP04714345A EP1597947B1 (en) 2003-02-26 2004-02-25 Method for manufacturing an electronic module
KR1020057015597A KR20050109944A (ko) 2003-02-26 2004-02-25 전자 모듈 제조 방법
PCT/FI2004/000101 WO2004077902A1 (en) 2003-02-26 2004-02-25 Method for manufacturing an electronic module
US11/907,795 US7609527B2 (en) 2003-02-26 2007-10-17 Electronic module
US12/603,324 US8817485B2 (en) 2003-02-26 2009-10-21 Single-layer component package
US14/467,079 US10085345B2 (en) 2003-02-26 2014-08-25 Electronic module
US16/104,979 US10765006B2 (en) 2003-02-26 2018-08-20 Electronic module
US17/005,527 US11071207B2 (en) 2003-02-26 2020-08-28 Electronic module
US17/357,399 US20210321520A1 (en) 2003-02-26 2021-06-24 Electronic module
US18/184,837 US20230225055A1 (en) 2003-02-26 2023-03-16 Electronic module

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20030292A FI119583B (fi) 2003-02-26 2003-02-26 Menetelmä elektroniikkamoduulin valmistamiseksi
FI20030292 2003-02-26

Publications (3)

Publication Number Publication Date
FI20030292A0 FI20030292A0 (fi) 2003-02-26
FI20030292A FI20030292A (fi) 2004-08-27
FI119583B true FI119583B (fi) 2008-12-31

Family

ID=8565725

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20030292A FI119583B (fi) 2003-02-26 2003-02-26 Menetelmä elektroniikkamoduulin valmistamiseksi

Country Status (7)

Country Link
US (8) US7299546B2 (fi)
EP (1) EP1597947B1 (fi)
JP (1) JP2006520093A (fi)
KR (1) KR20050109944A (fi)
AT (1) ATE524955T1 (fi)
FI (1) FI119583B (fi)
WO (1) WO2004077902A1 (fi)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20030293A (fi) * 2003-02-26 2004-08-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
US8222723B2 (en) * 2003-04-01 2012-07-17 Imbera Electronics Oy Electric module having a conductive pattern layer
US8704359B2 (en) * 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
DE10330448A1 (de) * 2003-07-05 2005-01-27 Daimlerchrysler Ag Verfahren zum platzsparenden Anbringen elektrischer Leitungen
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US20080018556A1 (en) * 2004-09-28 2008-01-24 John Gregory Method for Micropackaging of Leds and Micropackage
FI122128B (fi) 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
US8225499B2 (en) 2005-06-16 2012-07-24 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US7687860B2 (en) 2005-06-24 2010-03-30 Samsung Electronics Co., Ltd. Semiconductor device including impurity regions having different cross-sectional shapes
TWI284402B (en) * 2005-12-30 2007-07-21 Advanced Semiconductor Eng Build-up package and method of an optoelectronic chip
FI20060256L (fi) 2006-03-17 2006-03-20 Imbera Electronics Oy Piirilevyn valmistaminen ja komponentin sisältävä piirilevy
US7836588B2 (en) * 2006-07-06 2010-11-23 Ideon Llc Method for fabricating an electronic device
TWI306729B (en) * 2006-11-17 2009-02-21 Advanced Semiconductor Eng Method for making circuit board and multi-layer substrate with plated through hole structure
DE102007010731A1 (de) * 2007-02-26 2008-08-28 Würth Elektronik GmbH & Co. KG Verfahren zum Einbetten von Chips und Leiterplatte
CN101315925A (zh) * 2007-05-28 2008-12-03 松下电器产业株式会社 电子器件内置模块及其制造方法
US9610758B2 (en) 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
US9953910B2 (en) 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
WO2009001621A1 (ja) * 2007-06-26 2008-12-31 Murata Manufacturing Co., Ltd. 部品内蔵基板の製造方法
US8035983B2 (en) * 2007-07-17 2011-10-11 Ibiden Co., Ltd. Wiring board and method of manufacturing wiring board
US8178789B2 (en) * 2007-07-17 2012-05-15 Ibiden Co., Ltd. Wiring board and method of manufacturing wiring board
KR100945285B1 (ko) * 2007-09-18 2010-03-03 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
AT10247U8 (de) * 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
KR101479506B1 (ko) 2008-06-30 2015-01-07 삼성전자주식회사 임베디드 배선 기판, 이를 포함하는 반도체 패키지 및 그제조 방법
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
US20100012354A1 (en) * 2008-07-14 2010-01-21 Logan Brook Hedin Thermally conductive polymer based printed circuit board
WO2010048653A2 (de) 2008-10-30 2010-05-06 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Verfahren zur integration eines elektronischen bauteils in eine leiterplatte
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
JP5367616B2 (ja) * 2009-02-23 2013-12-11 新光電気工業株式会社 配線基板及びその製造方法
TWI456715B (zh) 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
JP5354224B2 (ja) * 2009-11-19 2013-11-27 株式会社村田製作所 部品内蔵モジュールの製造方法
KR101084250B1 (ko) * 2009-12-14 2011-11-17 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
WO2012042667A1 (ja) * 2010-10-01 2012-04-05 株式会社メイコー 部品内蔵基板の製造方法及びこれを用いた部品内蔵基板
DE112011103607T5 (de) * 2010-10-25 2013-08-22 Korea Electric Terminal Co., Ltd. Leiterplatte und Leiterplattenblock für Fahrzeuge unter Verwendung der Leiterplatte
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
AT13055U1 (de) 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
TWM411098U (en) * 2011-01-28 2011-09-01 Chunghwa Picture Tubes Ltd Circuit board assembly
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US9087701B2 (en) * 2011-04-30 2015-07-21 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within substrate for vertical interconnect in POP
AT13432U1 (de) 2011-08-31 2013-12-15 Austria Tech & System Tech Verfahren zur integration eines bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
AT13436U1 (de) 2011-08-31 2013-12-15 Austria Tech & System Tech Verfahren zur integration eines bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
TWI446501B (zh) * 2012-01-20 2014-07-21 矽品精密工業股份有限公司 承載板、半導體封裝件及其製法
JP6133549B2 (ja) * 2012-04-26 2017-05-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
US9226402B2 (en) * 2012-06-11 2015-12-29 Mc10, Inc. Strain isolation structures for stretchable electronics
US9161454B2 (en) * 2012-12-24 2015-10-13 Unimicron Technology Corp. Electrical device package structure and method of fabricating the same
AT514074B1 (de) 2013-04-02 2014-10-15 Austria Tech & System Tech Verfahren zum Herstellen eines Leiterplattenelements
JP6308007B2 (ja) * 2013-07-16 2018-04-11 ソニー株式会社 配線基板および配線基板の製造方法
AT14563U1 (de) * 2014-03-31 2016-01-15 At&S Austria Technologie & Systemtechnik Ag Verfahren zur Herstellung einer Leiterplatte mit zumindest einer optoelektronischen Komponente
US20150366081A1 (en) * 2014-06-15 2015-12-17 Unimicron Technology Corp. Manufacturing method for circuit structure embedded with electronic device
US9829915B2 (en) 2014-06-18 2017-11-28 Intel Corporation Modular printed circuit board
US9900983B2 (en) * 2014-06-18 2018-02-20 Intel Corporation Modular printed circuit board electrical integrity and uses
KR102374430B1 (ko) * 2015-10-08 2022-03-15 삼성전자주식회사 기판 지지 프레임 및 이를 갖는 저장 장치
WO2017142662A1 (en) * 2016-02-16 2017-08-24 Intel Corporation Modular printed circuit board electrical integrity and uses
JP6660850B2 (ja) * 2016-08-05 2020-03-11 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子部品装置
WO2019171257A1 (en) * 2018-03-06 2019-09-12 King Abdullah University Of Science And Technology Flexible three-dimensional electronic device
US11637166B2 (en) * 2019-04-12 2023-04-25 Boe Technology Group Co., Ltd. Array substrate, manufacturing method thereof, and display apparatus
US20220085002A1 (en) 2020-09-16 2022-03-17 Micron Technology, Inc. Circuit board with spaces for embedding components

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3480836A (en) * 1966-08-11 1969-11-25 Ibm Component mounted in a printed circuit
US3942245A (en) * 1971-11-20 1976-03-09 Ferranti Limited Related to the manufacture of lead frames and the mounting of semiconductor devices thereon
US3931922A (en) * 1972-01-29 1976-01-13 Ferranti, Limited Apparatus for mounting semiconductor devices
US3996412A (en) * 1975-01-17 1976-12-07 Frank W. Schaefer, Inc. Aluminum melting furnace
US4102039A (en) * 1977-02-14 1978-07-25 Motorola, Inc. Method of packaging electronic components
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
GB2204184A (en) * 1987-04-29 1988-11-02 Stanley Bracey Mounting electronic components on substrates
FR2620586A1 (fr) * 1987-09-14 1989-03-17 Em Microelectronic Marin Sa Procede de fabrication de modules electroniques, notamment pour cartes a microcircuits
BE1002529A6 (nl) * 1988-09-27 1991-03-12 Bell Telephone Mfg Methode om een elektronische component te monteren en geheugen kaart waarin deze wordt toegepast.
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
DE4424396C2 (de) 1994-07-11 1996-12-12 Ibm Trägerelement zum Einbau in Chipkarten oder anderen Datenträgerkarten
US5833355A (en) * 1996-12-06 1998-11-10 Dialight Corporation Led illuminated lamp assembly
JPH09270583A (ja) * 1996-03-29 1997-10-14 Hitachi Aic Inc 多層プリント配線板
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US6040618A (en) * 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
US6082610A (en) * 1997-06-23 2000-07-04 Ford Motor Company Method of forming interconnections on electronic modules
US5979270A (en) * 1997-07-09 1999-11-09 Unipat Ag Hydrostatic transaxle
WO1999021224A1 (fr) * 1997-10-17 1999-04-29 Ibiden Co., Ltd. Substrat d'un boitier
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
SE515856C2 (sv) * 1999-05-19 2001-10-22 Ericsson Telefon Ab L M Bärare för elektronikkomponenter
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
JP3721893B2 (ja) * 1999-10-20 2005-11-30 セイコーエプソン株式会社 半導体装置、ならびに電子機器
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP3246502B2 (ja) * 2000-01-27 2002-01-15 松下電器産業株式会社 部品内蔵両面配線板の製造方法、及び電子回路構成体の製造方法
ES2315249T3 (es) * 2000-02-08 2009-04-01 Gift Technologies, Llc Conductor de transmision electrica reforzado compuesto.
EP1130605A1 (de) * 2000-03-01 2001-09-05 Wermelinger AG Verfahren zur Herstellung eines Hochspannungsverbundisolators, Hochspannungsisolator sowie Kunststoff zur Verwendung in dem Verfahren, und Verfahren zur Herstellung eines nicht-zylindrischen Bauteils
TW569424B (en) 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP3537400B2 (ja) * 2000-03-17 2004-06-14 松下電器産業株式会社 半導体内蔵モジュール及びその製造方法
DE10122705B4 (de) * 2000-05-11 2012-07-26 Mitutoyo Corp. Einrichtung mit funktionalem Bauelement und Verfahren zu seiner Herstellung
JP2002158450A (ja) * 2000-09-06 2002-05-31 Ngk Spark Plug Co Ltd 配線基板
US6489185B1 (en) 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP2002110856A (ja) * 2000-10-03 2002-04-12 Sony Corp 半導体装置の製造方法
US6984576B1 (en) * 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
JP2002158258A (ja) 2000-11-17 2002-05-31 Sony Corp 半導体装置、及び半導体装置の製造方法
DE10058748C1 (de) * 2000-11-27 2002-07-25 Markus Dirscherl Verfahren zur Herstellung eines Bauteils sowie Vorrichtung zur Durchführung des Verfahrens
JP4572465B2 (ja) * 2000-12-15 2010-11-04 株式会社村田製作所 電子部品装置の製造方法
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP2002204057A (ja) * 2001-01-05 2002-07-19 Ibiden Co Ltd 多層プリント配線板の製造方法および多層プリント配線板
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP4694007B2 (ja) * 2001-02-14 2011-06-01 イビデン株式会社 三次元実装パッケージの製造方法
JP3904401B2 (ja) * 2001-03-27 2007-04-11 シャープ株式会社 多層プリント配線板およびその製造方法
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
CN1324778C (zh) * 2001-11-27 2007-07-04 株式会社藤仓 用于电力电缆电性连接的构造和部件及该部件的制造方法
JP2003189451A (ja) * 2001-12-11 2003-07-04 Yazaki Corp ハーネス弛み吸収装置
US6891276B1 (en) * 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
JP4068953B2 (ja) 2002-12-25 2008-03-26 三井化学株式会社 プロピレン系樹脂組成物
TW200507131A (en) 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device

Also Published As

Publication number Publication date
US8817485B2 (en) 2014-08-26
US20150043177A1 (en) 2015-02-12
US20230225055A1 (en) 2023-07-13
WO2004077902A1 (en) 2004-09-10
ATE524955T1 (de) 2011-09-15
US11071207B2 (en) 2021-07-20
KR20050109944A (ko) 2005-11-22
FI20030292A0 (fi) 2003-02-26
JP2006520093A (ja) 2006-08-31
FI20030292A (fi) 2004-08-27
US20180376597A1 (en) 2018-12-27
EP1597947A1 (en) 2005-11-23
US7299546B2 (en) 2007-11-27
US20210037654A1 (en) 2021-02-04
US10085345B2 (en) 2018-09-25
EP1597947B1 (en) 2011-09-14
US20080043441A1 (en) 2008-02-21
US20100103635A1 (en) 2010-04-29
US7609527B2 (en) 2009-10-27
US20060218782A1 (en) 2006-10-05
US20210321520A1 (en) 2021-10-14
US10765006B2 (en) 2020-09-01

Similar Documents

Publication Publication Date Title
FI119583B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
FI115601B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI119215B (fi) Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
KR102332362B1 (ko) 초박형 임베디드 반도체 소자 패키지 및 그 제조 방법
FI115285B (fi) Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI117814B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
KR100656751B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
US8238109B2 (en) Flex-rigid wiring board and electronic device
US8789271B2 (en) Method for integrating an electronic component into a printed circuit board
US20070131349A1 (en) Method for manufacturing an electronic module, and an electronic module
KR101060856B1 (ko) 전자 모듈 및 전자 모듈 제조 방법
KR20060066115A (ko) 전자 모듈 제조 방법
US8222723B2 (en) Electric module having a conductive pattern layer

Legal Events

Date Code Title Description
PC Transfer of assignment of patent

Owner name: GE EMBEDDED ELECTRONICS OY

PC Transfer of assignment of patent

Owner name: IMBERA TEK, LLC