DE10316128B4 - Synchroner Halbleiterbaustein und Verfahren zum Einstellen einer Datenausgabezeit - Google Patents

Synchroner Halbleiterbaustein und Verfahren zum Einstellen einer Datenausgabezeit Download PDF

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Abstract

Synchroner Halbleiterbaustein mit
– einem internen Taktgenerator (210, 310) zum Empfangen eines externen Taktsignals (E_CLK) und zum Erzeugen eines internen Taktsignals (I_CLK) und
– einem Datenausgabepuffer (230, 330) zum Empfangen eines Datenausgabetaktsignals (D_CLK) und Ausgeben von aus einer Speicherzelle gelesenen Daten (R_DATA) in Reaktion auf das Datenausgabetaktsignal (D_CLK),
gekennzeichnet durch
– eine Taktsignalsteuerschaltung (220, 320, 410) zum Empfangen des internen Taktsignals (I_CLK) und von Bitorganisationsinformation (B_ORG) und zum Einstellen der Phasenlage des internen Taktsignals (I_CLK) und Erzeugen des Datenausgabetaktsignals (D_CLK) in Abhängigkeit von der Bitorganisationsinformation (B_ORG).

Description

  • Die Erfindung betrifft einen synchronen Halbleiterbaustein, insbesondere einen synchronen dynamischen Speicherbaustein mit direktem Zugriff (SDRAM), dessen Bitorganisation veränderbar ist, und ein zugehöriges Verfahren zum Einstellen einer Datenausgabezeit.
  • Ein synchroner dynamischer Speicherbaustein mit direktem Zugriff (SDRAM) ist ein dynamischer Speicherbaustein mit direktem Zugriff (DRAM) zum Eingeben oder Ausgeben von mindestens einer Datenart synchronisiert mit einem externen Taktsignal. Die Anzahl an Datenbits, die gleichzeitig in den SDRAM-Baustein eingegeben oder vom SDRAM-Baustein ausgegeben werden können, wird Dateneingabe-/Datenausgaberegulierung oder Bitorganisation genannt. Beispielsweise ist die Bitorganisation eines SDRAM-Bausteins, bei dem gleichzeitig 4 Datenbits parallel ein- oder ausgegeben werden können, gleich vier und die Bitorganisation eines SDRAM-Bausteins, bei dem gleichzeitig 8 Datenbits parallel ein- oder ausgegeben werden können, ist gleich acht. Generell wird die Bitorganisation eines SDRAM-Bausteins beispielsweise als „x4", „x8" oder „x16" bezeichnet.
  • Grundsätzlich wird die Bitorganisation eines SDRAM-Bausteins nicht während eines Entwurfsprozesses bestimmt, sondern nachdem der SDRAM-Baustein entworfen und hergestellt ist, um mit verschiedenen Bitorganisationen zu arbeiten. Das bedeutet, dass SRAM-Bausteine so entworfen werden, dass sie mit verschiedenen Bitorganisationen arbeiten und ihre Bitorganisation direkt vor dem Versand bestimmt wird.
  • Für den Fall, dass der SDRAM-Baustein mit verschiedenen Bitorganisationen arbeitet, variiert jedoch die Zugriffszeit in Abhängigkeit von der Bitorganisation. Die Zugriffszeit bezieht sich auf Zeitverluste beim Ausgeben von Daten bezogen auf eine Referenzflanke eines Taktsignals und wird bei einem SDRAM-Baustein mit einfacher Datenrate (SDR) als tSAC und bei einem SDRAM mit doppelter Datenrate (DDR) als tAC angegeben. Generell wird die Zugriffszeit so gesetzt, dass sie innerhalb eines vorbestimmten Bereichs liegt.
  • Der Grund, warum die Zugriffszeit für einen SDRAM-Baustein von seiner Bitorganisation abhängig ist, liegt darin, dass die Anzahl von Ausgangstreibern, die benötigt werden, um eine Anzahl von Anschlüssen zu treiben, die mit Energie versorgt werden, um so größer ist, je größer die Bitorganisation ist. Aus diesem Grund ist die Zugriffszeit um so kleiner, je kleiner die Bitorganisation ist, und um so größer, je größer die Bitorganisation ist. Da sich die Zugriffszeit in Abhängigkeit von der Bitorganisation verändert, gibt es eine große Wahrscheinlichkeit, dass sie nicht innerhalb des vorbestimmten Zeitbereichs liegt.
  • 1 zeigt ein Blockdiagramm eines herkömmlichen SDRAM-Bausteins 100. Der SDRAM-Baustein 100 umfaßt einen internen Taktgenerator 110 und einen Datenausgabepuffer 120. Der interne Taktgenerator 110 empfängt ein externes Taktsignal E_CLK und erzeugt ein internes Taktsignal I_CLK. In einem SDRAM-Baustein mit einfacher Datenrate ist der interne Taktgenerator 110 nur ein Puffer, um das externe Taktsignal E_CLK in das interne Taktsignal umzuwandeln, während bei einem SDRAM-Baustein mit doppelter Datenrate (DDR) der interne Taktgenerator 110 als Verzögerungsregelkreis oder als Phasensynchronisationsregelkreis ausgeführt ist, um die Phase des internen Taktsignals I_CLK präzise zu steuern.
  • Der Datenausgabepuffer 120 ist eine Schaltung, die Daten, die aus einer Speicherzelle ausgelesen werden, in Abhängigkeit vom internen Taktsignal I_CLK nach außerhalb ausgibt und einen nicht dargestellten Ausgangstreiber umfasst, der in Abhängigkeit von Ausgabedaten R_DATA einen Ausgabeknoten oder Ausgabeanschluss auf einen vorbestimmten Pegel steuert.
  • Der Energieverbrauch des Datenausgabepuffers 120 ist von der Bitorganisation des SDRAM-Bausteins 100 abhängig. Wie bereits erwähnt, ist die Anzahl von betriebenen, nicht gezeigten Ausgangstreibern um so größer, je größer die Bitorganisation ist. Eine Erhöhung der Bitorganisation des SDRAM-Bausteins 100 resultiert in einem Anstieg der in 1 schematisch angedeuteten Zugriffszeit TP1 im Datenausgabepuffer 120. Deshalb hängt der Zeitverlust bei der Datenausgabe von der Bitorganisation ab.
  • Zusammenfassend kann gesagt werden, dass die Zeit für den Zugriff auf einen herkömmlichen SDRAM-Baustein von seiner Bitorganisation abhängig ist, wodurch die Zugriffszeit für eine bestimmte Bitorganisation außerhalb eines vorbestimmten Bereichs liegen kann.
  • In der Patentschrift US 5.930.182 sind ein synchroner Halbleiterbaustein und ein zugehöriges Verfahren zum Einstellen einer Datenausgabezeit desselben offenbart, bei denen ein Datenausgabetaktsignal anhand eines von einem externen Taktsignal abgeleiteten internen Taktsignals erzeugt wird, dessen Phasenlage abhängig von einer extern zugeführten Steuerinformation einstellbar ist. Detaillierte Schaltungsaufbauten von hierfür einsetzbaren, mit Verzögerungsregelkreis arbeitenden Verzögerungsschaltungen sind beispielsweise in der Patentschrift US 5.946.268 offenbart.
  • Es ist Aufgabe der Erfindung, einen synchronen Halbleiterbaustein anzugeben, der mit verschiedenen Bitorganisationen betrieben werden kann und trotzdem unabhängig von seiner Bitorganisation eine gleichbleibende Datenausgabezeit hat, d. h. Zugriffszeit tAC oder tSAC, und ein erhöhtes Leistungsvermögen aufweist sowie ein Verfahren zum entsprechenden Einstellen der Datenausgabezeit für einen solchen Halbleiterbaustein anzugeben.
  • Die Erfindung löst diese Aufgabe durch einen synchronen Halbleiterbaustein mit den Merkmalen des Patentanspruchs 1 oder 6 und durch ein Verfahren zum Einstellen einer Datenausgabezeit mit den Merkmalen des Patentanspruchs 11 oder 13.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
  • 1 ein Blockschaltbild eines herkömmlichen synchronen DRAM-Bausteins;
  • 2 ein Blockschaltbild eines ersten Ausführungsbeispiels eines erfindungsgemäßen synchronen DRAM-Bausteins;
  • 3 ein Blockschaltbild eines zweiten Ausführungsbeispiels eines erfindungsgemäßen synchronen DRAM-Bausteins;
  • 4 ein Blockschaltbild eines dritten Ausführungsbeispiels eines erfindungsgemäßen synchronen DRAM-Bausteins;
  • 5 ein Schaltbild einer in 3 dargestellten Taktsteuerschaltung; und
  • 6 ein Schaltbild einer in 4 dargestellten Ausgleichsverzögerungssteuerschaltung.
  • 2 zeigt ein Blockschaltbild eines ersten Ausführungsbeispiels eines erfindungsgemäßen SDRAM-Bausteins 200. Der SDRAM-Baustein 200 umfaßt einen Taktsignalpuffer 210, eine Taktsteuerschaltung 220 und einen Datenausgabepuffer 230.
  • Der Taktsignalpuffer 210 speichert ein externes Taktsignal E_CLK zwischen, um ein internes Taktsignal I_CLK zu erzeugen. Daher hat das interne Taktsignal I_CLK eine Phasenlage, die gegenüber einer Phasenlage des externen Taktsignals E_CLK um einen vorbestimmten Betrag verzögert ist.
  • Die Taktsteuerschaltung 220 empfängt das interne Taktsignal I_CLK und stellt die Phasenlage des internen Taktsignals I_CLK in Abhängigkeit von einer Information über die Bitorganisation B_ORG ein und erzeugt als Ausgangssignal ein Datenausgabetaktsignal D_CLK. In anderen Worten ausgedrückt, erzeugt die Taktsteuerschaltung 220 in Abhängigkeit von der Information über die Bitorganisation B_ORG das Datenausgabetaktsignal D_CLK mit einer Verzögerung gegenüber dem internen Taktsignal I_CLK um eine vorbestimmte Zeitspanne oder mit substantiell der gleichen Phasenlage wie das interne Taktsignal I_CLK. Die Bitorganisationsinformation B_ORG ist ein internes Signal, das den Wert der gesetzten Bitorganisation angibt.
  • Der Datenausgabepuffer 230 gibt in Abhängigkeit vom Datenausgabetaktsignal D_CLK aus einer Speicherzelle ausgelesene Ausgabedaten R_DATA nach außerhalb aus. Das bedeutet, dass der Datenausgabepuffer 230 von dem Datenausgabetaktsignal D_CLK getriggert wird und dann beginnt, die aus einer Speicherzelle ausgelesenen Daten R_DATA auszugeben.
  • Ein durch das Anlegen des Datenausgabetaktsignals D_CLK an den Datenausgabepuffer 230 und das anschließende Ausgeben des Ausgangssignals verursachter Zeitverlust hängt von der Bitorganisation ab. Das bedeutet, dass die Verzögerungszeit im Datenausgabepuffer 230 um so länger ist, je größer die Bitorganisation ist. Deshalb wird die Taktsteuerschaltung 220 so gesetzt, dass die Verzögerungszeit um so länger ist, je kleiner die Bitorganisation ist. Auf diese Weise ist es möglich, eine feste, in 2 schematisch angedeutete Gesamtverzögerungszeit TP2 für die Taktsteuerschaltung 220 und den Datenausgabepuffer 230 einzustellen, die unabhängig von der Bitorganisation ist. Dies ergibt einen konstanten Zugriffszeitverlust bei der vom externen Taktsignal E_CLK abhängigen Datenausgabe unabhängig von der Bitorganisation.
  • 3 zeigt ein Blockschaltbild eines zweiten Ausführungsbeispiels eines erfindungsgemäßen SDRAM-Bausteins 300. Der SDRAM-Baustein 300 umfaßt einen Verzögerungsregelkreis 310, eine Taktsteuerschaltung 320 und einen Datenausgabepuffer 330.
  • Der Verzögerungsregelkreis 310 umfaßt einen Puffer 315, eine Phasenvergleicherschaltung 311, eine Verzögerungssteuerschaltung 312, eine Verzögerungsschaltung 313 und eine Ausgleichsverzögerungsschaltung 314. Die Phasenvergleicherschaltung 311 vergleicht die Phasenlage eines externen Taktsignals E_CLK mit der Phasenlage eines Rückkopplungssignals FB und erzeugt ein Detektions- bzw. Vergleichssignal DS, das der Differenz der beiden Phasenlagen entspricht. Die Verzögerungssteuerschaltung 312 empfängt das Vergleichssignal DS und erzeugt ein Verzögerungssteuersignal CON. Die Verzögerungsschaltung 313 verzögert zur Erzeugung des internen Taktsignals I_CLK das externe Taktsignal E_CLK unter Verwendung des Verzögerungssteuersignals CON um einen vorbestimmten Betrag. Die Ausgleichsverzögerungsschaltung 314 ist eine Replikaschaltung, die eine Verzögerungszeit des Datenausgabepuffers 330 und der Taktsteuerschaltung 320 kompensiert und das interne Taktsignal I_CLK verzögert, um das Rückkopplungssignal FB zu erzeugen.
  • Deshalb wird die Ausgleichsverzögerungsschaltung 314 so eingestellt, dass sie die gleiche Verzögerungszeit hat wie der Datenausgabepuffer 330 und die Taktsteuerschaltung 320, wodurch das Rückkopplungssignal FB die gleiche Phasenlage erhält wie die Ausgabedaten DOUT, die vom Datenausgabepuffer 330 ausgegeben werden. Deshalb vergleicht der Verzögerungsregelkreis 310 das Rückkopplungssignal FB, das die gleiche Phasenlage hat wie die Ausgabedaten DOUT, mit einem externen Taktsignal, um Synchronisiervorgänge durchzuführen.
  • Wie die Taktsteuerschaltung 220 aus 2 stellt die Taktsteuerschaltung 320 die Phasenlage des internen Taktsignals I_CLK in Abhängigkeit von einer Bitorganisationsinformation B_ORG ein, um das Datenausgabetaktsignal D_CLK zu erzeugen. Vorzugsweise wird eine Verzögerungszeit in der Taktsteuerschaltung 320 so gesetzt, dass die Gesamtverzögerungszeit in der Taktsteuerschaltung 320 und im Datenausgabepuffer 330 unabhängig von der Bitorganisation konstant ist. Deshalb ist die Verzögerungszeit in der Taktsteuerschaltung 320 um so länger, je kleiner die Bitorganisation ist.
  • Der Datenausgabepuffer 330 gibt Daten R_DATA, die aus einer Speicherzelle ausgelesen werden, in Abhängigkeit vom Datenausgabetaktsignal D_CLK nach außerhalb aus.
  • Die Struktur der Taktsteuerschaltung 320 ist in 5 dargestellt. Wie aus 5 ersichtlich ist, umfaßt die Taktsteuerschaltung 320 zum Erzeugen des Datenausgabetaktsignals D_CLK aus dem internen Taktsignal I_CLK eine Mehrzahl von Pfaden. Aus Gründen der Übersichtlichkeit ist in 5 die Taktsteuerschaltung beispielsweise mit drei Pfaden, d. h. mit einem ersten bis dritten Pfad P1, P2 und P3, dargestellt.
  • Der erste Pfad P1 umfaßt einen Schalter 511, der leitend geschaltet wird, wenn die Bitorganisationsinformation B_ORG gleich x16 ist. Der zweite Pfad P2 umfaßt einen Schalter 512, der leitend geschaltet wird, wenn die Bitorganisationsinformation B_ORG gleich x8 ist, und eine erste Verzögerungsschaltung 521. Vorzugsweise hat die erste Verzögerungsschaltung 521 eine Verzögerungszeit, die der Differenz zwischen der Verzögerungszeit im Datenausgabepuffer 330 bei einer Bitorganisation von x16 und der Verzögerungszeit im Datenausgabepuffer 330 bei einer Bitorganisation von x8 entspricht. Der dritte Pfad P3 umfaßt einen Schalter 513, der leitend geschaltet wird, wenn die Bitorganisationsinformation B_ORG gleich x4 ist, und eine zweite Verzögerungsschaltung 522. Vorzugsweise hat die zweite Verzögerungsschaltung 522 eine Verzögerungszeit, die der Differenz zwischen der Verzögerungszeit im Datenausgabepuffer 330 bei einer Bitorganisation von x16 und der Verzögerungszeit im Datenausgabepuffer 330 bei einer Bitorganisation von x4 entspricht. Die erste und die zweite Verzögerungsschaltung 521 und 522 sind jeweils aus mindestens einem Inverter aufgebaut, wobei die Verzögerungszeit über die Anzahl von Invertern eingestellt wird.
  • Die Taktsteuerschaltung 320 wählt in Abhängigkeit von der Bitorganisationsinformation B-ORG einen der drei Pfade P1 bis P3 aus. Genauer gesagt, wird der erste Pfad oder der zweite Pfad oder der dritte Pfad ausgewählt, wenn die Bitorganisation gleich x16 bzw. x8 bzw. x4 ist.
  • Die Verzögerungszeit im Datenausgabepuffer 330, die sich in Abhängigkeit von der Bitorganisation verändert, wird durch die Taktsteuerschaltung 320 kompensiert. Deshalb ist der Zeitverlust bei der Datenausgabe in Abhängigkeit vom externen Taktsignal E_CLK immer gleich, unabhängig davon, ob der SDRAM-Baustein 300 mit einer Bitorganisation von x4 oder x8 oder x16 arbeitet.
  • Es ist möglich, die Taktsteuerschaltung 220 aus 2 mit der gleichen Struktur aufzubauen wie die Taktsteuerschaltung 320 aus 5.
  • 4 zeigt ein Blockschaltbild eines dritten Ausführungsbeispiels eines erfindungsgemäßen SDRAM-Bausteins 400. Der SDRAM-Baustein 400 umfaßt einen Verzögerungsregelkreis 410 und einen Datenausgabepuffer 330.
  • Der Verzögerungsregelkreis 410 umfaßt einen Puffer 315, eine Phasenvergleicherschaltung 311, eine Verzögerungssteuerschaltung 312, eine Verzögerungsschaltung 313 und eine Ausgleichsverzögerungssteuerschaltung 414. Im dritten Ausführungsbeispiel haben die Phasenvergleicherschaltung 311, die Verzögerungssteuerschaltung 312, die Verzögerungsschaltung 313 und der Datenausgabepuffer 330 die gleiche Struktur und Funktionsweise wie die im Zusammenhang mit 3 beschriebenen entsprechenden Baugruppen. Deshalb wird hier auf ihre wiederholte Beschreibung verzichtet. Jedoch unterscheidet sich die Verzögerungsschaltung 313 der 4 von der Verzögerungsschaltung 313 der 3 dadurch, dass das externe Taktsignal E_CLK in Abhängigkeit vom Verzögerungssteuersignal CON um eine vorbestimmte Zeitspanne verzögert wird, um das Datenausgabetaktsignal D_CLK zu erzeugen.
  • Die Ausgleichsverzögerungssteuerschaltung 414 verzögert das Datenausgabetaktsignal D_CLK, um das Rückkopplungssignal FB zu erzeugen. Die Verzögerungszeit des Datenausgabetaktsignals D_CLK wird in Abhängigkeit von der Bitorganisationsinformation B-ORG eingestellt. Deshalb hängt die Phasenlage des Rückkopplungssignals FB von der Bitorganisation ab.
  • Die Struktur der Ausgleichsverzögerungssteuerschaltung 414 ist in 6 dargestellt. Wie aus 6 ersichtlich ist, umfaßt die Ausgleichsverzögerungssteuerschaltung 414 zum Erzeugen des Rückkopplungssignals FB aus dem Datenausgabetaktsignal D_CLK eine Mehrzahl von Pfaden. Aus Gründen der Übersichtlichkeit sind in 6 beispielsweise drei Pfade dargestellt, d. h. ein erster bis dritter Pfad P1, P2 und P3.
  • Der erste Pfad P1 umfaßt einen Schalter 611, der leitend geschaltet wird, wenn die Bitorganisationsinformation B_ORG gleich x4 ist. Der zweite Pfad P2 umfaßt einen Schalter 612, der leitend geschaltet wird, wenn die Bitorganisationsinformation B_ORG gleich x8 ist, und eine erste Verzögerungsschaltung 621. Vorzugsweise hat die erste Verzögerungsschaltung 621 eine Verzögerungszeit, die der Verzögerungszeit im Datenausgabepuffer 330 bei einer Bitorganisation von x8 entspricht. Der dritte Pfad P3 umfaßt einen Schalter 613, der leitend geschaltet wird, wenn die Bitorganisationsinformation B_ORG gleich x16 ist, und eine zweite Verzögerungsschaltung 622. Vorzugsweise hat die zweite Verzögerungsschaltung 622 eine Verzögerungszeit, die der Verzögerungszeit im Datenausgabepuffer 330 bei einer Bitorganisation von x16 entspricht. Die erste und die zweite Verzögerungsschaltung 612 und 622 sind jeweils aus mindestens einem Inverter aufgebaut, wobei die Verzögerungszeit über die Anzahl von Invertern eingestellt wird.
  • Die Ausgleichsverzögerungssteuerschaltung 414 wählt in Abhängigkeit von der Bitorganisationsinformation B-ORG einen der drei Pfade P1 bis P3 aus. Genauer gesagt, wird der erste Pfad ausgewählt, wenn die Bitorganisation gleich x4 ist, der zweite Pfad wird ausgewählt, wenn die Bitorganisation gleich x8 ist und der dritte Pfad wird ausgewählt, wenn die Bitorganisation gleich x16 ist.
  • Wie oben beschrieben, wird die Verzögerungszeit in der Ausgleichsverzögerungssteuerschaltung 414 in Abhängigkeit von der Bitorganisation eingestellt, wodurch die Verzögerungszeit in der Verzögerungsschaltung 313 eingestellt wird. Daraus resultiert, dass das Datenausgabetaktsignal D_CLK mit einer gesteuerten Phasenlage erzeugt wird. Das bedeutet, dass sich das Datenausgabetaktsignal D_CLK um so mehr an die Pha senlage des externen Taktsignals E_CLK annähert, je kürzer die Verzögerungszeit in der Ausgleichsverzögerungssteuerschaltung 414 ist. Je länger andererseits die Verzögerungszeit in der Ausgleichsverzögerungssteuerschaltung 414 ist, um so mehr eilt das Datenausgabetaktsignal D_CLK dem externen Taktsignal E_CLK voraus.
  • Zusammenfassend ergibt sich, dass die Verzögerungszeit im Datenausgabepuffer 330, die sich in Abhängigkeit von der Bitorganisation verändert, durch die Ausgleichsverzögerungssteuerschaltung 414 kompensiert wird. Deshalb kann die Datenausgabezeit unabhängig von der Bitorganisation im Vergleich mit dem externen Taktsignal E_CLK gleichmäßig gesteuert werden.
  • Durch die vorliegende Erfindung kann der Zeitverlust bei der Datenausgabe bei einem synchronen Halbleiterbaustein, der mit verschiedenen Bitorganisationen betrieben wird, reguliert werden, wodurch eine Verzerrung oder ein Versatz der Ausgabedaten in Abhängigkeit von der Bitorganisation minimiert wird.

Claims (14)

  1. Synchroner Halbleiterbaustein mit – einem internen Taktgenerator (210, 310) zum Empfangen eines externen Taktsignals (E_CLK) und zum Erzeugen eines internen Taktsignals (I_CLK) und – einem Datenausgabepuffer (230, 330) zum Empfangen eines Datenausgabetaktsignals (D_CLK) und Ausgeben von aus einer Speicherzelle gelesenen Daten (R_DATA) in Reaktion auf das Datenausgabetaktsignal (D_CLK), gekennzeichnet durch – eine Taktsignalsteuerschaltung (220, 320, 410) zum Empfangen des internen Taktsignals (I_CLK) und von Bitorganisationsinformation (B_ORG) und zum Einstellen der Phasenlage des internen Taktsignals (I_CLK) und Erzeugen des Datenausgabetaktsignals (D_CLK) in Abhängigkeit von der Bitorganisationsinformation (B_ORG).
  2. Synchroner Halbleiterbaustein nach Anspruch 1, dadurch gekennzeichnet, dass die Taktsignalsteuerschaltung (220, 320, 410) eine Mehrzahl von Pfaden (P1, P2, P3) zum Erzeugen des Datenausgabetaktsignals (D_CLK) aus dem internen Taktsignal (I_CLK) aufweist und einen dieser Pfade (P1, P2, P3) in Abhängigkeit von der Bitorganisationsinformation (B_ORG) auswählt.
  3. Synchroner Halbleiterbaustein nach Anspruch 2, dadurch gekennzeichnet, dass die Verzögerungszeit des ausgewählten Pfades um so länger ist, je kleiner die Bitorganisation ist.
  4. Synchroner Halbleiterbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass der interne Taktgenerator ein Verzögerungsregelkreis (310) ist.
  5. Synchroner Halbleiterbaustein nach Anspruch 4, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (310) folgende Elemente umfasst: – eine Phasenvergleicherschaltung (311) zum Vergleichen der Phasenlage des externen Taktsignals (E_CLK) mit der Phasenlage eines Rückkopplungssignals (FB) und zur Erzeugung eines Vergleichssignals (DS), das der Differenz der Phasenlagen entspricht, – eine Verzögerungssteuerschaltung (312) zum Empfangen des Vergleichssignals (DS) und zum Erzeugen eines Verzögerungssteuersignals (CON), – eine Verzögerungsschaltung (313) zum Verzögern des externen Taktsignals (E_CLK) um eine vorbestimmte Zeitdauer in Abhängigkeit vom Verzögerungssteuersignal (CON) und zum Erzeugen des internen Taktsignals (I_CLK) und – eine Ausgleichsverzögerungsschaltung (314) zum Verzögern des internen Taktsignals (I_CLK) und zum Erzeugen des Rückkopplungssignals (FB).
  6. Synchroner Halbleiterbaustein mit – einem Verzögerungsregelkreis (410) zum Empfangen eines externen Taktsignals (E_CLK) und zum Erzeugen eines Datenausgabetaktsignals (D_CLK) und – einer Datenausgabeschaltung (330), die in Abhängigkeit vom Datenausgabetaktsignal (D_CLK) Daten, die aus einer Speicherzelle gelesen werden, nach außerhalb ausgibt, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (410) folgende Elemente umfasst: – eine Phasenvergleicherschaltung (311) zum Vergleichen der Phasenlage des externen Taktsignals (E_CLK) mit der Phasenlage eines Rückkopplungssignals (FB) und zur Erzeugung eines Vergleichssignals (DS), das der Differenz der Phasenlagen entspricht, – eine Verzögerungssteuerschaltung (312) zum Empfangen des Vergleichssignals (DS) und zum Erzeugen eines Verzögerungssteuersignals (CON), – eine Verzögerungsschaltung (313) zum Verzögern des externen Taktsignals (E_CLK) um eine vorbestimmte Zeitdauer in Abhängigkeit vom Verzögerungssteuersignal (CON) und zum Erzeugen des Datenausgabetaktsignals (D_CLK) und – eine Ausgleichsverzögerungssteuerschaltung (414) zum Verzögern des Datenausgabetaktsignals (D_CLK) in Abhängigkeit von einer Bitorganisationsinformation (B_ORG) und zum Erzeugen des Rückkopplungssignals (FB).
  7. Synchroner Halbleiterbaustein nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Verzögerungsschaltung (313) eine Anzahl von hintereinander geschalteten Invertern umfaßt, wobei die Anzahl der Inverter die vorbestimmte Zeitdauer festlegt.
  8. Synchroner Halbleiterbaustein nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Ausgleichsverzögerungssteuerschaltung (414) eine Mehrzahl von Pfaden (P1, P2, P3) zum Erzeugen des Rückkopplungssignals (FB) aus dem Datenausgabetaktsignal (D_CLK) aufweist und einen dieser Pfade (P1, P2, P3) in Abhängigkeit von der Bitorganisationsinformation (B_ORG) auswählt.
  9. Synchroner Halbleiterbaustein nach einem der Ansprüche 2 bis 5 und 8, dadurch gekennzeichnet, dass jeder aus der Mehrzahl von Pfaden (P1, P2, P3) einen Schalter umfaßt, der in Abhängigkeit von der Bitorganisationsinformation (B_ORG) leitend oder sperrend geschaltet wird.
  10. Synchroner Halbleiterbaustein nach einem der Ansprüche 2, 8 und 9, dadurch gekennzeichnet, dass die Verzögerungszeit des ausgewählten Pfades um so länger ist, je größer die Bitorganisation ist.
  11. Verfahren zum Einstellen einer Datenausgabezeit bei einem synchronen Halbleiterbaustein, bei dem – ein externes Taktsignal (E_CLK) empfangen und ein internes Taktsignal (I_CLK) erzeugt wird und – Daten, die aus einer Speicherzelle ausgelesen werden, in Abhängigkeit von einem Datenausgabetaktsignal (D_CLK) nach außen ausgegeben werden, dadurch gekennzeichnet, dass – die Phasenlage des internen Taktsignals (I_CLK) in Abhängigkeit von einer Bitorganisation (B_ORG) eingestellt und dadurch das Datenausgabetaktsignal (D_CLK) erzeugt wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Erzeugen des Datenausgabetaktsignals (D_CLK) eine Auswahl eines Pfades aus einer Mehrzahl von Pfaden (P1, P2, P3) in Abhängigkeit von der Bitorganisationsinformation (B_ORG) umfaßt, die jeweils unterschiedliche Verzögerungszeiten zum Erzeugen des Datenausgabetaktsignals (D_CLK) aus dem internen Taktsignal (I_CLK) haben.
  13. Verfahren zum Einstellen einer Datenausgabezeit bei einem synchronen Halbleiterbaustein, bei dem – Daten, die aus einer Speicherzelle ausgelesen werden, in Abhängigkeit von einem Datenausgabetaktsignal (D_CLK) nach außen ausgegeben werden, gekennzeichnet durch folgende Schritte: – Vergleichen der Phasenlage eines externen Taktsignals (E_CLK) mit der Phasenlage eines Rückkopplungssignals (FB) und Erzeugen eines Vergleichssignals (DS), das der Differenz der Phasenlagen entspricht, – Erzeugen eines Verzögerungssteuersignals (CON) in Abhängigkeit vom Vergleichssignal (DS), – Verzögern des externen Taktsignals (E_CLK) um eine vorbestimmte Zeitspanne in Abhängigkeit vom Verzögerungssteuersignal (CON) und Erzeugen des Datenausgabetaktsignals (D_CLK) und – Einstellen der Phasenlage des Datenausgabetaktsignals (D_CLK) in Abhängigkeit von einer Bitorganisation und Erzeugen des Rückkopplungssignals (FB).
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Erzeugen des Rückkopplungssignals (FB) eine Auswahl eines Pfades aus einer Mehrzahl von Pfaden (P1, P2, P3) in Abhängigkeit von der Bitorganisationsinformation (B_ORG) umfaßt, die jeweils unterschiedliche Verzögerungszeiten zum Erzeugen des Rückkopplungssignals (FB) aus dem Datenausgabetaktsignal (D_CLK) haben.
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