Technisches Gebiet
Die vorliegende Erfindung betrifft im allgemeinen Halbleiter
speichervorrichtungen und insbesondere synchrone Halbleiter
speichervorrichtungen, die einen Zugriff auf ein Speicher
zellenfeld auf der Basis eines n-Bit-Vorabrufmodus haben.
Hintergrund der Erfindung
Es ist erwünscht, dass eine synchrone Halbleiterspeichervor
richtung mit einer hohen externen Taktfrequenz arbeitet. Daraus
resultiert, dass die synchrone Halbleiterspeichervorrichtung mit
hohen Geschwindigkeiten ausgelesen und beschrieben werden kann.
Ein Verfahren zum Erhöhen der Geschwindigkeit beim Zugriff auf
eine synchrone Speichervorrichtung besteht in der Verwendung
eines n-Bit-Vorabrufs bzw. n-Bit-Prefetch (n ist eine ganze Zahl
größer 1), wobei auf n-Bit von Daten aus dem Speicherfeld bei
einem ersten Abschnitt einer Leseoperation zugegriffen wird und
dann die n-Bit von der synchronen Speichervorrichtung in nach
folgenden Taktzyklen synchron ausgegeben werden. Beispiele für
eine 2-Bit-Vorabrufoperation in einer synchronen Halbleiterspei
chervorrichtung sind in der offengelegten, japanischen Patentan
meldung Nr. Hei 9-63263 (Halbleiterspeichervorrichtung) und in
der offengelegten japanischen Patentanmeldung Nr. Hei 11-39871
(Halbleiterspeichervorrichtung vom synchronen Typ) offenbart.
Ein solches Beispiel einer synchronen Halbleiterspeichervor
richtung ist ein synchroner, dynamischer Speicher mit wahlfreiem
Zugriff (SDRAM = Synchronous Dynamic Random Access Memory). Um
die verschiedenen Aspekte der vorliegenden Erfindung besser ver
stehen zu können, wird nachfolgend eine herkömmliche 2-Bit-Vor
abrufoperation mit Bezug auf einen SDRAM beschrieben. Unter Be
zugnahme auf Fig. 15 wird nachfolgend ein SDRAM mit einer her
kömmlichen 2-Bit-Vorabrufoperation erläutert. Der SDRAM der Fig.
15 enthält einen Y-Adresspufferdecoder 100, ein Speicherzellen
feld 200 und Tastverstärker (301 (AMP1) und 302 (AMP2)). Das
Speicherzellenfeld 200 ist in Speicherzellensegmente (201 und
202) eingeteilt, wobei die Speicherzellensegmente (201 und 202)
gleiche Hälften des Speicherzellenfelds 200 darstellen.
Der Y-Adresspuffer 100 empfängt ein Y-Adresssignal (Spaltena
dresse) und ein externes Haupttaktsignal (CLK) von außerhalb des
Chips oder der integrierten Schaltung. Auf der Basis des Wertes
des Y-Adresssignals aktiviert der Y-Adresspufferdecoder 100 eine
Spaltenschaltleitung aus einer Gruppe von Spaltenschaltleitungen
YSW1 entsprechend dem Speicherzellensegment 201 und eine Spal
tenschaltleitung aus einer Gruppe von Spaltenschaltleitungen
YSW2 entsprechend dem Speicherzellensegment 202. Die Spalten
schaltleitung wird synchron mit dem Taktsignal CLK aktiviert.
Die Spaltenschaltleitungen YSW1 und YSW2 bezeichnen gerade Spal
tenschaltleitungen (YSW1) und ungerade Spaltenschaltleitungen
(YSW2). Wenn der Y-Adresspufferdecoder 100 einen geraden Y-
Adresswert (Y) empfängt, aktiviert der Y-Adresspufferdecoder 100
eine Spaltenschaltleitung, die dem Y-Adresswert (Y) entspricht,
aus der Gruppe von Spaltenschaltleitungen YSW1. Gleichzeitig ak
tiviert der Y-Adresspufferdecoder 100 auch eine Spaltenschalt
leitung, die dem Y-Adresswert (Y+1) entspricht, aus der Gruppe
von Spaltenschaltleitungen YSW2.
Wenn der Y-Adresspufferdecoder 100 einen ungeraden Y-Adresswert
(Y) empfängt, aktiviert der Y-Adresspufferdecoder 100 jedoch
eine Spaltenschaltleitung, die dem Y-Adresswert (Y) entspricht,
aus der Gruppe von Spaltenschaltleitungen YSW2. Gleichzeitig ak
tiviert der Y-Adresspufferdecoder 100 auch eine Spaltenschalt
leitung, die dem Y-Adresswert (Y+1) entspricht, aus der Gruppe
von Spaltenschaltleitungen YSW1.
Auf eine Speicherzelle aus beiden Speicherzellensegmenten (201
und 202) kann deshalb gleichzeitig zugegriffen werden, was einen
2-Bit-Vorabruf darstellt. Die zwei vorabgerufenen Bits entspre
chen den Bits mit fortlaufenden Spaltenadressen. Das Speicher
zellenfeld 200 ist in zwei gleiche Hälften eingeteilt, wobei je
de Hälfte einem Speicherzellensegment (201 oder 202) entspricht.
Das Speicherzellensegment 201 enthält nur Speicherzellen, die
gerade Spaltenadressen haben, und das Speicherzellensegment 202
enthält nur Speicherzellen, die ungerade Spaltenadressen haben.
Zudem ist ein X-Adresspufferdecoder (Reihenadresse) (nicht ge
zeigt) mit den Speicherzellensegmenten (201 und 202) gekoppelt,
um eine Reihe der Speicherzellen in jedem Speicherzellensegment
(201 und 202) zu aktivieren. Zum Beispiel empfängt der SDRAM ein
externes X-Adresssignal, das dazu verwendet wird, eine Wortlei
tung (nicht gezeigt) in jedem Speicherzellensegment (201 und
202) zu aktivieren. Auf der Basis des externen Y-Adresssignals
(Spaltenadresse), das der SDRAM empfängt, wird dann eine Spal
tenschaltleitung aus jeder der Gruppen von Spaltenschaltlei
tungen (YSW1 und YSW2) ausgewählt, um auf ein Bit mit einer ge
raden Spaltenadresse von dem Speicherzellensegment 201 und auf
ein Bit mit einer ungeraden Spaltenadresse von dem Speicher
zellensegment 202 zugreifen zu können. Diese zugegriffenen
Speicherzellen haben eine Reihenadresse, die dem Wert des emp
fangenen X-Adresssignals entspricht, und eine Spaltenadresse,
die dem Wert des Y-Adresssignals (Y) für das eine Bit und (Y+1)
für das andere Bit entspricht.
Bei der 2-Bit-Vorabrufoperation wird auf die zwei vorabgerufenen
Bits, die fortlaufende Spaltenadresswerte haben, gleichzeitig
auf I/O-Bussen (RWBS1 und RWBS2)(I/O-Bus = Eingang/Ausgang-Bus)
mittels Tast- bzw. Leseverstärkern (301 und 302) zugegriffen und
somit kann ein Prozessor auf diese in hintereinanderfolgenden
Taktzyklen CLK zugreifen (Lesen/Schreiben).
Unter Bezugnahme auf Fig. 16(a) wird nachfolgend ein Zeitdia
gramm erläutert, das eine 2-Bit-Vorabrufleseoperation des SDRAM
von Fig. 15 erläutert. Bei der Leseoperation werden ein Reihena
dresssignal (nicht gezeigt) und ein Spaltenadresssignal (nicht
gezeigt) an den SDRAM synchron mit dem Taktsignal CLK extern an
gelegt, das eine Periode von Tclk hat. Das Reihenadresssignal
aktiviert eine Wortleitung in jedem Speicherzellensegment (201
und 202). Die Leseoperation ist ein 4-Bit-Burst- bzw. -Block
lesen, wobei das Anfangsbit durch die extern angelegten Reihen-
und Spaltenadresssignale identifiziert wird. Wenn Daten in Form
eines Blocks in einen SDRAM in einem Vorabrufmodus eingeschrie
ben oder aus diesem ausgelesen werden, unterscheiden sich die
Adresswerte, auf die durch Spaltenschaltleitungen (YSW1 und
YSW2) zugegriffen wird, in Abhängigkeit davon, ob ein sequen
tieller Zählmodus oder ein verschachtelter Zählmodus verwendet
wird, wie durch ein externes Steuersignal und die extern zuge
führte Spaltenadresse angegeben wird. Zur Vereinfachung wird nun
angenommen, dass der SDRAM in dem sequentiellen Zählmodus arbei
tet und dass das niedrigstwertige Bit der extern angelegten
Spaltenadresse gleich Null ist. Die zugegriffenen Spaltenadres
sen A1-A4 sind sequentielle Adressen mit jeweils einer 1-bitigen
Erhöhung dazwischen.
Unter den zuvor erwähnten Bedingungen ist die Adresse A1 eine
gerade Zahl, wodurch zum Zeitpunkt t1 eine Spaltenschaltleitung
aus der Gruppe von Spaltenschaltleitungen YSW1 aktiviert wird,
die der Adresse A1 entspricht. Zum Zeitpunkt t1 wird auch eine
Spaltenschaltleitung aus der Gruppe von Spaltenschaltleitungen
YSW2 aktiviert, die einer Adresse A2 (= A1+1) entspricht. DATA1
(= Daten 1) und DATA2 (= Daten 2) von den Speicherzellenseg
menten 201 und 202 werden somit zu dem I/O-Bus RWBS1 bzw. RWBS2
nach einer Schaltungslaufzeitverzögerung nach t1 ausgegeben.
Zwei Taktzyklen CLK später wird zu einem Zeitpunkt t3 eine wei
tere Spaltenschaltleitung aus der Gruppe von Spaltenschaltlei
tungen YSW1 aktiviert, die der Adresse A3 (= A1+2) entspricht.
Zum Zeitpunkt t3 wird auch eine Spältenschaltleitung aus der
Gruppe von Spaltenschaltleitungen YSW2 aktiviert, die einer
Adresse A4 (= A1+3) entspricht. DATA3 (= Daten 3) und DATA4 (=
Daten 4) von den Speicherzellensegmenten 201 und 202 werden so
mit zu dem I/O-Bus RWBS1 bzw. RWBS2 nach einer Schaltungslauf
zeitverzögerung nach t3 ausgegeben.
Die Daten auf den I/O-Bussen RWBS1 und RWBS2 (zuerst DATA1 und
DATA2 und dann DATA3 und DATA4) werden abwechselnd mit einer
vorgegebenen Zeitsteuerung synchron zu dem Taktsignal CLK zwi
schengespeichert und dann sequentiell nach außen als Datensignal
DQ synchron mit und in sequentiellen CLK-Zyklen ausgegeben.
Die Änderung der Aktivierung der Spaltenschaltleitungen YSW1 und
YSW2 (von A1 nach A3 oder von A2 nach A3) während des Blockzy
klus wird synchron mit dem externen Taktsignal CLK durch die
Schaltungen innerhalb des Y-Adresspufferdecoders 100 durchge
führt und durch eine Steuerschaltung des SDRAM (nicht gezeigt)
gesteuert.
Für die 2-Bit-Vorabrufoperation, wie in Fig. 16(a) gezeigt ist,
werden zwei Zyklen bzw. Perioden des CLK benötigt, um auf jede
Gruppe der vorabgerufenen Daten auf den I/O-Bussen (RWBS1 und
RWBS2) zugreifen zu können. Die Datensignale DQ werden jedoch
bei jedem Zyklus CLK synchron mit dem CLK ausgegeben. Die Zu
griffsgeschwindigkeit auf die einzelnen Speicherzellen tritt so
mit bei einer geringeren Geschwindigkeit (etwa der Hälfte) auf,
als die Daten von dem SDRAM extern bereitgestellt werden. Wegen
des zwei Taktzyklen breiten, internen Zugriffsfensters ergibt
eine Erhöhung der externen Taktsignale eine Zunahme der Daten
übertragungsgeschwindigkeit.
Unter Bezugnahme auf Fig. 16(b) wird nachfolgend ein Zeit
diagramm erläutert, das eine herkömmliche Leseoperation ohne
Vorabrufen (auch als Pipeline bekannt) eines SDRAN erläutert. Es
ist zu entnehmen, dass sowohl die Daten auf dem externen I/O-Bus
RWBUS als auch die externen Datensignale DQ synchron mit einem
einzigen CLK-Zyklus und auch in einem einzigen CLK-Zyklus gesen
det werden. Es wird darauf hingewiesen, dass die Spalten
schaltleitung YSW auch bei jedem CLK-Zyklus schaltet.
Unter Bezugnahme auf Fig. 17 wird nachfolgend ein Zeitdiagramm
erläutert, das die 2-Bit-Vorabrufleseoperation eines DDR-SDRAM
(= Double Data Rate SDRAM = SDRAM mitdoppelter Datenrate) er
läutert. Die Leseoperation ist eine 4-Bit-Blockleseoperation,
wobei das Anfangsbit durch die extern angelegten Reihen- und
Spaltenadresssignale (nicht gezeigt) identifiziert wird. In dem
DDR-DRAM ist jedoch der Y-Adresspufferdecoder 100 derart konfi
guriert, dass er ermöglicht, dass Operationen synchron mit so
wohl der ansteigenden Flanke als auch der abfallenden Flanke je
des CLK-Signals auftreten können.
Für den 2-Bit-Vorabrufmodus in einem DDR-SDRAM, wie in Fig. 17
gezeigt ist, wird ein CLK-Zyklus bzw. eine CLK-Periode benötigt,
um auf jede Gruppe von vorabgerufenen Daten auf den I/O-Bussen
(RWBS1 und RWBS2) zugreifen zu können. Die Datensignale DQ wer
den jedoch bei jedem halben CLK-Zyklus synchron mit der anstei
genden Flanke und der abfallenden Flanke des CLK ausgegeben. Die
Zugriffsgeschwindigkeit auf die einzelnen Speicherzellen tritt
deshalb mit einem geringeren Wert (etwa der Hälfte) auf, als die
Daten extern von dem SDRAM bereitgestellt werden. Dies ermög
licht typischerweise die Eigenschaft eines schnelleren externen
Takts CLK als bei dem herkömmlichen Betrieb ohne Vorabruf.
Für den 2-Bit-Vorabrufmodus ist der Fall des DDR-SDRAM, der in
Fig. 17 dargestellt ist, ähnlich zu dem Fall des SDR-SDRAM (=
Single Data Rate SDRAM = SDRAM mit einfacher Datenrate), der in
Fig. 16(a) dargestellt ist, und zwar dergestalt, dass die zwei
Bits, die parallel vorabgerufen werden, eine Schaltung zum Aus
wählen einer zusätzlichen Spaltenschaltleitung (YSW1 und YSW2)
benötigen. Ein SDRAM, der die Daten nicht vorabruft, wie in Fig.
16(b) dargestellt ist, benötigt zwar die zusätzliche Spalten
schaltleitung (YSW1 und YSW2) nicht, greift jedoch statt dessen
auf die Daten des Speicherzellfelds 200 mit der doppelten Ge
schwindigkeit zu, die so klein wie die halbe Periode (Tclk) des
externen Takts CLK in einem DDR-SDRAM sein kann.
Ein SDRAM, der auf dem herkömmlichen 2-Bit-Vorabrufmodus ba
siert, aktiviert die zwei Spaltenschaltleitungen (YSW1 und YSW2)
gleichzeitig und benötigt auch zwei I/O-Busse, die gleichzeitig
aktiv werden. Diese Erfordernisse bedeuten, dass ein Paar von
Spaltenschaltleitungstreibern (nicht gezeigt) und Tastverstär
kern (301 und 302) bei jedem Datenbit aktiv sind. Zeitpunkte,
bei denen eine erhöhte Schaltungsaktivierung auftritt, sind mit
einem "*" in Fig. 16(a) und 17 gezeigt. Im Falle eines SDRAN,
der 16 DQ (x16) hat, müssen dann 32 solche Datenwegschaltungen
aktiviert werden, die auf dem Chip Rauschen bzw. Störungen auf
grund der Stromspitzen auf den Spannungszuführleitungen und Er
deleitungen erzeugen. Dieses Rauschen ist insbesondere in SDRAMs
des Standes der Technik problematisch, die auf dem Chip inte
grierte Spannungsregler haben, die einbegrenztes Stromversor
gungsvermögen und/oder relativ schmale (und somit widerstands
beaufschlagte) Energieversorgungsbusse auf dem Chip haben. Um
die Zugriffszeit minimieren zu können, werden die Spaltenschal
tungen aktiviert, sobald die Speicherzellenniveaus ausreichend
"abgetastet" worden sind, um zu ermöglichen, dass Daten zuver
lässig fortgeleitet werden, wodurch Stromspitzen während dieser
Zeit unerwünscht sind bzw. stören, da sie eine ungeeignete Date
nübertragung oder Verzögerung verursachen können. Dieses Rau
schen ist noch stärker problembehaftet in einem SDRAM, der mit
einem Vorabrufmodus von 4 Bit oder sogar mehr arbeitet.
Mit Hinblick auf die vorstehend erwähnten Erläuterungen ist es
erwünscht, eine Halbleiterspeichervorrichtung, wie z. B. einen
SDRAM, bereitzustellen, die in einem Multi-Bit-Vorabrufmodus ar
beitet und ein reduziertes Rauschen hat, wenn vielfache vorab
gerufene Bits aus dem Speicherzellenfeld ausgewählt werden.
Übersicht über die Erfindung
Gemäß der vorliegenden Erfindung hat eine Halbleiterspeicher
vorrichtung, die dafür ausgelegt ist, externe Steuersignale und
externe Adresssignale synchron mit einem externen Taktsignal zu
empfangen, und die ermöglicht, dass Daten synchron mit dem ex
ternen Taktsignal geschrieben oder gelesen werden können, eine
Latch-Schaltung bzw. Zwischenspeicherschaltung, die den externen
Takt empfängt und Latch-Signale synchron mit dem externen Takt
signal empfängt, wobei jedes Latch-Signal in bzw. bei einem un
terschiedlichen Zeitintervall erzeugt wird.
Gemäß einem Aspekt der vorliegenden Erfindung erzeugen Adressde
coder, die ein internes Adresssignal empfangen, ein Spalten
schaltsignal synchron mit einem empfangenen Latch-Signal. Der
Halbleiterspeicher enthält ein Speicherfeld, das in Speicher
feldsegmente unterteilt ist. Spalten in den Speicher
feldsegmenten werden durch die Adressdecoder in unterschied
lichen Zeitintervallen synchron mit den Latch-Signalen adres
siert.
Gemäß einem Aspekt der vorliegenden Erfindung empfängt ein in
terner I/O-Bus Daten von jedem Speicherfeldsegment. Die Spei
cherfeldsegmente liefern die Daten parallel zu den internen I/O-
Bussen und die Daten werden danach sequentiell von der Halblei
terspeichervorrichtung als ein externes Datensignal DQ ausgege
ben. Die Daten von den Speicherfeldsegmenten werden zu den in
ternen I/O-Bussen synchron mit den Latch-Signalen geliefert.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung empfängt
eine Latch-Schaltung ein externes Taktsignal, ein Freigabesignal
und eine Referenzspannung und erzeugt die Latch-Signale daraus.
Gemäß einem weiteren Aspekt der Erfindung werden die Latch-Sig
nale synchron bezüglich des externen Taktsignals erzeugt.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung werden
die Latch-Signale bei unterschiedlichen Zeitintervallen erzeugt.
Gemäß einem weiteren Aspekt der Erfindung ist ein Latch-Signal
die logische Invertierung eines anderen Latch-Signals.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung sind die
Latch-Signale Impulse, die eine bestimmte Impulslänge haben, wo
bei mindestens zwei Latch-Signale in unterschiedlichen Zeit
intervallen erzeugt werden.
Gemäß einem weiteren Aspekt der Erfindung wird das Zeitintervall
zwischen Latch-Signalen durch eine Verzögerungsstufe in der
Latch-Schaltung bestimmt.
Gemäß einem weiteren Aspekt der Erfindung wird das maximale
Zeitintervall zwischen benachbarten Latch-Signalen kleiner oder
im wesentlichen gleich der Periode bzw. Dauer des externen Takt
signals eingehalten, wenn Daten synchron mit einer ersten Flanke
des externen Taktsignals eingeschrieben oder gelesen werden.
Gemäß einem weiteren Aspekt der Erfindung wird das maximale
Zeitintervall zwischen benachbarten Latch-Signalen kleiner oder
im wesentlichen gleich einer halben Periode bzw. Dauer des ex
ternen Taktsignals eingehalten, wenn Daten synchron mit einer
ersten Flanke und einer zweiten Flanke des externen Taktsignals
eingeschrieben oder gelesen werden.
Kurzbeschreibung der Zeichnungen
Fig. 1 ist ein schematisches Blockdiagramm einer Halbleiter
speichervorrichtung gemäß einer ersten Ausführungsform.
Fig. 2 ist ein schematisches Blockdiagramm einer Halbleiter
speichervorrichtung gemäß einer zweiten Ausführungs
form.
Fig. 3 ist ein Zeitdiagramm, das Zugriffszeiten für
Daten darstellt, die aus den Speicherzellen eines
SDR-SDRAM ausgelesen werden, wie er in der Halbleiter
speichervorrichtung von Fig. 1 dargestellt ist.
Fig. 4 ist ein weiteres Zeitdiagramm, das Zugriffszeiten
für Daten darstellt, die aus den Speicherzellen eines
SDR-SDRAM ausgelesen werden, wie er in der Halbleiter
speichervorrichtung von Fig. 1 dargestellt ist.
Fig. 5 ist ein Zeitdiagramm, das Zugriffszeitsteuerungen für
Daten darstellt, die aus den Speicherzellen eines
DDR-SDRAM ausgelesen werden, wie er in der Halbleiter
speichervorrichtung von Fig. 1 dargestellt ist.
Fig. 6 ist ein weiteres Zeitdiagramm, das Zugriffszeiten
für Daten darstellt, die aus den Speicherzellen eines
DDR-SDRAM ausgelesen werden, wie er in der Halbleiter
speichervorrichtung von Fig. 1 dargestellt ist.
Fig. 7 ist ein weiteres Zeitdiagramm, das Zugriffszeiten
für Daten darstellt, die aus den Speicherzellen eines
DDR-SDRAM ausgelesen werden, wie er in der Halbleiter
speichervorrichtung von Fig. 2 dargestellt ist.
Fig. 8 ist noch ein weiteres Zeitdiagramm, das Zugriffs
zeiten für Daten darstellt, die aus den Speicherzellen
eines DDR-SDRAM ausgelesen werden, wie er in der
Halbleiterspeichervorrichtung von Fig. 2 dargestellt
ist.
Fig. 9 ist noch ein weiteres Zeitdiagramm, das Zugriffszeiten
für Daten darstellt, die aus den Speicherzellen eines
DDR-SDRAM gelesen werden, wie er in der Halbleiterspei
chervorrichtung von Fig. 2 dargestellt ist.
Fig. 10 ist ein Zeitdiagramm, das den Betrieb einer Takt
erzeugungsschaltung gemäß einer Ausführungsform
erläutert.
Fig. 11 ist ein weiteres Zeitdiagramm, das einen anderen
Betrieb der Takterzeugungsschaltung gemäß der einen
Ausführungsform zeigt.
Fig. 12 ist ein Blockdiagramm einer Takterzeugungsschaltung,
die Latch-Signale (CLK1 und CLK2) erzeugt, welche mit
einem Zeitintervall von Tclk/2 erzeugt werden, wie in
Fig. 10 dargestellt ist.
Fig. 13 ist ein Blockdiagramm einer Takterzeugungsschaltung,
die Latch-Signale (CLK1 und CLK2) erzeugt, welche eine
invertierte Beziehung zueinander haben, wie in Fig. 11
dargestellt ist.
Fig. 14 ist ein Blockdiagramm einer Takterzeugungsschaltung,
die Latch-Signale (CLK1 und CLK2) erzeugt, die ein
spezifiziertes Zeitintervall zwischen sich haben, wie
in Fig. 11 dargestellt ist.
Fig. 15 ist ein Blockdiagramm eines SDRAM mit einem herkömm
lichen 2-Bit-Vorabrufbetrieb.
Fig. 16(a) und 16(b) sind Zeitdiagramme, die jeweils das
Zugriffs-Timing für Daten darstellen, die aus den
Speicherzellen eines SDR-SDRAM ausgelesen werden,
wie er in der Halbleiterspeichervorrichtung von Fig. 15
gezeigt ist.
Fig. 17 ist ein Zeitdiagramm, das Zugriffszeiten für Daten
darstellt, die aus den Speicherzellen eines DDR-SDRAM
ausgelesen werden, wie er in der Halbleiterspeicher
vorrichtung von Fig. 15 dargestellt ist.
Detaillierte Beschreibung der Ausführungsformen
Verschiedene Ausführungsformen der vorliegenden Erfindung werden
nachfolgend im Detail mit Bezug auf eine Anzahl von Zeichnungen
beschrieben.
Gemäß Fig. 1 wird nachfolgend eine Halbleiterspeichervorrichtung
gemäß einer ersten Ausführungsform in einem schematischen Block
diagramm erläutert. Eine Halbleiterspeichervorrichtung gemäß
einer ersten Ausführungsform kann ähnliche Elemente wie in dem
herkömmlichen Fall haben, der in Fig. 15 erläutert wird. In die
sem Ausmaß wird auf ähnliche Element durch das gleiche allge
meine Bezugszeichen mit einem unterschiedlichen Subskript wie
erforderlich Bezug genommen.
Die Halbleiterspeichervorrichtung von Fig. 1 kann ein SDRAM
sein, der für den Zugriff auf Speicherzellen in einem 2-Bit-Vor
abrufmodus aufgebaut ist. Ein SDRAM kann ein Speicherzellenfeld
200 haben, das in Speicherzellensegmente (201 und 202) unter
teilt ist, von denen jedes eine Hälfte der Speicherzellen des
Speicherzellenfeldes 200 enthält. Die Speicherzellensegmente
(201 und 202) können Spalten aus Speicherzellen haben, auf die
durch Y-Adresspufferdecoder (100-1 und 100-2) zugegriffen werden
kann. Die Y-Adresspufferdecoder (100-1 und 100-2) können Latch-
Signale (CLK1 bzw. CLK2) empfangen. Der Y-Adresspufferdecoder
100-1 kann eine aktive Spaltenschaltleitung aus der Gruppe von
Spaltenschaltleitungen YSW1 synchron mit dem Latch-Signal CLK1
bereitstellen. Ein Y-Adresspufferdecoder 100-2 kann eine aktive
Spaltenschaltleitung aus der Gruppe von Spaltenschaltleitungen
YSW2 synchron mit dem Latch-Signal CLK2 bereitstellen. Latch-
Signale (CLK1 und CLK2) können bei bzw. in unterschiedlichen
Zeitintervallen durch eine Takterzeugungsschaltung 400, wie spä
ter erläutert wird, erzeugt werden.
Die Spaltenschaltleitungen (YSW1 und YSW2) können zwei Gruppen
von Spaltenschaltleitungen sein, die mit den Speicherzellen
segmenten (201 bzw. 202) verbunden sind. Die Speicherzellen
segmente (201 und 202) können jeweils Speicherzellen enthalten,
deren Anzahl gleich der Hälfte der Anzahl der Speicherzellen in
dem Speicherzellenfeld 200 beträgt. Y-Adresssignale (Spalten
adresse) können außerhalb des SDRAM erzeugt werden und an den Y-
Adresspufferdecoder 100-1 als ein Eingangssignal angelegt wer
den. Ein Y-Adresspufferdecoder 100-1 kann auch das Latch-Signal
CLK1 als ein Eingangssignal empfangen. Ein Y-Adresspufferdecoder
100-1 kann in Synchronisation mit dem Latch-Signal CLK1 eine
Spaltenschaltleitung aus der Gruppe von Spaltenschaltleitungen
YSW1 in Übereinstimmung mit dem Wert des empfangenen Y-Adress
signals aktivieren. Ein Y-Adresspufferdecoder 100-2 kann die Y-
Adresssignale als Eingangssignale empfangen. Der Y-Adresspuffer
decoder 100-2 kann auch das Latch-Signal CLK2 als Eingangssignal
empfangen. Der Y-Adresspufferdecoder 100-2 kann in Synchronisa
tion mit dem Latch-Signal CLK2 eine Spaltenschaltleitung aus der
Gruppe von Spaltenschaltleitungen YSW2 in Übereinstimmung mit
dem Wert des empfangenen Y-Adresssignals aktivieren.
Die Spaltenschaltleitungen YSW1 und YSW2 können gerade Spalten
schaltleitungen (YSW1) und ungerade Spaltenschaltleitungen
(YSW2) bezeichnen. Wenn die Y-Adresspufferdecoder (100-1 und
100-2) einen geraden Y-Adresswert (Y) empfangen, kann der Y-
Adresspufferdecoder 100-1 eine Spaltenschaltleitung, die dem Y-
Adresswert (Y) entspricht, aus der Gruppe von Spalten
schaltleitungen YSW1 aktivieren. Gleichzeitig kann der Y-Adres
spufferdecoder 100-2 eine Spaltenschaltleitung, die dem Y-
Adresswert (Y+1) entspricht, aus der Gruppe von Spaltenschalt
leitungen YSW2 aktivieren.
Wenn die Y-Adresspufferdecoder (100-1 und 100-2) einen ungeraden
Y-Adresswert (Y) empfangen, kann ein Y-Adresspufferdecoder 100-2
eine Spaltenschaltleitung, die dem Y-Adresswert (Y) entspricht,
aus der Gruppe von Spaltenschaltleitungen YSW2 aktivieren.
Gleichzeitig kann der Y-Adresspufferdecoder 100-1 eine Spalten
schaltleitung, die dem Y-Adresswert (Y+1) entspricht, aus der
Gruppe von Spaltenschaltleitungen YSW1 aktivieren.
Auf eine Speicherzelle aus beiden Speicherzellensegment (201 und
202) kann somit zugegriffen werden, was einen 2-Bit-Vorabruf
darstellt. Die zwei vorabgerufenen Bits können Bits mit hin
tereinanderfolgenden Spaltenadressen entsprechen. In dem gezeig
ten Beispiel kann das Speicherzellenfeld 200 in zwei gleiche
Hälften unterteilt sein, wobei jede Hälfte einem Speicherzel
lensegment (201 oder 202) entspricht. Das Speicherzellensegment
201 kann nur Speicherzellen enthalten, die gerade Spaltenadres
sen haben, und das Speicherzellensegment 202 kann nur Speicher
zellen enthalten, die ungerade Spaltenadressen haben.
Zudem kann ein X-Adresspufferdecodex (Reihenadresse) (nicht ge
zeigt) mit den Speicherzellensegmenten (201 und 202) gekoppelt
sein, um eine Reihe aus Speicherzellen in jedem Speicherzellen
segment (201 und 202) zu aktivieren. Zum Beispiel kann der SDRAM
ein X-Adresssignal von außerhalb empfangen, das dazu verwendet
wird, eine Wortleitung (nicht gezeigt) in jedem Speicherzel
lensegment (201 und 202) zu aktivieren. Dann kann auf der Basis
eines Y-Adresssignals (Spaltenadresse), das der SDRAM von außen
empfängt, eine Spaltenschaltleitung aus jeder der Gruppen von
Spaltenschaltleitungen (YSW1 und YSW2) ausgewählt werden, um auf
ein Bit mit einer geraden Spaltenadresse aus dem Speicherzel
lensegment 201 und auf ein Hit mit einer ungeraden Spaltenadres
se aus dem Speicherzellensegment 202 zugreifen zu können. Diese
zugegriffenen Speicherzellen können eine Reihenadresse, die dem
Wert des empfangenen X-Adresssignals entspricht, und Spaltena
dressen haben, die dem Wert des empfangenen Y-Adresssignals (Y)
für das eine Bit und (Y+1) für das andere Bit entsprechen.
In dem 2-Bit-Vorabrufbetrieb kann auf die zwei vorabgerufenen
Bits, die fortlaufende Spaltenadresswerte haben können, auf
(I/O)-Bussen (RWBS1 und RWBS2) über Tastverstärker (301 bzw.
302) synchron mit den Latch-Signalen (CLK1 bzw. CLK2) zugegrif
fen werden. Ein Prozessor kann danach Zugriff (Lesen/Schreiben)
auf diese innerhalb hintereinander folgender externer Taktzyklen
CLK gewinnen.
Eine Takterzeugungsschaltung 400 kann ein externes Taktsignal
CLK und eine Referenzspannung VREF empfangen und Latch-Signale
(CLK1 und CLK2) erzeugen. Die Referenzspannung VREF kann als Lo
gikniveau-Referenz für den externen Takt CLK verwendet werden.
Die Referenzspannung VREF kann außerhalb des SDRAM bereitge
stellt werden oder sie kann intern unter Verwendung eines Refe
renzspannungserzeugers erzeugt werden, um nur zwei Beispiele zu
erwähnen. Die Takterzeugungsschaltung 400 kann auch ein Vor
abruftaktfreigabesignal PCEN empfangen, das durch eine Steuer
schaltung (nicht gezeigt) erzeugt wird. Das Vorabruftaktfrei
gabesignal PCEN kann die Takterzeugungsschaltung 400 dafür frei
geben, Latch-Signale (CLK1 und CLK2) zu erzeugen, wenn es in dem
einen Logikzustand ist, und die Takterzeugungsschaltung 400
sperren, wenn es in dem anderen Logikzustand ist.
Die Y-Adresspufferschaltungen (100-1 und 100-2) können eine
Spaltenschaltleitung aus der Gruppe von Spaltenschaltleitungen
(YSW1 bzw. YSW2) aktivieren. Die Spaltenschaltleitungen können
synchron mit den Latch-Signalen (CLK1 und CLK2) aktiviert wer
den. Die Latch-Signale (CLK1 und CLK2) können zu unterschied
lichen Zeitintervallen aktiviert werden. Die Spaltenschalt
leitungen (YSW1 und YSW2) können somit bei unterschiedlichen
Zeitintervallen aktiviert werden. Die Aktivierungszeiten der
Latch-Signale (CLK1 und CLK2) können unter Verwendung einer Ver
zögerungsschaltung bestimmt werden oder durch Aktivieren des
einen bei einer Phase des CLK (z. B. CLK high (= hoch)) und durch
Aktivieren des anderen bei der anderen Phase des CLK (z. B. CLK
low (= niedrig)), um nur zwei Beispiele zu erwähnen. Wenn die
Verzögerungszeit zwischen den Latch-Signalen (CLK1 und CLK2) je
doch zu groß ist, kann die CAS(Spaltenadressabtast)-Dauer nach
teilig beeinflusst werden, was eine erhebliche Verzögerung in
der Datenzugriffszeit des SDRAM verursacht. Wenn die Halbleiter
speichervorrichtung ein SDR-DRAM ist, ist es erwünscht, die ma
ximale Intervallzeit zwischen den Latch-Signalen (CLK1 und CLK2)
gleich der Dauer bzw. Periode des externen Taktsignals CLK oder
geringer einzuhalten. Wenn die Halbleiterspeichervorrichtung je
doch ein DDR-DRAM ist, ist es erwünscht, die maximale Intervall
zeit zwischen den Latch-Signalen (CLK1 und CLK2) gleich der
Hälfte der Periode bzw. der Dauer des externen Taktsignals CLK
oder kleiner einzuhalten.
Unter Bezugnahme auf Fig. 2 wird eine Halbleiterspeichervor
richtung gemäß einer zweiten Ausführungsform in einem schemati
schen Blockdiagramm erläutert. Die Halbleiterspeichervorrichtung
von Fig. 2 zeigt einen SDRAM, der für einen Zugriff auf Spei
cherzellen in einem 4-Bit-Vorabrufmodus (auf 4 Bit des Speicher
zellenfelds wird parallel zugegriffen) aufgebaut ist. Ein SDRAM
gemäß einer zweiten Ausführungsform kann ein Speicherzellenfeld
200a enthalten, das in Speicherzellensegmente (201a-204a) unter
teilt ist, wobei jedes ein Viertel der Speicherzellen des
Speicherzellenfelds 200a enthält. Die Speicherzellensegmente
(201a-204a) können Spalten aus Speicherzellen haben, auf die
durch jeweils einen Y-Adresspufferdecoder (100a-1-100a-4) zu
gegriffen werden kann. Die Y-Adresspufferdecoder (100a-1 bis
100a-4) können jeweils ein Latch-Signal (CLK1-CLK4) empfangen.
Der Y-Adresspufferdecoder 100a-1 kann eine aktive Spaltenschalt
leitung aus der Gruppe von Spaltenschaltleitungen YSW1 synchron
mit dem Latch-Signal CLK1 bereitstellen. Der Y-Adresspufferdeco
der 100a-2 kann eine aktive Spaltenschaltleitung aus der Gruppe
von Spaltenschaltleitungen YSW2 synchron mit dem Latch-Signal
CLK2 bereitstellen. Der Y-Adresspufferdecoder 100a-3 kann eine
aktive Spaltenschaltleitung aus der Gruppe von Spaltenschalt
leitungen YSW3 synchron mit dem Latch-Signal CLK3 bereitstellen.
Der Y-Adresspufferdecoder 100a-4 kann eine aktive Spaltenschalt
leitung aus der Gruppe von Spaltenschaltleitungen YSW4 synchron
mit dem Latch-Signal CLK4 bereitstellen. Die Latch-Signale (CLK1-
CLK4) können zu verschiedenen Zeitintervallen durch eine Tak
terzeugungsschaltung 400a erzeugt werden.
Gemäß einer Lösung können Speicherzellensegmente (201a-204a)
in Spaltenadressen auf einer Modulo-Vier-Basis unterteilt wer
den, was nachfolgend erläutert wird. Die Spaltenadressen, die
ohne Rest durch 4 teilbar sind, können dem Speicherzellensegment
201a zugeordnet werden. Die Spaltenadressen, die durch 4 mit
einem Rest 1 teilbar sind, können dem Speicherzellensegment 201b
zugeordnet werden. Die Spaltenadressen, die durch 4 mit einem
Rest 2 teilbar sind, können noch einem weiteren Speicherzel
lensegment 201c zugeordnet werden. Die Spaltenadressen, die
durch 4 mit einem Rest 3 teilbar sind, können noch einem wei
teren Speicherzellensegment 201d zugeordnet werden.
Zudem kann ein X-Adresspufferdecoder (Reihenadresse) (nicht ge
zeigt) mit den Speicherzellensegmenten (201 und 202) gekoppelt
sein, um eine Reihe von Speicherzellen in jedem Speicherzellen
segment (201a-204a) zu aktivieren. Zum Beispiel kann ein SDRAM
ein X-Adresssignal von außerhalb empfangen und dafür verwenden,
eine Wortleitung (nicht gezeigt) in jedem Speicherzellensegment
(201a-204a) zu aktivieren. Dann kann auf der Basis eines Y-
Adresssignals (Spaltenadresse), das der SDRAM von außerhalb emp
fangen kann, eine Spaltenschaltleitung aus jeder Gruppe der
Spaltenschaltleitungen (YSW1-YSW4) ausgewählt werden, um auf
ein Bit jedes der Speicherzellensegmente (201a-204a) zugreifen
zu können. Diese zugegriffenen Speicherzellen können eine Rei
henadresse haben, die dem Wert des empfangenen X-Adresssignals
und den Spaltenadressen entspricht, die dem Wert des empfangenen
Y-Adresssignals (Y) bis (Y+3) in Abfolge entsprechen.
In einer 4-Bit-Vorabrufoperation kann auf 4 vorabgerufene Bit,
die fortlaufende Spaltenadresswerte haben können, auf I/O-Bussen
(RWBS1-RWBS4) mittels Tastverstärkern (301a-304a) synchron
zu den jeweiligen Latch-Signalen (CLK1-CLK4) zugegriffen wer
den. Ein Prozessor kann danach Zugriff (Lesen/Schreiben) auf
diese in aufeinanderfolgenden, externen Taktzyklen CLK gewinnen.
Eine Takterzeugungsschaltung 400a in dem Beispiel von Fig. 2
kann ein externes Taktsignal CLK und eine Referenzspannung VREF
empfangen und kann Latch-Signale (CLK1-CLK4) erzeugen. Eine
Referenzspannung VREF kann als eine Logikniveaureferenz für das
externe Taktsignal CLK verwendet werden. Die Referenzspannung
VREF kann außerhalb des SDRAM bereitgestellt werden oder sie
kann intern unter Verwendung eines Referenzspannungserzeugers
erzeugt werden. Die Takterzeugungsschaltung 400a kann auch ein
Vorabruftaktfreigabesignal PCEN empfangen, das durch eine Steu
erschaltung (nicht gezeigt) erzeugt werden kann. Ein Vorabruf
taktfreigabesignal PCEN kann die Takterzeugungsschaltung 400a
dafür freigeben, Latch-Signale (CLK1-CLK4) zu erzeugen, wenn es
in dem einen Logikzustand ist, und kann die Takterzeugungsschal
tung 400a sperren, wenn es in dem anderen Logikzustand ist.
Y-Adresspufferschaltungen (100a-1 bis 100a-4) können jeweils
eine Spaltenschaltleitung aus der Gruppe von Spaltenschaltlei
tungen (YSW1-YSW4) aktivieren. Die Spaltenschaltleitungen kön
nen synchron mit den Latch-Signalen (CLK1-CLK4) aktiviert wer
den. Die Latch-Signale (CLK1-CLK4) können auch in unterschied
lichen Zeitintervallen aktiviert werden. Spaltenschaltleitungen
(YSW1-YSW4) können somit in unterschiedlichen Zeitintervallen
aktiviert werden. Die Aktivierungszeiten der Latch-Signale (CLK1-
CLK4) können unter Verwendung einer Verzögerungsschaltung oder
durch die Phase des CLK oder durch eine Kombination aus beiden
Techniken bestimmt werden, um nur einige Beispiele zu nennen.
Wenn die Zeitverzögerung zwischen den Latch-Signalen (CLK1-
CLK4) jedoch zu groß wird, kann die CAS-Dauer (CAS = Column Ad
dress Strobe = Spaltenadressabtastung) nachteilig beeinflusst
werden, was eine erhebliche Verzögerung der Datenzugriffszeit
des SDRAM verursachen kann. Wenn die Halbleiterspeichervorrich
tung ein SDR-DRAM ist, ist es erwünscht, das maximale Zeitinter
vall zwischen den Latch-Signalen (CLK1-CLK4) gleich der Peri
ode bzw. Dauer des externen Taktsignals CLK oder kleiner einzu
halten. Wenn die Halbleiterspeichervorrichtung jedoch ein DDR-
DRAM ist, ist es erwünscht, das maximale Zeitintervall zwischen
den Latch-Signalen (CLK1 und CLK4) gleich der Hälfte der Periode
bzw. Dauer des externen Taktsignals CLK oder kleiner einzuhal
ten.
Der Betrieb der ersten bzw. der zweiten Ausführungsform von Fig.
1 bzw. Fig. 2 wird nachfolgend mit Bezug auf die Zeitdiagramme
von Fig. 3 bis Fig. 9 beschrieben.
Fig. 3 ist ein Zeitdiagramm, das Zugriffszeiten für Daten an
gibt, die aus den Speicherzellen eines SDR-SDRAM ausgelesen wer
den, wie er in der Halbleiterspeichervorrichtung von Fig. 1 dar
gestellt ist. In diesem Beispiel ist das Zeitintervall zwischen
der Aktivierung der Latch-Signale (CLK1 und CLK2) gleich der
Dauer bzw. Periode des externen Taktsignals CLK gehalten.
Bei der Leseoperation werden Steuersignale, ein Reihenadress
signal (nicht gezeigt) und ein Spaltenadresssignal (nicht ge
zeigt) von außen an den SDRAM synchron mit dem Taktsignal CLK
angelegt, das eine Periode von Tclk hat. Ein Reihenadresssignal
kann eine Wortleitung in jedem Speicherzellensegment (201 und
202) aktivieren. Die Leseoperation von Fig. 3 ist ein 4-Bit-
Blocklesen, wobei das Anfangsbit durch die extern zugeführten
Reihen- und Spaltenadresssignale identifiziert wird. Wenn Daten
in der Form eines Blocks bzw. Burst in einem Vorabrufmodus in
einen SDRAM eingeschrieben werden bzw. aus dem SDRAM ausgelesen
werden, unterscheiden sich die Adresswerte, auf die durch die
Spaltenschaltleitungen (YSW1 und YSW2) zugegriffen wird, in Ab
hängigkeit davon, ob ein sequentieller Zählmodus oder ein ver
schachtelter Zählmodus verwendet wird. Ein bestimmter Zählmodus
kann durch ein externes Steuersignal bzw. durch externe Steu
ersignale und durch die extern angelegte Spaltenadresse bestimmt
werden, um nur ein Beispiel anzugeben. Aus Vereinfachungsgründen
wird angenommen, dass der SDRAM in dem sequentiellen Zählmodus
arbeitet und dass das niedrigstwertige Bit der extern angelegten
Spaltenadresse gleich Null ist. Die zugeführten Spaltenadressen
A1-A4 können somit sequentielle Adressen mit jeweils einem 1-
Bit-Abstand dazwischen sein.
Unter den zuvor erwähnten Bedingungen ist die Adresse A1 eine
gerade Zahl. Somit kann mit einer Verzögerungszeit Ta nach t1
das erste Latch-Signal CLK1 in Form eines Impulses erzeugt wer
den und eine Spaltenschaltleitung aus der Gruppe von Spalten
schaltleitungen YSW1, die der Adresse A1 entspricht, kann akti
viert werden. DATA 1 aus dem Speicherzellensegment 201 kann zu
dem I/O-Bus RWBS1 nach einer Schaltungslaufzeitverzögerung aus
gegeben werden. Nach einer Taktperiode Tclk des externen Takts
CLK kann das Latch-Signal CLK2 in der Form eines Impulses er
zeugt werden und eine Spaltenschaltleitung aus der Gruppe der
Spaltenschaltleitungen YSW2, die der Adresse A2 = (A1+1) ent
spricht, kann aktiviert werden. DATA2 von dem Speicherzellenseg
ment 202 kann somit zu dem I/O-Bus RWBS2 nach einer Schaltungs
laufzeitverzögerung ausgegeben werden. Nach einer weiteren Takt
periode Tclk des externen Takts CLK oder einer Zeitverzögerung
Ta nach t3 kann das Latch-Signal CLK1 in Form eines Impulses
wieder erzeugt werden. Eine Spaltenschaltleitung aus der Gruppe
der Spaltenschaltleitungen YSW1, die der Adresse A3 = (A1+2)
entspricht, kann somit aktiviert werden. DATA3 von dem Speicher
zellensegment 201 kann somit zu dem I/O-Bus RWBS1 nach einer
Schaltungslaufzeitverzögerung ausgegeben werden. Nach noch einer
weiteren Taktdauer Tclk des externen Takts CLK oder einer Zeit
verzögerung Ta nachfolgend t4 kann das Latoh-Signal CLK2 in Form
eines Impulses wieder erzeugt werden. Eine Spaltenschaltleitung
aus der Gruppe der Spaltenschaltleitungen YSW2, die der Adresse
A4 = (A1+3) entspricht, kann somit aktiviert werden. DATA4 aus
dem Speicherzellensegment 202 kann somit zu dem I/O-Bus RWBS2
nach einer Schaltungslaufzeitverzögerung ausgegeben werden. Es
wird darauf hingewiesen, dass die Aktivierung einer Spalten
schaltleitung aus der Gruppe von Spaltenschaltleitungen YSW1
synchron mit dem Latch-Signal CLK1 auftreten kann, wodurch die
Daten zu dem I/O-Bus RWBS1 synchron mit dem Latch-Signal CLK1
ausgegeben werden können. Die Aktivierung einer Spaltenschalt
leitung aus der Gruppe von Spaltenschaltleitungen YSW2 kann auch
synchron zu dem Latch-Signal CLK2 auftreten, wodurch die Daten
zu dem I/O-Bus RWBS2 synchron zu dem Latch-Signal CLK2 ausgege
ben werden können. Daten auf den I/O-Bussen RWBS1 und RWBS2
(zuerst DATA1 und DATA2 und dann DATA3 und DATA4) können ab
wechselnd mit einem vorgegebenen Timing synchron mit dem Takt
signal CLK zwischengespeichert werden und dann sequentiell nach
außen als Datensignale DQ synchron mit den CLK-Perioden und in
der Sequenz der CLK-Perioden ausgegeben werden.
Eine Änderung der Aktivierung der Spaltenschaltleitungen YSW1
und YSW2 (von A1 nach A3 oder von A2 nach A4) während der Block
periode kann synchron mit dem externen Taktsignal CLK durch eine
Schaltung innerhalb der Y-Adresspufferdecoder (100-1 und 100-2)
ausgeführt werden und durch eine Steuerschaltung in dem SDRAM
(nicht gezeigt) gesteuert werden.
Es wird darauf hingewiesen, dass durch ein Versetzen der Erzeu
gung der Latch-Signale (CLK1 und CLK2), wie in Fig. 3 gezeigt
ist, das Schalten der Spaltenschaltleitungen (YSW1 und YSW2) und
die Änderung der Daten auf den I/O-Bussen (RWBS1 und RWBS2) in
unterschiedlichen Zeitintervallen auftritt. Dies kann die Höhe
interner Stromspitzen auf dem SDRAM reduzieren und somit Rau
schen reduzieren. Dies ist unterschiedlich zu dem herkömmlichen
Beispiel, das in Fig. 16 gezeigt ist, worin das Schalten der
Spaltenschaltleitungen eine Änderung der Daten auf den I/O-Bus
sen im wesentlichen in dem gleichen Zeitintervall auftritt.
Fig. 4 ist ein weiteres Zeitdiagramm, das Zugriffszeiten für Da
ten darstellt, die aus den Speicherzellen eines SDR-SDRAM ausge
lesen werden, wie er in der Halbleiterspeichervorrichtung von
Fig. 1 gezeigt ist. In diesem Beispiel wird das Zeitintervall
zwischen der Aktivierung der Latch-Signale (CLK1 und CLK2)
gleich einer vorgegebenen Verzögerungszeit Tb eingehalten. Die
externen Betriebsbedingungen können die gleichen wie in dem Bei
spiel sein, das in dem Zeitdiagramm von Fig. 3 erläutert ist. In
dem Beispiel von Fig. 4 wird das Latch-Signal CLK1 nach einer
Verzögerungszeit Ta nachfolgend dem Zeitpunkt t1 erzeugt und das
Latch-Signal CLK2 wird nach einer Verzögerungszeit Tb nach der
Erzeugung des Latch-Signals CLK1 erzeugt. Genauso wird das
Latch-Signal CLK1 nach einer Verzögerungszeit Ta nachfolgend dem
Zeitpunkt t3 regeneriert und das Latch-Signal CLK2 wird nach
einer Verzögerungszeit Tb nach der Regeneration des Latch-Sig
nals CLK1 regeneriert.
Auf eine ähnliche Art bezüglich der Latch-Signale wie in dem
Beispiel, das in dem Zeitdiagramm von Fig. 3 erläutert ist, kön
nen die Spaltenschaltleitungen (YSW1 und YSW2) aktiviert werden
und können Daten zu den I/O-Bussen (RWBS1 und RWBS2) geliefert
werden. Durch Versetzen der Erzeugung der Latch-Signale (CLK1
und CLK2), wie in Fig. 4 gezeigt ist, tritt das Schalten der
Spaltenschaltleitungen (YSW1 und YSW2) und die Änderung der Da
ten auf den I/O-Bussen (RWBS1 und RWBS2) in unterschiedlichen
Zeitintervallen auf. Dies kann die Höhe der internen Stromspit
zen auf dem SDRAM reduzieren und somit auch das Rauschen bzw.
Störungen vermindern. Dies ist unterschiedlich zu dem herkömmli
chen Beispiel, das in Fig. 16 gezeigt ist, in dem das Schalten
der Spaltenschaltleitungen und eine Änderung der Daten auf den
I/O-Bussen im wesentlichen in dem gleichen Zeitintervall auftre
ten.
Fig. 5 ist ein Zeitdiagramm, das Zugriffszeiten für Daten dar
stellt, die aus den Speicherzellen eines DDR-SDRAM ausgelesen
werden, wie er in der Halbleiterspeichervorrichtung von Fig. 1
erläutert ist. In diesem Beispiel ist das Zeitintervall zwischen
der Aktivierung der Latch-Signale (CLK1 und CLK2) gleich der
Hälfte der Periode des externen Taktsignals CLK eingehalten. Bei
dem Lesebetrieb von Fig. 5 können externe Signale an den SDRAM
synchron mit sowohl der ansteigenden Flanke als auch der abfal
lenden Flanke des externen Taktsignals CLK, das eine Periode von
Tclk hat, angelegt werden. Die Spaltenschaltleitungen (YSW1 und
YSW2) und die Daten auf den I/O-Bussen (RWBS1 und RWBS2) können
sich in einem Zeitintervall ändern, das gleich der Periode
(Tclk) des externen Takts CLK ist. Die Ausgangsdatensignale kön
nen sich jedoch in einem Zeitintervall ändern, das halb so groß
wie die Periode (Tclk/2) des externen Takts CLK ist. Die Sequenz
der Spaltenschaltleitungen (YSW1 und YSW2) und die I/O-Busse
(rwbs1 und RWBS2) können jedoch die gleichen wie in den Beispie
len sein, die in den Zeitdiagrammen von Fig. 3 und Fig. 4 gege
ben sind. In dem Zeitdiagramm von Fig. 5 kann nach einer Verzö
gerungszeit Ta nachfolgend t1 das erste Latch-Signal CLK1 in der
Form eines Impulses erzeugt werden und eine Spaltenschaltleitung
aus der Gruppe der Spaltenschaltleitungen YSW1, die der Adresse
A1 entspricht, kann aktiviert werden. DATA1 von dem Speicher
zellensegment 201 kann somit zu dem I/O-Bus RWBS1 nach einer
Schaltungslaufzeitverzögerung ausgegeben werden. Nach einer hal
ben Taktperiode Tclk/2 des externen Taktsignals CLK kann dann
das Latch-Signal CLK2 in der Form eines Impulses erzeugt werden
und eine Spaltenschaltleitung aus der Gruppe von Spaltenschalt
leitungen YSW2, die der Adresse A2 (= A1+1) entspricht, kann ak
tiviert werden. DATA2 von dem Speicherzellensegment 202 kann so
mit zu dem I/O-Bus RWBS2 nach einer Schaltungslaufzeitverzö
gerung ausgegeben werden. Nach einer weiteren halben Taktperiode
Tclk/2 des externen Taktsignals CLK oder einer Verzögerungszeit
Ta nachfolgend t2 kann das Latch-Signal CLK1 in der Form eines
Impulses wieder erzeugt werden und eine Spaltenschaltleitung aus
der Gruppe von Spaltenschaltleitungen YSW1, die der Adresse A3
( = A1+2) entspricht, kann aktiviert werden, DATA3 von dem Spei
cherzellensegment 201 kann somit zu dem I/O-Bus RWBS1 nach einer
Schaltungslaufzeitverzögerung ausgegeben werden. Nach noch einer
weiteren halben Taktperiode Tclk/2 des externen Taktsignals CLK
kann das Latch-Signal CLK2 in der Form eines Impulses wieder er
zeugt werden und eine Spaltenschaltleitung aus der Gruppe von
Spaltenschaltleitungen YSW2, die der Adresse A4 (= A1+3) ent
spricht, kann aktiviert werden. DATA4 von dem Speicherzellenseg
ment 202 kann somit zu dem I/O-Bus RWBS2 nach einer Schaltungs
laufzeitverzögerung ausgegeben werden. Es wird darauf hinge
wiesen, dass die Aktivierung einer Spaltenschaltleitung aus der
Gruppe von Spaltenschaltleitungen YSW1 synchron mit dem Latch-
Signal CLK1 auftreten kann, wodurch die Daten zu dem I/O-Bus
RWBS1 synchron zu dem Latch-Signal CLK1 ausgegeben werden kön
nen. Die Aktivierung einer Spaltenschaltleitung aus der Gruppe
von Spaltenschaltleitungen YSW2 kann auch synchron zu dem Latch-
Signal CLK2 auftreten, wodurch die Daten zu dem I/O-Bus RWBS2
synchron zu dem Latch-Signal CLK2 ausgegeben werden können. Die
Daten auf den I/O-Bussen RWBS1 und RWBS2 (zuerst DATA1 und DATA2
und dann DATA3 und DATA4) können abwechselnd bei vorgegebenen
Zeitpunkten synchron mit der ansteigenden Flanke und der abfal
lenden Flanke des Taktsignals CLK zwischengespeichert werden und
dann sequentiell nach außen als Datensignale DQ synchron zu und
sequentiell mit der ansteigenden Flanke bzw. abfallenden Flanke
des CLK ausgegeben werden.
Es wird darauf hingewiesen, dass bei einem Versetzen der Erzeu
gung der Latch-Signale (CLK1 und CLK2), wie in Fig. 5 gezeigt
ist, das Schalten der Spaltenschaltleitungen (YSW1 und YSW2) und
die Änderung der Daten auf den I/O-Bussen (RWBS1 und RWBS2) in
unterschiedlichen Zeitintervallen auftreten. Dies kann die Höhe
der internen Stromspitzen auf dem SDRAM reduzieren und somit
Rauschen vermindern. Dies ist unterschiedlich zu dem herkömmli
chen Beispiel, das in Fig. 16 gezeigt ist, in dem das Schalten
von Spaltenschaltleitungen und die Änderung von Daten auf den
I/O-Bussen im wesentlichen im gleichen Zeitintervall auftreten.
Fig. 6 ist noch ein weiteres Zeitdiagramm, das Zugriffszeiten
für Daten zeigt, die aus den Speicherzellen eines DDR-SDRAM aus
gelesen werden, wie er in der Halbleiterspeichervorrichtung von
Fig. 1 erläutert ist. In diesem Beispiel kann das Zeitintervall
zwischen der Aktivierung der Latch-Signale (CLK1 und CLK2)
gleich einer vorgegebenen Verzögerungszeit Tc eingehalten wer
den. Bei dem Lesebetrieb von Fig. 6 können externe Signale an
den SDRAM synchron zu sowohl der ansteigenden Flanke als auch
der abfallenden Flanke des externen Taktsignals CLK, das eine
Periode von Tclk hat, angelegt werden. Die Spaltenschalt
leitungen (YSW1 und YSW2) und die Daten auf den I/O-Bussen
(RWBS1 und RWBS2) können sich in einem Zeitintervall ändern, das
gleich der Periode (Tclk) des externen Takts CLK ist, aber die
ausgegebenen Datensignale DQ können sich in einem Zeitintervall
ändern, das gleich einer halben Periode (Tclk/2) des externen
Takts CLK ist. Die Sequenz der Spaltenschaltleitungen (YSW1 und
YSW2) und der I/O-Busse (rwbsl und RWBS2) kann die gleiche sein
wie in den Beispielen, die in den Zeitdiagrammen von Fig. 5 an
gegeben sind. In dem Zeitdiagramm von Fig. 6 kann nach einer
Zeitverzögerung Ta nachfolgend t1 das Latch-Signal CLK1 in der
Form eines Impulses erzeugt werden. Nach einer vorgegebenen
Zeitverzögerung von Tc nach der Erzeugung des Latch-Signals CLK1
kann dann das Latch-Signal CLK2 in der Form eines Impulses er
zeugt werden. Nach einer Verzögerungszeit Ta nachfolgend t2 kann
dann das Latch-Signal CLK1 in der Form eines Impulses erzeugt
werden. Nach einer weiteren vorgegebenen Verzögerungszeit von Tc
nach der Regenerierung des Latch-Signals CLK1 kann das Latch-
Signal CLK2 in der Form eines Impulses regeneriert werden. In
Fig. 6 kann die Aktivierung der Spaltenschaltleitung (YSW1 und
YSW2) und der I/O-Busse (RWBS1 und RWBS2) synchron zu den Latch-
Signalen (CLK1 und CLK2) arbeiten, wie in dem Zeitdiagramm von
Fig. 4.
Es wird darauf hingewiesen, dass durch ein Versetzen der Erzeu
gung der Latch-Signale (CLK1 und CLK2), wie in Fig. 6 gezeigt
ist, das Schalten der Spaltenschaltleitungen (YSW1 und YSW2) und
die Änderung der Daten auf den I/O-Bussen (RWBS1 und RWBS2) in
unterschiedlichen Zeitintervallen auftreten können. Dies kann
die Höhe der internen Stromspitzen auf dem SDRAM und somit auch
das Rauschen reduzieren. Dies ist unterschiedlich zu dem her
kömmlichen Beispiel, das in Fig. 16 gezeigt ist, in dem das
Schalten der Spaltenschaltleitungen und die Änderung der Daten
auf den I/O-Bussen im wesentlichen in dem gleichen Zeitintervall
auftritt.
Fig. 7 ist ein Zeitdiagramm, das Zugriffszeiten für Daten erläu
tert, die aus den Speicherzellen eines DDR-SDRAM ausgelesen wer
den, wie er innerhalb der Halbleiterspeichervorrichtung von Fig.
2 gezeigt ist. In diesem Beispiel wird das Zeitintervall zwi
schen der Aktivierung der Latch-Signale (CLK1-CLK4) gleich
einem Viertel der Periode des externen Taktsignals CLK oder
Tclk/4 eingehalten.
Beim Lesebetrieb von Fig. 7 können Steuersignale, ein Reihen
adresssignal (nicht gezeigt) und ein Spaltenadresssignal (nicht
gezeigt) extern an den SDRAM synchron zu dem Taktsignal CLK an
gelegt werden, das eine Periode von Tclk hat. Ein Reihenadress
signal kann eine Wortleitung in jedem Speicherzellensegment
(201a-204a) aktivieren. In Fig. 7 ist der Lesebetrieb ein 4-
Bit-Blocklesen, wobei das Anfangsbit durch extern angelegte Rei
hen- und Spaltenadresssignale identifiziert wird. Wenn Daten in
Form eines Blocks in einen SDRAM im Vorabrufmodus eingeschrieben
werden oder aus dem SDRAM in einem Vorabrufmodus ausgelesen wer
den, können die Adresswerte, auf die von den Spaltenschaltlei
tungen (YSW1-YSW4) zugegriffen werden kann, in Abhängigkeit da
von unterschiedlich sein, ob ein sequentieller oder verschach
telter Zählmodus verwendet wird. Ein bestimmter Zählmodus kann
durch ein externes Steuersignal bzw. durch externe Steuersignale
und die extern angelegte Spaltenadresse zugeordnet werden, um
nur ein Beispiel zu nennen. Aus Vereinfachungsgründen wird hier
angenommen, dass der SDRAM in dem sequentiellen Zählmodus arbei
tet und dass das niedrigstwertigste Bit der extern angelegten
Spaltenadresse gleich Null ist. Die zugegriffenen Spaltenadres
sen A1-A4 können folglich sequentielle Adressen sein, die je
weils eine 1-Bit-Erhöhung dazwischen haben.
Unter den vorstehenden Bedingungen ist die Anfangsblockadresse
A1 (die Null ist) durch vier mit einem Rest Null teilbar. Somit
kann nach einer Verzögerungszeit Ta nachfolgend t1 das Latch-
Signal CLK1 in der Form eines Impulses erzeugt werden und eine
Spaltenschaltleitung aus der Gruppe von Spaltenschaltleitungen
YSW1, die einer Adresse A1 entspricht, kann aktiviert werden.
DATA1 von dem Speicherzellensegment 201a kann somit zu dem I/O-
Bus RWBS1 nach einer Schaltungslaufzeitverzögerung ausgegeben
werden. Nach einem Viertel der Taktperiode Tclk/4 des externen
Taktsignals CLK kann dann das Latch-Signal CLK2 in der Form
eines Impulses erzeugt werden und eine Spaltenschaltleitung aus
der Gruppe von Spaltenschaltleitungen YSW2, die der Adresse A2
(= A1+1) entspricht, kann aktiviert werden. DATA2 von dem Spei
cherzellensegment 202a kann somit zu dem I/O-Bus RWBS2 nach
einer Schaltungslaufzeitverzögerung ausgegeben werden. Nach
einem weiteren Viertel der Taktperiode Tclk/4 des externen Takt
signals CLK oder nach einer Verzögerungszeit Ta nachfolgend der
abfallenden Flanke des externen Takts CLK kann das Latch-Signal
CLK1 in der Form eines Impulses erzeugt werden und eine Spalten
schaltleitung aus der Gruppe von Spaltenschaltleitungen YSW3,
die der Adresse A3 (= A1+2) entspricht, kann aktiviert werden.
DATA3 von dem Speicherzellensegment 201c kann somit zu dem I/O-
Bus RWBS3 nach einer Schaltungslaufzeitverzögerung ausgegeben
werden. Nach noch einem weiteren Viertel einer Taktperiode
Tclk/4 des externen Taktes CLK kann das Latch-Signal CLK4 in der
Form eines Impulses wieder erzeugt werden und eine Spalten
schaltleitung aus der Gruppe von Spaltenschaltleitungen YSW4,
die der Adresse A4 (= A1+3) entspricht, kann aktiviert werden.
DATA4 von dem Speicherzellensegment 202d kann somit zu dem I/O-
Bus RWBS4 nach einer Schaltungslaufzeitverzögerung ausgegeben
werden.
Es wird darauf hingewiesen, dass die Aktivierung einer Spalten
schaltleitung aus der Gruppe von Spaltenschaltleitungen YSW1
synchron mit dem Latch-Signal CLK1 auftreten kann, wodurch die
Daten zu dem I/O-Bus RWBS1 synchron mit dem Latch-Signal CLK1
ausgegeben werden können. Die Aktivierung einer Spaltenschalt
leitung aus der Gruppe von Spaltenschaltleitungen YSW2 kann
synchron zu dem Latch-Signal CLK2 auftreten, wodurch die Daten
zu dem I/O-Bus RWBS2 synchron zu dem Latch-Signal CLK2 ausge
geben werden können. Die Aktivierung der Spaltenschaltleitung
aus der Gruppe von Spaltenschaltleitungen YSW3 kann synchron zu
dem Latch-Signal CLK3 auftreten, wodurch die Daten zu dem I/O-
Bus RWBS3 synchron zu dem Latch-Signal CLK3 ausgegeben werden
können. Die Aktivierung einer Spaltenschaltleitung aus der Grup
pe von Spaltenschaltleitungen YSW4 kann synchron zu dem Latch-
Signal CLK4 auftreten. Die Daten können zu dem I/O-Bus RWBS4
synchron zu dem Latch-Signal CLK4 ausgegeben werden.
Die Daten auf den I/O-Bussen RWBS1 bis RWBS4 (DATA1 bis DATA4)
können abwechselnd bei vorgegebenen Zeiten synchron mit der an
steigenden Flanke und der abfallenden Flanke des Taktsignals CLK
zwischengespeichert werden und dann sequentiell extern als Da
tensignale DQ synchron zu und sequentiell mit der ansteigenden
Flanke bzw. fallenden Flanke von CLK ausgegeben werden.
Es wird darauf hingewiesen, dass bei einem Versetzen der Erzeu
gung der Latch-Signale (CLK1-CLK4), wie in Fig. 7 gezeigt ist,
das Schalten der Spaltenschaltleitungen (YSW1-YSW4) und die
Änderung der Daten auf den I/O-Bussen (RWBS1-RWBS4) in unter
schiedlichen Zeitintervallen auftreten. Dies kann die Höhe der
internen Stromspitzen auf dem SDRAM reduzieren und somit Rau
schen vermindern. Dies ist unterschiedlich zu dem herkömmlichen
Beispiel, das in Fig. 16 gezeigt ist und in dem das Schalten von
Spaltenschaltleitungen und die Änderung von Daten auf den I/O-
Bussen im wesentlichen im gleichen Zeitintervall auftreten.
Fig. 8 ist noch ein weiteres Zeitdiagramm, das Zugriffszeiten
für Daten erläutert, die aus den Speicherzellen eines DDR-SDRAM
ausgelesen werden, wie er in der Halbleiterspeichervorrichtung
von Fig. 2 erläutert ist. In diesem Beispiel wird das Zeitinter
vall zwischen der Aktivierung der Latch-Signale (CLK1-CLK4)
gleich einer vorgegebenen Verzögerungszeit Td eingehalten. Die
Spaltenschaltleitungen (YSW1-YSW4) und die Daten auf den I/O-
Bussen (RWBS1-RWBS4) können im wesentlichen sequentiell in
einem Zeitintervall aktiviert werden, das gleich einer vorgege
benen Verzögerungszeit von Td ist, aber die Ausgangsdatensignale
DQ können sich in einem Zeitintervall ändern, das gleich einer
halben Periode (Tclk/2) des externen Taktsignals CLK ist. Die
Sequenzen der Spaltenschaltleitungen (YSW1-YSW4) und der I/O-
Busse (rwbs1-RWBS4) können jedoch die gleichen sein, wie sie
in den Beispielen der Zeitdiagramme von Fig. 7 angegeben sind.
In den Zeitdiagrammen von Fig. 8 kann nach einer Verzö
gerungszeit Ta nachfolgend t1 das Latch-Signal CLK1 in der Form
eines Impulses erzeugt werden. Nach einer vorgegebenen Verzö
gerungszeit von Td nach der Erzeugung des Latch-Signals CLK1
kann dann das Latch-Signal CLK2 in der Form eines Impulses er
zeugt werden. Nach der vorgegebenen Verzögerungszeit Td nachfol
gend dem Latch-Signal CLK2 kann dann das Latch-Signal CLK3 in
Form eines Impulses erzeugt werden. Nach noch einer weiteren
vorgegebenen Verzögerungszeit Td nach der Regenerierung des
Latch-Signals CLK3 kann dann das Latch-Signal CLK4 in der Form
eines Impulses erzeugt werden. In Fig. 8 kann die Aktivierung
der Spaltenschaltleitungen (YSW1-YSW4) und der I/O-Busse
(RWBS1-RWBS4) synchron zu den Latch-Signalen (CLK1-CLK4) wie
in dem Zeitdiagramm von Fig. 7 arbeiten.
Es wird darauf hingewiesen, dass bei einem Versetzen der Erzeu
gung der Latch-Signale (CLK1-CLK2), wie in Fig. 8 gezeigt ist,
das Schalten der Spaltenschaltleitungen (YSW1-YSW4) und die
Änderung der Daten auf den I/O-Bussen (RWBS1-RWBS4) in unter
schiedlichen Zeitintervallen auftreten können.
Fig. 9 ist noch ein weiteres Zeitdiagramm, das Zugriffszeiten
für Daten zeigt, die von den Speicherzellen eines DDR-SDRAM aus
gelesen werden, wie er innerhalb Halbleiterspeichervorrichtung
von Fig. 2 dargestellt ist. In diesem Beispiel können die Latch-
Signale (CLK1 und CLK2) zur gleichen Zeit erzeugt werden. Nach
einem vorgegebenen Zeitintervall können die Latch-Signale (CLK3
und CLK4) zur gleichen Zeit erzeugt werden. Das Zeitintervall
zwischen der Erzeugung des Zeitintervalls der Latch-Signale
(CLK1 und CLK2) und der Latch-Signale (CLK3 und CLK4) kann die
halbe Taktperiode des Takts Tclk/2 betragen.
In Fig. 9 können nach einer Verzögerungszeit Ta nachfolgend t1
die Latch-Signale (CLK1 und CLK2) jeweils in der Form eines Im
pulses erzeugt werden. Nach einem vorgegebenen Zeitintervall von
Tclk/2 nach der Erzeugung der Latch-Signale (CLK1 und CLK2) kön
nen dann die Latch-Signale (CLK3 und CLK4) jeweils in der Form
eines Impulses erzeugt werden. In Fig. 9 kann die Aktivierung
der Spaltenschaltleitungen (YSW1-YSW4) und der I/O-Busse (RWBS1-
RWBS4) synchron zu den Latch-Signalen (CLK1-CLK4) arbeiten,
wie in dem Zeitdiagramm von Fig. 8 gezeigt ist. In dem Zeitdia
gramm von Fig. 9 ändern sich jedoch die Spaltenschaltleitungen
(YSW1 und YSW2) im wesentlichen zu der gleichen Zeit und die
Spaltenschaltleitungen (YSW3 und YSW4) ändern sich im wesentli
chen zu der gleichen Zeit.
Es wird darauf hingewiesen, dass bei einem Versetzen der Erzeu
gung der Latch-Signale (CLK1 und CLK2) bezüglich der Latch-Sig
nale (CLK3 und CLK4), wie in Fig. 9 gezeigt ist, das Schalten
der Spaltenschaltleitungen (YSW1 und YSW2) und die Änderung der
Daten auf den I/O-Bussen (RWBS2 und RWBS2) in unterschiedlichen
Zeitintervallen mit Bezug auf die Spaltenschaltleitung auftre
ten. Eine Stromspitze kann deshalb nur halb so groß wie bei
einem herkömmlichen 4-Bit-Vorabruf sein, in dem die Spalten
schaltleitungen und die I/O-Busse simultan für die vier vorab
gerufenen Bits geändert werden.
Der Aufbau und der Betrieb einer Takterzeugungsschaltung wie
z. B. der Schaltung, die mit dem Bezugszeichen 400 in Fig. 1 ge
zeigt ist, wird nachfolgend unter Bezugnahme auf die Fig. 10-
14 beschrieben.
Fig. 10 und Fig. 11 sind Zeitdiagramme, die das Timing der
Latch-Signale (CLK1 und CLK2) mit Bezug auf ein externes Takt
signal CLK zeigen. Die Zeitdiagramme von Fig. 10 und Fig. 11
entsprechen dem DDR-SDRAM-Zeitdiagramm, das in Fig. 5 gezeigt
ist und in dem das Intervall zwischen den Latch-Signalen (CLK1
und CLK2) gleich Tclk/2 sein kann. In Fig. 10 sind die Latch-
Signale (CLK1 und CLK2) Impulse, die eine vorgegebene Breite
bzw. Länge haben und die synchron zu der ansteigenden Flanke
bzw. der abfallenden Flanke des externen Taktsignals CLK erzeugt
werden.
In Fig. 11 können die Latch-Signale (CLK1 und CLK2) direkt aus
dem externen CLK-Signal über einen Puffer mit einer Laufzeit
verzögerung von Ta erzeugt werden. Die Latch-Signale (CLK1 und
CLK2) können die gleiche Länge wie das externe Taktsignal CLK
haben. Das Latch-Signal CLK2 ist gegenüber CLK1 invertiert.
Gemäß Fig. 12 wird eine Takterzeugungsschaltung 400, die Latch-
Signale (CLK1 und CLK2) mit einem Zeitintervall von Tclk/2, wie
in Fig. 10 gezeigt ist, erzeugen kann, in einem schematischen
Blockdiagramm erläutert. Die Takterzeugungsschaltung 400 in Fig.
12 kann eine CLK1-Erzeugungsschaltung 401 und eine CLK2-Erzeu
gungsschaltung 402 haben. Die CLK1-Erzeugungsschaltung 401 kann
das externe Taktsignal CLK und eine Referenzspannung VREF emp
fangen und ein Latch-Signal CLK1 erzeugen. Ein Latch-Signal CLK1
kann ein Impuls sein, der synchron mit der ansteigenden Flanke
des externen CLK-Signals nach einer Verzögerung von Ta erzeugt
wird. Eine CLK2-Erzeugungsschaltung 402 kann das externe Takt
signal CLK und eine Referenzspannung VREF empfangen und ein
Latch-Signal CLK2 erzeugen. Ein Latch-Signal CLK2 kann ein Im
puls sein, der synchron mit der abfallenden Flanke des externen
CLK-Signals nach einer Verzögerung von Ta erzeugt wird. Eine
Referenzspannung VREF kann als Logikniveaureferenz für den ex
ternen Takt CLK verwendet werden. Eine Referenzspannung VREF
kann außerhalb des SDRAN bereitgestellt werden oder sie kann in
tern unter Verwendung eines Referenzspannungsgenerators erzeugt
werden, um nur zwei Beispiele anzugeben.
Die CLK1-Erzeugungsschaltung 401 und die CLK2-Erzeugungs
schaltung 402 können jeweils ein Vorabruftaktfreigabesignal PCEN
empfangen, das durch eine Steuerschaltung (nicht gezeigt) er
zeugt werden kann. In diesem Beispiel kann jede CLK1- bzw. CLK2-
Erzeugungsschaltung (401 bzw. 402) ein eigenes Vorabruf
taktfreigabesignal PCEN empfangen. Zum Beispiel, wenn man Fig. 3
in Verbindung mit Fig. 12 betrachtet, kann das Vorabruf
taktfreigabesignal PCEN für die CLK1-Erzeugungsschaltung 401 in
einem Freigabezustand zu den Zeitpunkten t1 und t3 sein (Ermög
lichen der Erzeugung von CLK1). Es kann aber in einem Sperrzu
stand zu den Zeitpunkten t2 und t4 sein (Unterdrücken der Erzeu
gung von CLK1). Das Vorabruftaktfreigabesignal PCEN für die
CLK2-Erzeugungsschaltung 402 kann jedoch in einem Freigabezu
stand zu den Zeitpunkten t2 und t4 sein (Ermöglichen der Erzeu
gung von CLK2). Es kann aber auch in einem Sperrzustand zu den
Zeitpunkten t1 und t3 sein (Unterdrücken der Erzeugung von
CLK2).
Unter Bezugnahme auf Fig. 13 wird eine Takterzeugungsschaltung
400, die Latch-Signale (CLK1 und CLK2) erzeugen kann, die eine
invertierte Beziehung zueinander haben, wie in Fig. 11 gezeigt
ist, in einem schematischen Blockdiagramm erläutert. Die Takt
erzeugungsschaltung 400 in Fig. 13 kann eine CLK1-Erzeugungs
schaltung 403 und einen Inverter 404 enthalten. Die CLK1-Erzeu
gungsschaltung 403 kann das externe Taktsignal CLK und eine Re
ferenzspannung VREF empfangen und ein Latch-Signal CLK1 erzeu
gen. Das Latch-Signal CLK1 kann synchron zu dem externen CLK-
Signal nach einer Verzögerung von Ta erzeugt werden. Der Inver
ter 404 kann das Latch-Signal CLK1 als ein Eingangssignal emp
fangen und erzeugt das Latch-Signal CLK2. Auf diese Art und Wei
se kann CLK2 eine logische Invertierung des Latch-Signals CLK1
sein. Die CLK1-Erzeugungsschaltung 403 kann auch ein Vorabruf
taktfreigabesignal PCEN empfangen, das durch eine Steu
erschaltung (nicht gezeigt) erzeugt werden kann.
Unter Bezugnahme auf Fig. 14 wird nachfolgend eine Takter
zeugungsschaltung 400, die Latch-Signale (CLK1 und CLK2) erzeu
gen kann, die zwischen sich ein spezifisches Zeitintervall ha
ben, wie in Fig. 4 gezeigt ist, in einem schematischen Blockdia
gramm erläutert. Die Takterzeugungsschaltung 400 in Fig. 14 kann
eine CLK1-Erzeugungsschaltung 405 und eine Verzögerungsschaltung
406 enthalten. Die CLK1-Erzeugungsschaltung 405 kann ein exter
nes Taktsignal CLK und eine Referenzspannung VREF empfangen und
ein Latch-Signal CLK1 erzeugen. Das Latch-Signal CLK1 kann ein
Impuls sein, der synchron mit der ansteigenden Flanke des exter
nen CLK-Signals nach einer Verzögerung von Ta erzeugt wird. Die
Verzögerungsschaltung 406 empfängt das Latch-Signal CLK1 als ein
Eingangssignal und erzeugt das Latch-Signal CLK2 als ein verzö
gertes Ausgangssignal. Das Zeitintervall zwischen der Erzeugung
des Latch-Signals CLK1 und der Erzeugung des Latch-Signals CLK2
wird durch die Signallaufzeit der Verzögerungsschaltung 406 be
stimmt. Die Verzögerungsschaltung kann eine Vielzahl von Inver
tern (406-1 bis 406-n) aufweisen, wobei n eine gerade ganze Zahl
ist, was nur ein Beispiel angibt. Die Verzögerungszeit kann
durch Variieren der Anzahl der Inverter oder durch Verwenden ka
pazitiver Lasten und/oder von Widerstandselementen in der Inver
terkette eingestellt werden.
Die Verzögerungszeit Ta, wie bezüglich der Erzeugung der Latch-
Signale CLK1 und/oder CLK2 erläutert wurde, kann durch die Lauf
zeitverzögerung der CLK1-Erzeugungsschaltung und/oder der CLK2-
Erzeugungsschaltung (401-403 und 405) bestimmt werden. Weitere
Faktoren für die Bestimmung des Wertes von Ta können die Spal
tenadresseinstellzeiten und Spaltenädresshaltezeiten und auch
Laufzeitverzögerungen für die externe Spaltenadresse durch einen
Eingangspuffer bis zu den Y-Adresspufferdecodern (100-1 und
100-2) enthalten.
Wie vorstehend beschrieben wurde, kann bei der Halbleiter
speichervorrichtung, z. B. dem SDRAM, die in einem Multi-Bit-Vor
abrufmodus arbeitet, das Schalten der Signalleitungen und/oder
die Aktivierung der Schaltung, die mit den Y-Adresssignalen ver
bunden ist, z. B. der Y-Adresspufferdecoder (100-1 und 100-2) und
der internen I/O-Busse (RWBS1 und RWBS2) derart versetzt werden,
dass ein Rauschen bzw. Störungen auf dem Chip im Vergleich zu
einem Speichervorrichtungsbetrieb in einem herkömmlichen Vorab
rufmodus reduziert ist.
Wie zuvor beschrieben wurde, kann gemäß der vorliegenden Erfin
dung eine Halbleiterspeichervorrichtung, z. B. ein SDRAM, die in
einem Multi-Bit-Vorabrufmodus arbeitet, eine Vielzahl von Deco
derschaltungen haben, die eine Vielzahl von Spaltenschalt
leitungen in Übereinstimmung mit einer Anfangsspaltenadresse und
einer Blocklänge aktivieren. Die Spaltenschaltleitungen können
synchron zu den jeweiligen Latch-Signalen aktiviert werden. Eine
Latch-Signal-Erzeugungsschaltung kann eine Vielzahl von Latch-
Signalen synchron zu einem externen Takt erzeugen. Die Vielzahl
von Latch-Signalen kann derart versetzt sein, dass die Akti
vierung der Vielzahl von Spaltenschaltleitungen versetzt ist,
wodurch ein Rauschen auf dem Chip im Vergleich zu einer Halblei
terspeichervorrichtung, die nach einem herkömmlichen Multi-Bit-
Vorabrufmodus arbeitet, reduziert ist.
Es wird darauf hingewiesen, dass Ausführungsformen, die zuvor
beschrieben wurden, beispielhaft sind und dass die vorliegende
Erfindung nicht auf diese Ausführungsformen beschränkt ist. Zum
Beispiel kann die Anzahl der Bits, die vorabgerufen werden, eine
andere Zahl als 2 oder 4 sein, und die Blocklänge kann, wenn er
forderlich, auch eine andere Zahl als 4 sein. Des weiteren kann
die Halbleiterspeichervorrichtung der vorliegenden Erfindung in
der Form eines anderen flüchtigen oder nichtflüchtigen Typs,
z. B. eines SRAM (statischer Speicher mit wahlfreiem Zugriff)
oder eines ROM (Nur-Lese-Speicher) sein, um nur zwei Beispiele
anzugeben.
In den beschriebenen Ausführungsformen wurde nur ein Datensignal
DQ für eine Halbleiterspeichervorrichtung erläutert. Es wird je
doch darauf hingewiesen, dass die Speichereinrichtung wortbreite
Teile, z. B. x16, haben kann, wobei das Speicherzellenfeld, die
Spaltendecoder und die internen I/O-Busse dann 16 mal wiederholt
werden müssen. In einem solchen Fall kann jedoch die Anzahl der
Latch-Signale erhöht werden oder nicht erhöht werden, was von
dem Niveau der gewünschten Rauschunterdrückung abhängt.
Obwohl verschiedene spezielle Ausführungsformen, die hier erläu
tert wurden, im Detail beschrieben worden sind, kann die vorlie
gende Erfindung verschiedenen Änderungen, Substitutionen und Al
ternativen unterzogen werden, ohne dass vom Schutzbereich der
Erfindung abgewichen wird. Die vorliegende Erfindung soll des
halb nur dahingehend begrenzt sein, wie es in den angehängten
Ansprüchen definiert ist.