DE10224789A1 - Vergossene integrierte Hybridschaltung und Verfahren zur Herstellung der vergossenen integrierten Hybridschaltung - Google Patents
Vergossene integrierte Hybridschaltung und Verfahren zur Herstellung der vergossenen integrierten HybridschaltungInfo
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Abstract
Es wird die Haftung zwischen einer Schutzschicht, welche eine Verdrahtungsschicht bedeckt, und einem Vergußmaterial, welches einen Mikrochip bedeckt, in einem Hybrid-IC verbessert, ohne daß ein zusätzliches Material zwischen der Schutzschicht und dem Vergußmaterial plaziert wird. Das Vergußmaterial wird von anderen elektronischen Bauelementen auf dem Hybrid-IC getrennt. Um die Haftung zu verbessern, wird die Oberflächenrauheit der Schutzschicht dadurch erhöht, daß zusätzliche Teilchen der Schutzschicht hinzugefügt werden, keramische Teilchen auf die Oberfläche der Schutzschicht treffen oder eine Maschenstruktur einer Siebschablone auf der Oberfläche der Schutzschicht nachgebildet wird. Um das Vergußmaterial von den anderen elektronischen Bauelementen getrennt zu halten, wird ein anderes Vergußmaterial zum Bedecken des elektronischen Bauelements, welches zähflüssiger als das Vergußmaterial zum Bedecken des Mikrochips ist, vergossen und gehärtet, bevor das Vergußmaterial zum Bedecken des Mikrochips vergossen wird.
Description
Die vorliegende Erfindung bezieht sich auf eine inte
grierte Hybridschaltung (Hybrid-IC), in welcher ein Mi
krochip und eine Gruppe anderer elektronischer Bauele
mente auf einer keramischen Schaltungsplatte befindlich
sind. Der Mikrochip und die Gruppe sind jeweils mit einem
unterschiedlichen Typ eines Vergußmaterials bedeckt und
geschützt.
Wie in Fig. 1 dargestellt ist in einem vorgeschlage
nen Hybrid-IC ein Mikrochip dabei auf einer Oberfläche 1a
einer keramischen Schaltungsplatte 1 befindlich. Der Mi
krochip 3 ist mit einem leitenden Haftmittel 4 auf die
Oberfläche 1a chipgebondet. Der Mikrochip 3 und die
(nicht dargestellten) Bondinseln der Verdrahtungsschich
ten sind mit Bonddrähten 5 drahtgebondet. Der Mikrochip
3, die Bonddrähte 5 und die Bondinseln sind durch ein er
stes Vergußmaterial 7 wie ein Epoxidharz bedeckt und ge
schützt.
Die Verdrahtungsschichten sind bis auf die Bondinseln
von einer (nicht dargestellten) isolierenden Schutz
schicht bedeckt und geschützt. Daher befindet sich die
Schutzschicht in Kontakt mit dem Rand des Vergußmaterials
7 auf der Platte 1 an einem Ende der Schutzschicht, wel
che die Vorrichtung 3 umgibt. Die Haftung zwischen der
Schutzschicht und dem Vergußmaterial 7 ist relativ
schwach, so daß das Vergußmaterial 7 dazu neigt, nach
Wärmezyklen während der Verwendung oder nach einem Löt
schritt bei dem Herstellungsprozeß des Hybrid-IC's sich
abzuschälen.
Als Lösung für das Abschälen wird bei der JP-A-11-
40710 ein elastisches wärmeaushärtendes Harz zwischen der
Schutzschicht und dem Vergußmaterial 7 plaziert, um die
an der Grenze zwischen der Schutzschicht und dem Verguß
material 7 gebildete Spannung zu verringern. Die Spannung
wird hervorgerufen durch den Unterschied des thermischen
Ausdehnungskoeffizienten zwischen der Schutzschicht und
dem Vergußmaterial 7. Jedoch erfordert das Verfahren der
Veröffentlichung ein anwendungsspezifisches Material und
eine entsprechende Vorrichtung, welche relativ aufwendig
sind. Daher sind die Herstellungskosten des Hybrid-IC's
erhöht.
Bei dem vorgeschlagenen Hybrid-IC wie in Fig. 1 dar
gestellt sind andere elektronische Bauelemente 9 wie Kon
densatoren an der Oberfläche 1a der Schaltungsplatte 1
mit dem leitenden Haftmittel 4 befestigt. Andere elektro
nische Bauelemente 9 sind mit einem zweiten Vergußmateri
al 8 wie Silikongummi bedeckt. Wie in Fig. 1 dargestellt,
neigt das Vergußmaterial 7 dazu, sich mit einem der elek
tronischen Bauelemente 9 in Kontakt zu befinden, da die
Abstände zwischen dem Bauelement 3 und den anderen elek
tronischen Bauelementen 9 infolge des Erfordernisses ei
ner hohen Packungsdichte verringert sind. Wenn sich das
erste Vergußmaterial 7 in Kontakt mit den elektronischen
Bauelementen 9 befindet, neigen das erste Vergußmaterial
7 und das leitende Haftmittel 4 dazu, nach Wärmezyklen
während der Verwendung infolge der Spannung an der Grenze
zwischen dem ersten Vergußmaterial 7 und dem elektroni
schen Bauelement 9 zu brechen. Die Spannung wird durch
den Unterschied des thermischen Ausdehnungskoeffizienten
zwischen dem ersten Vergußmaterial 7 und dem elektroni
schen Bauelement 9 hervorgerufen.
Die vorliegende Erfindung wurde im Hinblick auf die
obigen Gesichtspunkte gemacht. Aufgabe der Erfindung ist
es, die Haftung zwischen einer Schutzschicht, welche eine
Verdrahtungsschicht bedeckt, und ein Vergußmaterial, wel
ches einen Mikrochip bedeckt, in einem Hybrid-IC zu ver
bessern, ohne daß ein zusätzliches Material zwischen der
Schutzschicht und dem Vergußmaterial vorgesehen wird. Des
weiteren ist es Aufgabe der Erfindung, das Gußmaterial
getrennt von anderen elektronischen Bauelementen zu hal
ten.
Die Lösung der Aufgabe erfolgt durch die Merkmale der
unabhängigen Patentansprüche.
Zur Verbesserung der Haftung zwischen der Schutz
schicht und dem Vergußmaterial wird die Oberflächenrau
heit der Schutzschicht erhöht. Zur Erhöhung der Rauheit
werden isolierende Teilchen der Schutzschicht hinzuge
fügt, treffen keramische Teilchen auf die Oberfläche der
Schutzschicht auf, oder es wird eine Maschenstruktur ei
ner Siebschablone auf der Oberfläche der Schutzschicht
bei dem Herstellungsprozeß des Hybrid-IC's nachgebildet.
Um das Vergußmaterial getrennt von den anderen elek
tronischen Bauelementen zu halten, wird ein anderes Ver
gußmaterial, welches zähflüssiger als das Vergußmaterial
zum Bedecken des Mikrochips ist, zum Bedecken der elek
tronischen Bauelemente vergossen und gehärtet, bevor das
Vergußmaterial zum Bedecken des Mikrochips vergossen
wird.
Die vorliegende Erfindung wird in der nachfolgenden
Beschreibung unter Bezugnahme auf die Zeichnungen erläu
tert.
Fig. 1 zeigt eine Querschnittsansicht eines vorge
schlagenen Hybrid-IC's;
Fig. 2 zeigt eine Querschnittsansicht des Hybrid-IC's
der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 3 zeigt eine vergrößerte Teildraufsicht auf den
Hybrid-IC der ersten Ausführungsform;
Fig. 4 zeigt eine vergrößerte Teilquerschnittsansicht
der isolierenden Schutzschicht des Hybrid-IC's der ersten
Ausführungsform;
Fig. 5 zeigt eine Ansicht, welche das Strahlschreib
verfahren (jet scribing method) zum Erhöhen der Oberflä
chenrauheit der isolierenden Schutzschicht darstellt;
Fig. 6 zeigt einen Graphen, welcher die Korrelation
zwischen der mittleren Oberflächenrauheit und dem ZrO2-
Gehalt der isolierenden Schutzschicht darstellt;
Fig. 7 zeigt eine Querschnittsansicht des Hybrid-IC's
der zweiten Ausführungsform der vorliegenden Erfindung;
und
Fig. 8A bis 8C zeigen Querschnittsansichten, wel
che den Herstellungsprozeß des Hybrid-IC's der zweiten
Ausführungsform darstellen.
Wie in Fig. 2 dargestellt, ist in einem Hybrid-IC S1
der ersten Ausführungsform ein Mikrochip 3 auf einer
Oberfläche 1a einer einschichtigen oder einer vielschich
tigen keramischen Schaltungsplatte 1 befindlich, welche
aus einem Material wie Aluminiumoxid hergestellt ist. Der
Mikrochip 3 ist mit einem leitenden Haftmittel 4 auf die
Oberfläche 1a chipgebondet, welches aus einer Silberpaste
(Ag-Paste) hergestellt ist, und ist elektrisch mit Bond
inseln (elektrisch verbundenen Abschnitten) von Verdrah
tungsschichten 2 mit Bonddrähten 5 (elektrisch verbinden
den Teilen) verbunden, welche aus Gold (Au) oder Alumi
nium (Al) gebildet sind. Die Verdrahtungsschichten 2 sind
Dickschichtleiter, welche durch Drucken einer leitenden
Paste, welche ein Metall wie Silber (Ag), Silberplatin
(Ag-Pt), Silberpalladium (Ag-Pd) und Kupfer (Cu) enthält,
auf die Oberfläche 1a gebildet sind. Der Mikrochip 3, die
Bonddrähte 5 und die Bondinseln der Verdrahtungsschichten
2 sind von einem feuchtigkeitsdichten Material 7 wie
Oxidharz bedeckt und geschützt.
Die Verdrahtungsschichten 2 bis auf die Bondinseln
sind von einer isolierenden Schutzschicht bedeckt und ge
schützt, welche aus einem Material wie Borsilikatbleiglas
gebildet ist. Wie in Fig. 2 und 3 dargestellt über
lappt das Vergußmaterial 7 die Schutzschicht 6 an dem
Rand des Vergußmaterials 7. Wie in Fig. 3 dargestellt ist
ein Widerstand 13, welcher zwischen Verdrahtungsschichten
2 befindlich ist, ebenfalls von der Schutzschicht 6 be
deckt und geschützt. Der Widerstand 13 ist ein aus einem
Material wie Rutheniumoxid (RuO2), Lanthanborid (LaB6)
oder Zinnoxid (SnO2) gebildeter Dickschichtwiderstand.
Wie in Fig. 2 und 3 dargestellt, befindet sich ein
Ende der Schutzschicht 6, welches die Vorrichtung 3 auf
der Platte 1 umgibt, in Kontakt mit dem Vergußmaterial 7.
Die Oberfläche des Endes besitzt eine relativ hohe Ober
flächenrauheit, um die Haftung zwischen der Schutzschicht
6 und dem Gußmaterial 7 zu verbessern. Insbesondere ent
hält wie in Fig. 4 dargestellt die Schutzschicht 6 ein
Glas 6a und isolierende Teilchen 6b, welche aus einem ke
ramischen Material wie Zirkoniumoxid (ZrO2) zum Erhöhen
der Oberflächenrauheit der Schutzschicht 6 gebildet sind.
Daher wird die Haftung zwischen der Schutzschicht 6 und
dem Vergußmaterial 7 verbessert, um zu verhindern, daß
sich das Vergußmaterial 7 abschält, ohne daß ein anwen
dungsspezifisches Material zwischen der Schutzschicht 6
und dem Vergußmaterial 7 plaziert wird. Darüber hinaus
wird weder die Haftung zwischen der Schutzschicht 6 und
der Oberfläche, welche unterhalb der Schutzschicht 6
liegt, noch die Widerstandsfähigkeit der Schutzschicht 6
durch die isolierenden Teilchen 6b beeinflußt.
Der Hybrid-IC S1 der ersten Ausführungsform wird wie
folgt hergestellt. Eine leitende Paste wird in der Form
der Verdrahtungsschicht 2 auf die Oberfläche 1a der kera
mischen Schaltungsplatte 1 gedruckt. Die gedruckte kera
mische Schaltungsplatte 1 wird bei beispielsweise 800 bis
900°C gebrannt, um die Verdrahtungsschicht 2 zu vollen
den. Danach wird die Schutzschicht 6 gebildet, um einen
vorbestimmten Bereich der Verdrahtungsschicht 2 zu bedec
ken. Insbesondere werden das zähflüssige Glas (pasty
glass) 6a und die isolierenden Teilchen 6b, welche eine
mittlere Teilchengröße von beispielsweise 10 Mikrometer
besitzen, derart gemischt, daß die Teilchen 6b in der Mi
schung beispielsweise 20 Gew.-% betragen. Die Mischung
wird aus dem vorbestimmten Bereich einem Siebdruckverfah
ren unterworfen. Die durch Siebdruck hergestellte kerami
sche Schaltungsplatte 1 wird bei beispielsweise 500 bis
600°C gebrannt, um die Schutzschicht 6 fertigzustellen.
Wenn der Gehalt größer als 20 Gew.-% ist, kann die
Mischung nicht einem Siebdruckverfahren unterworfen wer
den. Wenn andererseits eine gute Haftung vorliegt, ist
die Oberflächenrauheit der Schutzschicht 6 größer als 0,4
Mikrometer. Wie in Fig. 6 dargestellt erhöht sich die
Oberflächenrauheit, wenn der Gehalt erhöht ist. Daher
wird es bevorzugt, daß der Gehalt der Teilchen 6b in der
Mischung in dem Bereich zwischen etwa 13 und 20 Gew.-%
liegt.
Darauffolgend wird der Mikrochip 3 auf die Oberfläche
1a unter Verwendung des leitenden Haftmittels 4 angehaf
tet und durch Härten des Haftmittels 4 festgemacht. Der
Mikrochip 3 und die Bondinseln der Verdrahtungsschichten
2 werden mit den Bonddrähten 3 drahtgebondet. Schließlich
wird das Vergußmaterial 7, welches Epoxidharz enthält,
vergossen und zum Härten des Harzes gebrannt. Bezüglich
des Hybrid-IC's S1 von Fig. 2 und 3 wird das Brennen
in zwei Schritten durchgeführt. Das erste Brennen wird
bei 100°C über eine Stunde durchgeführt, und das zweite
Brennen wird bei 150°C über drei Stunden durchgeführt.
In dem Hybrid-IC S1 von Fig. 2 und 3 ist die Ober
flächenrauheit der Schutzschicht 6 unter Verwendung der
isolierenden Teilchen 6b erhöht. Jedoch kann wie in
Fig. 4 dargestellt, die Oberflächenrauheit durch ein
Strahlscheuerverfahren erhöht sein, bei welchem aus Alu
miniumoxid gebildete keramische Teilchen auf die Oberflä
che der Schutzschicht 6 treffen. Wie in Fig. 5 darge
stellt wird die keramische Schaltungsplatte 1, welche die
Schutzschicht 6 enthält, entsprechend Fig. 5 in die Hori
zontalrichtung plaziert und gleitet auf Rollen 11, wäh
rend Aluminiumoxidteilchen 12, welche Schleifteilchen
sind, und Wasser auf die Oberfläche der Schutzschicht 6
treffen. Wenn das Strahlscheuerverfahren angewandt wird,
wird die bloßgelegte Oberfläche der Verdrahtung 2, welche
nicht von der Schutzschicht 6 bedeckt ist, gleichzeitig
poliert und gereinigt, so daß ein Lötmittel leicht die
gereinigte Oberfläche benetzt, wenn elektronische Bauele
mente wie ein (nicht dargestellter) Kondensator mit der
Verdrahtung 2 durch Löten verbunden werden.
Wenn die Schutzschicht 6 durch ein Siebdruckverfahren
gebildet wird, kann die Oberflächenrauheit durch Nachbil
den einer Maschenstruktur einer Siebschablone auf der
Oberfläche der Schutzschicht 6 erhöht werden. Insbeson
dere wenn die Schutzschicht 6 im Siebdruckverfahren her
gestellt wird, wird die Siebschablone durch einen Quet
scher bzw. eine Gummiwalze (squeegee) auf die Schutz
schicht 6 mit einer vorbestimmten Kraft gestoßen. Die
Oberflächenrauheit kann ebenfalls durch mechanisches
Scheuern oder chemisches Erodieren der Oberfläche der
Schutzschicht behandelt werden. Bezüglich eines mechani
schen Scheuerns kann die Oberfläche der Schutzschicht 6
mit Sandpapier behandelt werden. Bezüglich eines chemi
schen Erodierens kann die Oberfläche der Schutzschicht 6
mit einer Ammoniumfluoridlösung behandelt bzw. erodiert
werden. Die Oberflächenrauheit kann ebenfalls durch Erhö
hen der Thixotropy der rohen Materialpaste für die
Schutzschicht 6 erhöht werden, um zu verhindern, daß die
Oberfläche der Schutzschicht 6 geebnet wird.
Wie in Fig. 7 dargestellt, besitzt ein Hybrid-IC S2
der zweiten Ausführungsform eine keramische Schaltungs
platte 1, einen Mikrochip 3 und andere elektronische Bau
elemente 9 wie einen Kondensator. Der Mikrochip 3 und die
elektronischen Bauelemente 9 sind auf einer Oberfläche 1a
der keramischen Schaltungsplatte 1 befindlich. Der Mi
krochip 3 und die elektronischen Bauelemente 9 sind auf
der Oberfläche 1a mit dem leitenden Haftmittel 4 festge
macht. Der Mikrochip 3 ist von einem feuchtigkeitsdich
tenden Vergußmaterial 7 (erstes Vergußmaterial) wie
Epoxidharz bedeckt, welches thermisch gehärtet ist. Das
erste Vergußmaterial 7 besitzt eine relativ geringe Vis
kosität vor dem Härten. Die elektronischen Bauelemente 9
sind mit einem anderen feuchtigkeitsdichten Vergußmateri
al 8 (zweites Vergußmaterial) wie Silikongummi oder Sili
kongel bedeckt, welches thermisch gehärtet ist. Das zwei
te Vergußmaterial 8 besitzt eine relativ hohe Viskosität
vor dem Erhärten. Die Grenze 14 zwischen den Vergußmate
rialien 7, 8 ist zwischen dem Mikrochip 3 und dem am na
hesten befindlichen elektronischen Bauelement 9 wie in
Fig. 7 dargestellt befindlich. Obwohl nicht dargestellt,
sind in der Mehrzahl vorkommende Leiter an dem Rand der
keramischen Schaltungsplatte 1 durch Löten angeschlossen.
Eine Schaltung auf der keramischen Schaltungsplatte 1 ist
mit einer anderen Schaltung außerhalb der Platte 1 mit
den Leitern elektrisch verbunden.
In dem in Fig. 7 dargestellten Hybrid-IC S2 befindet
sich das erste Vergußmaterial 7 mit keinem der elektroni
schen Bauelemente 9 in Kontakt. Somit wird verhindert,
daß das erste Vergußmaterial 7 und das leitende Haftmit
tel 4 nach Wärmezyklen während der Verwendung infolge der
Spannung an der Grenze zwischen dem ersten Vergußmaterial
7 und den elektronischen Bauelementen 9 reißt. Obwohl die
Vergußmaterialien 7, 8 einander an der Grenze 14 berüh
ren, ist die Spannung an der Grenze 14 infolge der in den
Materialien enthaltenen Vergußmaterialien 7, 8 relativ
niedrig. Daher werden keine Risse bzw. Sprünge in der Nä
he der Grenze 14 erzeugt.
Der Hybrid-IC S2 von Fig. 7 wird durch die in Fig.
8A bis 8C dargestellten Schritte hergestellt. Nachdem die
Mehrzahl (nicht dargestellter) Leiter an dem Rand der ke
ramischen Schaltungsplatte 1 durch Löten angeschlossen
worden sind, wird das leitende Haftmittel 4 an einer vor
bestimmten Position auf der Oberfläche 1a gedruckt. Da
nach werden der Mikrochip 3 und die elektronischen Bau
elemente 9 auf dem Haftmittel 4 wie in Fig. 8A darge
stellt plaziert, und es wird das Haftmittel 4 gehärtet.
Der Mikrochip 3 und Bondinseln der Verdrahtungsschichten
2 werden mit Bonddrähten 5 drahtgebondet, welche aus Gold
(Au) oder Aluminium (Al) hergestellt werden, um eine
Schaltung auf der Oberfläche 1a wie in Fig. 8B darge
stellt zu bilden.
Darauffolgend wird wie in Fig. 8C dargestellt das
zweite Vergußmaterial 8 in einem flüssigen Zustand, wel
cher der Zustand vor dem Härten ist, vergossen und gehär
tet, um die elektronischen Bauelemente 9 zu bedecken und
zu schützen. Insbesondere wird das zweite Vergußmaterial
8 in einem flüssigen Zustand, welches Silikongummi ent
hält, durch eine Ausgabemaschine vergossen. Danach wird
das zweite Vergußmaterial 8 in einem flüssigen Zustand
beispielsweise bei 125°C über eine Stunde gehärtet. Da
nach wird das erste Vergußmaterial 7 in einem flüssigen
Zustand, welcher der Zustand vor dem Härten ist, vergos
sen und gehärtet, um den Mikrochip 3, die Bonddrähte 5
und die Bondinseln zu bedecken und zu schützen. Insbeson
dere wird das erste Vergußmaterial 7 in einem flüssigen
Zustand, welches Epoxidharz enthält, durch eine Ausgabe
maschine vergossen. Danach wird das erste Vergußmaterial
7 in einem flüssigen Zustand beispielsweise bei 100°C
über eine Stunde und bei 150°C über drei Stunden gehär
tet, um den Hybrid-IC S2 von Fig. 7 fertigzustellen.
Bei dem Herstellungsverfahren des Hybrid-IC's S2 von
Fig. 7 besitzt das zweite Vergußmaterial 8 in dem flüssi
gen Zustand eine höhere Viskosität als das erste Verguß
material 7 in dem flüssigen Zustand, so daß das zweite
Vergußmaterial 8 in dem flüssigen Zustand nicht fließt,
um den Mikrochip 3 zu erreichen, wenn das zweite Verguß
material 8 in dem flüssigen Zustand vergossen wird. Wenn
demgegenüber das erste Vergußmaterial 7 in dem flüssigen
Zustand vergossen wird, nachdem das zweite Vergußmaterial
8 in dem flüssigen Zustand vergossen und gehärtet worden
ist, erreicht das erste Vergußmaterial. 7 in dem flüssigen
Zustand nicht die elektronischen Bauelemente 9, da die
elektronischen Bauelemente 9 von dem zweiten Vergußmate
rial 8 bedeckt sind.
Vorstehend wurden eine vergossene integrierte Hybrid
schaltung und ein Verfahren zur Herstellung der vergosse
nen integrierten Hybridschaltung offenbart. Es wird die
Haftung zwischen einer Schutzschicht, welche eine Ver
drahtungsschicht bedeckt, und einem Vergußmaterial, wel
ches einen Mikrochip bedeckt, in einem Hybrid-IC verbes
sert, ohne daß ein zusätzliches Material zwischen der
Schutzschicht und dem Vergußmaterial plaziert wird. Das
Vergußmaterial wird von anderen elektronischen Bauelemen
ten auf dem Hybrid-IC getrennt. Um die Haftung zu verbes
sern, wird die Oberflächenrauheit der Schutzschicht da
durch erhöht, daß zusätzliche Teilchen der Schutzschicht
hinzugefügt werden, keramische Teilchen auf die Oberflä
che der Schutzschicht treffen oder eine Maschenstruktur
einer Siebschablone auf der Oberfläche der Schutzschicht
nachgebildet wird. Um das Vergußmaterial von den anderen
elektronischen Bauelementen getrennt zu halten, wird ein
anderes Vergußmaterial zum Bedecken des elektronischen
Bauelements, welches zähflüssiger als das Vergußmaterial
zum Bedecken des Mikrochips ist, vergossen und gehärtet,
bevor das Vergußmaterial zum Bedecken des Mikrochips ver
gossen wird.
Claims (10)
1. Hybrid-IC (S1) mit:
einer keramischen Schaltungsplatte (1);
einer Verdrahtungsschicht (2), welche auf einer Oberfläche (1a) der Schaltungsplatte (1) befindlich ist und einen elektrisch angeschlossenen Abschnitt enthält;
einem Mikrochip (3), welcher auf der Oberfläche (1a) befindlich ist;
einem elektrischen Verbindungsteil (5), welcher den Mikrochip (3) und den elektrisch angeschlossenen Ab schnitt der Verdrahtungsschicht (2) verbindet;
einem Vergußmaterial (7), welches den Mikrochip (3), das Verbindungsteil (5) und den angeschlossenen Abschnitt bedeckt; und
einer Schutzschicht (6), welche die Verdrahtungs schicht (2) bis auf den angeschlossenen Abschnitt be deckt, wobei die Schutzschicht (6) einen überlappenden Abschnitt enthält, der das Vergußmaterial (7) überlappt und wobei die Oberfläche des überlappenden Abschnitts re lativ rauh ist, um die Haftung zwischen der Schutzschicht (6) und dem Vergußmaterial (7) zu verbessern.
einer keramischen Schaltungsplatte (1);
einer Verdrahtungsschicht (2), welche auf einer Oberfläche (1a) der Schaltungsplatte (1) befindlich ist und einen elektrisch angeschlossenen Abschnitt enthält;
einem Mikrochip (3), welcher auf der Oberfläche (1a) befindlich ist;
einem elektrischen Verbindungsteil (5), welcher den Mikrochip (3) und den elektrisch angeschlossenen Ab schnitt der Verdrahtungsschicht (2) verbindet;
einem Vergußmaterial (7), welches den Mikrochip (3), das Verbindungsteil (5) und den angeschlossenen Abschnitt bedeckt; und
einer Schutzschicht (6), welche die Verdrahtungs schicht (2) bis auf den angeschlossenen Abschnitt be deckt, wobei die Schutzschicht (6) einen überlappenden Abschnitt enthält, der das Vergußmaterial (7) überlappt und wobei die Oberfläche des überlappenden Abschnitts re lativ rauh ist, um die Haftung zwischen der Schutzschicht (6) und dem Vergußmaterial (7) zu verbessern.
2. Hybrid-IC (S1) nach Anspruch 1, dadurch gekenn
zeichnet, daß das Vergußmaterial (7) die Schutzschicht
(6) an dem Rand des Vergußmaterials (7) überlappt.
3. Hybrid-IC (S1) nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Schutzschicht (6) isolierende
Teilchen (6b) enthält, um die Oberfläche des überlappen
den Abschnitts rauh zu machen.
4. Hybrid-IC (S1) mit:
einer keramischen Schaltungsplatte (1);
einem Mikrochip (3), welcher auf einer Oberfläche (1a) der Schaltungsplatte (1) befindlich ist;
einem ersten Vergußmaterial (7), welches den Mikro chip (3) bedeckt;
einem elektronischen Bauelement (9), welches auf der Oberfläche (1a) befindlich ist; und
einem zweiten Vergußmaterial (8), welches das elek tronische Bauelement (9) bedeckt, wobei die Viskosität des ersten Vergußmaterials (7) in einem flüssigen Zustand niedriger als diejenige des zweiten Vergußmaterials (8) in einem flüssigen Zustand ist und das erste Vergußmate rial (7) und das zweite Vergußmaterial (8) sich im Kon takt zueinander befinden.
einer keramischen Schaltungsplatte (1);
einem Mikrochip (3), welcher auf einer Oberfläche (1a) der Schaltungsplatte (1) befindlich ist;
einem ersten Vergußmaterial (7), welches den Mikro chip (3) bedeckt;
einem elektronischen Bauelement (9), welches auf der Oberfläche (1a) befindlich ist; und
einem zweiten Vergußmaterial (8), welches das elek tronische Bauelement (9) bedeckt, wobei die Viskosität des ersten Vergußmaterials (7) in einem flüssigen Zustand niedriger als diejenige des zweiten Vergußmaterials (8) in einem flüssigen Zustand ist und das erste Vergußmate rial (7) und das zweite Vergußmaterial (8) sich im Kon takt zueinander befinden.
5. Verfahren zum Herstellen eines Hybrid-IC's (S1),
mit den Schritten:
Bilden einer Verdrahtungsschicht (2), welche einen elektrisch angeschlossenen Abschnitt besitzt, auf einer Oberfläche (1a) einer keramischen Schaltungsplatte (1);
Bedecken der Verdrahtungsschicht (2) bis auf den an geschlossenen Abschnitt mit einer Schutzschicht (6);
Erhöhen der Oberflächenrauheit der Schutzschicht (6);
Befestigen eines Mikrochips (3) an der Oberfläche (1a) der Schaltungsplatte (1);
Verbinden des Mikrochips (3) und des elektrisch an geschlossenen Abschnitts mit einem elektrischen Verbin dungsteil (5); und
Vergießen eines Vergußmaterials (7), um den Mikro chip (3), das Verbindungsteil (5) und den angeschlossenen Abschnitt zu bedecken.
Bilden einer Verdrahtungsschicht (2), welche einen elektrisch angeschlossenen Abschnitt besitzt, auf einer Oberfläche (1a) einer keramischen Schaltungsplatte (1);
Bedecken der Verdrahtungsschicht (2) bis auf den an geschlossenen Abschnitt mit einer Schutzschicht (6);
Erhöhen der Oberflächenrauheit der Schutzschicht (6);
Befestigen eines Mikrochips (3) an der Oberfläche (1a) der Schaltungsplatte (1);
Verbinden des Mikrochips (3) und des elektrisch an geschlossenen Abschnitts mit einem elektrischen Verbin dungsteil (5); und
Vergießen eines Vergußmaterials (7), um den Mikro chip (3), das Verbindungsteil (5) und den angeschlossenen Abschnitt zu bedecken.
6. Verfahren nach Anspruch 5, dadurch gekennzeich
net, daß die Oberflächenrauheit durch Hinzufügen von iso
lierenden Teilchen (6b) einem rohen Material (6a) der
Schutzschicht (6) erhöht wird.
7. Verfahren nach Anspruch 5, dadurch gekennzeich
net, daß die Oberflächenrauheit dadurch erhöht wird, daß
keramische Teilchen (12) auf die Oberfläche der Schutz
schicht (6) treffen.
8. Verfahren nach Anspruch 5, dadurch gekennzeich
net, daß ein Siebdruck unter Verwendung einer Siebscha
blone in dem Schritt des Bedeckens verwendet wird und die
Oberflächenrauheit durch Nachbilden einer Maschenstruktur
der Siebschablone auf einer Oberfläche der Schutzschicht
(6) erhöht wird.
9. Verfahren zum Herstellen eines Hybrid-IC's (2),
mit den Schritten:
Befestigen eines Mikrochips (3) und eines elektroni schen Bauelements (9) auf einer Oberfläche (1a) einer ke ramischen Schaltungsplatte (1);
elektrisches Verbinden des Mikrochips (3) mit der Schaltungsplatte (1);
Bereitstellen eines ersten Vergußmaterials (7) und eines zweiten Vergußmaterials (8), wobei das zweite Ver gußmaterial (8) zähflüssiger als das erste Vergußmaterial (7) ist;
Vergießen eines zweiten Vergußmaterials (8), um das elekronische Bauelement (9) derart zu bedecken, daß das zweite Vergußmaterial von dem Mikrochip (3) getrennt ist; und
Vergießen eines ersten Vergußmaterials (7), um den Mikrochip (3) zu bedecken, nachdem das zweite Vergußma terial (8) vergossen worden ist.
Befestigen eines Mikrochips (3) und eines elektroni schen Bauelements (9) auf einer Oberfläche (1a) einer ke ramischen Schaltungsplatte (1);
elektrisches Verbinden des Mikrochips (3) mit der Schaltungsplatte (1);
Bereitstellen eines ersten Vergußmaterials (7) und eines zweiten Vergußmaterials (8), wobei das zweite Ver gußmaterial (8) zähflüssiger als das erste Vergußmaterial (7) ist;
Vergießen eines zweiten Vergußmaterials (8), um das elekronische Bauelement (9) derart zu bedecken, daß das zweite Vergußmaterial von dem Mikrochip (3) getrennt ist; und
Vergießen eines ersten Vergußmaterials (7), um den Mikrochip (3) zu bedecken, nachdem das zweite Vergußma terial (8) vergossen worden ist.
10. Verfahren nach Anspruch 9, dadurch gekennzeich
net, daß das erste Vergußmaterial (7) Epoxidharz enthält
und das zweite Vergußmaterial (8) Silikongummi oder Sili
kongel enthält.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001173033A JP2002368182A (ja) | 2001-06-07 | 2001-06-07 | 樹脂封止型電子装置およびその製造方法 |
JP2001195327A JP2003007926A (ja) | 2001-06-27 | 2001-06-27 | 樹脂封止型電子装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10224789A1 true DE10224789A1 (de) | 2002-12-12 |
Family
ID=26616546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10224789A Ceased DE10224789A1 (de) | 2001-06-07 | 2002-06-04 | Vergossene integrierte Hybridschaltung und Verfahren zur Herstellung der vergossenen integrierten Hybridschaltung |
Country Status (2)
Country | Link |
---|---|
US (1) | US6888259B2 (de) |
DE (1) | DE10224789A1 (de) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4607429B2 (ja) * | 2003-03-25 | 2011-01-05 | 東レ・ダウコーニング株式会社 | 半導体装置の製造方法および半導体装置 |
US7714450B2 (en) | 2006-03-27 | 2010-05-11 | Marvell International Technology Ltd. | On-die bond wires system and method for enhancing routability of a redistribution layer |
DE102006022748B4 (de) * | 2006-05-12 | 2019-01-17 | Infineon Technologies Ag | Halbleiterbauteil mit oberflächenmontierbaren Bauelementen und Verfahren zu seiner Herstellung |
JP4391508B2 (ja) * | 2006-09-29 | 2009-12-24 | Okiセミコンダクタ株式会社 | 半導体装置、及び半導体装置の製造方法 |
JP2008172172A (ja) * | 2007-01-15 | 2008-07-24 | Denso Corp | 電子制御装置及びその製造方法 |
US7659141B2 (en) * | 2007-09-25 | 2010-02-09 | Silverbrook Research Pty Ltd | Wire bond encapsulant application control |
US7741720B2 (en) * | 2007-09-25 | 2010-06-22 | Silverbrook Research Pty Ltd | Electronic device with wire bonds adhered between integrated circuits dies and printed circuit boards |
US8063318B2 (en) * | 2007-09-25 | 2011-11-22 | Silverbrook Research Pty Ltd | Electronic component with wire bonds in low modulus fill encapsulant |
US20110024627A1 (en) * | 2009-07-31 | 2011-02-03 | Avago Technologies Ecbu (Singapore) Pte. Ltd. | Proximity Sensor with Ceramic Housing and Light Barrier |
EP2434619B1 (de) * | 2010-09-22 | 2018-11-14 | General Electric Technology GmbH | Anordnung von leiterstabenden |
DE102012101102A1 (de) * | 2012-02-10 | 2013-08-14 | Osram Opto Semiconductors Gmbh | Optoelektronisches Halbleiterbauelement und Anordnung mit einer Mehrzahl von derartigen Bauelementen |
EP2985785B1 (de) * | 2013-04-10 | 2023-12-20 | Mitsubishi Electric Corporation | Halbleiterbauelementherstellungsverfahren mit verhinderung von verbindungsmittelhochklettern und entsprechendes halbleiterbaulement |
DE102017205247A1 (de) | 2017-03-28 | 2018-10-04 | Robert Bosch Gmbh | Elektronikmodul |
CN111668114A (zh) * | 2019-03-08 | 2020-09-15 | 矽磐微电子(重庆)有限公司 | 半导体封装方法 |
CN110190521B (zh) * | 2019-06-28 | 2023-08-25 | 重庆耕爵科技有限公司 | 负离子发生器灌封方法及结构 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5552248A (en) * | 1978-10-11 | 1980-04-16 | Nec Corp | Manufacture of electronic device |
JPS5848442A (ja) | 1981-09-17 | 1983-03-22 | Matsushita Electric Ind Co Ltd | 電子部品の封止方法 |
JPS58132954A (ja) | 1982-02-02 | 1983-08-08 | Matsushita Electric Ind Co Ltd | 混成集積回路の封止方法 |
JPS60208886A (ja) * | 1984-03-31 | 1985-10-21 | 株式会社東芝 | 電子部品の製造方法 |
JPS6167247A (ja) * | 1984-09-10 | 1986-04-07 | Nec Corp | 混成集積回路 |
JPS6218739A (ja) * | 1985-07-18 | 1987-01-27 | Sumitomo Electric Ind Ltd | 混成集積回路 |
JPS63162848A (ja) * | 1986-12-25 | 1988-07-06 | Hitachi Chem Co Ltd | セラミツク被覆銅箔の製造方法 |
JP2741204B2 (ja) | 1988-02-17 | 1998-04-15 | ローム 株式会社 | 半導体装置 |
JPH0222846A (ja) * | 1988-07-11 | 1990-01-25 | Nec Corp | ケース樹脂封止の混成集積回路 |
JP2712618B2 (ja) * | 1989-09-08 | 1998-02-16 | 三菱電機株式会社 | 樹脂封止型半導体装置 |
JPH03153588A (ja) * | 1989-11-13 | 1991-07-01 | Seiko Instr Inc | セラミックスの表面粗化方法 |
US6046076A (en) * | 1994-12-29 | 2000-04-04 | Tessera, Inc. | Vacuum dispense method for dispensing an encapsulant and machine therefor |
US6407461B1 (en) * | 1997-06-27 | 2002-06-18 | International Business Machines Corporation | Injection molded integrated circuit chip assembly |
JP3835895B2 (ja) | 1997-07-22 | 2006-10-18 | 株式会社デンソー | 半導体装置 |
US6096381A (en) * | 1997-10-27 | 2000-08-01 | General Electric Company | Process for densifying and promoting inter-particle bonding of a bond coat for a thermal barrier coating |
US6372553B1 (en) * | 1998-05-18 | 2002-04-16 | St Assembly Test Services, Pte Ltd | Disposable mold runner gate for substrate based electronic packages |
US6424541B1 (en) * | 1999-04-21 | 2002-07-23 | Conexant Systems, Inc | Electronic device attachment methods and apparatus for forming an assembly |
JP2001196491A (ja) * | 2000-01-06 | 2001-07-19 | Motorola Inc | Icパッケージおよびその製造方法 |
JP2001227902A (ja) * | 2000-02-16 | 2001-08-24 | Mitsubishi Electric Corp | 半導体装置 |
JP2002026198A (ja) * | 2000-07-04 | 2002-01-25 | Nec Corp | 半導体装置及びその製造方法 |
TW515012B (en) * | 2000-09-08 | 2002-12-21 | Matsushita Electric Ind Co Ltd | Plasma-processing apparatus, plasma-processing method, and chip mounted method |
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