DE69923374T2 - Halbleitervorrichtung - Google Patents

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Akira Mito-shi Tanaka
Ruyuichi Hitashi-shi Saito
Kazuhiro Mito-shi Suzuki
Yoshihiko Hitachinaka-shi Koike
Hideo Mito-shi Shimizu
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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, bei der ein Gehäuse Halbleiterelemente enthält und mit Harz gefüllt ist.
  • Eine herkömmliche Halbleitervorrichtung, die der Halbleitervorrichtung gemäß der vorliegenden Erfindung ähnelt, ist eine in der offen gelegten japanischen Patentanmeldung Hei 8-125071 offenbarte Leistungs-Halbleitervorrichtung. 10 zeigt eine Schnittansicht, in der der schematische Aufbau der herkömmlichen Leistungs-Halbleitervorrichtung dargestellt ist. Ein Keramiksubstrat 3a, an dessen oberer und rückwärtiger Fläche Kupferlagen 3b angebracht sind, ist an eine metallische Grundplatte 1 gelötet, und ein Zuleitungsanschluss ist aus der an der oberen Fläche des Keramiksubstrats 3a angebrachten Kupferlage 3b herausgeführt. Der Umfangsteil des Keramiksubstrats (isolierenden Substrats) 3a ist mit Silikongummi-Klebstoff 14 bedeckt, und das isolierende Substrat 3a ist in einem Gehäuse 6 enthalten und mit in das Gehäuse 6 gegossenem Gel-Silikongummi 5b bedeckt. Ein Raum zwischen einem Anschlussblock 8, dem Gel-Silikongummi 5b und dem Gehäuse 6 ist mit Epoxydharz 15 gedichtet.
  • Bei dieser herkömmlichen Halbleitervorrichtung verhindert der Silikongummi-Klebstoff 14, der den Umfangsteil des Keramiksubstrats 3a bedeckt, die Verringerung der Kriech-Spannungsfestigkeit des Substrats 3a.
  • Bei der herkömmlichen Halbleitervorrichtung treten die folgenden Probleme auf:
    Erstens tritt an der Grenzfläche zwischen dem Gel-Silikongummi 5b und dem Silikongummi-Klebstoff 14 ein Trennungsfehler auf, wie in 11 dargestellt ist, der auf die durch die Pfeilmarkierung 16 in 10 dargestellte innere Spannung 16 zurückzuführen ist, falls sich das Gel-Silikongummi 5b während des Betriebs der Halbleiter vorrichtung ausdehnt und zusammenzieht, weil das Gel-Silikongummi 5b mit dem Epoxydharz 15 gedichtet ist. Dieser Trennungsfehler bewirkt einen dielektrischen Durchbruch des Keramiksubstrats 3a.
  • Zweitens können die Ausdehnung und die Kontraktion des Silikongummi-Klebstoffs 14, welche durch die Pfeilmarkierung 17 dargestellt sind, den Umfangsteil des Keramiksubstrats 3a biegen und brechen. Falls das Keramiksubstrat 3a gebrochen wird, nimmt der Kriechabstand zwischen der Grundplatte 1 und der an der Oberfläche des Keramiksubstrats 3a angebrachten Kupferlage ab, wodurch die Spannungsfestigkeit der Halbleitervorrichtung beeinträchtigt wird.
  • In JP-A-06-268094 ist eine Halbleitervorrichtung offenbart, bei der eine Isolierplatte in einer Grundplatte montiert ist und von einem Gehäuse umgeben ist. Auf der Isolierplatte befindet sich eine leitfähige Schicht, und die Isolierplatte trägt Halbleiterelemente. Das Gehäuse ist mit Silikongel gefüllt, und es befindet sich auf dem Umfangsteil der Isolierplatte ein zweites Harz. Demgemäß entspricht dieses Dokument dem Oberbegriff des Anspruchs 1.
  • In JP-A-8-125071 ist eine Halbleitervorrichtung offenbart, bei der Halbleiterelemente auf einer Isolierplatte montiert sind und die Kante dieser Platte mit einem Silikongummi-Klebstoff bedeckt ist, um einen Isolationsfehler zu verhindern.
  • Gemäß der vorliegenden Erfindung ist ein eine Halbleitervorrichtung vorgesehen, welche die Merkmale des Anspruchs 1 aufweist.
  • Es zeigen:
  • 1 eine Teil-Schnittansicht einer modulartigen Leistungs-Halbleitervorrichtung, die für das Verständnis der vorliegenden Erfindung nützlich ist,
  • 2 eine Draufsicht von auf einem Aluminiumnitridsubstrat in der in 1 dargestellten Vorrichtung angeordneten Halbleiterschaltungen,
  • 3 eine Schnittansicht, in der der Gesamtaufbau der in 1 dargestellten Halbleitervorrichtung dargestellt ist,
  • 4 eine Draufsicht von auf einem Aluminiumnitridsubstrat in einer Leistungs-Halbleitervorrichtung, die zum Verständnis der vorliegenden Erfindung nützlich ist, angeordneten Halbleiterschaltungen,
  • 5 eine perspektivische Draufsicht von auf einem Aluminiumnitridsubstrat in einer Leistungs-Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung angeordneten Halbleiterschaltungen,
  • 6 eine Teil-Schnittansicht der Halbleitervorrichtung gemäß der in 5 dargestellten Ausführungsform,
  • 7 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen modulartigen Leistungs-Halbleitervorrichtung,
  • 8 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen modulartigen Leistungs-Halbleitervorrichtung,
  • 9 die Beziehung zwischen der dielektrischen Durchbruchspannung und dem Kriechabstand in dem Aluminiumnitridsubstrat bei der Leistungs-Halbleitervorrichtung gemäß der Ausführungsform,
  • 10 eine Schnittansicht, die den Aufbau eines herkömmlichen Leistungshalbleiters zeigt,
  • 11 eine Konzeptdarstellung des dielektrischen Durchbruchmechanismus bei der herkömmlichen Halbleitervorrichtung,
  • 12 eine Konzeptdarstellung des dielektrischen Durchbruchmechanismus bei der herkömmlichen Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung,
  • 13 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen Leistungs-Halbleitervorrichtung,
  • 14 eine Draufsicht von auf einem Aluminiumnitridsubstrat bei der in 13 dargestellten Vorrichtung angeordneten Halbleiterschaltungen,
  • 15 eine Schnittansicht des Gesamtaufbaus der in 13 dargestellten Halbleitervorrichtung,
  • 16 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen Leistungs-Halbleitervorrichtung,
  • 17 eine Teil-Schnittansicht einer Leistungs-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung,
  • 18A eine perspektivische Ansicht des isolierenden Harzrahmens bei der Halbleitervorrichtung gemäß der in 17 dargestellten Ausführungsform,
  • 18B eine Schnittansicht des isolierenden Harzrahmens und des an der Grundplatte montierten isolierenden Substrats bei der Halbleitervorrichtung gemäß der in 17 dargestellten Ausführungsform,
  • 19 eine Schnittansicht eines modifizierten isolierenden Harzrahmens und des an der Grundplatte montierten isolierenden Substrats entsprechend 18B,
  • 20 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen Leistungs-Halbleitervorrichtung,
  • 21 eine Draufsicht von Halbleiterschaltungen, die auf einem Aluminiumnitridsubstrat bei der Leistungs-Halbleitervorrichtung der in 20 dargestellten Vorrichtung angeordnet sind,
  • 22 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen Leistungs-Halbleitervorrichtung,
  • 23 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen Leistungs-Halbleitervorrichtung,
  • 24 eine Teil-Schnittansicht einer für das Verständnis der vorliegenden Erfindung nützlichen Leistungs-Halbleitervorrichtung,
  • 25 eine Teil-Schnittansicht einer Leistungs-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung, und
  • 26 ein Diagramm, in dem Eigenschaften verschiedener Arten anorganischen Glases und Harzes tabellenartig angegeben sind.
  • Nachstehend werden Einzelheiten der Ausführungsformen der vorliegenden Erfindung anhand der Zeichnung erklärt. 1 ist eine Teil-Schnittansicht einer modulartigen Leistungs-Halbleitervorrichtung.
  • Wie in 1 dargestellt ist, ist ein isolierendes Keramiksubstrat 3a in der Art eines Aluminiumnitridsubstrats (AlN-Substrats), an dessen oberer und rückwärtiger Fläche dünne Kupferlagen 3b angebracht sind, auf einer Metall-Grundplatte 1 aus Al-SiC montiert. Die rückwärtige Fläche des Aluminiumnitridsubstrats 3a ist der oberen Fläche der Grundplatte 1 zugewandt, und die an der rückwärtigen Fläche des Aluminiumnitridsubstrats 3a angebrachte dünne Kupferlage 3b ist mit Lötmittel 2 in der Art von (Sn-40 % Pb)-Lötmittel mit der oberen Fläche der Grundplatte 1 verbunden. Der Umfangskantenteil der Grundplatte 1 ist mit Klebstoff 7 an die Innenseite des isolierenden Harzgehäuses 6 geklebt. Das Gehäuse 6 ist mit isolierendem Silikon-Gelharz 5a gefüllt, so dass das Gelharz 5a das Aluminiumnitridsubstrat 3a, die an der oberen und der rückwärtigen Fläche des Substrats 3a angebrachten dünnen Kupferlagen 3b und das Silikonharz 4 bedeckt, das später erklärt wird, wodurch der Umfangsteil des Substrats 3a bedeckt wird.
  • Bei dieser Vorrichtung ist die Oberfläche des Aluminiumnitrids 3a zwischen dem Umfangskantenteil des Aluminiumnitridsubstrats 3a und dem Kantenteil der dünnen Kupferlage 3b, die am Substrat 3a angebracht ist, mit Silikonharz 4 bedeckt, wie in 1 dargestellt ist. Weiterhin ist die Spannungsfestigkeit (21 kVrms/mm) des Silikonharzes 4 höher als diejenige des isolierenden Gelharzes 5a (14 kVrms/mm). Dementsprechend ist die Kriech-Spannungsfestigkeit des Aluminiumnitridsubstrats 3a verglichen mit der Halbleitervorrichtung verbessert, bei der das Aluminiumnitridsubstrat 3a nur durch das isolierende Gelharz 5a bedeckt ist. Weiterhin ist die Spannungsfestigkeit des Silikonharzes 4 höher als diejenige des Aluminiumnitridsubstrats 3a (10–13 kVrms/mm). Weil weiterhin der Abstand zwischen der Umfangskante des Aluminiumnitridsubstrats 3a und der Kante der am Substrat 3a angebrachten Kupferlage 3b größer ist als die Dicke des Aluminiumnitridsubstrats 3a, ist die Dicke des Silikonharzes 4 in Kriechrichtung größer als die Dicke des Aluminiumnitridsubstrats 3a. Daher ist die dielektrische Durchbruchspannung des Silikonharzes in Kriechrichtung höher als diejenige des Aluminiumnitridsubstrats 3a. Weil demgemäß der dielektrische Durchbruch kaum an der Kriechfläche auftritt und nur vom Aluminiumnitridsubstrat 3a abhängt, kann die dielektrische Durchbruchspannung leicht bestimmt und festgelegt werden.
  • Zusätzlich sind die Kante und der Teil in der Nähe der Kante der am Substrat 3a angebrachten dünnen Kupferlage 3b auch mit dem Silikonharz 4 bedeckt. Daher ist der Teil mit einer höheren Potentialstärke in der Kupferlage 3b mit dem Silikonharz 4 bedeckt, wodurch auch die Kriech-Spannungsfestigkeit verbessert ist.
  • Überdies befindet sich der Kantenteil des Silikonharzes 4 an der Umfangskante des Aluminiumnitridsubstrats 3a innerhalb der Umfangsfläche des Substrats 3. Das heißt, dass das Silikonharz 4 nicht in Kontakt mit der Oberfläche der Grundplatte 1 zwischen dem Verbindungsteil des Gehäuses 6 und der Grundplatte 1 und der Endseite des Verbindungsbereichs der Grundplatte 1 und des Substrats 3a gelangt. Selbst wenn daher die inneren Spannungen zwischen dem Silikonharz 4 und der Grundplatte 1 durch die inneren Spannungen im Silikonharz 4 infolge der Ausdehnung und Kontraktion des isolierenden Gelharzes 5a oder des Silikonharzes 4 erzeugt werden, werden die Spannungen nicht zwischen der Grundplatte 1 und dem Silikonharz 4 erzeugt. Weil demgemäß die zwischen dem Silikonharz 4, dem isolierenden Gelharz 5a und dem Aluminiumnitridsubstrat 3a erzeugten Spannungen abgeschwächt werden, tritt eine Trennung zwischen dem Silikonharz 4 und dem isolierenden Gelharz 5a oder ein Durchbruch des Aluminiumnitridsubstrats 3a nicht leicht auf. Demgemäß nimmt bei dieser Leistungs-Halbleitervorrichtung die Spannungsfestigkeit nicht leicht ab, wodurch die Zuverlässigkeit der Leistungs-Halbleitervorrichtung verbessert ist.
  • 2 ist eine Draufsicht von Halbleiterschaltungen, die aus einem Aluminiumnitridsubstrat gemäß der in 1 dargestellten Ausführungsform bestehen. Mehrere dünne Kupferlagen 3b sind an dem Aluminiumnitridsubstrat 3a angebracht. Weiterhin sind Halbleiterchips von Leistungs-Halbleiterelementen, wie IGBTs 100, Dioden 110 usw., Zuleitungs-Hauptanschlüsse 9, Zuleitungs-Nebenanschlüsse 10 usw. an die Kupferlagen 3b gelötet. Weiterhin ist die Kupferlage, an die die Zuleitungs-Hauptanschlüsse 9 gelötet sind, elektrisch mit einem Aluminiumdraht 200 mit jedem Halbleiterchip verbunden. Die gesamte Umfangs-Oberflächenzone des Aluminiumnitridsubstrats 3a ist durchgehend mit dem Silikonharz 4 bedeckt. Dementsprechend ist in der gesamten Umfangszone des Aluminiumnitridsubstrats 3a die Kriech-Spannungsfestigkeit erhöht, und die Spannungsfestigkeit nimmt nicht leicht ab. Demgemäß kann die Zuverlässigkeit der Spannungsfestigkeit des Leistungshalbleiters stark verbessert werden.
  • 3 ist eine Schnittansicht, in der die Gesamtzusammensetzung der in 1 dargestellten Halbleitervorrichtung dargestellt ist. Mehrere in den 1 und 2 dargestellte Aluminiumnitridsubstrate 3a sind an die Grundplatte 1 gelötet, und der Zuleitungs-Hauptanschluss 9 und der Zuleitungs-Nebenanschluss 10 sind nach außen geführt. Weiterhin sind der Zuleitungs-Hauptanschluss 9 und der Zuleitungs-Nebenanschluss 10 durch einen Anschlussblock 8 geführt, und ein Teil sowohl des Zuleitungs-Hauptanschlusses 9 als auch des Zuleitungs-Nebenanschlusses 10, der außerhalb des Gehäuses 6 freistehend ist, ist mit externen Schaltungen verbunden. Weiterhin ist das Harzelement des Gehäuses 6 mit der Umfangskante der Grundplatte 1 verbunden. Der Anschlussblock 8 ist auch eine Abdeckung des Gehäuses 6. Das heißt, dass die Aluminiumnitridsubstrate 3a, der Zuleitungs-Hauptanschluss 9 und der Zuleitungs-Nebenanschluss 10 und die Leistungs-Halbleiterelemente in dem Gehäuse 6 enthalten sind. Überdies wird das isolierende Gelharz 5a in das Gehäuse 6 gegossen, und das Gelharz 5a bedeckt die Aluminiumnitridsubstrate 3a, die an den Substraten 3a angebrachten Kupferlagen 3b, die Verbindungsteile der Kupferlagen 3b und des Zuleitungs-Hauptanschlusses 9 und des Zuleitungs-Nebenanschlusses 10, die Leistungs-Halbleiterelemente und das Silikonharz 4. Überdies wird die zweite Schicht des isolierenden Gelharzes 5b auf die erste Schicht des isolierenden Gelharzes 5a gegossen. Durch zweimaliges Gießen des isolierenden Gelharzes in das Gehäuse 6 zur Bildung der beiden Schichten wird in der Nähe der Aluminiumnitridsubstrate 3a, der an den Substraten 3a angebrachten Kupferlagen 3b, der Verbindungsteile der Kupferlagen 3b und der Zuleitungs-Hauptanschlüsse 9 und der Zuleitungs-Nebenanschlüsse 10, der Leistungs-Halbleiterelemente und der Oberfläche des Silikonharzes 4 in dem isolierenden Gelharz der Hohlraum infolge von Blasen nicht leicht erzeugt. Weiterhin gibt es einen Zwischenraum 11 zwischen dem Anschlussblock 8 und der zweiten Schicht des isolierenden Gelharzes 5b in dem Gehäuse 6. Selbst wenn sich daher die isolierenden Gelharzschichten 5a und 5b ausdehnen, wird nicht durch die isolierenden Gelharzschichten 5a und 5b gegen den Anschlussblock 8 gedrückt, weil der Zwischenraum 11 die Ausdehnung der Harzschichten 5a und 5b absorbiert. Dementsprechend können die Spannungen in dem Silikonharz 4 infolge der Ausdehnung und Kontraktion des isolierenden Gelharzes 5a und 5b vermindert werden, was wirksam ist, um die Verringerung der Spannungsfestigkeit der Leistungs-Halbleitervorrichtung zu unterdrücken.
  • Die Halbleiterschaltungen in dem Gehäuse 6 werden folgendermaßen hergestellt. Zuerst werden die Halbleiterchips mit einem Lötmittel mit einem hohen Schmelzpunkt, wie (Pb-5 Gew.-% Sn-1,5 Gew.-% Ag)-Lötmittel durch Erwärmen der Chips und des Lötmittels auf 350°C in einer H2-Umgebung an den Aluminiumnitridsubstraten 3a angebracht, und es wird weiter durch ein Aluminiumbondverfahren eine Verdrahtung für die Chips ausgeführt. Anschließend werden die Aluminiumnitridsubstrate 3a mit einem Lötmittel mit einem niedrigen Schmelzpunkt (beispielsweise (Sn-40 Gew.-% Pb)-Lötmittel) durch Erwärmen der Substrate 3a und des Lötmittels auf 240°C in einer H2-Umgebung an der Grundplatte 1 befestigt. Als nächstes wird das Silikonharz 4 unter Verwendung einer Einrichtung in der Art eines Spenders auf die gesamte Umfangszone jedes Aluminiumnitridsubstrats 3a zwischen dem Kantenteil der Kupferlage 3b und dem Umfangsteil des Substrats 3a aufgebracht. Hierbei sollte dieser Prozess so ausgeführt werden, dass das Silikonharz 4 nicht auf der Grundplatte 1 ausfließt. Weiterhin wird das aufgebrachte Silikonharz 4 eine Stunde lang in einer thermostatischen Kammer auf 150°C erwärmt, um das Harz 4 zu härten. Überdies werden der Zuleitungs-Hauptanschluss 9 und der Zuleitungs-Nebenanschluss 10 an die an den Aluminiumnitridsubstraten 3a angebrachten Kupferlagen 3b angelötet, und das isolierende Harzgehäuse 6 wird an den Umfang der Grundplatte 1 angeklebt. Als letztes werden die isolierenden Gelharze 5a und 5b in das Gehäuse 6 eingegossen, und die Herstellung der Halbleitervorrichtung wird durch Erwärmen und Härten der isolierenden Gelharzschichten 5a und 5b nach dem Ausführen des Ausgasungsprozesses für das gegossene Gelharz abgeschlossen.
  • 9 zeigt die Beziehung zwischen der dielektrischen Durchbruchspannung und dem Kriechabstand in dem Aluminiumnitridsubstrat (AlN-Substrat) bei dieser Leistungs-Halbleitervorrichtung oder bei der herkömmlichen Halbleitervorrichtung. Wie in 9 dargestellt ist, kann die dielektrische Durchbruchspannung selbst dann stark verbessert werden, wenn der Kriechabstand in dem AlN-Substrat der gleiche ist wie bei der herkömmlichen Struktur. Weiterhin ist die Verbesserungswirkung größer als die durch geometrisches Verlängern des Kriechabstands erhaltene Wirkung. Wie in 11 dargestellt ist, tritt bei der herkömmlichen Struktur der dielektrische Durchbruch im Volumen des isolierenden Gelharzes 5a oder an der Grenzfläche zwischen dem Aluminiumnitridsubstrat 3a und dem isolierenden Gelharz 5a auf. Andererseits tritt bei dieser Halbleitervorrichtung der dielektrische Durchbruch im Silikonharz 4 oder im Volumen des Aluminiumnitridsubstrats 3a auf. Dieser Unterschied zwischen den vorstehend erwähnten beiden Mechanismustypen beim dielektrischen Durchbruch bewirkt den Unterschied zwischen den dielektrischen Spannungswerten in der Halbleitervorrichtung gemäß dieser Ausführungsform und der herkömmlichen Halbleitervorrichtung.
  • Die vorstehend beschriebene Vorrichtung kann folgendermaßen modifiziert werden.
  • Beispielsweise ist bei der in 1 dargestellten Struktur ein Vorsprung des Silikonharzes 4 vom Umfang des Aluminiumnitridsubstrats 3a zulässig, falls der Vorsprung die Oberfläche der Grundplatte 1 zwischen dem Verbindungsteil des Gehäuses 6 und der Grundplatte 1 und dem Verbindungsteil des Aluminiumnitridsubstrats 3a und der Grundplatte 1 nicht berührt. Weiterhin kann das Silikonharz 4 durch ein Material ersetzt werden, dessen Spannungsfestigkeit höher ist als diejenige des Substrats 3a, beispielsweise durch Polyamidharz, dessen Spannungsfestigkeit etwa 230 kVrms beträgt, Polyimidharz, dessen Spannungsfestigkeit etwa 200 kVrms beträgt, und dergleichen. Weiterhin kann ein isolierendes Substrat aus Aluminiumoxid oder eine andere Harzart auch an Stelle des Aluminiumnitridsubstrats 3a verwendet werden. Überdies kann für dünne leitende Platten, die an der oberen und der rückwärtigen Fläche angebracht sind, ein anderes Metall oder eine andere Legierung als Kupfer verwendet werden, solange es bzw. sie leitfähig ist. Überdies kann ein anderes Hartlöt-Füllmetall als Lötmittel verwendet werden, um das Aluminiumnitridsubstrat 3a und die Grundplatte 1 zu verbinden und die Kupferlage 3b, die Halbleiterelemente und die Zuleitungsanschlüsse 9 und 10 zu verbinden. Weil weiterhin Al-SiC für die Grundplatte in 1 verwendet wird, um die Beeinträchtigung der elektrischen Eigenschaften der Halbleitervorrichtung infolge thermischer Spannungen durch das Verringern der Differenz zwischen den Wärmeausdehnungskoeffizienten des Halbleitermaterials und der Grundplatte 1 zu verhindern, kann die Grundplatte 1 auch aus Mo oder W hergestellt werden. Zusätzlich kann zum Verbessern der Wärmeableitungsfähigkeit der Grundplatte 1 für diese ein anderes Metall, wie Kupfer oder eine Legierung, verwendet werden. Es sei bemerkt, dass zusätzlich zu IGBTs und Dioden, die in dieser Ausführungsform beschrieben sind, verschiedene Typen von Halbleiterelementen, wie Leistungstransistoren, MOSFETs, Thyristoren usw. auf den Substraten 23a im Gehäuse 6 montiert werden können. Weiterhin können diese Halbleiterelemente auf einem anderen Substrat als Aluminiumnitrid 3a montiert werden und in dem Gehäuse 6 aufgenommen werden. Die vorstehenden Modifikationen sind auf Ausführungsformen der vorliegenden Erfindung anwendbar.
  • 4 ist eine Draufsicht von Halbleiterschaltungen, die auf dem Aluminiumnitridsubstrat 3a in einer anderen Leistungs-Halbleitervorrichtung zusammengesetzt sind. Bei dieser Vorrichtung sind Teilbereiche, einschließlich zumindest der Eckteile in der Umfangszone des Aluminiumnitridsubstrats 3a, an denen die Wahrscheinlichkeit des dielektrischen Durchbruchs relativ hoch ist, mit dem Silikonharz 4 bedeckt. Dieser Punkt unterscheidet sich von der in
  • 2 dargestellten Vorrichtung. Diese Anordnung kann auch die dielektrische Durchbruchspannung erhöhen, wie in 9 dargestellt ist. Weil demgemäß die Fläche, auf die die Menge des Silikonharzes 4 aufgebracht wird, verringert werden kann, kann die zum Aufbringen des Silikonharzes 4 erforderliche Zeit verringert werden, wodurch die Herstellungswirksamkeit der Halbleitervorrichtungen verbessert wird, und die Ungleichmäßigkeit der Harzaufbringung kann auch verringert werden, wodurch die Ausbeute der Halbleitervorrichtungen mit einer hohen dielektrischen Durchbruchspannung verbessert wird.
  • 5 ist eine perspektivische Draufsicht von Halbleiterschaltungen, die bei einer anderen Leistungs-Halbleitervorrichtung, die eine Ausführungsform der Erfindung ist, auf dem Aluminiumnitridsubstrat 3a angeordnet sind. Ein Rahmen 12a, der aus einem isolierenden Harz, wie PPS (Polyphenylensulfid), besteht, mit einer Umriss-Querschnittsform, die derjenigen der Umfangszone in dem Aluminiumnitridsubstrat 3a gleicht, wird hergestellt und mit dem Silikonharz 4 an die Umfangszone in dem Aluminiumnitridsubstrat 3a angeklebt.
  • 6 ist eine Teil-Schnittansicht der Halbleitervorrichtung gemäß der in 5 dargestellten Ausführungsform. Der PPS-Harzrahmen 12a ist zwischen der Umfangskante des Substrats 3a und dem Kantenteil der an dem Substrat 3a angebrachten Kupferlage 3a an die Umfangszone in dem Aluminiumnitridsubstrat 3a angeklebt, wobei das Silikonharz 4 auch die Umfangszone bedeckt. Das heißt, dass die Halbleitervorrichtung gemäß dieser Ausführungsform eine Struktur hat, bei der der PPS-Harzrahmen 12a an dem Silikonharz 4 angebracht ist, wie in der in 1 dargestellten Ausführungsform beschrieben wurde. Gemäß dieser Ausführungsform wird der Kriechabstand in dem Aluminiumnitridsubstrat 3a durch diesen PPS-Harzrahmen 12a praktisch vergrößert. Dementsprechend wird die Spannungsfestigkeit zwischen der Grundplatte 1 und dem Aluminiumnitridsubstrat 3a vergrößert. Weiterhin kann an Stelle des PPS-Harzrahmens 12a ein Rahmen verwendet werden, der aus einem anderen isolierenden Material, wie Keramik, besteht.
  • 7 ist eine Teil-Schnittansicht einer anderen Leistungs-Halbleitervorrichtung. Bei dieser Vorrichtung kann ähnlich wie bei der in 6 dargestellten Ausführungsform der Kriechabstand in dem Aluminiumnitridsubstrat 3a durch die Verwendung eines PPS-Harzrahmens 12b praktisch vergrößert werden. Die innere Form des Rahmens 12b gleicht jedoch der Umfangsform des Substrats 3a, und der Rahmen 12b ist anders als der Rahmen 12a der in 6 dargestellten Ausführungsform an die Oberfläche der Grundplatte 1 geklebt. Das Aluminiumnitridsubstrat 3a ist von dem Rahmen 12b umgeben und an die Grundplatte 1 gelötet. Weiterhin ist bei dieser Vorrichtung ebenso wie bei der vorstehenden Ausführungsform die Oberfläche des Aluminiumnitridsubstrats 3a zwischen dem Umfangsteil des Substrats 3a und dem Kantenteil der an dem Substrat 3a angebrachten Kupferlage 3b mit dem Silikonharz 4 bedeckt. Weiterhin ist die Innenwand des PPS-Harzrahmens 12b mit dem Silikonharz 4 an die Kantenfläche des Substrats 3a angeklebt und wird durch das Substrat 3a gehalten. Demgemäß wird der Kriechabstand durch den PPS-Harzrahmen 12b und das Silikonharz 4 festgehalten. Auch bei dieser Ausführungsform kann an Stelle des PPS-Harzrahmens 12b ein Rahmen verwendet werden, der aus einem anderen isolierenden Material, wie Keramik, besteht.
  • 8 ist eine Teil-Schnittansicht einer anderen Leistungs-Halbleitervorrichtung. Bei dieser Vorrichtung ist zwischen dem Umfangsteil des Substrats 3 und der Kante der am Substrat 3 angebrachten Kupferlage 3b eine isolierende Harzlage 13 in der Art eines Polyimidfilms an die Oberfläche des Aluminiumnitridsubstrats 3a geklebt. Weiterhin ist der Kriechbereich zwischen dem Umfangsteil des Substrats 3 und der Kante der an das Substrat 3 angeklebten Kupferlage 3b, worin auch die Oberfläche der Harzlage 13 eingeschlossen ist, mit dem Silikonharz 4 bedeckt. Demgemäß kann der Kriech abstand zusammen mit den Wirkungen der an den Kriechbereich des Aluminiumnitridsubstrats 3a angeklebten Harzlage 13 durch nur etwas Silikonharz 4 vergrößert werden. Zusätzlich ist auch die Oberfläche der Grundplatte 1 außerhalb des Aluminiumnitridsubstrats 3a mit der isolierenden Harzlage 13 bedeckt. Diese isolierende Harzlage 13 bedeckt das Lötmittel in dem Verbindungsteil der Grundplatte 1 und des Aluminiumnitridsubstrats 3a und die an der rückwärtigen Fläche des Substrats 3a angebrachte Kupferlage. Überdies wird das vorstehende oder herausstehende Lötmittel mit der Harzlage 13 selbst dann abgedeckt, wenn Lötmittel vom Verbindungsteil vorsteht oder aus diesem heraussteht, wenngleich dies in 8 nicht dargestellt ist. Daher wird der Kriechabstand weiter vergrößert, wodurch auch die Spannungsfestigkeit des Substrats 3 vergrößert wird.
  • Bei den vorstehend erwähnten Vorrichtungen kann eine isolierende modulartige Leistungs-Halbleitervorrichtung mit einer Spannungsfestigkeit von mehr als 4500 V erhalten werden. Beispielsweise können IGBT-Module mit einer Spannungsfestigkeit von 5000 V–6000 V erhalten werden. Demgemäß kann ein IGBT-Wechselrichter für die Hochspannungs-Leistungswandlung aus den IGBT-Modulen gemäß der vorliegenden Erfindung zusammengesetzt werden. Weil weiterhin die Anzahl der IGBT-Module, die in Reihe geschaltet sind, verringert werden kann, kann auch die Größe des IGBT-Wechselrichters verkleinert werden.
  • Nachstehend werden andere Vorrichtungen mit Bezug auf die 1319 erklärt.
  • 13 ist eine Teil-Schnittansicht einer Leistungs-Halbleitervorrichtung.
  • Wie in 13 dargestellt ist, ist das isolierende Substrat 3a aus einem isolierenden Material, wie Aluminiumnitrid (AlN), worauf die Elektrodenmusterlage 3b (beispielsweise ein Kupferfilm) angebracht ist, auf der Grundplatte 1 aus Metall, wie Mo, einem zusammengesetzten Material, wie AlSiC, oder einem gesinterten Material, wie CuCuO2, mit einem Lötmittel 2, beispielsweise (Sn-40 Gew.-% Pb)-Lötmittel, montiert. Weiterhin ist der Bereich des isolierenden Substrats 3a zwischen dem Kantenteil des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b, d.h. die Kriechfläche in dem Umfangsteil des Substrats 3a, mit Harz 4, das eine hohe Spannungsfestigkeit aufweist, die höher ist als diejenige des isolierenden Gelmaterials in der Art von Silikongelharz, dessen dielektrische Durchbruchspannung 14 kVrms beträgt, bedeckt. Beispielsweise kann Silikonharz, dessen dielektrische Durchbruchspannung 21 kVrms beträgt, Polyamidharz, dessen dielektrische Durchbruchspannung 230 kVrms beträgt, usw. für das Harz 4 verwendet werden. Weiterhin ist ein Gehäuseelement 6 aus isolierendem Harz mit Klebstoff 7 an den Umfangsteil der Grundplatte 1 angeklebt. Überdies ist die Oberfläche der Grundplatte 1 zwischen dem Gehäuseelement 6 und dem Umfangsteil des Substrats 3a mit einem anderen Harz 37 bedeckt, das eine hohe Spannungsfestigkeit aufweist, und das isolierende Gelmaterial 5a wird auf das Substrat 3, das Silikonharz 4 und das Harz 37 im Gehäuseelement 6 gegossen. Weiterhin wird das Harz 37 mit einer hohen Spannungsfestigkeit in das Gehäuseelement 6 gegossen, bis das Harz 37 die Innenwand des Gehäuseelements 6, das isolierende Substrat 3a und das Harz 4 mit einer hohen Spannungsfestigkeit berührt. Dementsprechend wird die Oberfläche der Grundplatte 1 ohne jede Öffnung mit dem Harz 37 gefüllt. Dieselbe Harzart oder verschiedene Harzarten können für das Harz 4 und 37 mit einer hohen Spannungsfestigkeit verwendet werden, falls das zu verwendende Harz eine dielektrische Durchbruchspannung aufweist, die höher ist als diejenige des isolierenden Gelmaterials 5b.
  • 14 ist eine Draufsicht von Halbleiterschaltungen, die bei der in 13 dargestellten Vorrichtung auf dem Aluminiumnitridsubstrat angeordnet sind, und 15 ist eine Schnittansicht, in der der gesamte Aufbau der in 14 dargestellten Halbleitervorrichtung dargestellt ist.
  • Ein Abdeckungsverfahren, bei dem das Harz 4 mit einer hohen Spannungsfestigkeit verwendet wird, wie in den Figuren 13, 14 und 15 dargestellt ist, wird nachstehend erklärt. Wie in 14 dargestellt ist, wobei es sich um eine vergrößerte Draufsicht des Aufbaus auf einem isolierenden Substrat montierter Halbleiterschaltungen handelt, werden die Halbleiterchips 16a und 16b mit einem Lötmittel mit einem hohen Schmelzpunkt, wie (Pb-5 Gew.-% Sn-1,5 Gew.-% Ag)-Lötmittel mit einem Schmelzpunkt von 296–305°C durch Erwärmen der Chips und des Lötmittels auf 350°C in einer H2-Umgebung an dem isolierenden Substrat 3a angebracht. Anschließend wird ein Aluminiumdrahtbonden mit Aluminiumdrähten für die Halbleiterchips 16a und 16b ausgeführt. Weiterhin wird das isolierende Substrat 3a mit einem Lötmittel mit einem niedrigen Schmelzpunkt, wie (Pb-60 Gew.-% Sn)-Lötmittel durch Erwärmen des Substrats 3a und des Lötmittels auf 240°C in einer H2-Umgebung auf der Grundplatte 1 angeschlossen.
  • Als nächstes wird in der Umfangs-Kriechflächenzone des mit der Grundplatte 1 verbundenen isolierenden Substrats 3a die Oberfläche des Substrats 3a zwischen dem Umfangsteil des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b mit dem eine hohe Spannungsfestigkeit aufweisenden Harz 4 bedeckt. Weiterhin wird das Harz 4 mit einer hohen Spannungsfestigkeit auf dem Substrat 3a durch Erwärmen des Harzes 4 in einem thermostatischen Ofen (150°C × 1 Stunde) gehärtet. Überdies werden die Zuleitungsanschlüsse 9 und 10 durch Erwärmen der Anschlüsse 9 und 10 und der Lötmittelpaste auf 240°C mit Lötmittelpaste, wie (Pb-60 Gew.-% Sn)-Paste, mit dem Substrat 3a verbunden. Das isolierende Harzgehäuseelement 6 wird mit dem in 13 dargestellten Klebstoff 7 an den Umfangsteil der Grundplatte 1 angeklebt. Weiterhin wird die Oberfläche der Grundplatte 1 zwischen dem Gehäuseelement 6 und dem Kantenteil des mit Harz 4 bedeckten isolierenden Substrats 3a weiter mit dem eine hohe Spannungsfestigkeit aufweisenden Harz 37 bedeckt. Anschließend wird das isolierende Silikongelmaterial 5b in das Gehäuseelement 6 gegossen, so dass der Zwischenraum 11 unter dem als Abdeckung des Gehäuseelements 6 bereitgestellten Anschlussblock 8 ver bleibt. Überdies wird das Silikongelmaterial 37, nachdem der Ausgasungsprozess für das gegossene Silikongelmaterial 37 (1 Trr × 80 m) ausgeführt wurde, erwärmt und gehärtet (150°C × 2 Stunden). Auf diese Weise wird die Herstellung der Halbleitervorrichtung abgeschlossen.
  • Weil bei dieser Vorrichtung der Umfangsteil des isolierenden Substrats 3a und die Oberfläche der Grundplatte 1, die den Umfangsteil des Substrats 3a umgibt, mit dem isolierenden Harz 37 bedeckt sind, kann die Spannungsfestigkeit weiter verbessert werden. Weil bei dieser Ausführungsform insbesondere das Harz 37, dessen dielektrische Durchbruchspannung höher ist als diejenige der isolierenden Gelmaterialien 5a und 5b, verwendet wird, wird die Spannungsfestigkeit stark verbessert. Weil weiterhin der Kriechbereich zwischen dem Kantenteil der Elektrodenmusterlage 3b und dem Umfang des isolierenden Substrats 3a mit dem Harz 4 bedeckt ist, fließt das die Oberfläche der Grundplatte 1 bedeckende Harz 37 nicht auf das isolierende Substrat 3a oder die Elektrodenmusterlage 3b oder erstreckt sich zu dieser. Das heißt, dass die Elektrodenmusterlage 3b von der ringförmigen Abdeckungszone der Harze 4 umgeben ist und das Harz 37 nicht berührt. Daher wird jede an den Grenzflächen zwischen dem Harz 37, der Grundplatte 1 und der isolierenden Platte 3a erzeugte Spannung vermindert, wodurch die Wahrscheinlichkeit des Auftretens einer Trennung in der Halbleitervorrichtung verringert wird. Demgemäß wird die dielektrische Durchbruchspannung nicht leicht beeinträchtigt, und die Zuverlässigkeit der Halbleitervorrichtung wird verbessert.
  • 16 ist eine Teil-Schnittansicht einer anderen Leistungs-Halbleitervorrichtung. Bei dieser Vorrichtung werden die Kriechfläche des isolierenden Substrats 3a und eine Teilzone der Oberfläche der Grundplatte 1, welche das Substrat 3a umgibt, mit dem eine hohe Spannungsfestigkeit aufweisenden Harz 4 bedeckt, und das Harz 4 wird gehärtet. Weiterhin wird die restliche Oberfläche der Grundplatte 1 zwischen dem Gehäuseelement 6 und dem Harz 4 mit dem eine hohe Spannungsfestigkeit aufweisenden Harz 37 bedeckt. Überdies ist es wünschenswert, dass die Form und die Größe der an der Kante der Grundplatte 1 angebrachten Elektrodenmusterlage 3b derjenigen des isolierenden Substrats 3a fast gleichen. Bei dieser Anordnung kann das Eindringen des Harzes 4 in den Zwischenraum zwischen dem Substrat 3a und der Grundplatte 1, also den Raum unter der rückwärtigen Fläche des Substrats 3a, verhindert werden. Daher kann der Bruch am Kantenteil des isolierenden Substrats 3a infolge des Eindringens des Harzes 4 verhindert werden.
  • Demgemäß weist diese Halbleitervorrichtung fast die gleiche dielektrische Durchbruchspannung auf wie die in 13 dargestellte Vorrichtung.
  • 17 ist eine Teil-Schnittansicht einer Leistungs-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung, und der Gesamtaufbau der Halbleitervorrichtung gemäß dieser Ausführungsform gleicht fast demjenigen der in 15 dargestellten Vorrichtung.
  • Gemäß dieser Ausführungsform ist ein isolierender Harzrahmen 39 mit der Umfangs-Kriechzone des isolierenden Substrats 3a verbunden, wobei das Harz 4 eine hohe Spannungsfestigkeit aufweist, und die Oberfläche der Grundplatte 1 zwischen dem Rahmen 39 und dem Gehäuseelement 6 ist ähnlich der in 16 dargestellten Ausführungsform mit dem eine hohe Spannungsfestigkeit aufweisenden Harz 37 bedeckt.
  • Durch die Verwendung des isolierenden Harzes (beispielsweise des PPS-Harzes) oder des Keramikrahmens 39, dessen Querschnittsform derjenigen der peripheren Kriechzone des Substrats 3a fast gleicht, ist es möglich sicherzustellen, dass der Kriechabstand größer ist als das Zweifache desjenigen bei der herkömmlichen Struktur. Weiterhin ist die Oberfläche der Grundplatte 1 zwischen dem Gehäuseelement 6 und dem Rahmen 39 mit dem eine hohe Spannungsfestigkeit aufweisenden Harz 37 dick bedeckt. Demgemäß ist die dielektrische Durchbruchspannung zwischen dem isolierenden Substrat 3a und der Grundplatte 1 stark erhöht.
  • 18A ist eine perspektivische Ansicht des isolierenden Harzes (beispielsweise PPS-Harz) oder des Keramikrahmens 39 bei der Halbleitervorrichtung gemäß der in 17 dargestellten Ausführungsform, und 18B zeigt Schnittansichten des isolierenden Harzrahmens 39 und des an der Grundplatte 1 montierten isolierenden Substrats 3a. Weiterhin zeigt 19 Schnittansichten eines modifizierten isolierenden Harzrahmens 39 und des an der Grundplatte 1 montierten isolierenden Substrats 3a, entsprechend 18B.
  • Wie in 19 dargestellt ist, sind vorstehende Teile 39a an der rückwärtigen Fläche des isolierenden Harzrahmens 39 bereitgestellt, wobei die rückwärtige Fläche der Umfangszone des isolierenden Substrats 3a entspricht. Dementsprechend kann der Rahmen 39 leicht auf der Umfangszone des Substrats 3a positioniert werden, wodurch der Kriechabstand des isolierenden Substrats 3a sichergestellt wird. Weiterhin kann durch Bereitstellen von drei oder mehr vorstehenden Teilen an der rückwärtigen Fläche des Rahmens 39 der Abstand zwischen der rückwärtigen Fläche des Rahmens 39 und der Umfangsfläche des isolierenden Substrats 3a, d.h. die Dicke des Harzes 4 mit einer hohen Spannungsfestigkeit, konstant gehalten werden, was zu einer hohen Haftstärke in der Verbindung zwischen dem Rahmen 39 und dem Substrat 3a führt. Dementsprechend kann eine zuverlässigere isolierende Struktur mit einer Spannungsfestigkeit für die Halbleitervorrichtung verwirklicht werden.
  • Hierbei werden die Spannungsfestigkeit des für das isolierende Substrat 3a bei der herkömmlichen Halbleitervorrichtung verwendeten Materials und diejenige des bei der Vorrichtung gemäß der vorliegenden Erfindung verwendeten Materials durch die dielektrische Durchbruchspannung von 10–13 kVrms ausgedrückt. Weiterhin beträgt die dielektrische Durchbruchspannung des bei den vorstehenden beiden Vorrichtungstypen verwendeten Gelharzes 5a (5b) etwa 14 kVrms. Daher beträgt die maximale Spannungsfestigkeit bei der herkömmlichen Halbleitervorrichtung etwa 14 kVrms.
  • Andererseits ist bei der Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung der Kriechbereich des isolierenden Substrats 3a zwischen dem Umfangsteil des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b mit dem eine hohe Spannungsfestigkeit (hohe dielektrische Durchbruchspannung) aufweisenden Harz 4 bedeckt. Weiterhin ist auch bei anderen Ausführungsformen die Oberfläche der Grundplatte 1 zwischen dem Gehäuseelement 6 und dem Umfang des isolierenden Substrats 3a mit dem eine hohe Spannungsfestigkeit aufweisenden Harz 4 bedeckt, oder der isolierende Harzrahmen 39 ist an der Umfangs-Kriechzone des isolierenden Substrats 3a angebracht. Demgemäß ist es bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung möglich geworden, eine Spannungsfestigkeit (etwa 16 kVrms) zu erhalten, die höher ist als diejenige bei der herkömmlichen Halbleitervorrichtung. Es gibt Hinweise darauf, dass, wenngleich der dielektrische Durchbruch bei der herkömmlichen Struktur im Volumen des Gelharzes oder an der Grenzfläche zwischen dem isolierenden Substrat 3a und dem Gelharz auftritt, der dielektrische Durchbruch bei der Struktur gemäß der vorliegenden Erfindung durch das Harz 4 mit einer hohen Spannungsfestigkeit hindurchtritt oder in dem Substrat 3a auftritt. Daher können, verglichen mit der Maßnahme des geometrischen Vergrößerns des Kriechabstands des isolierenden Substrats 3a bei der herkömmlichen Struktur, gemäß der vorliegenden Erfindung erheblich größere Wirkungen des Vergrößerns der Spannungsfestigkeit erhalten werden. Demgemäß kann die Halbleitervorrichtung mit einer hohen Spannungsfestigkeit ohne Vergrößern des isolierenden Substrats erhalten werden.
  • Nachfolgend werden andere Vorrichtungen detailliert mit Bezug auf die 2026 erklärt.
  • 20 ist eine Teil-Schnittansicht einer Leistungs-Halbleitervorrichtung, und 21 ist eine Draufsicht von Halbleiterschaltungen, die bei der Leistungs-Halbleitervorrichtung auf einem Aluminiumnitridsubstrat angeordnet sind.
  • Wie in den 20 und 21 dargestellt ist, werden Elektrodenmusterlagen 3b (beispielsweise Cu-Dünnfilme) mit Ag-Lötmittel, wie Ti enthaltendem eutektischem Cu-Ag-Lötmittel mit einem Schmelzpunkt von 800 – 850°C auf die obere und die rückwärtige Fläche des aus einem isolierenden Material, wie Aluminiumnitrid (AlN), bestehenden isolierenden Substrats 3a gelötet. Weiterhin wird der Grenzteil zwischen der Kriechfläche des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b mit einem anorganischen Kristallglas 4a, wie (Bi2O3-B2O3)-Glas bedeckt, und das Glas 4a wird an das Substrat 3a und die Elektrodenmusterlage 3b durch Erwärmen des Glases auf 700°C an der Atmosphäre oder in N2-Gas geschmolzen und daran befestigt. Weiterhin werden die Halbleiterchips 400 mit einem Lötmittel mit einem hohen Schmelzpunkt, wie (Pb-5 Gew.-% Sn-1,5 Gew.-% Ag)-Lötmittel mit einem Schmelzpunkt von 296–305°C, an der Elektrodenmusterlage 3b angebracht, und es wird mit Aluminiumdrähten 300 eine Verdrahtung für die Halbleiterchips 400 ausgeführt. Weiterhin werden die isolierenden AlN-Substrate 3a an der Grundplatte 1 aus Metall, wie Mo, einem zusammengesetzten Material, wie Al-SiC, oder einem gesinterten Material, wie CuCuO2, mit dem Lötmittel 2, beispielsweise (Sn-40 Gew.-% Pb)-Lötmittel mit einem Schmelzpunkt von 183–191°C, durch Erwärmen der Substrate 3a und des Lötmittels in H2-Gas angebracht. Anschließend wird das aus isolierendem PPS-Harz bestehende Gehäuseelement 6 mit Silikonharz-Klebstoff 7 um den Umfangsteil der Grundplatte 1 herum angebracht. Zuletzt wird, nachdem das isolierende Gelharz 5a in das Gehäuseelement 6 gegossen und gehärtet wurde, die Herstellung der modulartigen Halbleitervorrichtung durch Dichten der oberen Öffnung des Gehäuseelements 6 abgeschlossen.
  • Weil bei dieser Vorrichtung durch Bedecken des Grenzteils zwischen der Kriechfläche des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b mit anorganischem Kristallglas 4a in der Art von (Bi2O3-B2O3)-Glas die dielektrische Durchbruchspannung des Substrats 3a höher ist als diejenige des isolierenden Gelharzes 5a und die Durchbruchsentwicklung infolge einer Teilentladung unterdrückt ist, kann die Spannungsfestigkeit zwischen dem Kantenteil der Elektrodenmusterlage 3b und der Grundplatte 1 stark erhöht werden.
  • Weil weiterhin das an die Grundplatte 1 gelötete isolierende Substrat 3a aus Keramik besteht und der um den Umfangs-Kriechbereich des isolierenden Substrats 3a angeordnete und damit verbundene Rahmen aus dem gleichen Harz, welches das Gehäuseelement 6 bildet, oder aus Keramik, ähnlich dem isolierenden Substrat 3a, besteht, kann die hohe Spannungsfestigkeit der Halbleitervorrichtung sichergestellt werden.
  • Hierbei wird das für die Grundplatte 1 verwendete Material so ausgewählt, dass der Wärmeausdehnungskoeffizient der Grundplatte 1, auf die das isolierende Substrat 3a gelötet ist, wobei die Elektrodenmusterlage 3b an dem isolierenden Substrat 3a angebracht ist, kleiner ist als das Dreifache desjenigen von Silicium (Si). Dementsprechend kann beim Betriebszustand der Halbleitervorrichtung auch die Differenz zwischen den Wärmeausdehnungskoeffizienten des Substrats 3a und der Grundplatte 1 verringert werden und auch die auf das Lötmittel 2 ausgeübte thermische Spannung vermindert werden, wodurch eine sehr zuverlässige Halbleitervorrichtung verwirklicht wird.
  • Überdies sind, wie vorstehend erwähnt wurde, ein Metall, wie Mo, ein zusammengesetztes Material, wie Al-SiC, ein gesintertes Material, wie CuCuO2, usw. als ein für die Grundplatte 1 verwendetes Material erwünscht. Durch die Verwendung der vorstehend erwähnten Struktur oder des vorstehend erwähnten Materials ist es möglich geworden, eine kosten günstige und sehr zuverlässige Leistungs-Halbleitervorrichtung mit einer hohen Spannungsfestigkeit zu erhalten.
  • Die 22, 23 und 24 sind Teil-Schnittansichten anderer Leistungs-Halbleitervorrichtungen.
  • Bei der in 22 dargestellten Vorrichtung ist der Grenzteil zwischen der Kriechfläche des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b mit anorganischem Kristallglas 4a, wie (Bi2O3-B2O3)-Glas, bedeckt, und die restliche Kriechfläche des Substrats 3a ist mit isolierendem Silikonharz 4b mit einer hohen Spannungsfestigkeit bedeckt, wie durch das Symbol D in 26 dargestellt ist. Zweitens sind bei der in 23 dargestellten Vorrichtung der Grenzteil zwischen der Kriechfläche des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b mit einem anorganischen Kristallglas 4a in der Art von (Bi2O3-B2O3)-Glas und der sowohl den mit dem Kristallglas 4a bedeckten Grenzteil als auch die restliche Kriechfläche des Substrats 3a einschließende Bereich weiter mit isolierendem Silikonharz 4b mit einer hohen Spannungsfestigkeit bedeckt, wie durch das Symbol D in 26 dargestellt ist. Schließlich sind bei der in 24 dargestellten Vorrichtung der Bereich, der sowohl den Grenzteil als auch die restliche Kriechfläche, die in 23 dargestellt sind, enthält, als auch mindestens ein Teil der Oberfläche der Grundplatte 1 außerhalb des Umfangs des Substrats 3a mit Silikonharz 4b mit einer hohen Isolier-Spannungsfestigkeit bedeckt.
  • Bei der in 22 dargestellten Struktur der Halbleitervorrichtung kann die Durchbruchsentwicklung infolge einer lokalen Entladung in der Kriechfläche des isolierenden AlN-Substrats 3a durch die zweistufigen Barrieren 4a und 4b unterdrückt werden, und es wird dadurch die Spannungsfestigkeit weiter erhöht. Als nächstes wird bei der in 23 dargestellten Struktur der Halbleitervorrichtung zusätzlich zur Erhöhung der Spannungsfestigkeit infolge der Vergrößerung des Kriechabstands in dem Substrat 3a die anorganische Abdeckung 4a am Grenzteil zwischen dem Substrat 3a und der leitfähigen Lage 3b durch das Isolierharz 4b geschützt, und die Spannungsfestigkeit ist durch die Doppelbarrieren 4a und 4b weiter vergrößert. Als letztes kann bei der in 24 dargestellten Struktur der Halbleitervorrichtung die Spannungsfestigkeit in der Teilfläche der Grundplatte 1, die den Umfang des Substrats 3a umgibt, zusätzlich erhalten werden.
  • Bei den drei Typen der in den 22, 23 und 24 dargestellten Strukturen ist die Potentialkonzentration am Kantenteil der Elektrodenmusterlage 3b durch die erste Schicht der anorganischen Abdeckung 4a verringert, und der Bereich, der der anorganischen Abdeckung 4a benachbart ist oder diese umgibt, ist durch die zweite Schicht des Isolierharzes 4b geschützt. Demgemäß kann die Durchbruchsentwicklung infolge der lokalen Entladung in der Kriechfläche des isolierenden AlN-Substrats 3a ausreichend unterdrückt werden, wodurch die sehr hohe Spannungsfestigkeit der Halbleitervorrichtung erreicht wird.
  • Überdies wird Silikonharz oder Polyamidharz, das gut an der Kriechfläche des isolierenden AlN-Substrats 3a haftet und sich leicht erhalten lässt, für das Harz 4a mit einer hohen Spannungsfestigkeit verwendet. Daher kann die Halbleitervorrichtung leicht und kostengünstig hergestellt werden.
  • 25 ist eine Teil-Schnittansicht einer Leistungs-Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform wird der Isolierrahmen 12 aus PPS-Harz oder Keramik, nachdem der Grenzteil zwischen der Kriechfläche des Substrats 3a und dem Kantenteil der Elektrodenmusterlage 3b mit anorganischem Glas 4a bedeckt wurde, mit dem eine hohe Spannungsfestigkeit aufweisenden Silikonharz 4b an die restliche Kriechzone im Umfangsteil des isolierenden Substrats 3a angeklebt.
  • Gemäß dieser Ausführungsform kann der Kriechabstand des isolierenden Substrats 3b um mehr als das Doppelte vergrößert werden, wodurch die Halbleitervorrichtung mit einer Spannungsfestigkeit verwirklicht werden kann, die viel höher ist als diejenige der herkömmlichen Halbleitervorrichtung.
  • Daher kann gemäß der vorliegenden Erfindung die Zuverlässigkeit der Spannungsfestigkeit einer Halbleitervorrichtung stark verbessert werden.

Claims (7)

  1. Halbleitervorrichtung, aufweisend eine Grundplatte (1), mindestens eine Isolierplatte (3a), auf deren oberer Fläche mindestens ein leitfähiges Element (3b) angebracht ist und deren rückwärtige Fläche auf einer Fläche der Grundplatte (1) befestigt ist, ein die Isolierplatte (3a) umgebendes Gehäuse (6), in dem Gehäuse (6) enthaltene und von der Isolierplatte (3a) getragene Halbleiterelemente, und ein erstes Harz (5a), das das Gehäuse (6) füllt, wobei ein Bereich zwischen dem Kantenteil des leitfähigen Elements (3b) und dem Umfangsteil der Isolierplatte (3c) mit einem zweiten Harz (4) bedeckt ist, dessen Außenkante innerhalb des Umfangsteils der Isolierplatte (3a) liegt, so daß es die Grundplatte (1) nicht berührt, dadurch gekennzeichnet, daß die Vorrichtung außerdem einen auf dem zweiten Harz (4) haftenden Isolierrahmen (12a); oder eine auf einem Oberflächenbereich der Isolierplatte (3a) zwischen dem Kantenteil des leitfähigen Elements (3b) und dem Umfangsteil der Isolierplatte (3a) haftende isolierende Harzlage (13), wobei der Oberflächenbereich mit der Harzlage von dem zweiten Harz (4) bedeckt ist, beinhaltet.
  2. Vorrichtung nach Anspruch 1, wobei der Kantenteil des leitfähigen Elements (3b) mit dem zweiten Harz (4) bedeckt ist.
  3. Vorrichtung nach Anspruch 1, wobei die dielektrische Durchbruchsspannung des zweiten Harzes (4) größer als die des ersten Harzes (5c) ist.
  4. Vorrichtung nach Anspruch 3, wobei der Abstand zwischen dem Kantenteil des leitfähigen Elements (3b) und dem Umfangs teil der Isolierplatte (3a) größer als die Dicke der Isolierplatte (3a) ist.
  5. Vorrichtung nach Anspruch 1, wobei der gesamte Bereich zwischen dem Umfang der Isolierplatte (3a) und dem Kantenteil des leitfähigen Elements (3b) mit dem zweiten Harz (4) bedeckt ist.
  6. Vorrichtung nach Anspruch 1, wobei das erste Harz (5c) ein Gelharz ist, das Gehäuse eine Abdeckung (8) aufweist und zwischen der Oberfläche des Gelharzes und der Abdeckung (8) ein Raum vorgesehen ist.
  7. Vorrichtung nach Anspruch 1, wobei der Umfangsteil der Isolierplatte (3a) an mehreren Teilen, zumindest einschließlich Ecken des Umfangsteils der Isolierplatte (3a), teilweise mit dem zweiten Harz (4) bedeckt ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017004739B4 (de) 2016-09-21 2024-04-18 Mitsubishi Electric Corporation Halbleitereinheit und Leistungswandler

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3923716B2 (ja) 2000-09-29 2007-06-06 株式会社東芝 半導体装置
DE10130517C2 (de) 2001-06-25 2003-07-24 Eupec Gmbh & Co Kg Hochspannungsmodul und Verfahren zu dessen Herstellung
JP4262453B2 (ja) * 2002-07-15 2009-05-13 三菱電機株式会社 電力半導体装置
EP1465250A1 (de) * 2003-04-02 2004-10-06 Abb Research Ltd. Isolierter Leistungshalbleitermodul mit verringerter Teilentladung und Verfahren zu seiner Herstellung
WO2005096374A1 (de) * 2004-03-15 2005-10-13 Siemens Aktiengesellschaft Elektrotechnisches erzeugnis mit einem elektrischen bauelement und einer vergussmasse zur elektrischen isolierung des bauelements sowie verfahren zum herstellen des erzeugnisses
DE102007041229A1 (de) * 2007-08-31 2009-03-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schaltungsanordnung und ein Verfahren zum Verkapseln derselben
EP2302676A1 (de) * 2009-09-29 2011-03-30 ABB Technology AG Hochleistungshalbleiterbauelement
JP6163305B2 (ja) 2010-09-24 2017-07-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置
WO2013124988A1 (ja) 2012-02-22 2013-08-29 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP5987719B2 (ja) 2013-02-13 2016-09-07 三菱電機株式会社 半導体装置
CN103594505A (zh) * 2013-11-21 2014-02-19 西安永电电气有限责任公司 一种局部放电减弱的高压igbt模块及其制造方法
CN105304619A (zh) * 2014-05-28 2016-02-03 株洲南车时代电气股份有限公司 一种igbt衬板结构及其制作方法
DE102014110455B4 (de) * 2014-07-24 2016-06-09 Infineon Technologies Ag Verfahren zur Herstellung eines Elektronikmoduls mit Vergussmasse
US9799626B2 (en) 2014-09-15 2017-10-24 Invensas Corporation Semiconductor packages and other circuit modules with porous and non-porous stabilizing layers
EP3649671B1 (de) 2017-07-12 2021-02-17 ABB Power Grids Switzerland AG Leistungshalbleitermodul mit einem an eine vergussmasse angeschlossenen gehäuse und entsprechendes herstellungsverfahren
EP3518278A1 (de) 2018-01-30 2019-07-31 Infineon Technologies AG Leistungshalbleitermodul und verfahren zur dessen herstellung
JP6925506B2 (ja) 2018-03-14 2021-08-25 三菱電機株式会社 半導体パワーモジュールおよび電力変換装置
FR3084964A1 (fr) * 2018-08-09 2020-02-14 Universite Toulouse Iii - Paul Sabatier Dispositif electronique presentant une isolation electrique multicouche, et procede de fabrication correspondant.

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3309679A1 (de) * 1983-03-17 1984-09-20 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement mit giessharzfuellung
JPS6164144A (ja) * 1984-09-05 1986-04-02 Mitsubishi Electric Corp 半導体装置
JPH06268094A (ja) * 1993-03-12 1994-09-22 Sanyo Electric Co Ltd 混成集積回路
JPH06334070A (ja) * 1993-05-27 1994-12-02 Sanyo Electric Co Ltd 混成集積回路装置
JPH08125071A (ja) * 1994-10-25 1996-05-17 Fuji Electric Co Ltd 半導体装置
CN1146988C (zh) * 1997-12-08 2004-04-21 东芝株式会社 半导体功率器件的封装及其组装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017004739B4 (de) 2016-09-21 2024-04-18 Mitsubishi Electric Corporation Halbleitereinheit und Leistungswandler

Also Published As

Publication number Publication date
EP0962974B1 (de) 2005-01-26
RU2165115C2 (ru) 2001-04-10
DE69923374D1 (de) 2005-03-03
EP0962974A2 (de) 1999-12-08
EP0962974A3 (de) 2002-04-03

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