CN111668114A - 半导体封装方法 - Google Patents

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CN111668114A CN201910177325.XA CN201910177325A CN111668114A CN 111668114 A CN111668114 A CN 111668114A CN 201910177325 A CN201910177325 A CN 201910177325A CN 111668114 A CN111668114 A CN 111668114A
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周辉星
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SIPLP Microelectronics Chongqing Ltd
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Abstract

本申请提供一种半导体封装方法，其包括：将待封装芯片贴装于载板上，所述待封装芯片的背面朝上，正面朝向所述载板；形成密封层，所述密封层覆盖在所述载板上，且所述密封层包裹在所述待封装芯片的四周；对所述密封层的上表面进行处理，增加所述密封层的上表面的粗糙度；在所述密封层的上表面对所述待封装芯片进行封装，形成包封层。

Description

半导体封装方法
技术领域
本申请涉及一种半导体技术领域，尤其涉及一种半导体封装方法。
背景技术
常见的半导体封装技术，比如芯片封装技术主要包含下述工艺过程：首先将裸片正面通过胶带粘接在载板上，进行热压塑封，然后将载板剥离，然后在裸片正面进行再布线工艺，形成再布线结构，并进行封装。
在热压塑封过程中，为了防止裸片在热压塑封工序中由于热压机内压力过大导致裸片位移，同时为了防止热压成型时对裸片背面的压力过大而导致裸片破碎，可以在裸片排布在载板后，在裸片背面和粘接层表面预涂敷一层密封层，再进行热压塑封。
然而，如若密封层和塑封层之间的界面结合力不够强，会影响到整个封装结构的稳定性。
发明内容
本申请的一个方面提供一种半导体封装方法，其包括：
将待封装芯片贴装于载板上，所述待封装芯片的背面朝上，正面朝向所述载板；
形成密封层，所述密封层覆盖在所述载板上，且所述密封层包裹在所述待封装芯片的四周；
对所述密封层的上表面进行处理，增加所述密封层的上表面的粗糙度；
在所述密封层的上表面对所述待封装芯片进行封装，形成包封层。
可选的，对所述密封层的上表面进行处理包括对所述密封层的上表面进行等离子体处理。
可选的，对所述密封层的上表面进行等离子体处理时，向等离子体处理空间供给氩气和氧气中的至少一种。
可选的，对所述密封层的上表面进行等离子体处理时，向等离子体处理空间供给包括氩气和氧气的混合气体，其中，所述氩气的体积占比为30％-70％，所述氧气的体积占比为30％-70％。
可选的，在对所述密封层的上表面进行等离子体处理时，所采用的工作温度为25℃～50℃。
可选的，在对所述密封层的上表面进行等离子体处理时，所采用的电功率为200W～600W。
可选的，对所述密封层的上表面进行等离子体处理的时长为3S～60S。
可选的，在所述将待封装芯片贴装于所述载板上之前，还包括：
在所述待封装芯片的正面形成保护层。
可选的，在形成包封层之后，所述方法包括：
剥离所述载板，露出所述待封装芯片的正面；
在所述待封装芯片的正面形成再布线结构，所述再布线结构用于将所述待封装芯片的正面的焊垫引出。
可选的，在所述形成包封层之后，剥离所述载板之前，所述方法包括：
在所述包封层远离所述载板的第一表面贴装支撑层。
可选的，在所述待封装芯片的正面形成再布线结构之后，所述方法包括：
剥离所述支撑层。
本申请实施例提供的上述半导体封装方法，通过对所述密封层的上表面进行处理，增加所述密封层的上表面的粗糙度，提高密封层和包封层之间的接触面积，以增加密封层和包封层之间的粘结力，保证了封装结构的稳定性，从而保证封装的成功率及产品的良率。
附图说明
图1是根据本公开一实例性实施例提出的半导体封装方法的流程图。
图2(a)-图2(l)是根据本公开一示例性实施例中半导体封装方法的工艺流程图。
图3是根据本公开一示例性实施例提出的载板正面结构示意图。
图4是根据本公开一示例性实施例提供的利用上述半导体封装方法得到的半导体封装结构的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
根据本公开的各个实施例，提供了一种半导体封装方法。在封装过程中，待封装芯片贴装于载板上，所述待封装芯片的背面朝上，正面朝向所述载板；形成密封层，所述密封层覆盖在所述载板上，且所述密封层包裹在所述待封装芯片的四周；对所述密封层的上表面进行处理，增加所述密封层的上表面的粗糙度；在所述密封层的上表面对所述待封装芯片进行封装，形成包封层。本公开的上述实施方式，通过对所述密封层的上表面进行处理，增加所述密封层的上表面的粗糙度，提高密封层和包封层之间的接触面积，以增加密封层和包封层之间的粘结力，保证了封装结构的稳定性，从而保证封装的成功率及产品的良率。
如图1、图2(a)-图2(l)、图3和图4所示，本公开提供一种半导体封装方法及半导体封装结构。
图1是根据本公开一实例性实施例提出的半导体封装方法的流程图。如图1所示，半导体封装方法包括下述步骤：
步骤101：将待封装芯片贴装于载板上，所述待封装芯片的背面朝上，正面朝向所述载板；
步骤102：形成密封层，所述密封层覆盖在所述载板上，且所述密封层包裹在所述待封装芯片的四周；
步骤103：对所述密封层的上表面进行处理，增加所述密封层的上表面的粗糙度；
步骤104：在所述密封层的上表面对所述待封装芯片进行封装，形成包封层。
在本实施例中，在步骤101之前，即在将待封装芯片贴装于载板之前，可以在待封装芯片的正面形成保护层。所述保护层可以在将半导体晶圆切割成多个待封装芯片之前形成在半导体晶圆的正面上，之后再对半导体晶圆进行切割，得到正面形成有保护层的待封装芯片。当然可以理解的是，在工艺允许的情况下，还可以将半导体晶圆切割成待封装芯片后，在每个待封装芯片正面形成保护层，具体根据实际的情况选择。
如图2(a)所示，在半导体晶圆100正面即对应待封装芯片201正面的表面形成一保护层202，之后再将形成有保护层202的所述半导体晶圆100沿着切割道进行切割，得到多个形成有保护层的待封装芯片201。
保护层202采用绝缘材料，如聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)以及PBO(Polybenzoxazole)等。可选地，保护层的材料选择绝缘，且能够适应化学清洗、研磨等的材料。保护层可以通过层压(Lamination)、涂覆(Coating)、印刷(Printing)等方式形成在半导体晶圆上。
在步骤101中，待封装芯片201通过粘接层203贴装于载板200。如图2(b)所示，在载板200上设置有粘接层203，用以粘结待封装芯片201。且粘接层203可采用易剥离的材料，以便将载板200和背面封装好的待封装芯片201剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。
在其他实施例中，粘接层203可采用两层结构，热分离材料层和芯片附着层，热分离材料层粘贴在载板200上，在加热时会失去黏性，进而能够从载板200上剥离下来，而芯片附着层采用具有粘性的材料层，可以用于粘贴待封装芯片201。而待封装芯片201从载板200剥离开来后，可以通过化学清洗方式去除其上的芯片附着层。在一实施例中，可通过层压、印刷等方式，在载板200上形成粘接层203。
如图2(c)所示，正面形成有保护层202的待封装芯片201(图中示出了多个待封装芯片)贴装于载板200上。
在一实施例中，如图3所示，载板200上预先设置有待封装芯片201的粘贴位置，在形成粘接层203之后，将待封装芯片201的正面朝向载板200而粘贴在载板200的预定位置A处。在一实施例中，形成粘接层203之前，可采用激光、机械刻图、光刻等方式在载板200上预先标识出待封装芯片的粘贴位置，而同时待封装芯片201上也设置有对位标识，以在粘贴时与载板200上的粘贴位置瞄准对位。需要注意的是，保护层在某种光线下可以是透明的，以便能够看清设置在待封装芯片201上的对位标识，能够将待封装芯片201准确无误的粘贴在预定位置A处。可以理解的是，一次封装过程中，待封装芯片201可以是多个，即在载板200上同时贴装多个待封装芯片201，进行封装，并在完成封装后，再切割成多个封装体；一个封装体可以包括一个或多个待封装芯片，而多个待封装芯片的位置可以根据实际产品的需要进行自由设置。
在步骤102中，如图2(d)所示，密封层300覆盖在载板200上，即密封层205形成在待封装芯片201的背面和露出的粘接层203上，从而将待封装芯片201包裹起来。即，密封层300的下表面3001与待封装芯片201和露出的粘接层203连接。
在一实施例中，密封层300可采用聚合物绝缘材料液体或糊状体，可通过喷涂(Spraying)、印刷(Printing)、涂覆(Coating)等方式形成，且密封层300的厚度小于待封装芯片201的厚度。
在实际操作过程中，聚合物绝缘材料较佳为液体或者糊状，因此在喷涂完成后，会流向待封装芯片201的四周，覆盖任何空隙，达到厚度均匀，并在通过固化方式固化后，可以使得密封层300包裹住待封装芯片201，以锁止待封装芯片201的位置固定不变。密封层材料须采用固化材料，并以高温或紫外线等方式进行固化。密封层300的形状主要取决于密封层材料的粘性、张力等特性。
本公开上述实施例，通过密封层300包裹住待封装芯片201的四周，可避免待封装芯片201在后续工艺中发生位移后，导致由于无法预估发生移位后的待封装芯片201的位置而造成再布线层与待封装芯片201正面的焊垫无法电连接等的情形。
在步骤103中，对密封层300的上表面3002进行处理，增加密封层300的上表面3002的粗糙度。如图2(e)所示，图中的箭头为进行处理的方向。
在一些实施例中，对密封层300的上表面3002进行处理包括对密封层300的上表面3002进行等离子体处理，以增加密封层300的上表面3002的粗糙度。
等离子体处理密封层的上表面的方式具有使用方便灵活、工艺简单、工艺条件完全可控的特点，而且具有成本低、效果好、时间短、效率高的优势；由于等离子体处理是采用气体处理，处理后的密封层的上表面的均匀性好，而且，即便是贴装了多个待封装芯片的复杂的载板的表面，也能进行效果明显的有针对性地处理；同时，由于等离子体处理是采用气体处理，不会产生有害污染物，属于有利于环保的绿色处理方式。
具体地，发明人(们)通过大量试验得出，在一些实施例中，在对所述密封层的上表面进行等离子体处理时，向等离子体处理空间供给氩气和氧气中的至少一种，即可以仅供给氩气或者仅供给氧气作为处理气体，也可以供给包括氩气和氧气的混合气体作为处理气体。进一步，当向等离子体处理空间供给包括氩气和氧气的混合气体为处理气体，混合气体中所述氩气的体积占比为30％-70％，所述氧气的体积占比为30％-70％，这样的混合气体能够缩短等离子体处理的时间，从而提高生产效率；同时，达到增强密封层和包封层的界面结合力的效果。
在对所述密封层的上表面进行等离子体处理时，所采用的工作温度为25℃～50℃。在对所述密封层的上表面进行等离子体处理时，所采用的电功率为200W～600W，比如280W、300W、320W等。在对所述密封层的上表面进行等离子体处理时，对所述密封层的上表面进行等离子体处理的时长为3S～60S。
采用上述工艺条件对所述密封层的上表面进行等离子体处理，所得到的密封层的上表面的粗糙度能够很好地保证密封层的上表面与其它结构之间的接触面积，从而增加密封层的上表面与其它结构之间的粘结力，保证封装的质量，也有利于保证封装后产品在使用过程中的稳定性。此外，对所述密封层的上表面进行等离子体处理，还可将其表面的杂质去除，以便所述密封层与其它结构之间不会被杂质所影响，能够粘结的更加密切。
在步骤104中，包封层204覆盖在所述密封层300的上表面3001上，且形成在待封装芯片201的背面。如图2(f)所示，包封层204用于将载板200和待封装芯片201完全包封住，以重新构造一平板结构，以便在将载板200剥离后，能够继续在重新构造的该平板结构上进行再布线和封装。
如上所述，由于对所述密封层的上表面进行了等离子体处理，所得到的密封层的上表面的粗糙度能够很好地保证密封层的上表面与包封层之间的接触面积，从而增加密封层的上表面与包封层之间的粘结力，保证封装的质量，也有利于保证封装后产品在使用过程中的稳定性。此外，对所述密封层的上表面进行等离子体处理，还可将其表面的杂质去除，以便所述密封层与包封层之间不会被杂质所影响，能够粘结的更加密切。
在一实施例中，包封层204可采用层压环氧树脂膜或ABF(Ajinomoto buildupfilm)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
包封层204包括与载板200相对的第一表面2041，基本上呈平板状，且与载板200的表面平行。包封层204的厚度可以通过对第一表面2041进行研磨或抛光来减薄，在一可选实施例中，包封层204的厚度可减薄至待封装芯片201的背面。
在利用包封层204包封时，由于包封层在成型时需要高压成型，在此过程中包封材料容易渗透到载板200与待封装芯片201之间。通过本公开的实施例，在待封装芯片201外形成一层保护层202，保护层202能够防止包封材料渗透到待封装芯片201表面，而且即使包封材料有渗入，在与载板剥离之后，还可以通过化学方式或者研磨方式直接处理保护层202的表面，而不会直接接触到待封装芯片201的正面，进而无法破坏待封装芯片201正面的电路结构。
进一步，可选的，在步骤104之后，所示封装方法还包括在所述包封层远离所述载板的第一表面贴装支撑层205。
所述支撑层至少贴装在所述包封层的第一表面的至少部分区域。如图2(g)所示，在一实施例中，在包封层204的第一表面2041之上贴装支撑层205，且所示支撑层205覆盖在包封层204的第一表面2041的全部区域。
所述支撑层的材料强度大于所述包封层的材料强度，使得该支撑层能够有效提高并保证封装过程中封装结构的机械强度，有效抑制各结构变形带来的不利影响，从而提高产品封装的效果。在另一些实施例中，支撑层也可通过喷涂(Spraying)、印刷(Printing)、涂覆(Coating)等方式形成与包封层204的第一表面2041上。
进一步，在一实施例中，如图2(h)所示，在贴装支撑层205之后，所述封装方法还包括剥离载板200，载板200剥落之后，暴露出来的表面是待封装芯片201的正面的保护层202和密封层300的下表面3001。
在一实施例中，如图2(h)所示，由于载板200与保护层202之间、以及载板200与密封层300之间具有粘接层203，可以通过加热的方式，使得粘接层203在遇热后降低黏性，进而剥离载板200。通过加热粘接层203剥离载板200的方式，能够将在剥离过程中对待封装芯片201的损害降至最低。
载板200剥离后，暴露出了朝向载板200的密封层300的下表面3001和保护层202。剥离载板200后，得到了包括待封装芯片201、覆盖在待封装芯片201正面的保护层202以及包封待封装芯片201背面的密封层300、以及包封层204的平板结构。在形成的上述平板结构上，可以根据实际情况进行再布线等。在其他实施例中，也可直接机械的剥离载板200。
本公开实施例中，在剥离了载板200之后，暴露出保护层202以及密封层300的表面，此时粘接层202中芯片附着层还存在于保护层202和密封层300的表面，而通过化学方式去除时，保护层202还能够保护待封装芯片表面不受破坏；在完全去除粘接层后，如果之前渗入了包封材料时，还可以采用化学清洗或研磨的方式使得表面平整，有利于后面布线；而如果没有保护层，则无法通过化学方式或者研磨的方式处理待封装芯片表面，以免破坏待封装芯片正面的电路。
需要说明的是，对于不设置支撑层的实施例而言，在步骤S104之后，即可剥离所述载板，露出保护层和密封层。具体剥离的方法可参加上述相关描述，此处不予以赘述。
接续，如图2(i)所示，在所述保护层上与多个所述待封装芯片的焊垫相对应的位置处形成保护层开口2021，每个保护层开口2021至少对应位于待封装芯片201的焊垫或者从焊垫引出的线路上，使得待封装芯片201正面的焊垫或者从焊垫引出的线路从保护层开口2021暴露出来。如果保护层材料是激光反应性材料，可以采用激光图形化的方式一次形成一个保护层开口2021的方式开孔；如果保护层材料是光敏材料，则可以采用光刻图形化方式，一次形成多个保护层开口2021的开孔方式。保护层开口2021的形状可以是圆的，当然也可以是其他形状如椭圆形、方形、线形等。
进一步，在一些实施例中，在待封装芯片201的所述保护层202上进行再布线，即形成再布线结构。待封装芯片201正面具有芯片内部电路的焊垫，通过在待封装芯片201正面上进行再布线，可以将这些焊垫引出。如图2(j)所示，所述再布线结构包括：第一再布线层206，形成于所述保护层202和露出的包封层204上，且通过保护层开口2021与芯片201的焊垫电连接；以及正面第一包封层207，形成于第一再布线层206以及露出的保护层202和包封层204上，且具有第一开口，所述正面第一包封层207的第一开口内设置有与第一再布线层206电连接的第一导电凸柱208。第一导电凸柱208的形状优选为圆形，当然也可以是长方形、正方形等其他形状，且导电凸柱208与第一再布线层206电连接。
进一步，在一可选实施例中，形成再布线结构时，如果需要表面是完整的同一材料的话，还是可以在保护层202上形成一层钝化层，具体可在钝化层形成与保护层开口2021对应的钝化层开口，以进行再布线。
在一实施例中，由于在保护层202上已经形成有保护层开口，在形成第一再布线层206时，至少可以直接看到保护层开口，因此形成第一再布线层206时能够更加准确的对位。
在另一实施例中，可以选择与保护层相匹配的密封层材料，即保护层材料和密封层材料的膨胀系数、弹性模数等特性较为相近，使得形成第一布线层206形成在两种材料上之后，不会因为材料特性的不同，而影响再布线。可选地，保护层材料和密封层材料可以采用同一种材料。另外，在上述实施例中，可以通过形成了密封层300和保护层202，而减少对钝化层的依赖。
进一步，在形成再布线结构之后，所述封装方法还包括剥离所述支撑层205。如图2(k)所示。可直接机械的剥离支撑层205，也可通过其他方法进行剥离，本申请对此不做限定，可根据具体应用环境进行设置。
在一实施例中，在多个待封装芯片201一起封装的情况，完成再布线结构的封装后，通过激光或机械切割方式将整个封装结构切割成多个封装体，如图2(l)所示，形成的封装体的结构图如图4所示。
进一步，在一实施例中，可在芯片201的正面进行重复再布线，比如可以同样地方式在正面包封层外形成第二再布线层或更多个再布线层，以实现产品的多层再布线。
需要说明的是，在另一实施例中，在所述保护层上与多个所述待封装芯片的焊垫相对应的位置处形成保护层开口2021，可以是在将形成有保护层的所述晶圆切割成多个所述待封装芯片之前，而使得待封装芯片201正面的焊垫或者从焊垫引出的线路从保护层开口2021暴露出来。形成保护层开口的具体方案可参加上述相关描述，此处不予以赘述。
在形成有所述保护层202的待封装芯片粘贴在所述载板200的粘接层203上之后，多个保护层开口2021呈中空状态。
在另一实施例中，在所述保护层上与多个所述待封装芯片的焊垫相对应的位置处形成保护层开口2021之后，还包括：在保护层开口中填充导电介质，使得导电介质与所述待封装芯片的焊垫电连接。导电介质在保护层开口中形成竖直的连接结构，使得将芯片表面的焊垫延伸至保护层表面，保护层可以围绕形成在连接结构的四周。
图4是根据本公开一示例性实施例提供的利用上述半导体封装方法得到的芯片封装结构的结构示意图。如图4所示，半导体封装结构包括：
包封层204，设有内凹的腔体；
芯片201，设于所述腔体内，且芯片201的背面朝向所述腔体的底部；
密封层300，形成于芯片201的背面、以及包封层204与再布线结构之间；
保护层202，形成于芯片201的正面，且保护层202上形成有保护层开口2021，保护层开口2021位于芯片201正面的焊垫对应位置处；
再布线结构，形成于芯片201的正面，用于将芯片201正面的焊垫引出。
在一些实施例中，所述再布线结构包括：第一再布线层206，形成于所述保护层202和露出的包封层204上，且通过保护层开口2021与芯片201的焊垫电连接；以及正面第一包封层207，形成于第一再布线层206以及露出的保护层202和包封层204上，且具有第一开口2071，所述正面第一包封层207的第一开口2071内设置有与第一再布线层206电连接的第一导电凸柱208。
在另一实施例中，所述再布线结构包括更多个再布线层，以实现产品的多层再布线。
在本申请中，所述装置实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (11)

1.一种半导体封装方法，其特征在于，包括：
将待封装芯片贴装于载板上，所述待封装芯片的背面朝上，正面朝向所述载板；
形成密封层，所述密封层覆盖在所述载板上，且所述密封层包裹在所述待封装芯片的四周；
对所述密封层的上表面进行处理，增加所述密封层的上表面的粗糙度；
在所述密封层的上表面对所述待封装芯片进行封装，形成包封层。
2.如权利要求1所述的半导体封装方法，其特征在于，对所述密封层的上表面进行处理包括对所述密封层的上表面进行等离子体处理。
3.如权利要求2所述的半导体封装方法，其特征在于，对所述密封层的上表面进行等离子体处理时，向等离子体处理空间供给氩气和氧气中的至少一种。
4.如权利要求3所述的半导体封装方法，其特征在于，对所述密封层的上表面进行等离子体处理时，向等离子体处理空间供给包括氩气和氧气的混合气体，其中，所述氩气的体积占比为30％-70％，所述氧气的体积占比为30％-70％。
5.如权利要求2所述的半导体封装方法，其特征在于，在对所述密封层的上表面进行等离子体处理时，所采用的工作温度为25℃～50℃。
6.如权利要求2所述的半导体封装方法，其特征在于，在对所述密封层的上表面进行等离子体处理时，所采用的电功率为200W～600W。
7.如权利要求2所述的半导体封装方法，其特征在于，对所述密封层的上表面进行等离子体处理的时长为3S～60S。
8.如权利要求1所述的半导体封装方法，其特征在于，在所述将待封装芯片贴装于所述载板上之前，还包括：
在所述待封装芯片的正面形成保护层。
9.如权利要求1-8中任意一项所述的半导体封装方法，其特征在于，在形成包封层之后，所述方法包括：
剥离所述载板，露出所述待封装芯片的正面；
在所述待封装芯片的正面形成再布线结构，所述再布线结构用于将所述待封装芯片的正面的焊垫引出。
10.如权利要求9所述的半导体封装方法，其特征在于，在所述形成包封层之后，剥离所述载板之前，所述方法包括：
在所述包封层远离所述载板的第一表面贴装支撑层。
11.如权要求10所述的半导体封装方法，其特征在于，在所述待封装芯片的正面形成再布线结构之后，所述方法包括：
剥离所述支撑层。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020185752A1 (en) * 2001-06-07 2002-12-12 Takeshi Ishikawa Potted hybrid integrated circuit and method for manufacturing potted hybrid integrated circuit
CN103579134A (zh) * 2012-07-19 2014-02-12 矽品精密工业股份有限公司 半导体封装件及其制法
CN105470209A (zh) * 2014-08-29 2016-04-06 矽品精密工业股份有限公司 半导体封装件及其制法
KR20170020663A (ko) * 2015-08-13 2017-02-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020185752A1 (en) * 2001-06-07 2002-12-12 Takeshi Ishikawa Potted hybrid integrated circuit and method for manufacturing potted hybrid integrated circuit
CN103579134A (zh) * 2012-07-19 2014-02-12 矽品精密工业股份有限公司 半导体封装件及其制法
CN105470209A (zh) * 2014-08-29 2016-04-06 矽品精密工业股份有限公司 半导体封装件及其制法
KR20170020663A (ko) * 2015-08-13 2017-02-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构

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