DE102007017831B4 - Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls - Google Patents

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Abstract

Modul (400) umfassend: – einen Halbleiterchip (401); – einen elektrisch leitfähigen Träger (407) mit einer Vertiefung (408), in welche der Halbleiterchip (401) eingebracht ist, wobei der Halbleiterchip (401) fest mit dem Träger (407) verbunden ist; und – eine Verdrahtungsschicht, welche den Halbleiterchip (401) und den Träger (407) bedeckt, wobei die Verdrahtungsschicht ein Außenkontaktelement (413) aufweist, welches den Halbleiterchip (401) und einen Bereich des Trägers (407) außerhalb der Vertiefung (408) bedeckt und welches auf der dem Träger (407) gegenüberliegenden Seite des Moduls (400) angeordnet ist.

Description

  • Die Erfindung betrifft ein Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls.
  • In Halbleitermodulen können Halbleiterchips auf Trägern angeordnet sein und mit den Trägern z. B. durch Die-Bond- oder Wire-Bond-Verfahren verbunden sein.
  • Halbleitermodule und deren Herstellungsverfahren sind aus den Schriften US 2001 0048 156 A1 , DE 10 2004 030 042 A1 , US 2004 0266 037 A1 , US 2006 0060 891 A1 , JP 11 054 673 A , DE 103 08 928 A1 und US 5 518 957 A bekannt. Aus der Schrift US 6 219 254 B1 ist ferner ein Halbleitermodul bekannt, bei dem ein Halbleiterchip in eine Vertiefung eines Trägers eingebracht ist.
  • Der Erfindung liegt die Aufgabe zugrunde, ein kostengünstig herstellbares Modul mit einem Halbleiterchip und einer Verdrahtungsschicht zu schaffen. Ferner soll ein entsprechendes Herstellungsverfahren angegeben werden.
  • Die der Erfindung zugrunde liegende Aufgabe wird durch die Merkmale der Ansprüche 1 und 2 gelöst.
  • Gemäß einer Ausgestaltung umfasst ein Modul einen Halbleiterchip, der in einer Vertiefung eines elektrisch leitfähigen Trägers eingebracht ist, und eine Verdrahtungsschicht, welche den Halbleiterchip und den Träger bedeckt. Die Verdrahtungsschicht weist ein Außenkontaktelement auf, das den Halbleiterchip und einen Bereich des Trägers außerhalb der Vertiefung bedeckt und das auf der dem Träger gegenüberliegenden Seite des Moduls angeordnet ist.
  • Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigen:
  • 1A bis 1C schematische Darstellungen von Modulen 100A bis 100C;
  • 2 eine schematische Darstellung eines Moduls 200 als Ausführungsbeispiel;
  • 3 eine schematische Darstellung eines Moduls 300;
  • 4A bis 4C schematische Darstellungen von Modulen 400A bis 400C als Ausführungsbeispiele;
  • 5 eine schematische Darstellung eines Moduls 500 als weiteres Ausführungsbeispiel;
  • 6 eine schematische Darstellung eines Verfahrens zur Herstellung von Modulen 600 als weiteres Ausführungsbeispiel; und
  • 7 eine schematische Darstellung eines Moduls 700.
  • Im Folgenden werden Module, die Halbleiterchips enthalten, beschrieben. Dabei kommt es nicht auf die spezielle Ausführung der Halbleiterchips an. Die Halbleiterchips können beispielsweise integrierte Schaltungen beliebiger Form, Mikroprozessoren, Leistungs-MOSFETs oder mikroelektromechanische Bauelemente sein. Die Halbleiterchips müssen aus keinem speziellen Halbleitermaterial gefertigt sein, sie können zudem auch nicht-leitende anorganische und/oder organische Materialien enthalten. Die Halbleiterchips können gehäust oder ungehäust sein.
  • Die Halbleiterchips können Kontaktelemente aufweisen, die eine elektrische Kontaktierung der Halbleiterchips ermöglichen. Die Kontaktelemente können aus einem beliebigen leitfähigen Material bestehen, beispielsweise aus einem Metall, wie z. B. Aluminium, Gold oder Kupfer, einer Metalllegierung oder einem leitfähigen organischen Material.
  • Die Halbleiterchips können in Vertiefungen von Trägern eingebracht sein. Die Vertiefungen können auf unterschiedliche Arten hergestellt sein, beispielsweise durch Prägen, Ätzen, Fräsen oder galvanisches Wachsen. Die Träger können unter anderem als Wärmesenke zum Abführen der von den Halbleiterchips erzeugten Wärme dienen.
  • Die Träger können aus elektrisch leitenden Materialien, wie z. B. Kupfer oder Eisen-Nickel-Legierungen, bestehen. Die Träger können jeweils mit einem Kontaktelement des Halbleiterchips, mit welchem der Halbleiterchip auf dem Träger sitzt, elektrisch verbunden sein. Die elektrischen Verbindungen können z. B. durch Reflow-Löten, Vakuumlöten, Diffusionslöten oder Verkleben mittels eines leitfähigen Klebstoffs erzeugt werden.
  • Falls Diffusionslöten als Verbindungstechnik zwischen Träger und Halbleiterchip eingesetzt wird, können Lotmaterialien verwendet werden, die nach Beendigung des Lötvorgangs an der Grenzfläche zwischen Träger und Halbleiterchip aufgrund von Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. Hierbei ist für Kupfer- oder Eisen-Nickel-Träger beispielsweise die Verwendung von AuSn-, AgSn-, CuSn, AgIn-, Au-In- oder CuIn-Loten denkbar.
  • Sofern die Träger mit den Halbleiterchips verklebt werden, können leitfähige Klebstoffe verwendet werden. Die Klebstoffe können z. B. auf Epoxidharzen basieren und zur Erzeugung der elektrischen Leitfähigkeit mit Gold, Silber, Nickel oder Kupfer angereichert sein.
  • Die Kontaktelemente der Halbleiterchips können eine Diffusionsbarriere aufweisen. Die Diffusionsbarriere verhindert beim Diffusionslöten, dass Lotmaterial von dem Träger in den Halbleiterchip diffundiert. Eine dünne Titanschicht auf einem Kontaktelement bewirkt beispielsweise eine solche Diffusionsbarriere.
  • Der Träger und der Halbleiterchip können von einer Verdrahtungsschicht bedeckt sein. Die Verdrahtungsschicht kann den Träger ganz oder auch nur teilweise bedecken. Die Verdrahtungsschicht kann aus einer einzelnen Schicht aufgebaut sein, sie kann aber auch aus mehreren aufeinanderliegenden Schichten bestehen. Die einzelnen Schichten können z. B. aus Polymerfilmen, Polymerfolien, Fotolacken oder Metallen bestehen. Die einzelnen Schichten können strukturiert werden, sodass z. B. Leiterbahnen in den Schichten erzeugt werden können, welche die Kontaktelemente des Halbleiterchips verbinden und/oder an vordefinierte Orte an der Oberfläche der Verdrahtungsschicht führen. Die Leiterbahnen können dabei zu Außenkontaktelementen der Module führen, deren Fläche größer sein kann als die Fläche der Kontaktelemente der Halbleiterchips. Die Leiterbahnen und/oder die Außenkontaktelemente können so angeordnet sein, dass sie sich über den Rand des Halbleiterchips hinaus erstrecken.
  • Des Weiteren können der Träger und der Halbleiterchip ganz oder auch nur teilweise von einer isolierenden Schicht bedeckt sein. Die isolierende Schicht kann beispielsweise aus einem Polymerfilm, einer Polymerfolie oder einem Fotolack gefertigt sein.
  • In 1A ist ein Modul 100A im Querschnitt dargestellt. Das Modul 100A enthält einen Halbleiterchip 101, der ein erstes Kontaktelement 102 auf einer ersten Hauptoberfläche 103 und ein zweites Kontaktelement 104 auf einer zweiten Hauptoberfläche 105 aufweist. Der Halbleiterchip 101 ist mit der Hauptoberfläche 103 auf einen Träger 106 aufgebracht worden. Auf der Hauptoberfläche 105 des Halbleiterchips 101 sind eine isolierende Schicht und eine Verdrahtungsschicht 107 angebracht, die die zweite Hauptoberfläche 105 und den Träger 106 zumindest teilweise bedecken.
  • Die 1B und 1C zeigen Module 100B und 100C als Weiterbildungen des in 1A dargestellten Moduls 100A. Bei dem in 1B gezeigten Modul 100E ist zwischen dem Träger 106 und der Verdrahtungsschicht 107 eine isolierende Schicht 108 angeordnet, die zumindest eine Seitenfläche 109 des Halbleiterchips 101 bedeckt. Bei dem in 1C gezeigten Modul 100C weist der Träger 106 eine Vertiefung 110 auf, in die der Halbleiterchip 101 eingebracht ist.
  • 2 zeigt als Ausführungsbeispiel ein Modul 200. Das Modul 200 enthält einen Halbleiterchip 201 und einen elektrisch leitfähigen Träger 202. Der Träger 202 weist eine Vertiefung 203 auf, in die der Halbleiterchip 201 eingebracht ist. Eine Verdrahtungsschicht 204 deckt den Halbleiterchip 201 und den Träger 202 ab.
  • 3 stellt ein Modul 300 dar. Das Modul 300 enthält einen Halbleiterchip 301, der in einer Vertiefung 303 eines Trägers 302 sitzt. Eine Folie 304 bedeckt den Halbleiterchip 301 und den Träger 302.
  • In den 4A bis 4C sind Module 400A, 400B und 400C gezeigt, die Weiterbildungen der oben beschriebenen Module 100A, 100C, 200 und 300 darstellen. Die im Folgenden beschriebenen Ausgestaltungen der Module 400A bis 400C können daher ebenso auf die Module 100A, 100C, 200 und 300 übertragen werden.
  • Das Modul 400A enthält einen Halbleiterchip 401, der ein erstes Kontaktelement 402 auf einer ersten Hauptoberfläche 403 und zweite Kontaktelemente 404 und 405 auf einer zweiten Hauptoberfläche 406 aufweist, sowie einen Träger 407 mit einer Vertiefung 408, in die der Halbleiterchip 401 eingebracht ist.
  • Der Träger 407 kann aus einem metallischen Werkstoff, beispielsweise aus Kupfer oder einer Eisen-Nickel-Legierung, bestehen. Der Träger 407 und das Kontaktelement 402 sind mit einem elektrisch leitfähigen Haftvermittler, der in 4A nicht explizit dargestellt ist, miteinander verbunden. Als Haftvermittler kann ein Lotmaterial verwendet werden, das nach einem gängigen Lötverfahren das Kontaktelement 402 mit dem Träger 406 verbindet. Es kann beispielsweise ein Diffusionslötverfahren angewendet werden, bei welchem durch Diffusion an der Grenzfläche zwischen dem Kontaktelement 402 und dem Träger 407 eine intermetallische Phase entsteht. Alternativ kann als Haftvermittler ein leitender Kleber, z. B. ein Epoxidharzkleber, verwendet werden.
  • Die Hauptoberfläche 403 des Halbleiterchips 401 kann kleiner als die Grundfläche der Vertiefung 408 sein, sodass ein Freiraum 409 zwischen mindestens einer Seitenfläche des Halbleiterchips 401 und einer Seitenfläche der Vertiefung 408 verbleibt. Der Freiraum 409 kann wahlweise mit einem isolierenden Material, beispielsweise einem organischen Material, wie z. B. Epoxidharzen, Polyimiden oder Silikongel, ausgefüllt werden oder unausgefüllt bleiben.
  • Weiterhin können der Halbleiterchip 401 und der Träger 407 mit einer isolierenden, insbesondere organischen Folie 410 abgedeckt werden. Dies empfiehlt sich insbesondere, wenn der Freiraum 409 nicht mit dem isolierenden Material ausgefüllt ist, da die Folie 410 in diesem Fall auch den Freiraum 409 abdeckt. Die Folie 410 kann fotostrukturierbar sein, sodass die Folie 410 an den Stellen der Kontaktelemente 404 und 405 sowie an einer Stelle 411 oberhalb des Trägers 407 durch Belichtungs- und Entwicklungsschritte geöffnet werden kann. Falls der Freiraum 409 mit dem isolierenden Material ausgefüllt ist, kann anstelle der Folie 410 beispielsweise auch eine strukturierbare Schicht aus einem weichen und isolierenden Material, wie z. B. Fotolack oder Polyimiden, auf den Halbleiterchip 401 und den Träger 407 aufgebracht werden. Die Folie 410 bzw. die alternativ verwendete strukturierbare Schicht können eine Dicke im Bereich von 1 bis 100 μm aufweisen. Die durch die Strukturierung in die Folie 410 bzw. die Schicht eingebrachten Öffnungen oberhalb der Kontaktelemente 404 und 405 sowie oberhalb der Stelle 411 werden mit einer Metallschicht ausgefüllt.
  • Auf die Folie 410 kann eine weitere strukturierbare Schicht 412 aufgebracht werden, in die durch Strukturierungs- und Metallisierungsschritte Außenkontaktelemente 413, 414 und 415 eingebracht werden. Dabei sind die Außenkontaktelemente 413, 414 und 415 durch die Öffnungen in der Folie 410 mit den Kontaktelementen 404 bzw. 405 bzw. mit dem Träger 407 an der Stelle 411 verbunden. Das Außenkontaktelement 415 ermöglicht aufgrund der elektrischen Verbindung des Trägers 407 mit dem Kontaktelement 402 eine elektrische Kontaktierung des Kontaktelements 402 von der Oberseite des Moduls 400A. Die Dicke der Schicht 412 und der Außenkontaktelemente 413 bis 415 liegt im Bereich von 5 bis 100 μm.
  • Die Außenkontaktelemente 413 und/oder 414 können so ausgelegt sein, dass sie sich über den Rand des Halbleiterchips 401 hinaus erstrecken. Aufgrund dieser Maßnahme können die Außenkontaktelemente 413 und/oder 414 eine beliebig große Kontaktfläche aufweisen. Beispielsweise können die Kontaktflächen der Außenkontaktelemente 413 und/oder 414 größer als die Kontaktflächen der jeweils mit ihnen verbundenen Kontaktelemente 404 und 405 sein. Des Weiteren kann das Kontaktelement 402 des Halbleiterchips 401 neben dem Außenkontaktelement 415 mit einem weiteren Außenkontaktelement auf der Oberseite des Moduls 400A verbunden sein. Die vorstehend beschriebenen Maßnahmen ermöglichen eine elektrische Kontaktierung des Halbleiterchips 401 von außerhalb des Moduls 400A mit einem geringen Kontaktwiderstand. Ferner kann das Modul 400A sehr anschlussflexibel in eine Schaltung eingebaut werden.
  • Es ist nicht erforderlich, dass das Modul 400A von einem Gehäuse umgeben ist. Das Modul 400A kann beispielsweise nach Flip-Chip-Art auf eine Leiterplatte montiert werden. Dabei sorgen Lötkontakte zwischen den Außenkontaktelementen 413 bis 415 und Kontaktflächen der Leiterplatte sowohl für eine mechanische Befestigung des Moduls 400A auf der Leiterplatte als auch für eine elektrische Kontaktierung.
  • Der Halbleiterchip 401 kann beispielsweise ein Leistungshalbleiter und insbesondere ein Leistungs-MOSFET mit einer vertikalen Struktur sein. In diesem Fall kann das Kontaktelement 402 der Drain-Anschluss, das Kontaktelement 404 der Source-Anschluss und das Kontaktelement 405 der Gate-Anschluss des Leistungs-MOSFETs sein.
  • In 4A ist gezeigt, dass der Halbleiterchip 401 und die Vertiefung 408 die gleiche Höhe aufweisen können. Wie in den 4B und 4C gezeigt ist, kann die Höhe des Halbleiterchips 401 aber auch kleiner oder größer als die Höhe der Vertiefung 408 sein. Bei den Modulen 400B und 400C kann mit dem isolierenden Material nicht nur der Freiraum 409 ausgefüllt werden, sondern es können damit auch die Oberfläche des Trägers 407 und des Halbleiterchips 401 bedeckt werden. Dadurch wird ein Höhenausgleich zwischen dem Halbleiterchip 401 und der unterschiedlich hohen Vertiefung 407 geschaffen. Sofern der Halbleiterchip 401 ein Leistungs-MOSFETs mit einer vertikalen Struktur ist, dessen Höhe typischerweise im Bereich von 50 bis 350 μm liegt, kann die Vertiefung 408 eine Höhe im Bereich von 5 μm bis 0,5 mm aufweisen.
  • Während bei den Modulen 400A bis 400C die Vertiefung 408 durch Ätzen, Fräsen oder galvanisches Wachsen hergestellt worden ist, ist in 5 ein Modul 500 dargestellt, in dessen Träger 501 eine Vertiefung 502 durch Tiefziehen oder Prägen eingebracht worden ist. Dadurch wird auf der Unterseite des Trägers 501 eine Stufe erzeugt.
  • In 6 ist ein Verfahren zur Herstellung von Modulen 600 dargestellt. Die Module 600 können die gleichen Ausgestaltungen wie die in den 4A bis 4C gezeigten Module 400A bis 400C aufweisen. In einem ersten Verfahrensschritt wird ein Träger 601 bereitgestellt. Der Träger 601 besitzt mehrere Vertiefungen 602, die z. B. durch Prägen, Fräsen, Tiefziehen oder galvanisches wachsen in den Träger 601 eingebracht worden sind. Halbleiterchips 603 mit jeweils einem ersten Kontaktelement 604 auf einer ersten Hauptoberfläche 605 und jeweils zwei zweiten Kontaktelement 606 und 607 auf einer zweiten Hauptoberfläche 608 werden derart in die Vertiefungen 602 des Trägers 601 eingesetzt, dass in jeder Vertiefung 602 genau ein Halbleiterchip 603 sitzt und die ersten Hauptoberflächen 605 dem Träger 601 zugewandt sind. In einem weiteren Verfahrensschritt wird eine isolierende Schicht und eine Verdrahtungsschicht 609 auf die zweite Hauptoberfläche 608 der Halbleiterchips 603 und auf den Träger 601 aufgebracht. Die Verdrahtungsschicht 609 weist eine Schichtdicke im Bereich von 1 bis 1000 μm, insbesondere im Bereich von 10 bis 100 μm, auf. Die Verdrahtungsschicht 609 kann mittels Dünnfilmtechniken erzeugt werden. Dabei werden beispielsweise Masken durch fotolithografische Prozesse erzeugt und Metallschichten auf den Masken abgeschieden, wobei nach dem Entfernen der Masken einzelne Leiterbahnen zurückbleiben. Nach dem Aufbringen der isolierenden Schicht und der Verdrahtungsschicht 609 werden die Module 600 vereinzelt. Dies geschieht üblicherweise durch Zersägen des Trägers 601.
  • In 7 ist ein Modul 700 gezeigt, das eine Weiterbildung des in 1B gezeigten Moduls 100E darstellt. Das Modul 700 enthält einen Halbleiterchip 701 mit einem Kontaktelement 702 auf einer Hauptoberfläche 703 und Kontaktelementen 704 und 705 auf einer Hauptoberfläche 706. Der Halbleiterchip 701 ist auf einen Träger 707 aufgebracht, der beispielsweise aus Kupfer besteht und eine planare Oberfläche aufweist. Das Kontaktelement 702 kann mit dem Träger 707 beispielsweise durch Diffusionslöten oder mittels eines leitenden Klebers verbunden sein. Der Halbleiterchip 701 und der Träger 707 sind mit einer Schicht 708 aus Fotolack überzogen. Die Fotolackschicht 708 kann durch eine Schablone oder mittels Spin-Coating aufgebracht worden sein. Die Fotolackschicht 708 ist fotolithografisch strukturiert und metallisiert worden. Dabei wurden Außenkontaktelemente 709, 710 und 711 geschaffen, welche mit den Kontaktelementen 704 und 705 bzw. dem Träger 707 verbunden sind.
  • Das Außenkontaktelement 709 kann sich über den Rand des Halbleiterchips 701 hinaus über den Träger 707 erstrecken. Der Halbleiterchip 701 kann insbesondere ein vertikaler Leistungs-MOSFET sein, wobei das Kontaktelement 702 der Drain-Anschluss, das Kontaktelement 704 der Source-Anschluss und das Kontaktelement 705 der Gate-Anschluss sind.
  • Das Modul 700 kann in entsprechender Weise zu dem in 6 gezeigten Modul 600 gefertigt werden, d. h. es werden mehrere Halbleiterchips 701 auf einen Träger 707 aufgebracht, die Halbleiterchips 701 werden mit einer Fotolackschicht 708 überzogen, die Außenkontaktelemente 709 bis 711 werden hergestellt und erst danach werden die Module 700 vereinzelt.

Claims (2)

  1. Modul (400) umfassend: – einen Halbleiterchip (401); – einen elektrisch leitfähigen Träger (407) mit einer Vertiefung (408), in welche der Halbleiterchip (401) eingebracht ist, wobei der Halbleiterchip (401) fest mit dem Träger (407) verbunden ist; und – eine Verdrahtungsschicht, welche den Halbleiterchip (401) und den Träger (407) bedeckt, wobei die Verdrahtungsschicht ein Außenkontaktelement (413) aufweist, welches den Halbleiterchip (401) und einen Bereich des Trägers (407) außerhalb der Vertiefung (408) bedeckt und welches auf der dem Träger (407) gegenüberliegenden Seite des Moduls (400) angeordnet ist.
  2. Verfahren zur Herstellung eines Moduls (400), umfassend: – einen Halbleiterchip (401) bereitstellen; – der Halbleiterchip (401) wird in eine Vertiefung (408) eines elektrisch leitfähigen Trägers (407) eingebracht und der Halbleiterchip (401) wird fest mit dem Träger (407) verbunden; und – eine Verdrahtungsschicht wird aufgebracht, welche den Halbleiterchip (401) und den Träger (407) bedeckt, wobei die Verdrahtungsschicht ein Außenkontaktelement (413) aufweist, welches den Halbleiterchip (401) und einen Bereich des Trägers (407) außerhalb der Vertiefung (408) bedeckt und welches auf der dem Träger (407) gegenüberliegenden Seite des Moduls (400) angeordnet ist.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8201326B2 (en) * 2008-12-23 2012-06-19 Infineon Technologies Ag Method of manufacturing a semiconductor device
US8642389B2 (en) * 2009-08-06 2014-02-04 Infineon Technologies Ag Method of manufacturing a semiconductor device
US8120158B2 (en) 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
US8664043B2 (en) 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
US8513062B2 (en) 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device
US20120061700A1 (en) 2010-09-09 2012-03-15 Andreas Eder Method and system for providing a reliable light emitting diode semiconductor device
US8866302B2 (en) 2011-01-25 2014-10-21 Infineon Technologies Ag Device including two semiconductor chips and manufacturing thereof
US8970032B2 (en) 2011-09-21 2015-03-03 Infineon Technologies Ag Chip module and method for fabricating a chip module
US8975711B2 (en) 2011-12-08 2015-03-10 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof
US20130229777A1 (en) * 2012-03-01 2013-09-05 Infineon Technologies Ag Chip arrangements and methods for forming a chip arrangement
US8815647B2 (en) 2012-09-04 2014-08-26 Infineon Technologies Ag Chip package and a method for manufacturing a chip package
US9824958B2 (en) 2013-03-05 2017-11-21 Infineon Technologies Austria Ag Chip carrier structure, chip package and method of manufacturing the same
US9196554B2 (en) 2013-10-01 2015-11-24 Infineon Technologies Austria Ag Electronic component, arrangement and method
US10506715B2 (en) 2013-12-19 2019-12-10 The Regents Of The University Of California Scalable fabrication techniques and circuit packaging devices
US9437516B2 (en) 2014-01-07 2016-09-06 Infineon Technologies Austria Ag Chip-embedded packages with backside die connection
US10192849B2 (en) 2014-02-10 2019-01-29 Infineon Technologies Ag Semiconductor modules with semiconductor dies bonded to a metal foil
US9368435B2 (en) 2014-09-23 2016-06-14 Infineon Technologies Ag Electronic component
US10991670B2 (en) 2018-09-28 2021-04-27 Semiconductor Components Industries, Llc Semiconductor device assemblies including spacer with embedded semiconductor die

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5518957A (en) * 1991-10-10 1996-05-21 Samsung Electronics Co., Ltd. Method for making a thin profile semiconductor package
JPH1154673A (ja) * 1997-07-31 1999-02-26 Nec Kansai Ltd 半導体装置
US6219254B1 (en) * 1999-04-05 2001-04-17 Trw Inc. Chip-to-board connection assembly and method therefor
US20010048156A1 (en) * 2000-06-05 2001-12-06 Nec Corporation. Semiconductor device and method of manufacturing the same
DE10308928A1 (de) * 2003-02-28 2004-09-09 Siemens Ag Direkt auf ungehäusten Bauelementen erzeugte freitragende Kontaktierstrukturen
US20040266037A1 (en) * 2003-06-26 2004-12-30 Semiconductor Components Industries, Llc. Direct chip attach structure and method
DE102004030042A1 (de) * 2004-06-22 2006-01-19 Infineon Technologies Ag Halbleiterbauelement
US20060060891A1 (en) * 2004-09-23 2006-03-23 International Rectifier Corp. Redistributed solder pads using etched lead frame

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5518957A (en) * 1991-10-10 1996-05-21 Samsung Electronics Co., Ltd. Method for making a thin profile semiconductor package
JPH1154673A (ja) * 1997-07-31 1999-02-26 Nec Kansai Ltd 半導体装置
US6219254B1 (en) * 1999-04-05 2001-04-17 Trw Inc. Chip-to-board connection assembly and method therefor
US20010048156A1 (en) * 2000-06-05 2001-12-06 Nec Corporation. Semiconductor device and method of manufacturing the same
DE10308928A1 (de) * 2003-02-28 2004-09-09 Siemens Ag Direkt auf ungehäusten Bauelementen erzeugte freitragende Kontaktierstrukturen
US20040266037A1 (en) * 2003-06-26 2004-12-30 Semiconductor Components Industries, Llc. Direct chip attach structure and method
DE102004030042A1 (de) * 2004-06-22 2006-01-19 Infineon Technologies Ag Halbleiterbauelement
US20060060891A1 (en) * 2004-09-23 2006-03-23 International Rectifier Corp. Redistributed solder pads using etched lead frame

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