DE10223818A1 - Lateraler Graben-MOSFET - Google Patents

Lateraler Graben-MOSFET

Info

Publication number
DE10223818A1
DE10223818A1 DE10223818A DE10223818A DE10223818A1 DE 10223818 A1 DE10223818 A1 DE 10223818A1 DE 10223818 A DE10223818 A DE 10223818A DE 10223818 A DE10223818 A DE 10223818A DE 10223818 A1 DE10223818 A1 DE 10223818A1
Authority
DE
Germany
Prior art keywords
trench
region
conductor
insulating film
control region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10223818A
Other languages
English (en)
Inventor
Naoto Fujishima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE10223818A1 publication Critical patent/DE10223818A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Es wird ein lateraler Graben-MOSFET mit einer sehr guten Isolation zwischen den Elektroden, einem niedrigen Ein-Widerstand und einem sehr schnellen Schalten beschrieben. Der beschriebene laterale Graben-MOSFET umfaßt eine Steuerregion, in der Steuerelektroden-Polysilicium zu einer Substratoberfläche herausgeführt ist, und einen aktiven Bereich, in dem elektrischer Strom als MOSFET-Operation gesteuert wird. Die Grabenbreite Wg ist in der Steuerregion geringer als die Grabenbreite Wt im aktiven Bereich, derart, daß innerhalb des Grabens weder Quellen-Polysilicium noch Abfluß-Polysilicium vorhanden sind. Die planare Topographie des MOSFETs kann ein Geflecht- oder Gittermuster aufweisen. Bei diesem Muster kann die grabengeätzte Region das Geflechtmuster und eine nicht-grabengeätzte Region eine in der grabengeätzten Region stehengelassene Insel- oder Rippenform haben. Alternativ kann das Muster auch die nicht-grabengeätzte Region als Geflechtmuster und die grabengeätzte Region in Form einer Insel oder in gerippter Form, die in der nicht-grabengeätzten Region ausgebildet sind, haben.

Description

Die Erfindung bezieht sich auf ein Halbleiterbauteil und speziell auf einen Leistungs-MOSFET mit niedrigem Ein-Widerstand oder einen Feldeffekttransistor mit isolierter Steuerelektrode. Ein solches Halbleiterbauteil findet Verwendung in ICs, die eine hohe Durchbruchspannung haben und einen hohen Strom steuern, beispielsweise bei einem IC in einem Schaltregulator, einem IC zum Treiben eines Kraftfahrzeug-Elektroleistungssystems, oder einem IC zum Treiben eines Flachbild­ schirms.
Die Bedeutung von Leistungs-ICs, die einen Leistungs-MOSFET enthalten, ist mit zunehmender Verbreitung von tragbaren Vorrichtungen und mit dem Fortschritt der Kommunikationstechnologie in den letzten Jahren angestiegen. Von einem Leistungs-IC, der einen lateralen Leistungs-MOSFET mit einer Steuer­ schaltung integriert enthält, erwartet man sich, daß er Miniaturisierung, niedrigen Leistungsverbrauch, hohe Zuverlässigkeit und niedrige Kosten im Vergleich zu konventionellen Konstruktionen, die einen diskreten Leistungs-MOSFET mit einer Steuer- und Treiberschaltung kombinieren, erbringt. Infolgedessen wird aktive Entwicklungsarbeit für laterale Leistungs-MOSFETs mit hoher Betriebsleistung, die auf CMOS-Prozessen beruhen, aktiv durchgeführt.
Im Artikel "A trench lateral power MOSFET using self-aligned trench bottom contact holes" in IEDM'97 Digest, Seiten 359 bis 362, 1997, des Erfinders wird ein lateraler Leistungs-MOSFET mit Grabenstruktur (im folgenden bezeichnet als "lateraler Graben-Leistungs-MOSFET") beschrieben.
Allgemein wird von einem MOSFET gewünscht, daß er einen niedrigen Ein- Widerstand pro Flächeneinheit aufweist. Ein wichtiger Parameter zum Bestimmen des Ein-Widerstands pro Flächeneinheit ist die Kanalbreite pro Flächeneinheit. Wenn mit P die Kanalbreite pro Flächeneinheit, mit Wch die Kanalbreite und mit A die Fläche des Bauteils bezeichnet werden, ergibt sich P durch Wch/A. Ein hoher P-Wert ist günstig zum Integrieren von Transistoren mit hoher Dichte und zum Erhöhen der Stromsteuerfähigkeit pro Flächeneinheit. Der P Wert eines konventio­ nellen lateralen Leistungs-MOSFETs ohne Grabenstruktur beträgt 0,22.106 [m-1] unter der 0,6-µm-Regel, einer Bauregel für ICs, die grob die Minimum-Zeilenbreite vorschreibt, und bei einer Durchbruchspannung der 30 V Klasse, und 0,28.106 [m-1] unter der 0,35-µm-Regel und bei einer Durchbruchspannung der 30 V Klasse. Bei Anwendung der Grabenstruktur (später unter Bezugnahme auf Fig. 29 bis 31 beschrieben) erhöht sich durch Integration mit höherer Dichte der P-Wert auf 0,4.106 [m-1] unter der 0,6 µm-Regel und bei einer Durchbruchspannung der 30-V- Klasse, und auf 0,67.106 [m-1] unter der 0,35-µm-Regel und bei einer Durchbruch­ spannung der 30-V- Klasse.
Jedoch kann bei dem bekannten lateralen Graben-Leistungs-MOSFET eine Überätzung während des Prozesses der Herstellung eines Kontaktlochs durch das Zwischenschicht-Dielektrikum am Grabenboden die Folge haben, daß das Zwischenschicht-Dielektrikum zwischen einem Steuerregion-Polysilicium und einem Abfluß-Polysilicium im Grabenbodenteil der Steuerregion dünner wird oder ganz verschwindet. Die Folge sind Probleme hinsichtlich erniedrigter Durchbruch­ spannung oder eines Ausfalls durch Kurzschluß zwischen der Steuerelektrode und der Abflußelektrode. Dieses Problem ergibt sich auch, wenn im Graben anstelle des Abfluß-Polysiliciums Quellen-Polysilicium angeordnet wird.
Außerdem hat der bekannte laterale Graben-Leistungs-MOSFET Gräben, die in einem Streifenmuster angeordnet sind. Folglich genügt die dichte Integration der Kanalbreite nicht und die Möglichkeit der Erniedrigung des Ein-Widerstands wird nicht voll ausgenützt.
Parasitäre Kapazität, die die Schaltcharakteristiken eines MOSFETs ungünstig beeinflußt, tritt hauptsächlich zwischen einer Steuerelektrode und einem Substrat mit einem intervenierenden Steuerelektroden-Oxidfilm auf. Es gibt drei Arten von parasitärer Kapazität: Cgd, d. h. parasitäre Kapazität zwischen der Steuerregion und dem Abfluß (source); Cgb, d. h. parasitäre Kapazität zwischen der Steuerregion (gate) und dem Körper (body); und Cgs, d. h. parasitäre Kapazität zwischen der Steuerregion und der Quelle (source). Zum Erzielen vorteilhafter Schaltcharakteristiken sollten diese Arten parasitärer Kapazität erniedrigt werden. Da jedoch das konventionelle Streifenmuster in nahezu gleichen Proportionen gebildet ist, wird hierbei die parasitäre Kapazität nicht verbessert. Somit hindert eine große Überlappungskapazität zwischen der Steuerelektrode und einem ausgedehntem Abfluß eine hohe Operationsgeschwindigkeit und niedrige Verluste.
Für die Erfindung wurden diese Probleme untersucht, und durch die Erfindung soll ein lateraler Graben-Leistungs-MOSFET geschaffen werden, der eine sehr gute Isolierung zwischen den Elektroden, einen niedrigen Ein-Widerstand und schnelle Schaltcharakteristiken aufweist.
Um dies zu erreichen, umfaßt der erfindungsgemäße laterale Graben- MOSFET eine Steuerregion, in der Steuerregion-Polysilicium zu einer Substratober­ fläche herausgeführt ist, und einen aktiven Bereich, in dem elektrischer Strom als MOSFET Operation gesteuert wird; die Grabenbreite Wg in der Steuerregion ist schmaler als die Grabenbreite Wt im aktiven Bereich, und zwar so, daß kein Quellen-Polysilicium im Graben der Steuerregion gebildet wird, wenn die Quelle am Grabenboden der aktiven Region hergestellt wird, und kein Abfluß-Polysilicium im Graben der Steuerregion gebildet wird, wenn die Abflußregion am Grabenboden der aktiven Region hergestellt wird.
Gemäß dieser Eigenschaft der Erfindung gibt es im Graben der Steuer­ region weder Quellen-Polysilicium noch Abfluß-Polysilicium.
Der erfindungsgemäße laterale Graben-Leistungs-MOSFET hat eine planare Topographie (Flächeneinteilung) als Gitter- oder Geflechtmuster (mesh pattern), mit einer grabengeätzten Region in Geflechtform und einer nicht-grabengeätzten Region in Insel- oder Rippenform, die in der grabengeätzten Region ungeätzt bleibt. Alternativ umfaßt das Geflechtmuster eine nicht-grabengeätzte Region, die in der Geflechtform ungeätzt bleibt, und eine grabengeätzte Region, die in der nicht­ grabengeätzten Region in Insel- oder Rippenform gebildet ist. Die Grabenbreite eines Teils, in dem kein Kontakt geschaffen wird, wird geringer gehalten. Unter dem Ausdruck "Geflechtmuster" wird allgemein ein Muster eines Hintergrunds mit Inseln darauf verstanden; in der Praxis sind diese Inseln gemäß einem etwas spezielleren Muster regelmäßig angeordnet, und noch spezieller als rechtwinkliges Gitter.
Gemäß dieser Eigenschaft der Erfindung erhöht sich die Kanalbreite oder die erweiterte Abflußbreite pro Flächeneinheit des MOSFETs, da die grabengeätzte Region oder die nicht-grabengeätzte Region Insel- oder Rippenform hat. Durch die Verkleinerung der Grabenbreite der kontaktfreien Teile erhöht sich die Kanalbreite oder die erweiterte Abflußbreite pro Flächeneinheit noch weiter. Bei einem lateralen Graben-Leistungs-MOSFET mit einem Schnittaufbau, bei dem der Graben durch zweimaliges Grabenätzen gebildet ist und der Raum im Graben mit Quellen- Polysilicium gefüllt ist, wird die parasitäre Kapazität zwischen der Steuerregion und dem Abfluß unterdrückt, indem die grabengeätzte Region in der Geflechtform hergestellt wird und die Grabenbreite des kontaktfreien Teils schmaler gehalten wird. Beim lateralen Graben-Leistungs-MOSFET mit einem Schnittaufbau, bei dem der Graben durch einmaliges Grabenätzen hergestellt wird und der Raum im Graben mit Abfluß-Polysilicium gefüllt wird, wird die Überlappungskapazität der sich gegenüberliegenden Bereiche mit Steuerregion-Polysilicium und Abfluß- Polysilicium mit Bezug zur Kanalbreite unterdrückt, indem der grabengeätzte Bereich in der Geflechtform hergestellt wird.
Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ergeben sich aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele im Ver­ gleich zum Stand der Technik unter Bezugnahme auf die Zeichnung. Es zeigen
Fig. 1 eine schematische Draufsicht auf einen lateralen Graben-Leistungs-MOS­ FET gemäß einer ersten Ausführungsform der Erfindung unter Darstellung seiner Struktur;
Fig. 2 einen schematischen Querschnitt in einer Ebene C-C' in Fig. 1 durch den MOSFET von Fig. 1 unter Darstellung einer Querschnittsstruktur eines Beispiels 1 der ersten Ausführungsform;
Fig. 3 einen schematischen Querschnitt in einer Ebene D-D' in Fig. 1 durch den MOSFET von Fig. 1 unter Darstellung der Querschnittsstruktur an dieser Stelle beim Beispiel 1 der ersten Ausführungsform;
Fig. 4 einen schematischen Querschnitt in der Ebene D-D' in Fig. 1 durch den MOSFET von Fig. 1 unter Darstellung einer abgewandelten Querschnitts­ struktur im Rahmen des Beispiels 1 der ersten Ausführungsform;
Fig. 5 eine schematische Draufsicht zur Darstellung der Struktur eines lateralen Graben-Leistungs-MOSFET nach dem Stand der Technik zum Vergleich;
Fig. 6 einen schematischen Querschnitt in einer. Ebene C-C' in Fig. 1 eines Beispiels 2 eines lateralen Graben-Leistungs-MOSFET gemäß der ersten Ausführungsform der Erfindung unter Darstellung einer beispielsweisen Querschnittsstruktur;
Fig. 7 einen schematischen Querschnitt in einer Ebene D-D' in Fig. 1 des Beispiels 2 der ersten Ausführungsform unter Darstellung der Querschnittsstruktur an dessen Stelle;
Fig. 8 einen schematischen Querschnitt in der Ebene D-D' in Fig. 1 unter Dar­ stellung einer abgewandelten Querschnittsstruktur im Rahmen des Bei­ spiels 2 der ersten Ausführungsform;
Fig. 9 einen schematischen Querschnitt in der Ebene D-D' in Fig. 1 unter Dar­ stellung einer weiterhin abgewandelten Querschnittsstruktur im Rahmen des Beispiels 2 der ersten Ausführungsform;
Fig. 10 eine schematische Draufsicht auf einen lateralen Graben-Leistungs-MOS­ FET gemäß der ersten Ausführungsform der Erfindung unter Darstellung einer abgewandelten Struktur;
Fig. 11 einen schematischen Querschnitt in einer Ebene A-A' in Fig. 10 eines Beispiels 3 des lateralen Graben-Leistungs-MOSFET gemäß der ersten Ausführungsform unter Darstellung einer beispielsweisen Querschnitts­ struktur;
Fig. 12 einen schematischen Querschnitt in einer Ebene B-B' in Fig. 10 des Bei­ spiels 3 der ersten Ausführungsform unter Darstellung der Querschnitts­ struktur an dieser Stelle;
Fig. 13 einen schematischen Querschnitt in der Ebene B-B' in Fig. 10 unter Dar­ stellung eines abgewandelten Beispiels der Querschnittsstruktur im Rahmen des Beispiels 3 der ersten Ausführungsform;
Fig. 14 einen schematischen Querschnitt in einer Ebene A-A' in Fig. 10 eines Beispiels 4 eines lateralen Graben-Leistungs-MOSFET gemäß der ersten Ausführungsform der Erfindung unter Darstellung einer beispielsweisen Querschnittsstruktur;
Fig. 15 einen schematischen Querschnitt in einer Ebene B-B' in Fig. 10 des Bei­ spiels 4 der ersten Ausführungsform unter Darstellung der Querschnitts­ struktur an dieser Stelle;
Fig. 16 einen schematischen Querschnitt in der Ebene B-B' in Fig. 10 unter Dar­ stellung eines abgewandelten Beispiels der Querschnittsstruktur im Rahmen des Beispiels 4 der ersten Ausführungsform;
Fig. 17 einen schematischen Querschnitt in der Ebene B-B' in Fig. 10 unter Dar­ stellung eines weiterhin abgewandelten Beispiels der Querschnittsstruktur im Rahmen des Beispiels 4 der ersten Ausführungsform;
Fig. 18 eine schematische Draufsicht auf einen lateralen Graben-Leistungs-MOS­ FET gemäß einer zweiten Ausführungsform der Erfindung unter Dar­ stellung eines wesentlichen Teils einer planaren Topographie;
Fig. 19 einen schematischen Querschnitt in einer Ebene x-x' in Fig. 18 unter Darstellung einer beispielsweisen Querschnittsstruktur;
Fig. 20 einen schematischen Querschnitt in einer Ebene y-y' in Fig. 18 unter Darstellung der Querschnittsstruktur an dieser Stelle;
Fig. 21 eine graphische Darstellung der Beziehung zwischen der Dimension s1 in Fig. 18 und der Kanalbreite P pro Flächeneinheit;
Fig. 22 eine graphische Darstellung der Beziehung zwischen der Dimension s2 in Fig. 18 und der Kanalbreite P pro Flächeneinheit;
Fig. 23 eine graphische Darstellung der Beziehung zwischen der Dimension t1 in Fig. 18 und der Kanalbreite P pro Flächeneinheit;
Fig. 24 eine graphische Darstellung der Beziehung zwischen der Dimension t2 in Fig. 18 und der Kanalbreite P pro Flächeneinheit;
Fig. 25 eine schematische Draufsicht auf einen abgewandelten lateralen Graben- Leistungs-MOSFET gemäß der zweiten Ausführungsform der Erfindung unter Darstellung eines wesentlichen Teils der planaren Topographie eines Beispiels 5;
Fig. 26 eine schematische Draufsicht auf einen weiterhin abgewandelten lateralen Graben-Leistungs-MOSFET gemäß der zweiten Ausführungsform der Erfindung unter Darstellung eines wesentlichen Teils der planaren Topo­ graphie eines Beispiels 6;
Fig. 27 eine schematische Draufsicht auf einen weiterhin abgewandelten lateralen Graben-Leistungs-MOSFET gemäß der zweiten Ausführungsform der Erfindung unter Darstellung eines wesentlichen Teils der planaren Topo­ graphie eines Beispiels 7;
Fig. 28 eine schematische Draufsicht auf einen weiterhin abgewandelten lateralen Graben-Leistungs-MOSFET gemäß der zweiten Ausführungsform der Erfindung unter Darstellung eines wesentlichen Teils der planaren Topo­ graphie eines Beispiels 8;
Fig. 29 eine schematische Draufsicht zur Darstellung der Konstruktion eines lateralen Graben-Leistungs-MOSFET nach dem Stand der Technik;
Fig. 30 einen schematischen Querschnitt in einer Ebene A-A' in Fig. 29 unter Darstellung des Aufbaus eines aktiven Bereichs;
Fig. 31 einen schematischen Querschnitt in einer Ebene B-B' in Fig. 29 unter Darstellung des Aufbaus einer Steuerregion.
Die Fig. 29 bis 31 zeigen schematisch den Aufbau eines lateralen Graben- Leistungs-MOSFETs 1 nach dem Stand der Technik (IDEM '97 Digest, Fujishima u. a.), und zwar Fig. 29 in Draufsicht, Fig. 30 in einem Querschnitt in einer Ebene A-A' in Fig. 29 und Fig. 31 in einem Querschnitt in einer Ebene B-B' in Fig. 29. Fig. 30 zeigt hierbei die Struktur einer Region zum Treiben von Strom als MOSFET- Operation, wobei diese Region als "aktiver Bereich" bezeichnet wird, und Fig. 31 die Struktur einer Region zum Herausführen eines Steuerelektroden-Polysiliciums zu einer Substratoberfläche, wobei diese Region als "Steuerregion" bezeichnet wird.
Der laterale Graben-Leistungs-MOSFET 1 umfaßt ein p-leitendes Substrat 10, in dem gebildet sind: ein Graben 11, ein Steuerelektroden-Oxidfilin 12, der an der Seitenwand des Grabens 11 gebildet ist, ein Steuerregion-Polysilicium 13, das innerhalb des Steuerelektroden-Oxidfilms 12 gebildet ist, und ein Abfluß-Polysilici­ um 20, das innerhalb des Steuerelektroden-Polysiliciums 13 über Zwischenschicht- Dielektrika 16 und 30 gebildet ist. In Teilen des Bodenbereichs des Grabens 11 ist eine Abflußregion 19 gebildet, nämlich eine n-leitende Diffusionsregion. In einem Außenumfangsbereich des Grabens 11 ist eine Quellenregion 17 gebildet, nämlich eine n-leitende Diffusionsregion. Die Abflußregion 19 wird umgeben von einer Abfluß-Driftregion 18, die eine n-leitende Diffusionsregion ist, den unteren Teil des Grabens 11 umgibt und ihrerseits von einer p-leitenden Körperregion 21 umgeben ist, die eine p-leitende Diffusionsregion ist.
Außerhalb der Quellenregion 17 ist eine p-leitende Diffusionsregion 22 gebildet, unterhalb der Quellenregion 17 ist eine p-leitende Basisregion 23 gebildet und im unteren Teil des Grabens 11 ist ein dicker Oxidfilm 24 gebildet, um eine gewünschte Spannungsfestigkeit sicherzustellen. In den Fig. 29 bis 31 bezeichnet das Bezugszeichen 14 eine Quellenelektrode, das Bezugszeichen 15 eine Abfluß­ elektrode, 25 eine Steuerelektrode, 26 und 27 Kontaktteile, 28 eine n-leitende Diffusionsregion und 29 einen Zwischenschicht-Oxidfilm.
Die Aspekte der bevorzugten Ausführungsbeispiele der Erfindung werden im einzelnen nachfolgend unter Bezugnahme auf die Fig. 1 bis 28 der Zeichnung beschrieben. In der nachfolgenden Beschreibung ist ein erster Leiter ein Steuerregion-Polysilicium und ein zweiter Leiter ein Quellen-Polysilicium oder ein Abfluß-Polysilicium. Die Dimensionierungen in der Zeichnung sind nicht stets im korrekten Maßstab gehalten.
Erste Ausführungsform
Gemäß Fig. 1 umfaßt ein lateraler Graben-Leistungs-MOSFET 101 gemäß der ersten Ausführungsform ein p-Substrat 110, eine Mehrzahl von im Substrat gebildeten Gräben 111 in Streifenform, ein Steuerregion-Polysilicium 112, das die Gräben 111 quer überschneidet, eine Steuerelektrode 113, die auf der Substratober­ fläche gebildet ist, eine Quellenelektrode 114 in Kammform und eine Abflußelek­ trode 115 ebenfalls in Kammform.
Das Steuerregion-Polysilicium 112 stellt über ein Kontaktteil 116 eine elektrische Verbindung zur Steuerelektrode 113 her. Die Quellenelektrode 114 ist fast über dem Graben 111 gebildet und stellt eine Verbindung zu einem Quellen- Polysilicium im Graben 111 über ein in Fig. 1 nicht dargestelltes Kontaktteil her. Dieses Quellen-Polysilicium stellt seinerseits eine elektrische Verbindung zu einer Quellenregion her, die eine n--leitende Diffusionsregion am Grabenboden ist. Die Abflußelektrode 115 stellt über ein Kontaktteil 117 eine elektrische Verbindung zu einer Abflußregion 118 her, die eine n--leitende Diffusionsregion ist.
Die Grabenbreite im aktiven Bereich, in dem elektrischer Strom als MOSFET Operation gesteuert wird, wird als Wt bezeichnet, und die Grabenbreite in der Steuerregion, in der das Steuerregion-Polysilicium 112 zu einer Substratober­ fläche herausgeführt ist, wird als Wg bezeichnet. Beim lateralen Graben-Leistungs- MOSFET 101 gemäß der ersten erfindungsgemäßen Ausführungsform ist Wg Meiner als Wt. Die Breite des Grabens 111 ist also nicht gleichförmig, sondern in der Steuerregion schmaler als im aktiven Bereich. Laterale Graben-Leistungs-MOSFETs mit einer solchen Konstruktion werden unter Bezugnahme auf Querschnitts­ strukturen im aktiven Bereich und in der Steuerregion im folgenden an Hand spezifischer Beispiele beschrieben, nämlich an Hand der Beispiele 1 und 2, wobei die Querschnittsstruktur im aktiven Bereich ein Beispiel für in Fig. 2 und 6 dargestellte Querschnittsstrukturen in der Ebene C-C' von Fig. 1 ist und die Querschnittsstruktur in der Steuerregion ein Beispiel für in den Fig. 3, 4, 7 und 8 dargestellte Querschnittsstrukturen in der Ebene D-D' von Fig. 1 ist.
Beispiel 1
Fig. 2 zeigt schematisch die Querschnittsstruktur im aktiven Bereich. In diesem aktiven Bereich eines lateralen Graben-Leistungs-MOSFETs 201 von Beispiel 1 ist an der Innenfläche eines Grabens 211, der in einem p-leitenden Substrat 210 ausgebildet ist, ein Steuerelektroden-Oxidfilm 212 gebildet, der ein Steuerregion- Isolierfilm ist. Innerhalb des Steuerelektroden-Oxidfilms 212 ist ein Steuerregion- Polysilicium 213 gebildet und innerhalb des Steuerregion-Polysiliciums 213 ist ein Zwischenschicht-Dielektrikum 214 gebildet, das ein zweites Zwischenschicht- Dielektrikum darstellt. Quellen-Polysilicium 215 füllt den Raum innerhalb des Zwischenschicht-Dielektrikums 214, und zwar so, daß es vertikal im Graben 211 verläuft. Beispiele für die Dicken der Filme sind: der Steuerelektroden-Oxidfilm 212: 0,05 µm; das Steuerregion-Polysilicium 213: 0,3 µm; und das Zwischenschicht- Dielektrikum 214: 0,3 µm. Die optimale Breite des Quellen-Polysiliciums 215 (Kontaktbreite) beträgt beispielsweise 1 µm.
Am Grund des Grabens 211 ist eine erste n-Diffusionsregion 216 gebildet, die einen elektrischen Kontakt zum Quellen-Polysilicium 215 hat. Die erste n- Diffusionsregion 216 wird von einer p-Basisregion 217 umgeben. Im Oberflächen­ bereich des Substrat ist außerhalb des Grabens 211 eine zweite n-Diffusionsregion 218 gebildet. Die Oberseite des Substrats ist mit einem Zwischenschicht-Dielek­ trikum 219 überdeckt. In diesem Zwischenschicht-Dielektrikum 219 sind in Fig. 2 nicht sichtbare, durchgehende Kontaktlöcher ausgebildet, durch die das Quellen- Polysilicium 215, das Steuerregion-Polysilicium 213 und die zweite n-Diffusions­ region 218 elektrisch mit einer Quellenelektrode, einer Steuerelektrode bzw einer Abflußelektrode verbunden sind, die aber in der Figur nicht dargestellt sind.
Bei diesem Beispiel beträgt die Grabenbreite Wt im aktiven Bereich von 1,3 µm bis 4,0 µm. Ist Wt kleiner als 1,3 µm, so kann das Quellen-Polysilicium 215 nicht im Graben 211 angeordnet werden. Dies bedeutet, daß die erste n-Diffusions­ region 216, die am Grabenboden hergestellt ist, keine elektrische Verbindung zur Quellenelektrode hat. Folglich funktioniert die normale Arbeitsfunktion als aktiver Bereich zum Treiben und Steuern von elektrischem Strom dann nicht, wenn Wt kleiner als 1,3 µm ist.
Die Struktur der Steuerregion beim Beispiel 1 ist in Abhängigkeit von der Grabenbreite Wg in der Steuerregion in Fig. 3 oder in Fig. 4 dargestellt. Ist Wg im Bereich von 0,2 µm bis 0,7 µm, so ist die Struktur diejenige von Fig. 3. Der Steuerelektroden-Oxidfilm 212 ist an der Innenwand des im p-leitenden Substrat 210 gebildeten Grabens 211 ausgebildet. Das Steuerregion-Polysilicium 213 füllt den Raum innerhalb des Steuerelektroden-Oxidfilms 212. Liegt Wg im Bereich von 0,7 µm bis 1,3 µm, so hat die Steuerregion die Struktur von Fig. 4. Wiederum ist der Steuerelektroden-Oxidfilm 212 an der Innenwand des Grabens 211 gebildet und ist das Steuerregion-Polysilicium 213 innenseitig vom Steuerelektroden- Oxidfilm 212 gebildet. Ein erstes Zwischenschicht-Dielektrikuin 220 ist innenseitig vom Steuerregion-Polysilicium 213 gebildet und ein zweites Zwischenschicht- Dielektrikum 214 füllt den Raum innerhalb des ersten Zwischenschicht-Dielek­ trikums 220. Die Dielektrika 214 und 220 unterscheiden sich voneinander. Das erste Zwischenschicht-Dielektrikum 220 ist beispielsweise 0,4 µm dick.
In den in den Fig. 3 oder 4 dargestellten Strukturen der Steuerregion wird der Graben 211 mit dem Steuerelektroden-Oxidfilm 212, dem Steuerregion- Polysilicium 213 und den Zwischenschicht-Dielektrika 214 und 220 gefüllt, bevor Quellen-Polysilicium abgelagert wird. Folglich wird nach dem Schritt des Ablagerus des Quellen-Polysiliciums, dieses in der Steuerregion durch einen Prozeß des Zurückätzens entfernt. Im Grabenbereich der Steuerregion existiert also kein Quellen-Polysilicium, und dort kann kein Ausfall durch einen Steuer-Quellenkurz­ schluß auftreten.
Ist Wg in der Steuerregion größer als 1,3 µm, so wird Quellen-Polysilicium im Raum innerhalb des zweiten Zwischenschicht-Dielektrikums 214 im Graben 211 abgelagert. Untersuchungen, die zur Erfindung geführt haben, haben ergeben, daß ein Kurzschluß zwischen Steuerelektrode und Quelle mit einer Rate von 70% bei solchen Bauteilen auftrat, bei denen sowohl die Grabenbreite Wt im aktiven Bereich als auch die Grabenbreite Wg in der Steuerregion gleichermaßen 3 µm betrug, also bei Bauelementen mit gleichförmiger Grabenbreite von 3 µm, wie es eine planare Struktur in Fig. 5 zeigt. Im Gegensatz hierzu war die Fehlerrate durch Kurzschlüsse zwischen Steuerelektrode und Quelle nicht mehr als 2% bei den Bauteilen, bei denen die Grabenbreite Wt im aktiven Bereich 3 µm und die Grabenbreite Wg in der Steuerregion 1,3 µm oder darunter betrug, wie bei der planaren Struktur von Fig. 1 gezeigt ist. Beim lateralen Graben-Leistungs-MOSFET 201 nach den Fig. 2 bis 4 wird der Graben 211 durch einmaliges Grabenätzen hergestellt.
Beispiel 2
Fig. 6 zeigt in schematischem Querschnitt den aktiven Bereich für das Beispiel 2 der ersten Ausführungsform. Die Figur zeigt einen Schnitt durch einen lateralen Graben-Leistungs-MOSFET 301, mit einem aktiven Bereich, in dem ein in einem p-leitenden Substrat 310 gebildeter Graben 311 gefüllt ist mit einem Steuerelektroden-Oxidfilm 312, einem Steuerregion-Polysilicium 313, einem ersten Zwischenschicht-Dielektrikum 314 und einem zweiten Zwischenschicht-Dielek­ trikum 315, sowie mit einem Quellen-Polysilicium 316. Numerische Beispiele für die Dicken dieser Filme sind: Steuerelektroden-Oxidfilm 312: 0,05 µm; Steuerregion-Polysilicium 313: 0,6 µm; erstes Zwischenschicht-Dielektrikum 314: 0,6 µm; und zweites Zwischenschicht-Dielektrikum 315: 0,3 µm. Die optimale Kontaktbreite beträgt beispielsweise 1 µm.
Gemäß Fig. 6 ist mit dem Quellen-Polysilicium 316 elektrisch eine erste n-Diffusionsregion 317 verbunden. Weiterhin zeigt die Figur eine p-Basisregion 318, eine p-Körperregion 319, eine n-Diffusionsregion 320, eine n-Abflußregion 321 und ein Zwischenschicht-Dielektrikum 322. Hier beträgt die Grabenbreite Wt im aktiven Bereich 4,0 µm-6,0 µm. Ist Wt kleiner als 4,0 µm, so wird kein Quellen-Polysilici­ um 216 im Graben 311 abgelagert und die Funktion des Treibens und Steuerns des Stroms als normale Betriebsfunktion des aktiven Bereichs kann nicht erzielt werden.
Die Fig. 7, 8 oder 9 zeigen, je nach der Grabenbreite Wg in der Steuer­ region, die Struktur dieser Steuerregion beim Beispiel 2. Liegt Wg im Bereich von 0, 5 µm-1,2 µm, so hat die Steuerregion die Struktur von Fig. 7. Der Graben 311 ist mit dem ersten Zwischenschicht-Dielektrikum 314 gefüllt. Liegt Wg im Bereich von 1,2 µm bis 2,4 µm, so hat die Steuerregion die Struktur von Fig. 8. Der Graben 311 ist mit dem Steuerelektroden-Oxidfilm 312, dem ersten Zwischenschicht- Dielektrikum 314 und dem Steuerregion-Polysilicium 313 gefüllt. Liegt Wg im Bereich von 2,4 µm bis 4,0 µm, so hat die Steuerregion die Struktur von Fig. 9. Der Graben 311 ist mit dem Steuerelektroden-Oxidfilm 312, dem erstem Zwischenschicht-Dielektrikum 314, dem Steuerregion-Polysilicium 313 und dem zweiten Zwischenschicht-Dielektrikum 315 gefüllt. Mit dem Bezugszeichen 323 ist in den Fig. 7 bis 9 ein Zwischenschicht-Dielektrikum bezeichnet.
Bei der in einer der Fig. 7 bis 9 gezeigten Struktur der Steuerregion wird der Graben 311 vor dem Schritt des Ablagerns des Quellen-Polysiliciums mit dem Steuerelektroden-Oxidfilm 312, dem Steuerregion-Polysilicium 313, dem zweiten Zwischenschicht-Dielektrikum 315 und dem ersten Zwischenschicht-Dielektrikum 314 gefüllt. Folglich wird nach dem Schritt des Ablagerns des Quellen-Polysiliciums das in der Steuerregion befindliche Quellen-Polysilicium durch einen Prozeß des Zurückätzens entfernt. Hierdurch können Ausfälle durch einen Kurzschluß Steuerelektrode-Quelle in der Steuerregion vermieden werden.
Ist Wg größer als 4,0 µm, so wird das Quellen-Polysilicium im Raum innerhalb des zweiten Zwischenschicht-Dielektrikums 315 im Graben 311 abgela­ gert. Untersuchungen, die zur Erfindung geführt haben, haben gezeigt, daß die Fehlerrate durch Steuerelektrode-Quelle-Kurzschluß bei Bauteilen, bei denen sowohl die Grabenbreite Wt im aktiven Bereich als auch die Grabenbreite Wg in der Steuerregion in gleicher Weise 5 µm betrug, bei 80% lag. Im Gegensatz hierzu lag die Ausfallrate durch Steuerelektrode-Quelle-Kurzschluß bei Bauteilen, bei denen die Grabenbreite Wt im aktiven Bereich 5 µm und die Grabenbreite Wg in der Steuerregion 2,4 µm oder weniger betrug, bei nicht mehr als 2%. Beim in den Fig. 6 bis 9 dargestellten lateralen Graben-Leistungs-MOSFET 301 wird der Graben 311 durch ein zweifaches Grabenätzen hergestellt. Das erste Grabenätzen wird am Substrat 310 durchgeführt und das zweite Grabenätzen wird nach der Herstellung des dicken ersten Zwischenschicht-Dielektrikums 314 durchgeführt.
Das Bauteil ist auch mit einer Abflußregion am Grabengrund möglich. Fig. 10 zeigt in Draufsicht schematisch die Struktur eines abgewandelten lateralen Graben-Leistungs-MOSFETs 401, der ein p-leitendes Substrat 410, eine Mehrzahl von Gräben 411, die in Form von Streifen im Substrat gebildet sind, ein Steuerregion-Polysilicium 413, das die Gräben 411 überkreuzt, eine Steuerelektrode 425, die an der Substratoberfläche gebildet ist, eine Quellenelektrode 414 in Kammform und eine Abflußelektrode 415 in Kammform umfaßt.
Das Steuerregion-Polysilicium 413 stellt über ein Kontaktteil 427 einen elektrischen Kontakt zur Steuerelektrode 425 her. Die Abflußelektrode 415 ist großteils über dem Graben 411 gebildet und stellt über ein in Fig. 10 nicht dar­ gestelltes Kontaktteil eine elektrische Verbindung zu einem Abfluß-Polysilicium im Graben 411 her. Das Abfluß-Polysilicium stellt eine elektrische Verbindung zu einer Abflußregion her, die eine n-Diffusionsregion am Grabengrund ist. Die Quellenelek­ trode 414 stellt über ein Kontaktteil 426 einen elektrischen Kontakt zu einer Quellenregion her, die eine n-Diffusionsregion ist. Das Bezugszeichen 422 in Fig. 10 bezeichnet eine p-Diffusionsregion.
Die Grabenbreite im aktiven Bereich, in dem elektrischer Strom als MOSFET-Operation gesteuert wird, wird als Wt bezeichnet, und die Grabenbreite in der Steuerregion in der das Steuerregion-Polysilicium zu einer Substratoberflä­ che herausgeführt ist, wird als Wg bezeichnet. Beim lateralen Graben-Leistungs- MOSFET 401 gemäß der ersten erfindungsgemäßen Ausführungsform ist Wg kleiner als Wt, ebenso wie beim MOSFET 101, der oben beschrieben wurde. Die Breite des Grabens 111 ist in der Steuerregion geringer als in der aktiven Region. Laterale Graben-Leistungs-MOSFETs mit einer solchen Konstruktion werden unter Be­ zugnahme auf Querschnittsstrukturen im aktiven Bereich und in der Steuerregion im folgenden an Hand spezifischer Beispiele beschrieben, nämlich an Hand der Beispiele 3 und 4, wobei die Querschnittsstruktur im aktiven Bereich ein Beispiel für Querschnittsstrukturen in der Ebene A-A' in Fig. 10 ist und die Querschnitts­ struktur in der Steuerregion ein Beispiel für Querschnittsstrukturen in der Ebene B-B' in Fig. 10 ist.
Beispiel 3
Fig. 11 zeigt schematisch die Querschnittsstruktur im aktiven Bereich beim Beispiel 3. In diesem aktiven Bereich eines lateralen Graben-Leistungs-MOSFETs 501 von Beispiel 3 ist an der Innenfläche eines Grabens 511, der in einem p- leitenden Substrat 510 ausgebildet ist, ein Steuerelektroden-Oxidfilm 512 gebildet. Innerhalb des Steuerelektroden-Oxidfilms 512 ist ein Steuerregion-Polysilicium 513 gebildet und innerhalb des Steuerregion-Polysiliciums 513 ist ein erstes Zwischenschicht-Dielektrikum 514 gebildet. Abfluß-Polysilicium 515 füllt den Raum innerhalb des Zwischenschicht-Dielektrikums 514. Es erstreckt sich vertikal im Graben 511. Beispiele für die Dicken der Filme sind: der Steuerelektroden-Oxidfilm 512: 0,05 µm; das Steuerregion-Polysilicium 513: 0,3 µm; und das erste Zwischenschicht-Dielektrikum 514: 0,3 µm. Die optimale Kontaktbreite beträgt beispielsweise 1 µm.
Um den unteren Teil des Grabens 511 ist eine n-Abflußregion 516 gebildet, die elektrischen Kontakt zum Abfluß-Polysilicium 515 hat. Im Oberflächenbereich des Substrats sind außerhalb des Grabens 511 eine p-Basisregion 517 und eine zweite n-Diffusionsregion 518 gebildet. Die Oberseite des Substrats ist mit einem Zwischenschicht-Dielektrikum 519 überdeckt. In diesem Zwischenschicht-Dielek­ trikum 519 sind in Fig. 11 nicht sichtbare durchgehende Kontaktlöcher ausgebildet, durch die das Quellen-Polysilicium 215, das Steuerregion-Polysilicium 513 und die zweite n-Diffusionsregion 518 elektrisch mit einer Quellenelektrode, einer Steuer­ elektrode bzw einer Abflußelektrode verbunden sind, die aber in der Figur nicht dargestellt sind.
Bei diesem Beispiel beträgt die Grabenbreite Wt im aktiven Bereich von 1,5 µm bis 4,0 µm. Ist Wt kleiner als 1,5 µm, so kann das Abfluß-Polysilicium 515 nicht im Graben 511 angeordnet werden. Dies bedeutet, daß die erste n-Diffusions­ region 516, die am Grabenboden hergestellt ist, keine elektrische Verbindung zur Abflußelektrode hat. Folglich funktioniert die normale Arbeitsfunktion als aktiver Bereich zum Treiben und Steuern von elektrischem Strom dann nicht, wenn Wt kleiner als 1,5 µm ist.
Die Struktur der Steuerregion beim Beispiel 3 ist in Abhängigkeit von der Grabenbreite Wg in der Steuerregion in Fig. 12 oder in Fig. 13 dargestellt. Ist Wg im Bereich von 0,2 µm bis 0,7 µm, so ist die Struktur diejenige von Fig. 12. Der Steuerelektroden-Oxidfilm 512 ist an der Innenwand des im p-leitenden Substrat 510 gebildeten Grabens 511 ausgebildet. Das Steuerregion-Polysilicium 513 füllt den Raum innerhalb des Steuerelektroden-Oxidfilms 512. Liegt Wg im Bereich von 0,7 µm bis 1,5 µm, so hat die Steuerregion die Struktur von Fig. 13. Der Steuerelektroden-Oxidfilm 512 ist an der Innenwand des Grabens 511 gebildet und das Steuerregion-Polysilicium 513 ist innenseitig vom Steuerelektroden-Oxidfilm 512 gebildet. Das erste Zwischenschicht-Dielektrikum 514 ist innenseitig vom Steuerregion-Polysilicium 513 gebildet und das zweite Zwischenschicht-Dielek­ trikum 520 füllt den Raum innerhalb des ersten Zwischenschicht-Dielektrikums 514. Das zweite Zwischenschicht-Dielektrikum 520 ist beispielsweise 0,4 µm dick. In den Fig. 12 und 13 ist außerdem ein Zwischenschicht-Dielektrikum 521 gezeigt.
In der in den Fig. 12 oder 13 dargestellten Strukturen der Steuerregion wird der Graben 511 mit dem Steuerelektroden-Oxidfilm 512, dem Steuerregion- Polysilicium 513 und den Zwischenschicht-Dielektrika 514 und 520 gefüllt, bevor das Abfluß-Polysilicium abgelagert wird. Folglich wird nach dem Schritt des Ablagerns des Abfluß-Polysiliciums, dieses auf der Steuerregion durch einen Prozeß des Zurückätzens entfernt. Im Grabenbereich der Steuerregion existiert also kein Abfluß-Polysilicium, und dort kann kein Ausfall durch einen Kurzschluß zwischen Steuerelektrode und Abfluß auftreten.
Ist Wg in der Steuerregion größer als 1,5 µm, so wird das Abfluß-Polysilici­ um im Raum innerhalb des zweiten Zwischenschicht-Dielektrikums 520 im Graben 511 abgelagert. Untersuchungen, die zur Erfindung geführt haben, haben ergeben, daß ein Kurzschluß zwischen Steuerelektrode und Abfluß mit einer Rate von 90­ % bei solchen Bauteilen auftrat, bei denen sowohl die Grabenbreite Wt im aktiven Bereich als auch die Grabenbreite Wg in der Steuerregion gleichermaßen 3 µm betrug, also bei Bauelementen mit gleichförmiger Grabenbreite von 3 µm, wie es die planare Struktur nach dem Stand der Technik in Fig. 29 zeigt. Im Gegensatz hierzu war die Fehlerrate durch Kurzschlüsse zwischen Steuerelektrode und Abfluß nicht höher als 2% bei den Bauteilen, bei denen die Grabenbreite Wt im aktiven Bereich 3 µm und die Grabenbreite Wg in der Steuerregion 1,5 µm oder darunter betrug, wie bei der planaren Struktur von Fig. 10 gezeigt ist. Beim lateralen Graben- Leistungs-MOSFET 501 nach den Fig. 11 bis 13 wird der Graben 511 durch einmaliges Grabenätzen hergestellt.
Beispiel 4
Fig. 14 zeigt in schematischem Querschnitt den aktiven Bereich für das Beispiel 4. Die Figur zeigt einen Schnitt durch einen lateralen Graben-Leistungs- MOSFET 601, mit einem aktiven Bereich, in dem ein in einem p-leitenden Substrat 610 gebildeter Graben 611 gefüllt ist mit einem Steuerelektroden-Oxidfilm 612, einem Steuerregion-Polysilicium 613, einem ersten Zwischenschicht-Dielektrikum 614 und einem zweiten Zwischenschicht-Dielektrikum 615, sowie mit einem Abfluß- Polysilicium 616. Numerische Beispiele für die Dicken dieser Filme sind: Steuerelektroden-Oxidfilm 612: 0,05 µm; Steuerregion-Polysilicium 613: 0,6 µm; erstes Zwischenschicht-Dielektrikum 614: 0,6 µm; und zweites Zwischenschicht- Dielektrikum 615: 0,5 µm. Die optimale Kontaktbreite beträgt beispielsweise 1 µm.
Gemäß Fig. 14 ist mit dem Abfluß-Polysilicium 616 elektrisch eine erste n-Abflußregion 617 verbunden. Weiterhin zeigt die Figur eine p-Körperregion 618, eine p-Basisregion 619, eine n-Diffusionsregion 620 und ein Zwischenschicht- Dielektrikum 621. Hier beträgt die Grabenbreite Wt im aktiven Bereich 3,2 µm bis 6,0 µm. Ist Wt kleiner als 3,2 µm, so wird kein Abfluß-Polysilicium 616 im Graben 611 abgelagert und die Funktion des Treibens und Steuerns des Stroms als normale Betriebsfunktion des aktiven Bereichs kann nicht erzielt werden.
Die Fig. 15, 16 oder 17 zeigen, je nach der Grabenbreite Wg in der Steuerregion, die Struktur dieser Steuerregion beim Beispiel 4. Liegt Wg im Bereich von 0,2 µm bis 1,0 µm, so hat die Steuerregion die Struktur von Fig. 15. Der Graben 611 ist mit dem ersten Zwischenschicht-Dielektrikum 614 gefüllt. Liegt Wg im Bereich von 1,0 µm bis 2,2 µm, so hat die Steuerregion die Struktur von Fig. 16. Der Graben 611 ist mit dem Steuerelektroden-Oxidfilm 612, dem ersten Zwischenschicht-Dielektrikum 614 und dem Steuerregion-Polysilicium 613 gefüllt. Liegt Wg im Bereich von 2,2 µm bis 3,2 µm, so hat die Steuerregion die Struktur von Fig. 17. Der Graben 611 ist mit dem Steuerelektroden-Oxidfilm 612, dem erstem Zwischenschicht-Dielektrikum 614, dem Steuerregion-Polysilicium 613 und einem dritten Zwischenschicht-Dielektrikum 622 gefüllt. Die Dicke des dritten Zwischenschicht-Dielektrikums 622 beträgt beispielsweise 0,3 µm. Mit dem Bezugszeichen 623 ist in den Fig. 15 bis 17 ein Zwischenschicht-Dielektrikum bezeichnet.
Bei der in einer der Fig. 15 bis 17 gezeigten Struktur der Steuerregion wird der Graben 611 vor dem Schritt des Ablagerns des Abfluß-Polysiliciums mit dem Steuerelektroden-Oxidfilm 612, dem Steuerregion-Polysilicium 613 und den Zwischenschicht-Dielektrika 614 und 622 gefüllt. Folglich wird nach dem Schritt des Ablagerns des Abfluß-Polysiliciums das auf der Steuerregion befindliche Abfluß- Polysilicium durch einen Prozeß des Zurückätzens entfernt. Hierdurch können Ausfälle durch einen Kurzschluß Steuerelektrode-Abfluß in der Steuerregion vermieden werden.
Ist Wg größer als 3,2 µm, so wird das Abfluß-Polysilicium im Raum innerhalb des zweiten Zwischenschicht-Dielektrikums 615 im dritten Zwischenschicht-Dielektrikum 622 im Graben 611 abgelagert. Untersuchungen, die zur Erfindung geführt haben, haben gezeigt, daß die Fehlerrate durch Steuerelektrode-Abfluß-Kurzschluß bei Bauteilen, bei denen sowohl die Graben­ breite Wt im aktiven Bereich als auch die Grabenbreite Wg in der Steuerregion in gleicher Weise 5 µm betrug, bei 85% lag. Im Gegensatz hierzu lag die Ausfallrate durch Steuerelektrode-Abfluß-Kurzschluß bei Bauteilen, bei denen die Grabenbreite Wt im aktiven Bereich 5 µm und die Grabenbreite Wg in der Steuerregion 2,4 µm oder weniger betrug, bei nicht mehr als 2%. Beim in den Fig. 14 bis 17 dargestell­ ten lateralen Graben-Leistungs-MOSFET 601 wird der Graben 611 durch ein zweifaches Grabenätzen hergestellt. Das erste Grabenätzen wird am Substrat 610 durchgeführt und das zweite Grabenätzen wird nach der Herstellung des dicken ersten Zwischenschicht-Dielektrikums 614 durchgeführt.
Gemäß der ersten Ausführungsform der Erfindung enthält der Graben in der Steuerregion weder Quellen-Polysilicium noch Abfluß-Polysilicium. Es tritt beim erfindungsgemäßen Bauteil weder eine zu niedrige Durchbruchsspannung noch ein Kurzschlußausfall auf, obwohl diese schlechten Charakteristiken bei Bauteilen nach dem Stand der Technik, bei denen der Isolierfilm zwischen den Schichten sehr dünn werden oder vollständig verschwinden kann, zwischen dem Steuerregion- Polysilicium und dem Quellen-Polysilicium oder dem Steuerregion-Polysilicium und dem Abfluß-Polysilicium häufig auftraten.
Zweite Ausführungsform
Fig. 18 ist eine schematische Draufsicht auf den wesentlichen Teil der planaren Topographie eines lateralen Graben-Leistungs-MOSFETs gemäß der zweiten Ausführungsform, und die Fig. 19 und 20 sind Querschnitte in einer Ebene x-x' bzw y-y' in Fig. 18 unter Darstellung von Beispielen der Querschnitts­ strukturen. Dieser laterale Graben-Leistungs-MOSFET hat eine planare Topographie (Flächenaufteilung) mit einem Muster in Form eines Gitters oder Geflechts (mesh), wie in Fig. 18 dargestellt ist, während die Querschnittsstruktur derjenigen eines der Beispiele 1 bis 4 der ersten Ausführungsform gleicht. Im Beispiel von Fig. 18 ist der schraffierte Bereich eine geätzte Grabenregion 701 und der nicht schraffier­ te, inselförmige Bereich ist eine nicht-grabengeätzte Region 702. Diese planare Topographie kann gebildet werden, indem man einen Maskenoxidfilm beim Grabenätzen selektiv in rechteckiger Form stehen läßt.
Die Bauteilstruktur mit diesem planarem Geflechtmuster wird an Hand des Beispiels eines lateralen Graben-Leistungs-MOSFETs erläutert, bei dem ein Graben 711 durch einmaliges Grabenätzen gebildet wird und ein Quellen-Polysilici­ um 715 einen Raum im Graben ausfüllt, wobei das Bauteil dem Beispiel 1 der ersten Ausführungsform entspricht. Die Struktur im aktiven Bereich umfaßt, wie Fig. 19 zeigt, einen Steuerelektroden-Oxidfilm 712, der an den Seitenwänden des Grabens 711 gebildet ist, der seinerseits in einem p-Substrat 710 gebildet ist; Steuerregion-Polysilicium 713, das im Steuerelektroden-Oxidfilm 712 gebildet ist, Zwischenschicht-Dielektrikum 714, das innerhalb des Steuerregion-Polysiliciums 713 gebildet ist, und das Quellen-Polysilicium 715, das einen Raum innerhalb des Zwischenschicht-Dielektrikunis 714 füllt. Am Grund des Grabens 711 sind eine erste n-Diffusionsregion 716 und eine p-Basisregion 717 gebildet. Das Quellen-Polysilici­ um 715 stellt eine elektrische Verbindung zur ersten Diffusionsregion 716 her. An einem Oberflächenbereich des Substrats außerhalb des Grabens 711 sind eine zweite n-Diffusionsregion 718 und eine dritte n-Diffusionsregion 719 gebildet.
Die Struktur in der Steuerregion umfaßt, wie Fig. 20 zeigt, den Steuerelektroden-Oxidfilm 712, der an den Innenwänden des im p-Substrat 710 gebildeten Grabens 711 gebildet ist, das Steuerregion-Polysilicium 713, das innerhalb des Steuerelektroden-Oxidfilms 712 gebildet ist, und das Zwischenschicht-Dielektrikum 714, das den Raum innerhalb des Steuerregion-Poly­ siliciums 713 füllt. Bei dieser zweiten Ausführungsform ist die Grabenbreite Wg in der Steuerregion schmaler als die Grabenbreite Wt im aktiven Bereich, ebenso wie bei der oben beschriebenen ersten Ausführungsform. Dementsprechend gibt es im Bereich des Grabens 711 der Steuerregion kein Quellen-Polysilicium. Bei dieser planaren Topographie des Geflechtmusters wird der Kanal um die nicht­ grabengeätzte Region 702 innerhalb der Seitenwände des Grabens 711 gebildet.
Es sei nun die Kanalbreite eines in Fig. 18 dargestellten rechteckigen Bereichs 703 betrachtet. Der rechteckige Bereich 703 hat zwei Seiten der Länge t1 + s1 und zwei weitere Seiten der Länge t2 + s2, die aufeinander senkrecht stehen. Eine der vier Ecken des rechteckigen Bereichs 703 befindet sich in der nicht- grabengeätzten Region 702 und die anderen drei Ecken in der grabengeätzten Region 701. t1 stellt hierbei die Länge eines Abschnitts der Seite mit der Länge t1 + s1 dar, der in den Bereich 701 fällt, und s1 ist die Länge des anderen Abschnitts der Seite mit Länge t1 + s1, der in den Bereich 702 fällt. t2 ist die Länge eines Abschnitts der Seite mit der Länge t2 + s2, der in den Bereich 701 fällt, und s2 ist die Länge des anderen Abschnitts der Seite mit der Länge t2 + s2, der in den Bereich 702 fällt.
Die Fläche A des rechteckigen Bereichs 703 und die Kanalbreite Wch werden durch die folgenden Formeln (1) bzw. (2) gegeben. In der Folge ist die Kanalbreite P pro Flächeneinheit durch die Formel (3) gegeben.
A = (s1 + t1).(s2 + t2) (1)
Wch = s1+s2 (2)
P = Wch/A (3)
Der durch die Formel (3) gegebene Wert P ist umso größer, je besser die Flächeneffizienz ist, und führt entsprechend zu einem niedrigeren Ein Widerstand. Ist der Graben wie bei der ersten Ausführungsform in einem Streifenmuster gebildet, so beträgt der Wert P etwa 0,4.106 [m-1]. Beim Geflechtmuster nach Fig. 18 und wenn t1 = t2, sowie unter der Annahme, daß s1 = 1,5 µm, s2 = 0,5 µm, t1 = t2 = 1,5 µm, ergibt sich für den Wert P: P = 0,33.106 [m-1]. Dies zeigt an, daß die Effektivität der Kanalbreite pro Flächeneinheit in diesem Fall geringfügig niedriger ist als bei den Streifenmustern der ersten Ausführungsform. Die Geflecht­ formen in der zweiten Ausführungsform ermöglichen jedoch eine Struktur, bei der ein Teil der Steuerregion, der der Dimension t2 entspricht, mit keinerlei Kontakt versehen ist. Bei dieser Struktur kann t2 reduziert werden auf 0,5 µm oder 0,25 µm, mit dem Ergebnis eines höheren Werts P.
Im einzelnen können unter der 0,6-µm-Regel die folgenden Dimensionen erhalten werden: s1 = 1,5 µm, s2 = 0,5 µm, t1 = 1,5 µm, und t2 = 0,5 µm. Dies sind nur Beispiele. Der resultierende Wert von P ist 0,67.106 [m-1]. Unter der 0,35- µm-Regel können die erzielbaren Dimensionen beispielsweise sein: s1 = 1,5 µm, s2 = 0,25 µm, t1 = 1,0 µm und t2 = 0,25 µm, was zu einem Wert P von 1,4.106 [m-1] führt.
Die grafischen Darstellungen in den Fig. 21 bis 24 zeigen die Beziehungen zwischen dem Wert P und den Dimensionen s1, s2, t1 und t2. Fig. 21 zeigt die Beziehung zwischen dem Wert P und der Dimension s1 unter der 0,6-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s2 = 0,5 µm, t1 = 1,5 µm und t2 = 0,5 µm, und unter der 0,35-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s2 = 0,25 µm, t1 = 1,0 µm und t2 = 0,25 µm. Fig. 22 zeigt die Beziehung zwischen dem Wert P und der Dimension s2 unter der 0,6-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s1 = 1,5 µm, t1 = 1,5 µm und t2 = 0,5 µm, und unter der 0,35-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s1 = 1,5 µm, t1 = 1,0 µm und t2 = 0,25 µm. Fig. 23 zeigt die Beziehung zwischen dem Wert P und der Dimension t1 unter der 0,6-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s1 = 1,5 µm, s2 = 0,5 µm und t2 = 0,5 µm, und unter der 0,35-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s1 = 1,5 µm, s2 = 0,25 µm und t2 = 0,25 µm. Fig. 24 zeigt die Beziehung zwischen dem Wert P und der Dimension t2 unter der 0,6-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s1 = 1,5 µm, s2 = 0,5 µm und t1 = 1,5 µm, und unter der 0,35-µm-Regel, wobei die anderen Dimensionen festgesetzt sind auf s1 = 1,5 µm, s2 = 0,25 µm und t1 = 1,0 µm.
Aus den Fig. 21 bis 24 ist ersichtlich, daß für P unter der 0,6-µm-Regel Werte von 0,8.106 [m-1] oder mehr erzielt werden und unter der 0,35-µm-Regel Werte von 1,7.106 [m-1] oder mehr erzielt werden, indem man die Dimensionen s1, s2, t1 und t2 passend wählt. Bei Messungen im Rahmen der Untersuchung der Erfindung wurde allerdings herausgefunden, daß der tatsächliche Effekt auf den Ein-Widerstand etwa 70% des Effekts des berechneten P Werts erreicht. Dies kommt daher, daß Strom von der Quellenregion zur ersten n-Diffusionsregion 716 nicht leicht entlang dem Seitenwandbereich des Grabens herumfließt, der vom Quellen-Polysilicium entfernt ist. Trotzdem wurde gezeigt, daß ein Ein-Widerstand von 6 mΩmm-2 unter der 0,6-µm-Regel und von 3 mΩmm-2 unter der 0,35-µm-Regel erreicht wird.
Die insoweit gegebene Beschreibung der zweiten Ausführungsform gilt auch für drei weitere Typen von lateralen Graben-Leistungs-MOSFETs: Für einen MOSFET, bei dem ein Graben durch zweimaliges Grabenätzen gebildet wird und der Graben mit Quellen-Polysilicium gefüllt wird, entsprechend Beispiel 2 der ersten Ausführungsform; für einen MOSFET, bei dem der Graben durch einmaliges Grabenätzen gebildet wird und der Raum im Graben mit Abfluß-Polysilicium gefüllt wird, entsprechend dem Beispiel 3 der ersten Ausführungsform; und für einen MOSFET, bei dem der Graben durch zweimaliges Grabenätzen gebildet wird und der Raum im Graben mit Abfluß-Polysilicium gefüllt wird, entsprechend dem Beispiel 4 der ersten Ausführungsform. Die diese Typen von MOSFETs betreffenden Beschreibungen sind hier weggelassen, um die Wiederholung weitgehend überein­ stimmender Beschreibungen zu vermeiden.
Es wird nun zur parasitären Kapazität Stellung genommen. Die parasitäre Kapazität Cgd, die zwischen einer Steuerregion und einer Abflußregion auftritt, die zwischen sich einen Steuerelektroden-Oxidfilm einschließen, beeinflußt die Schaltcharakteristiken des Bauteils nachteilig. Sie kann in Übereinstimmung mit der zweiten Ausführungsform der Erfindung unterdrückt werden.
Es wird zunächst ein lateraler Graben-Leistungs-MOSFET untersucht, der eine Schnittstruktur hat, bei der der Graben durch zweimaliges Grabenätzen gebildet ist und der Raum im Graben mit Quellen-Polysilicium gefüllt ist. Das Bauteil entspricht dem Beispiel 2 der ersten Ausführungsform. Wenn das Bauteil die in Fig. 18 gezeigte planare Topographie des Geflechtmusters aufweist und der numerische Wert von (t2.2) im Bereich von 0,5 µm bis 1,2 µm liegt, enthält der Graben in der Steuerregion nur einen dicken Oxidfilm. Anders ausgedrückt, gibt es im Graben in der Steuerregion weder Steuerregion-Polysilicium noch Quellen- Polysilicium. Es wird also in dieser Region kein Kanal gebildet und der Elektronen­ strom fließt somit vom Quellen-Polysilicium auch durch eine n-leitende Driftregion 321 an der Seite des Grabens, die keinen Kanal enthält.
In dieser Struktur des lateralen Graben-Leistungs-MOSFETs ist der Wider­ stand in der n-Driftregion dominant. Entsprechend ist die Breite der Driftregion vorzugsweise groß im Vergleich zur Kanalbreite. Wenn beispielsweise s1 = 1,5 µm und s2 = 0,5 µm, ist das Verhältnis (Kanalbreite / Driftregionbreite) = s2/(s1 + s2) = 0,25. Wie bei diesem Beispiel kann das Verhältnis der Kanalbreite zur Driftregionbreite niedrig gemacht werden. Als Ergebnis wird die parasitäre Kapazität Cgd zwischen der Steuerregion und der Abflußregion unterdrückt und ein niedriger Ein-Widerstand erreicht. Der Wert Cgd wird bei diesem Beispiel mit planarer Topographie des Geflechtmusters auf etwa 50% des entsprechenden Werts bei einem MOSFET, der die gleiche Querschnittsstruktur und ein planares Streifenmuster hat, erniedrigt.
Als nächstes wird ein weiterer lateraler Graben-Leistungs-MOSFET betrach­ tet, mit einer Schnittstruktur, bei der ein Graben durch einmaliges Grabenätzen gebildet wird und der Raum im Graben mit Abfluß-Polysilicium gefüllt wird. Das Bauteil entspricht dem Beispiel 3 der ersten Ausführungsform. Wenn es die planare Topographie des in Fig. 18 gezeigten Geflechtmusters hat, kann eine Überlappungs­ kapazität eine Rolle spielen, die sich zwischen dem Steuerregion-Polysilicium und dem Abfluß-Polysilicium, die sich gegenüberliegen, entwickelt, und zwar als Ursprung der parasitären Steuerregion-Abfluß-Kapazität Cgd. Im Fall eines Grabens, der durch einmaliges Grabenätzen gebildet ist, entsteht ein Kanalbereich um den Graben. Ein Abfluß-Polysilicium wird jedoch nur in einem weiteren Bereich zwischen den nicht-kanalgeätzten Gebieten gebildet. Somit entwickelt sich diese Art der Kapazität beim Geflechtmuster von Fig. 18 nur im aktiven Bereich, also im Teil x-x' in Fig. 18. Sie wird also im Hinblick auf die Kanalbreite Wch unterdrückt.
Bei dieser Struktur des lateralen Graben-Leistungs-MOSFETs ist der Widerstand der Kanalregion dominant. Entsprechend ist die Kanalbreite vorzugs­ weise groß. Wenn beispielsweise s1 = 1,5 µm, s2 = 0,5 µm und t2 = 0,5 µm, so ist das Verhältnis (gegenüberliegende Breite zwischen dem Steuerregion-Polysilici­ um und dem Abfluß-Polysilicium / Kanalbreite) = (s2 + t2)/(s1 + s2) = 0,5. Wie bei diesem Beispiel kann das Verhältnis (gegenüberliegende Breite zwischen dem Steuerregion-Polysilicium und dem Abfluß-Polysilicium / Kanalbreite) klein gehalten werden. Als Ergebnis wird die parasitäre Kapazität Cgd zwischen der Steuerregion und der Abflußregion in diesem Beispiel mit der planaren Topogra­ phie in Geflechtmuster auf etwa 70% erniedrigt, verglichen mit einem MOSFET mit gleicher Schnittstruktur und planarem Streifenmuster.
Spezifische Beispiele werden im folgenden beschrieben, mit einer planaren Grund-Topographie des in Fig. 18 gezeigten Geflechtmusters.
Beispiel 5
Fig. 25 zeigt ein Beispiel eines Geflechtmusters, bei dem nicht-graben­ geätzte Regionen 802 in einer Inselform innerhalb einer grabengeätzten Region in Geflechtform belassen sind. In Fig. 25 ist mit W1 ein aktiver Bereich bezeichnet, und dort ist eine Quellenelektrode 803 angeordnet. Mit W2 und W3 sind Steuer­ regionen bezeichnet, und die Grabenbreite ist dort kleiner bei W1. Steuerregion- Polysilicium 804, das in der Seitenwand des Grabens gebildet ist, schließt sich an jeder Seite des Grabens an und stellt eine Verbindung zu einer Steuerelektrode 805 her. Eine Abflußelektrode ist mit 806 bezeichnet, und kleine Quadrate bezeichnen Kontakte.
Beispiel 6
Fig. 26 zeigt ein Beispiel eines Geflechtmusters, bei dem grabengeätzte Regionen 902 inselförmig in einer nicht-grabengeätzten Region 901 in Geflechtform ausgebildet sind. Eine Steuerelektrode 903 ist durch Mustern (Patterning) von Steuerregion-Polysilicium herausgeführt. Eine Quellenelektrode ist mit 904 und eine Abflußelektrode mit 905 bezeichnet, und kleine Quadrate geben Kontakte an.
Beispiel 7
Fig. 27 zeigt ein Beispiel eines Geflechtmusters, bei dem nicht-graben­ geätzte Regionen 1002 in gerippter Form innerhalb einer grabengeätzten Region 1001 nahezu in Geflechtform belassen sind. W1 in Fig. 27 bezeichnet den aktiven Bereich, und auf diesem ist eine Quellenelektrode 1003 angeordnet. Es ist keine Rippe gebildet und W1 ist hier groß dimensioniert. W2 und W3 geben Steuer­ regionen an, wobei hier die Grabenbreite kleiner ist als bei W1. Steuerregion- Polysilicium 1004, das im Seitenwandbereich des Grabens gebildet ist, stellt eine Verbindung zur Steuerelektrode 1005 her. Fig. 27 zeigt weiterhin eine Abflußelek­ trode 1006, und kleine Quadrate geben Kontakte an. Ein aktiver Bereich kann in der planaren Topographie mit den Rippen gebildet werden, wie bei W1' in Fig. 27 gezeigt ist, wobei die Spitzen der Rippen ausreichend weit voneinander entfernt sind.
Beispiel 8
Fig. 28 zeigt ein Beispiel eines Geflechtmusters, bei dem eine grabengeätzte Region 1102 in einer in der Figur dargestellten, als Lamellen-Form bezeichneten Form innerhalb einer nicht-grabengeätzten Region 1101, die nahezu Geflechtform hat, gebildet ist. W1 in Fig. 28 gibt einen aktiven Bereich an, und eine Quellenelek­ trode 1103 ist dort angeordnet. W2 und W3 geben eine Steuerregion an, und die Grabenbreite ist dort schmaler als bei W1. Fig. 28 zeigt weiterhin ein Steuerregion- Polysilicium 1104, eine Steuerelektrode 1105 und eine Abflußelektrode 1106, und kleine Quadrate zeigen Kontakte an.
Bei dieser beschriebenen zweiten Ausführungsform ist eine grabengeätzte Region oder eine nicht-grabengeätzte Region in Inselform oder gerippter Form angeordnet. Entsprechend erhöht sich die Kanalbreite oder die erweiterte Abfluß­ breite pro Flächeneinheit des MOSFETs, mit dem Ergebnis einer Reduktion des Ein- Widerstands pro Flächeneinheit. Wird die Grabenbreite in der kontaktfreien Region verkleinert, so erhöht sich die Kanalbreite oder die erweiterte Abflußbreite pro Flächeneinheit des MOSFETs weiter, und der Ein-Widerstand pro Flächeneinheit erniedrigt sich weiter.
In dem lateralen Graben-Leistungs-MOSFET mit der Schnittstruktur, bei der der Graben durch zweimaliges Grabenätzen gebildet ist und der Raum im Graben mit Quellen-Polysilicium gefüllt ist, wird die parasitäre Kapazität zwischen der Steuerregion und der Abflußregion dadurch unterdrückt, daß die grabengeätzte Region in Geflechtform gebildet ist und die Grabenbreite im Bereich ohne Kontakt gemäß der beschriebenen zweiten Ausführungsform reduziert ist. Die Breite der n-leitenden Driftregion am Seitenwandbereich des Grabens erhöht sich also ohne Zunahme der Steuerregion-Überlappungskapazität. Dies führt zu einer Reduktion des Widerstands in der Driftregion, was wiederum zu hoher Betriebsgeschwindig­ keit und niedrigen Schaltverlusten des Bauteils führt.
Bei dem lateralen Graben-Leistungs-MOSFET mit der Schnittstruktur, bei der der Graben durch einmaliges Grabenätzen gebildet ist und der Raum im Graben mit Abfluß-Polysilicium gefüllt ist, wird die Überlappungskapazität zwischen dem Steuerregion-Polysilicium und dem Abfluß-Polysilicium, die sich gegenüberliegen, unterdrückt, und zwar mit Bezug zur Kanalbreite durch Bilden der grabengeätzten Region in einer Geflechtform entsprechend der beschriebenen zweiten Ausfüh­ rungsform.
Gemäß dieser zweiten Ausführungsform kann die Oberfläche des Bau­ elements relativ klein gehalten werden, um die parasitäre Kapazität zwischen dem Substrat und dem Halbleiterelement des Bauteils bei jedem der vier Typen von lateralen Graben-Leistungs-MOSFETs zu erniedrigen, nämlich der folgenden:
MOSFET mit einer Schnittstruktur, bei der der Graben durch einmalige Grabenät­ zung gebildet ist und der Raum im Graben mit Quellen-Polysilicium gefüllt ist; MOSFET mit einer Schnittstruktur, bei der der Graben durch zweimaliges Grabenät­ zen gebildet ist und der Raum im Graben mit Quellen-Polysilicium gefüllt ist; MOSFET mit einer Schnittstruktur, bei der der Graben durch einmaliges Grabenät­ zen gefüllt ist und der Raum im Graben mit Abfluß-Polysilicium gefüllt ist; und MOSFET mit einer Schnittstruktur, bei der der Graben durch zweimaliges Ätzen gebildet ist und der Raum im Graben mit Abfluß-Polysilicium gefüllt ist. Darüber hinaus kann die Verdrahtung zwischen Steuerregion, Quelle und Abfluß kürzer gehalten werden, um den parasitären Verdrahtungswiderstand zu erniedrigen. Dies führt zum Erzielen von Schalt-Bauelementen mit hoher Geschwindigkeit und zum Reduzieren des Schaltverlusts des Bauteils. Da die parasitäre Kapazität mit dem Substrat abnimmt, wird auch der Einfluß von Rauschen reduziert, das benachbarte Bauteile beeinträchtigt.
Die Erfindung soll nicht auf die beschriebenen Aspekte der Ausführungs­ formen und Beispiele beschränkt werden, vielmehr sind vielfältige Modifikationen möglich. Die beispielsweise angegebenen Dicken und Breiten sollen die Erfindung nicht beschränken, sondern können verändert werden. Die Geflechtmuster in den die Beschreibungen der Beispiele 5 bis 8 begleitenden Fign sind nur Beispiele und die planaren Muster sind im Rahmen der Erfindung nicht auf diese spezifischen Beispiele beschränkt. Die Erfindung gilt auch, wenn in der Beschreibung die Leitfähigkeitstypen n und p vertauscht werden. Sie ist nicht auf einen lateralen Graben-Leistungs-MOSFET mit einer Durchbruchspannung im Bereich zwischen einigen zig und einigen 100 Volt beschränkt, sondern an lateralen Graben-MOSFETs allgemein anwendbar.
Die Erfindung erbringt folgende Effekte: Im Graben gibt es in der Steuer­ region weder Quellen-Polysilicium noch Abfluß-Polysilicium. Hierdurch werden die bei Bauteilen nach dem Stand der Technik auftretenden Schwierigkeiten vermieden, die bewirkt werden durch schlechte Spannungsfestigkeit oder Kurzschlüsse zwischen dem Steuerregion-Polysilicium und dem Abfluß-Polysilicium oder zwischen dem Steuerregion-Polysilicium und dem Quellen-Polysilicium im Graben in der Steuerregion.
Gemäß der Erfindung gibt es als planare Topographie ein Geflechtmuster. Folglich werden die Kanalbreite oder eine erweiterte Abflußbreite je Flächeneinheit des MOSFETs erhöht und wird somit der Ein-Widerstand pro Flächeneinheit erniedrigt. Indem man die Grabenbreite an einem Teil ohne Kontakt erniedrigt, erhöht man noch weiter die Kanalbreite oder die erweiterte Abflußbreite je Flächeneinheit des MOSFETs zur Reduzierung des Ein-Widerstands je Flächen­ einheit.
Hat der laterale Graben-Leistungs-MOSFET eine Schnittstruktur, bei der der Graben durch zweimaliges Grabenätzen gebildet ist und der Raum im Graben mit Quellen-Polysilicium gefüllt ist, wird die parasitäre Kapazität, die sich zwischen der Steuerregion und dem Abfluß entwickelt, unterdrückt, so daß sich die Breite der n-Driftregion am Seitenwandbereich des Grabens erhöht, ohne die Steuerregion-Überlappungskapazität zu erhöhen. Dies führt zu einer Verminderung des Widerstands in der Driftregion, was zu einer hohen Operationsgeschwindigkeit und niedrigen Schaltverlusten des Bauteils führt.
Gemäß der Erfindung wird bei einem lateralen Graben-Leistungs-MOSFET mit einer Schnittstruktur, bei der ein Graben durch einmaliges Grabenätzen gebildet ist und der Raum im Graben mit Abfluß-Polysilicium gefüllt ist, die Überlappungskapazität weitgehend vermieden, die sich zwischen dem Steuerregion-Polysilicium und dem Abfluß-Polysilicium entwickelt, die sich gegenüberliegen, und zwar im Bezug zur Kanalbreite.
Gemäß der Erfindung kann die Oberfläche des Bauteils relativ klein sein, mit dem Ergebnis einer reduzierten parasitären Kapazität zwischen dem Substrat und dem Halbleiterelement des Bauteils. Zusätzlich können die Verdrahtungen zwischen Steuerregion, Quelle und Abfluß kürzer gemacht werden, mit dem Ergebnis eines verminderten parasitären Verdrahtungswiderstands. Es wird also ein mit hoher Geschwindigkeit schaltendes Bauteil erzielt, dessen Schaltverluste reduziert sind. Wegen der erniedrigten parasitären Kapazität zum Substrat wird der Einfluß des Rauschens, der benachbarte Bauteile beeinträchtigen kann, ebenfalls reduziert.

Claims (15)

1. Lateraler Graben-MOSFET (201), umfassend:
ein Halbleitersubstrat (210);
einen in diesem Substrat geschaffenen Graben (211);
eine am Boden des Grabens gebildete erste Diffusionsregion (216), die als Quellenregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion (218), die als Abflußregion dient;
einen Steuerregion-Isolierfilm (212), der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter (213), der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter (215), der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum (214) von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion (216) verbunden ist;
dadurch gekennzeichnet, daß der Graben (211) in einem aktiven Bereich, in dem als MOSFET Operation Strom gesteuert wird, wenigstens den Steuerregion-Isolierfilm (212), den ersten Leiter (213), das Zwischenschicht-Dielektrikum (214) und den zweiten Leiter (215) enthält;
und daß der Graben (211) in einer Steuerregion, in der der erste Leiter (113) zu einer Oberfläche des Substrats (210) herausgeführt ist, wenig­ stens mit einem der folgenden Materialien gefüllt ist: dem Steuerregion- Isolierfilm (212), dem ersten Leiter (213), dem Zwischenschicht-Dielek­ trikum (214) und einem weiteren Zwischenschicht-Dielektrikum (220).
2. Lateraler Graben-MOSFET (501), umfassend:
ein Halbleitersubstrat (510);
einen in diesem Substrat geschaffenen Graben (511);
eine am Boden des Grabens gebildete erste Diffusionsregion (516), die als Abflußregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion (518), die als Quellenregion dient;
einen Steuerregion-Isolierfilm (512), der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter (513), der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter (515), der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum (514) von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion (516) verbunden ist;
dadurch gekennzeichnet, daß der Graben (511) in einem aktiven Bereich, in dem als MOSFET Operation Strom gesteuert wird, wenigstens den Steuerregion-Isolierfilm (512), den ersten Leiter (513), das Zwischenschicht-Dielektrikum (514) und den zweiten Leiter (515) enthält;
und daß der Graben (511) in einer Steuerregion, in der der erste Leiter (513) zu einer Oberfläche des Substrats herausgeführt ist, wenigstens mit einem der folgenden Materialien gefüllt ist: dem Steuerregion-Isolierfilm (512), dem ersten Leiter (513), dem Zwischenschicht-Dielektrikum (514) und einem weiteren Zwischenschicht-Dielektrikum (520).
3. Lateraler Graben-MOSFET nach Anspruch 1 oder 2, gekennzeichnet durch ein dickes Zwischenschicht-Dielektrikum (614), das dicker ist als der Steuerregion-Isolierfilm (612) und das an einem Seitenwandbereich des Grabens (611) innerhalb desselben gebildet ist.
4. Lateraler Graben-MOSFET nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Breite des Grabens (111, 411) in der Steuerregion geringer ist als die Breite des Grabens im aktiven Bereich.
5. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat (710);
einen in diesem Substrat geschaffenen Graben (701, 711);
eine am Boden des Grabens gebildete erste Diffusionsregion (716), die als Quellenregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion (718), die als Abflußregion dient;
einen Steuerregion-Isolierfilm (712), der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter (713), der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter (715), der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum (714) von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine durch Grabenätzung grabengeätzte Region (701) in einer Geflechtform gebildet ist und eine nicht-graben­ geätzte Region (702) in einer Inselform ungeätzt belassen ist.
6. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat;
einen in diesem Substrat geschaffenen Graben;
eine am Boden des Grabens gebildete erste Diffusionsregion, die als Abflußregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion, die als Quellenregion dient;
einen Steuerregion-Isolierfilm, der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter, der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter, der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine durch Grabenätzung grabengeätzte Region in einer Geflechtform gebildet ist und eine nicht-grabengeätzte Region in einer Inselform ungeätzt belassen ist.
7. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat;
einen in diesem Substrat geschaffenen Graben;
eine am Boden des Grabens gebildete erste Diffusionsregion, die als Quellenregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion, die als Abflußregion dient;
einen Steuerregion-Isolierfilm, der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter, der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter, der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine durch Grabenätzung grabengeätzte Region (1001) nahezu in einer Geflechtform gebildet ist und eine nicht­ grabengeätzte Region (1002) in einer Lamellenform ungeätzt belassen ist.
8. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat;
einen in diesem Substrat geschaffenen Graben;
eine am Boden des Grabens gebildete erste Diffusionsregion, die als Abflußregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion, die als Quellenregion dient;
einen Steuerregion-Isolierfilm, der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter, der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter, der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine durch Grabenätzung grabengeätzte Region nahezu in einer Geflechtform gebildet ist und eine nicht-graben­ geätzte Region in einer Rippenform ungeätzt belassen ist.
9. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat;
einen in diesem Substrat geschaffenen Graben;
eine am Boden des Grabens gebildete erste Diffusionsregion, die als Quellenregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion, die als Abflußregion dient;
einen Steuerregion-Isolierfilm, der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter, der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter, der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine grabengeätzte Region (902) durch Grabenätzung in einer Inselform gebildet ist und eine nicht-grabengeätzte Region (901) in einer Geflechtform ungeätzt belassen ist.
10. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat;
einen in diesem Substrat geschaffenen Graben;
eine am Boden des Grabens gebildete erste Diffusionsregion, die als Abflußregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion, die als Quellenregion dient;
einen Steuerregion-Isolierfilm, der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter, der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter, der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine durch Grabenätzung grabengeätzte Region in einer Inselform gebildet ist und eine nicht-grabengeätzte Region in einer Geflechtform ungeätzt belassen ist.
11. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat;
einen in diesem Substrat geschaffenen Graben;
eine am Boden des Grabens gebildete erste Diffusionsregion, die als Quellenregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion, die als Abflußregion dient;
einen Steuerregion-Isolierfilm, der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter, der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter, der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine durch Grabenätzung grabengeätzte Region (1102) in einer gerippten Form gebildet ist und eine nicht-graben­ geätzte Region (1101) in einer angenäherten Geflechtform ungeätzt belassen ist.
12. Lateraler Graben-MOSFET, umfassend:
ein Halbleitersubstrat;
einen in diesem Substrat geschaffenen Graben;
eine am Boden des Grabens gebildete erste Diffusionsregion, die als Abflußregion dient;
eine an einem Oberflächenbereich des Substrats außerhalb des Grabens gebildete zweite Diffusionsregion, die als Quellenregion dient;
einen Steuerregion-Isolierfilm, der an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist;
einen ersten Leiter, der innerhalb des Steuerregion-Isolierfilms gebildet ist; und
einen zweiten Leiter, der vom ersten Leiter eingeschlossen und über ein Zwischenschicht-Dielektrikum von ihm getrennt ausgebildet ist und elektrisch mit der ersten Diffusionsregion verbunden ist;
dadurch gekennzeichnet, daß eine durch Grabenätzung grabengeätzte Region in einer gerippten Form gebildet ist und eine nicht-grabengeätzte Region in einer angenäherten Geflechtform ungeätzt belassen ist.
13. Lateraler Graben-MOSFET nach einem der Ansprüche 5 bis 12, dadurch gekennzeichnet, daß der Graben in einem aktiven Bereich (W1), in dem als MOSFET Operation Strom gesteuert wird, wenigstens den Steuerregion- Isolierfilm, den ersten Leiter, das Zwischenschicht-Dielektrikum und den zweiten Leiter enthält;
und daß der Graben in einer Steuerregion (W2), in der der erste Leiter zu einer Oberfläche des Substrats herausgeführt ist, wenigstens mit einem der folgenden Materialien gefüllt ist: dem Steuerregion-Isolierfilm, dem ersten Leiter, dem Zwischenschicht-Dielektrikum und einem weiteren Zwischenschicht-Dielektrikum.
14. Lateraler Graben-MOSFET nach einem der Ansprüche 5 bis 13, dadurch gekennzeichnet, daß die Breite des Grabens (711) in der Steuerregion (W2) geringer ist als die Breite des Grabens im aktiven Bereich (W1).
15. Lateraler Graben-MOSFET nach einem der Ansprüche 5 bis 14, gekenn­ zeichnet durch ein dickes Zwischenschicht-Dielektrikum, das dicker ist als der Steuerregion-Isolierfilm und das an einem Seitenwandbereich des Grabens innerhalb desselben gebildet ist.
DE10223818A 2001-05-30 2002-05-29 Lateraler Graben-MOSFET Withdrawn DE10223818A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001162383A JP4764975B2 (ja) 2001-05-30 2001-05-30 半導体装置

Publications (1)

Publication Number Publication Date
DE10223818A1 true DE10223818A1 (de) 2002-12-05

Family

ID=19005521

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10223818A Withdrawn DE10223818A1 (de) 2001-05-30 2002-05-29 Lateraler Graben-MOSFET

Country Status (3)

Country Link
US (1) US6639274B2 (de)
JP (1) JP4764975B2 (de)
DE (1) DE10223818A1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4797265B2 (ja) * 2001-03-21 2011-10-19 富士電機株式会社 半導体装置および半導体装置の製造方法
US6858500B2 (en) 2002-01-16 2005-02-22 Fuji Electric Co., Ltd. Semiconductor device and its manufacturing method
US6686244B2 (en) * 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
JP4655471B2 (ja) * 2002-11-22 2011-03-23 富士電機システムズ株式会社 半導体装置
DE10354249A1 (de) * 2002-11-22 2004-06-03 Fuji Electric Device Technology Co. Ltd. Halbleitervorrichtung und Verfahren zu deren Herstellung
JP2004207706A (ja) * 2002-12-10 2004-07-22 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
JP5321657B2 (ja) * 2003-02-17 2013-10-23 富士電機株式会社 双方向素子および半導体装置
JP2005101581A (ja) * 2003-08-29 2005-04-14 Fuji Electric Holdings Co Ltd 半導体装置
CN100539184C (zh) * 2004-02-16 2009-09-09 富士电机电子技术株式会社 双方向元件及其制造方法、半导体装置
JP4765016B2 (ja) * 2004-04-06 2011-09-07 富士電機株式会社 半導体装置の製造方法
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
US7135346B2 (en) * 2004-07-29 2006-11-14 International Business Machines Corporation Structure for monitoring semiconductor polysilicon gate profile
JP4997694B2 (ja) * 2004-10-07 2012-08-08 富士電機株式会社 半導体装置およびその製造方法
JP4867171B2 (ja) * 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
JP5147654B2 (ja) * 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
CN102569384B (zh) * 2010-12-17 2015-07-01 无锡华润上华半导体有限公司 沟槽mosfet器件及其制作方法
US10262981B2 (en) * 2016-04-29 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224438A (ja) * 1993-01-28 1994-08-12 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JP3168147B2 (ja) * 1995-09-14 2001-05-21 株式会社日立製作所 半導体装置とそれを用いた３相インバータ
JPH10107280A (ja) * 1996-10-01 1998-04-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
DE19845003C1 (de) 1998-09-30 2000-02-10 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren
JP2002184980A (ja) * 2000-10-05 2002-06-28 Fuji Electric Co Ltd トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法
JP4797265B2 (ja) * 2001-03-21 2011-10-19 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2002353447A (ja) 2002-12-06
US6639274B2 (en) 2003-10-28
JP4764975B2 (ja) 2011-09-07
US20020179967A1 (en) 2002-12-05

Similar Documents

Publication Publication Date Title
DE112005001675B4 (de) Leistungshalbleiterbauelement mit einem oberseitigen Drain unter Verwendung eines Sinker-Trenches und Verfahren zur Herstellung
DE10353387B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
DE10220810B4 (de) Halbleiterbauteil
DE102005052734B4 (de) Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
DE102009035688B4 (de) Halbleiterbauelement mit Trenchgatestruktur und Verfahren zur Herstellung desselben
DE19845003C1 (de) Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE102005041108B3 (de) Verfahren zur Herstellung eines Trench-Transistors und Trench-Transistor
DE4405682C2 (de) Struktur einer Halbleiteranordnung
DE102015204636B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10223818A1 (de) Lateraler Graben-MOSFET
EP1155458B1 (de) Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE102004041622A1 (de) Halbleiterbauteil
DE102005038998A1 (de) Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur
DE19620021A1 (de) Halbleitervorrichtung des Grabentyps
DE112006001318T5 (de) Trench-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE10322594A1 (de) MIS-Halbleiterbauteil und Verfahren zu seiner Herstellung
DE10234996B4 (de) Verfahren zur Herstellung einer Transistoranordnung mit Trench-Transistorzellen mit Feldelektrode
DE102014111279B4 (de) Halbleiterchip mit integrierten Serienwiderständen und Verfahren zur Herstellung desselben
DE10129289A1 (de) Halbleitervorrichtung mit einer Diode für eine Eingangschutzschaltung einer MOS-Vorrichtung und Verfahren zu deren Herstellung
DE102014013947A1 (de) Halbleiterbauelement
DE10223822A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: BOEHMERT & BOEHMERT, 28209 BREMEN

8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

R081 Change of applicant/patentee

Owner name: FUJI ELECTRIC CO., LTD., JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20111006

Owner name: FUJI ELECTRIC CO., LTD, JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20111006

R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R082 Change of representative

Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE