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Die
vorliegende Erfindung betrifft eine ROM-Speicheranordnung, bei der
eine Programmierung bei der Herstellung durch eine Dotierung einer obersten
Schichtlage vorgenommen ist.
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In
der US 5,600,171 A ist eine ROM-Speicheranordnung beschrieben, die
eine Mehrzahl von Speicherzellen umfasst, von denen jede einen Speichertransistor
aufweist. Bei einer ROM-Speicheranordnung werden die vorgesehenen
Daten während des
Herstellungsverfahrens mittels einer Maskentechnik einprogrammiert.
Dabei werden die Speichertransistoren entweder als Verarmungstyp
oder als Anreicherungstyp ausgebildet. Die Unterscheidung zwischen
diesen Transistortypen wird in der Regel vorgenommen, indem die
Schwellenspannung durch Ionenimplantation geeignet eingestellt wird. Das
geschieht innerhalb des Herstellungsprozesses in einem frühen Verfahrensschritt.
Zur Vereinfachung und Verkürzung
des Herstellungsverfahrens ist daher angegeben, den Source-Bereich
und den Drain-Bereich eines Speichertransistors mit einer elektrisch leitenden
Brücke
kurzzuschließen,
um so eine Transistorstruktur herzustellen, die einem Verarmungstyp entspricht.
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In
der
DE 101 12 540
A1 ist eine entsprechende Anordnung von ROM-Speicherzellen
beschrieben, bei der die leitende Überbrückung der Source-Bereiche und
Drain-Bereiche durch eine elektrisch leitend dotierte Polysiliziumstruktur
erfolgt. Vorzugsweise wird dabei für jede Speicherzelle eine solche
Polysiliziumbrücke
vorgesehen, die jedoch in Abhängigkeit
von dem eingespeicherten logischen Wert mit einer eingebrachten
Implantation von Dotierstoff leitfähig gemacht ist oder nicht.
Das hat den Vorteil, dass die Programmierung in einem späten Verfahrensschritt
erfolgen kann und die Speicherinhalte wegen des gleichartigen Materiales
nur schwer zu analysieren sind.
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In
der
JP 11135651 A ist
ein ROM beschrieben, bei dem die Speichertransistoren programmiert werden,
indem der Source-Bereich
und der Drain-Bereich über
Kurzschlussbrücken
in der obersten Verdrahtungsebene miteinander verbunden werden.
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Die
WO 99/14763 beschreibt die Programmierung von Speicherzellen durch
Aufbringen einer kurzschließenden
Halbleiterschicht. In den Speicherzellen sind jedoch keine Transistoren
angeordnet, sondern nur zwei Kontaktflächen zwischen im rechten Winkel
zueinander verlaufenden Adressierungsleitungen, die je nachdem,
ob sie mit einem Isolator abgedeckt sind oder nicht, kurzgeschlossen
werden oder nicht.
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In
der
DE 199 03 349
A1 ist eine Antifuse auf einem Halbleiterbauelement beschrieben,
die in einem Polysiliziumsteg ausgebildet ist. Es ist eine Anwendung
bei DRAMs angegeben.
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In
der
US 6,274,438 B1 ist
ein ROM beschrieben, bei dem die unterschiedliche Programmierung
durch unterschiedlich angeschlossene Aluminiumleiterbahnen hergestellt
wird.
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In
der
US 5,804,484 ist
ein ROM beschrieben, bei dem Source und Drain der Zelltransistoren mittels
Widerstandsbahnen überbrückt sind,
die je nach Programmierung aufgetrennt werden. Die Widerstände werden
durch eine geeignete Ionenimplantation in einer Polysiliziumschicht
hergestellt.
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In
der
US 5,917,224 , der
US 6,355,550 B1 und
der
US 6,136,683 sind
ROMS beschrieben, bei denen eine Mehrzahl von Metallisierungsebenen
vorhanden ist und die Programmierung mit vertikalen Durchkontaktierungen
(vias) geschieht. Die oberste, für
die Programmierung maßgebliche
Schicht ist dabei jeweils eine Metallschicht.
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Aufgabe
der vorliegenden Erfindung ist es, eine verbesserte ROM-Speicheranordnung
anzugeben, bei der die Programmierung der Speicherinhalte in einem
späten
Verfahrensschritt erfolgen kann.
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Diese
Aufgabe wird mit der ROM-Speicheranordnung mit den Merkmalen des
Anspruches 1, 2 oder 3 gelöst.
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Die
ROM-Speicheranordnung umfasst für jede
Speicherzelle einen Speichertransistor, der einen Source-Bereich
und einen Drain-Bereich sowie einen mittels einer an eine Wortleitung
angeschlossenen Gate-Elektrode steuerbaren Kanalbereich aufweist,
und eine Speicherschicht, die eine als Halbleitermaterial verwendbare
organische Verbindung ist, insbesondere ein Polymer, und in der
mindestens ein elektrisch leitfähiger
Bereich durch Implantation von Dotierstoff ausgebildet ist. Es ist
mindestens eine Metallisierungsebene, insbesondere als Verdrahtungsebene,
vorhanden, wobei sämtliche
vorhandenen Metallisierungsebenen zwischen der Ebene der Speichertransistoren
und der Speicherschicht angeordnet sind. Elektrisch leitfähige Bereiche
in der Speicherschicht, die geeignet angeordnet sind, dienen dazu,
beim Auslesen der Speicherzellen durch Anlegen einer Eingangsspannung
zwischen den Speicherzellen mit einer gespeicherten logischen "0" und den Speicherzellen mit einer gespeicherten
logischen "1" zu unterscheiden.
Die leitfähigen
Bereiche können
dabei Brücken
zwischen einem jeweiligen Source-Bereich und einem Drain-Bereich
eines Speichertransistors bilden.
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Statt
dessen ist es möglich,
an der Oberseite der ROM-Speicheranordnung Kondensatoren auszubilden,
deren obere Kondensatorplatte durch einen elektrisch leitfähigen Bereich
der Speicherschicht gebildet ist. Insbesondere kann es sich dabei
um einen ganzflächigen,
d. h. durchgehend elektrisch leitfähig ausgebildeten Bereich handeln.
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Es
folgt eine Beschreibung von Ausführungsbeispielen
der ROM-Speicheranordnung
anhand der 1 bis 8.
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Die 1 zeigt
einen Querschnitt durch eine ROM-Speicheranordnung, bei der die
Speicherschicht Brücken
enthält.
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Die 2 zeigt
einen Querschnitt durch eine ROM-Speicheranordnung, bei der die
Speicherschicht obere Kondensatorplatten enthält.
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Die 3 zeigt
ein bevorzugtes Ausführungsbeispiel
im Schema in Aufsicht.
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Die 4 zeigt
eine genauere Darstellung eines Ausführungsbeispiels gemäß der 3.
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Die 5 zeigt
eine ROM-Speicheranordnung im Querschnitt gemäß dem Ausführungsbeispiel der 4.
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Die 6 zeigt
ein Ersatzschaltbild für
ein weiteres Ausführungsbeispiel
analog zu der 3.
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Die 7 zeigt
ein Schema für
ein weiteres Ausführungsbeispiel
analog zu den 3 und 6.
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Die 8 zeigt schematisierte Querschnitte von
Zwischenprodukten eines Herstellungsverfahrens.
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Die 1 zeigt
einen Ausschnitt aus einem Beispiel einer ROM-Speicheranordnung
im Querschnitt.
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Auf
einem Substrat Sub aus Halbleitermaterial sind die Speichertransistoren
der Speicherzellen MC angeordnet. Bei diesem Beispiel besitzen jeweils zwei
zueinander benachbarte Transistoren einen gemeinsamen dotierten
Bereich als Source-Bereich S bzw. Drain-Bereich D. Die Gate-Elektroden
G befinden sich über
den Kanalbereichen und von diesen durch ein Gate- Dielektrikum getrennt. Es sind hier mehrere übereinander
gesetzte vertikale leitende Verbindungen 5 vorhanden, die
die erste Verdrahtungsebene 1, die zweite Verdrahtungsebene 2 und die
dritte Verdrahtungsebene 3 miteinander verbinden. In diesen
Verdrahtungsebenen befinden sich die hier nicht im Einzelnen dargestellten
strukturierten Leiterbahnen, die die Verschaltung z. B. der Speicherzellendekoder
bewirken.
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Die
zuoberst angeordnete Speicherschicht 4 ist eine als Halbleitermaterial
verwendbare organische Verbindung, vorzugsweise ein Polymer. In
der Speicherschicht 4 sind durch Implantation von Dotierstoff,
angedeutet durch den nach unten weisenden Pfeil, elektrisch leitfähige Bereiche 41 ausgebildet.
Der in der 1 dargestellte leitfähige Bereich 41 dient
dazu, über
die vertikalen leitenden Verbindungen 5 den Source-Bereich
S und den Drain-Bereich D des links eingezeichneten Transistors
miteinander kurzzuschließen.
Beim Auslesen der Speicherzelle unterscheidet sich diese Anordnung
nicht von einer Schaltung, in der der Transistor ständig geschlossen
ist. Die links in der 1 eingezeichnete Speicherzelle
MC ist daher entgegengesetzt programmiert zu der rechts eingezeichneten
Speicherzelle.
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Der
besondere Vorteil dieser Anordnung besteht darin, dass die Speicherschicht 4 aus
organischem Halbleitermaterial als oberste Schicht zuletzt ganzflächig aufgebracht
und anschließend
unter Verwendung einer Maske geeignet implantiert werden kann. Es
ist daher möglich,
diese ROM-Speicheranordnung in einem sehr späten Verfahrensschritt zu programmieren.
Das geschieht auf sehr einfache Weise durch maskierte Implantation,
so dass keine Strukturierung der Schicht erforderlich ist.
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In
der 2 ist ein erstes Ausführungsbeispiel einer einzelnen
Speicherzelle einer ROM-Speicheranordnung dargestellt. Es ist hier
ein Transistor mit Source-Bereich S, Drain-Bereich D und Gate-Elektrode
G seitlich von isolierenden Bereichen, z. B. einer LOCOS-Isolation
L, begrenzt. Abge sehen von an sich bekannten und der Einfachheit halber
in der 2 nicht eingezeichneten Passivierungsschichten
und dergleichen sind hier als Beispiel auf dem Halbleitermaterial
mehrere Dielektrikumschichten vorhanden, zwischen denen die Metallisierungsebenen
der einzelnen Verdrahtungsebenen angeordnet und strukturiert sind.
Die vertikal leitenden Verbindungen 5 stellen die Verbindungen
zwischen den einzelnen Verdrahtungsebenen her. Auf einer ersten
Dielektrikumschicht 91 befinden sich in diesem Beispiel
eine Verdrahtung 7 zum Source-Bereich S und eine Verdrahtung 8 zum
Drain-Bereich D, die durch Leiterbahnen gebildet sind, die in einer zweiten
Dielektrikumschicht 92 eingebettet sind. Es können mehrere
solcher Verdrahtungsebenen entsprechend der Darstellung der 1 vorhanden sein,
die jeweils durch die an sich bekannten Zwischenmetalldielektrika
voneinander isoliert sind.
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Eine
dritte Dielektrikumschicht 93 enthält hier eine leitfähige Fläche als
untere Kondensatorplatte 6, die über eine vertikale leitende
Verbindung 5 elektrisch leitend mit dem Source-Bereich
S des Speichertransistors verbunden ist. Eine vierte Dielektrikumschicht 94 ist
als Kondensatordielektrikum vorgesehen. In der Speicherschicht 4 ist
durch eine Implantation von Dotierstoff ein elektrisch leitfähiger Bereich
als obere Kondensatorplatte 42 ausgebildet. Bei einer bevorzugten
Ausgestaltung ist die obere Kondensatorplatte 42 über ebenfalls
durch Implantation von Dotierstoff ausgebildete Leiterbahnen mit
einem elektrischen Anschluss verbunden, an den eine Eingangsspannung
angelegt werden kann. Wird der betreffende Speichertransistor über die
Wortleitung 9 ausgewählt,
unterscheidet sich die an der Verdrahtung 8 zum Drain-Bereich
anliegende Ausgangsspannung von der Ausgangsspannung einer Speicherzelle,
in der die obere Kondensatorplatte 42 fehlt.
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Als
Alternative hierzu ist es auch möglich,
die obere Kondensatorplatte 42 ohne elektrischen Anschluss
zu lassen und statt dessen eine permanente Ladung auf den betreffenden
leitfähigen
Bereich aufzubringen. Auch hier ergibt sich eine unterschiedliche
Ausgangsspannung an der Verdrahtung 8 zum Drain-Bereich,
je nachdem, ob eine obere Kondensatorplatte 42 mit aufgebrachter
Ladung in der betreffenden Speicherzelle vorhanden ist oder nicht.
Auch bei diesen Ausführungsbeispielen
wird die Speicherschicht 4 vorzugsweise nicht strukturiert,
sondern ganzflächig
aufgebracht. Eine Strukturierung ergibt sich allein durch das Einbringen
des Dotierstoffes, so dass nach außen nicht in Erscheinung tritt,
welche Speicherzellen mit einer logischen "0" und
welche Speicherzellen mit einer logischen "1" programmiert sind.
Eine Analyse des Speicherinhaltes ist somit erschwert.
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Die
Speicherschicht 4 aus organischem Halbleitermaterial eröffnet die
Möglichkeit,
eine mehrfache Programmierung der ROM-Speicheranordnung vorzusehen.
Eine erste Programmierung kann mit einer an sich bekannten herkömmlichen
Metallstruktur vorgenommen werden. Über Leiterbahnen in einer betreffenden
Metallisierungsebene und zugehörige
vertikale leitende Verbindungen werden Source-Bereiche bzw. Drain-Bereiche
der Speichertransistoren zusammengeschaltet und beim Auslesen des
Speichers mit derselben Eingangsspannung beaufschlagt. Aus der Struktur
dieser Metallisierung ergibt sich, welche der Transistoren mit dem
Anschluss der Eingangsspannung verbunden sind, so dass dort eine
logische "1" gespeichert ist,
und welche Transistoren nicht über
einen solchen Anschluss verfügen,
so dass dort eine logische "0" gespeichert ist.
Eine entsprechende Anschlussstrukturierung kann auch in der Speicherschicht 4 vorhanden
sein. Es sind in diesem Fall Mittel vorgesehen, mit denen alternativ
die herkömmliche
Metallstruktur oder die Anschlussstruktur der Speicherschicht ausgewählt werden
kann.
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In
der 3 ist in einer schematischen Aufsicht eine solche
Anordnung dargestellt, bei der eine Metallleiterbahn 15 seitlich
zu den Reihen von Speichertransistoren angeordnet ist. Bei dieser
Speicherarchitektur sind die Transistoren paarweise angeordnet und
verfügen über einen
gemeinsamen Aus gang als Common-Source. Die Ansteuerung mit der Eingangsspannung
Vin erfolgt über Metallbrücken 16,
die seitlich von den Metallleiterbahnen 15 abzweigen und
mit einem zugehörigen
Drain-Bereich des betreffenden Speichertransistors kontaktiert sind.
Der Drain-Bereich 17 in der 3 ist in
diesem Beispiel daher mit der Metallleiterbahn 15 elektrisch
leitend verbunden. Der Drain-Bereich 18 des zweiten Speichertransistors
dieses Paares ist in diesem Beispiel nicht über eine Metallbrücke mit
der Metallleiterbahn 15 verbunden und daher entgegengesetzt
zu dem ersten Speichertransistor programmiert. Das Auslesen der
Transistoren geschieht bei Auswahl über die Wortleitungen 19 über den
gemeinsamen Common-Source-Anschluss 20.
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Zur
Auswahl der betreffenden Ebene, in der das auszulesende Programm
gespeichert ist, sind die eingezeichneten Transistoren als erster
Schalter 21, zweiter Schalter 22 und dritter Schalter 23 vorgesehen.
Die Eingangsspannung Vin kann so über den ersten
Schalter 21 an die beschriebene Metallleiterbahn 15 angelegt
werden. Statt dessen können über die
Schalter elektrische Leiter ausgewählt werden, die zu einer anderen
Programmierung der ROM-Speicheranordnung gehören. So kann z. B. der Schalter 22 geschlossen
werden, während
die übrigen
Schalter geöffnet
sind, und so eine Leiterstruktur angeschlossen werden, die in der
Speicherschicht 4 strukturiert ist. Über die leitfähigen Bereiche
in der Speicherschicht 4 und entsprechende Brücken, hier insbesondere
Polymerbrücken,
können
somit andere Speichertransistoren mit dem Eingang der Eingangsspannung
verbunden werden; in der Ebene der Speicherschicht 4 können daher
andere Speicherinhalte einprogrammiert sein.
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Verschiedene
Strukturierungen der Leiter in verschiedenen Ebenen gestatten es
also, unterschiedliche Programmierungen derselben Speichertransistoren
abzuspeichern. Gerade auf Grund dieser unterschiedlichen Verbindungen
der Drain-Anschlüsse der
Speichertransistoren untereinander kann es vorkommen, dass bei der
Auswahl einer Programmebene die Speichertransistoren über die
leitenden Verbindungen einer anderen Programmebene miteinander verbunden
werden. Die zum Auslesen der Speicherzellen angelegte Eingangsspannung
wäre dann
nicht nur mit den betreffenden Drain-Bereichen, in denen gemäß der ausgewählten Programmierung
eine logische "1" abgespeichert sein
soll, sondern auch über
eine andere Programmierebene mit Drain-Bereichen derjenigen Speichertransistoren
verbunden, aus denen bei der aktuellen Programmierung eine logische "0" ausgelesen werden soll, die aber gemäß der Programmierung
der anderen Programmierebene eine logische "1" besitzen.
Um das auszuschließen,
sind entsprechend der Darstellung der 3 gleichrichtende
Elemente in die jeweiligen Leiterbahnen eingesetzt, die einen Stromfluss
nur in einer Richtung ermöglichen.
Das ist in dem Beispiel der Metallleiterbahn 15 der 3 die rechts
eingezeichnete Diode Di.
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Die 4 zeigt
eine genauere Darstellung eines Ausführungsbeispiels in einer schematisierten Aufsicht.
Es sind hier jeweils Paare von Transistoren vorhanden, die eine
gemeinsame Ausgangsleitung CS (Common-Source) besitzen. Die beiden
Transistoren eines Paares besitzen jeweils einen gemeinsamen Source-Bereich
S. Angesteuert werden die Transistoren über Wortleitungen WL, die mit
den Gate-Elektroden dieser Transistoren elektrisch leitend verbunden
sind oder die im Bereich der Transistoren bereits die Gate-Elektroden
bilden. Die Metallleiterbahn ist hier in einzelne Abschnitte 14 unterteilt, zwischen
denen jeweils eine Diode Di angeordnet ist. Diese Dioden können im
Halbleitermaterial ausgebildet sein und über vertikale leitende Verbindungen
mit den betreffenden Abschnitten 14 der Metallleiterbahnen
verbunden sein. Von den Abschnitten 14 der Metallleiterbahn
zweigen seitlich die Metallbrücken
MB ab, die mit Drain-Kontakten K auf den jeweiligen Drain-Bereichen
der Speichertransistoren versehen sind.
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Die
mit gestrichelten Linien als verdeckten Konturen dargestellten Anteile
dieser Metallleiterbahnen sind hier überdeckt von der Speicherschicht 4 aus
organischem Halbleitermaterial. Dieses Material ist vorzugsweise
ein Polymer, das elektrisch leitend dotiert ist. Die Speicherschicht 4 ist
ebenfalls mit seitlich abzweigenden Brücken, hier der Einfachheit
halber als Polymerbrücken
PB bezeichnet, versehen. Wie der 4 zu entnehmen
ist, können
die zugehörigen
Drain-Kontakte K aber in den beiden Programmierebenen unterschiedlich
verteilt sein. Von den eingezeichneten Transistoren sind der linke
Transistor sowie die beiden mittleren Transistoren über Polymerbrücken PB
mit der Speicherschicht 4 elektrisch leitend verbunden.
Von den drei über
Metallbrücken MB
kontaktierten Drain-Bereichen besitzt nur der mittlere Drain-Bereich
ebenfalls einen elektrischen Anschluss an die Speicherschicht 4.
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Je
nachdem, welche Programmierebene ausgewählt wird, können daher unterschiedliche Speicherinhalte
der Speicherzellen MC1, MC2, MC3, MC4, MC5 ausgelesen werden. Wenn
die Eingangsspannung Vin an die durch die
Metallisierungsebene gegebene untere Programmierebene angelegt wird, d.
h. an die Abschnitte 14 der zugehörigen Metallleiterbahnen, wird
eine logische "1" in dem in der 4 dargestellten
Beispiel aus der Speicherzelle MC2, der Speicherzelle MC3 und der
Speicherzelle MC5 ausgelesen. Die Speicherzelle MC1 und MC4 enthalten
eine logische "0". Werden die Speicherzellen
dagegen über
die Speicherschicht 4 ausgelesen, indem mittels der vorgesehenen
Schalter die Eingangsspannung Vin an die
Speicherschicht 4 bzw. die darin ausgebildeten Leiterbahnen
angelegt wird, dann werden aus der Speicherzelle MC1, der Speicherzelle MC3
und der Speicherzelle MC4 eine logische "1" ausgelesen,
während
aus der Speicherzelle MC2 und der Speicherzelle MC5 eine logische "0" ausgelesen wird.
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In
der 5 ist eine derartige Anordnung im Querschnitt
im Ausschnitt dargestellt. Die Metallisierungsebene ist hier in einzelne
Abschnitte 14 der Metallleiterbahnen unterteilt. Die Speicherschicht 4 ist die
oberste aufgebrachte Schicht. Zwischen der Speicherschicht 4 und
dem Halbleitermaterial sind sämtliche
Metallisierungsebenen angeordnet, von denen hier allerdings nur
die für
die Programmierung maßgebliche
Metallisierungsebene eingezeichnet ist. Die von einem jeweiligen
Abschnitt 14 einer Metallleiterbahn abzweigenden Metallbrücken MB
sind über Vias
V, das sind vertikale leitende Verbindungen, mit dem jeweiligen
Drain-Bereich D des betreffenden Speichertransistors elektrisch
leitend verbunden. Weitere Vias V' sind für die Diodenanschlüsse vorgesehen.
Die Diode Di ist in dem Halbleitermaterial durch einen n-leitend
dotierten Bereich und einen p-leitend dotierten Bereich ausgebildet.
Anstelle von Dioden im Substrat sind auch Ausführungsformen von Dioden als
Polysilizium-Plug geeignet, die gleichrichtende Effekte von pn-Übergängen oder
Metall-Halbleiterübergängen (Schottky-Diode)
ausnutzen.
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In
dem Ausschnitt der 5 befindet sich in der Speicherschicht 4 ein
p-leitend dotierter leitfähiger
Bereich 41. An diesem leitfähigen Bereich 41 ist eine
Polymerbrücke
PB angesetzt, die über
eine vertikale leitende Verbindung mit dem Drain-Bereich D des links
eingezeichneten Speichertransistors verbunden ist. Diese vertikale
leitende Verbindung ist in diesem Beispiel eine vertikale Polysiliziumverbindung 24,
die n-leitend dotiert ist. Grundsätzlich kann hier aber auch
ein anderes Halbleitermaterial vorgesehen sein. Wegen der unterschiedlichen
Dotierung des Materials der vertikalen Polysiliziumverbindung und
des leitfähigen
Bereiches 41 der Speicherschicht 4 ist auch hier
ein pn-Übergang
vorhanden. Ein Stromfluss ist daher in beiden Programmierebenen
in derselben Richtung gesperrt. Das ist erforderlich, da es andernfalls
vorkommen könnte,
dass z. B. bei einer Auswahl der Metallisierungsebene als Programmierebene
die angelegte Eingangsspannung über die
vertikale Polysiliziumverbindung 24 und über die Struktur
des leitfähigen
Bereiches 41 der Speicherschicht 4 zu anderen
Speichertransistoren gelangt, die inner halb der Metallisierungsebene
nicht angeschlossen sind. Das wird durch die einseitige Stromdurchlässigkeit
der pn-Übergänge verhindert.
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Die 6 zeigt
ein Ersatzschaltbild eines weiteren Ausführungsbeispiels analog zu dem
bevorzugten Layout gemäß der 3.
Falls die Metallbrücken
bzw. Polymerbrücken
sehr dicht aufeinander folgend angeordnet sind, weil benachbarte
Transistoren jeweils mit einer logischen "1" programmiert
sein sollen, kann die Anordnung der zur einseitigen Unterbrechung
der Strompfade erforderlichen Dioden sehr viel Platz zwischen den
Speicherzellen erforderlich machen. Der Flächenbedarf der ROM-Speicheranordnung
steigt in diesem Fall unzumutbar an. Es ist daher zweckmäßig, wenn
nicht nur für
jede Transistorreihe eine Metallleiterbahn bzw. ein streifenförmig strukturierter
leitender Bereich in der Speicherschicht 4 vorhanden ist,
sondern auf beiden Seiten einer Reihe von Speichertransistoren derartige
Zuleitungen vorhanden sind. Die Metallbrücken bzw. Polymerbrücken, die
von den Leiterbahnen abzweigen, sind dann von den auf der einen
Seite angeordneten Leiterbahnen jeweils nur zu einem Drain-Bereich
eines jeweils ersten Speichertransistors eines Paares geführt, während Metallbrücken bzw.
Polymerbrücken, die
von den Leiterbahnen auf der anderen Seite abzweigen, für die jeweils
zweiten Speichertransistoren der Paare von Speichertransistoren
vorgesehen sind. In den Leiterbahnen braucht folglich nur eine wesentlich
geringere Anzahl von Dioden eingebaut zu sein. Die Abstände der
Metallbrücken
bzw. Polymerbrücken
sind hier wesentlich größer als
in dem Beispiel gemäß der 4.
Die Dioden können
daher platzsparender angeordnet werden, so dass sich insgesamt eine
dichtere Anordnung der Speichertransistoren ergibt.
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Zum
Anlegen der Eingangsspannung Vin ist in
der 6 ein Schalter Sw eingezeichnet, der hier ebenfalls
aus Schalttransistoren gebildet sein kann. Da nur die Speicherschicht 4 als
oberste Schicht aus organischem Halbleitermaterial gebildet ist,
sind für die übrigen Zuleitungen
jeweils Metallleiter bahnen M(0), M(1), M(2) vorhanden. Die Metallleiterbahnen M(1)
und M(2), die bei der Anordnung gemäß 6 auf derselben
Seite der Reihe von Speichertransistoren vorhanden sind, müssen gegebenenfalls
in zwei verschiedenen Metallisierungsebenen ausgebildet sein.
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Im
Fall, dass eine sehr feine Strukturierung der leitfähigen Bereiche
der Speicherschicht 4 Schwierigkeiten bereitet, kann hier
vorgesehen sein, dass die Zuleitungen in der Speicherschicht 4 bzw. die
dort vorhandenen elektrisch leitfähigen Bereiche auf der gesamten
Breite der betreffenden Reihe von Speichertransistoren vorhanden
sind. Die Polymerbrücken
können
dann weggelassen sein. Die vertikalen Polysiliziumverbindungen 24 oder
andere vertikale leitende Verbindungen zur Kontaktierung eines leitfähigen Bereiches 41 der
Speicherschicht 4 mit einem Drain-Bereich eines Speichertransistors
können dann
im Prinzip an beliebiger Stelle zwischen der Speicherschicht 4 und
der Anordnung der Speichertransistoren angebracht sein. Die 6 enthält noch die
Wortleitungen WL und die gemeinsamen Ausgangsleitungen CS (Common-Source).
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Bei
dem weiteren Ausführungsbeispiel
der 7 sind für
die einzelnen Reihen von Speichertransistoren jeweils Metallleiterbahnen
M(0), M(1), M(2), M(3) eingezeichnet. Diese Metallleiterbahnen, von
denen im Prinzip eine beliebige Anzahl vorhanden sein kann, werden über den
Schalter Sw ausgewählt.
Die Eingangsspannung Vin wird so jeweils
nur an eine Reihe von Speichertransistoren angelegt. Zur Verdeutlichung
der Anordnung sind in dem Schema der 7 sämtliche
vorhandenen Speichertransistoren mit einer logischen "1" programmiert, also an einer entsprechenden
Metallleiterbahn angeschlossen. Eine weitere Programmierebene ist
durch die Speicherschicht 4 gegeben, die jedoch nur für eine Programmierung
jeweils eines Transistors jeder Reihe von Speichertransistoren vorgesehen
ist. Diejenigen Speichertransistoren, die auch über die Speicherschicht 4 programmiert
sind, befinden sich innerhalb der ROM-Speicheranordnung auf einer
Diagonalen. In jeder Reihe und jeder Spalte der ROM-Speicheranordnung
kann daher nur jeweils eine Speicherzelle für ein Auslesen über die
Speicherschicht 4 programmiert werden. Bei dieser Anordnung
ist es nicht erforderlich, gleichrichtende Bauelemente in die Leiterbahnen
einzusetzen. Falls, wie in dem Beispiel der 7, auch
die über
die Speicherschicht 4 ausgelesenen Speicherzellen allesamt
mit einer logischen "1" programmiert sind,
kann es hier nicht vorkommen, dass auch die mit einer logischen "0" über eine
Metallleiterbahn programmierten Transistoren mit der an der Speicherschicht 4 anliegenden
Eingangsspannung Vin beaufschlagt werden,
wenn die betreffende Metallleiterbahn als Programmierebene ausgewählt wird.
Die Programmierung über
die Speicherschicht 4 besitzt in diesem Ausführungsbeispiel eine
deutlich geringere Speicherkapazität. Diese geringere Speicherkapazität kann allerdings
für bestimmte
Anwendungen durchaus ausreichen, wenn z.B. nur bestimmte sicherheitsrelevante
Daten zusätzlich
zu den eigentlichen Dateninhalten gespeichert werden sollen. Die
in der Speicherschicht 4 abgelegten Daten können nur
bei einer intakten Speicherschicht 4 ausgelesen werden.
Ein physikalischer Angriff auf die Speicherschicht 4 kann
somit erkannt werden.
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In
der 8 ist eine Reihe von Querschnitten
durch Zwischenprodukte eines Herstellungsverfahrens dargestellt,
anhand deren verdeutlicht wird, wie die ROM-Speicheranordnung zusammen
mit der Ansteuerperipherie hergestellt werden kann (analog zu 2).
Die Ansteuerschaltung befindet sich in einem Bereich, der für die Ansteuerlogik
LOG vorgesehen ist, während
die Speicherzellen in dem Speicherbereich DROM hergestellt werden.
Das ist dem Querschnitt der 8A zu
entnehmen, bei dem die schraffiert eingezeichneten Kontaktlochfüllungen vertikale
leitende Verbindungen durch eine oberste Dielektrikumschicht des
Bauelementes darstellen. Entsprechend der 8B werden
auf diese oberste Dielektrikumschicht eine oberste Metallisierungsebene 10 sowie
darauf eine Polysiliziumschicht 11 aufgebracht und strukturiert.
Es folgt eine dünne
Dielektrikumschicht als Kondensatordielektrikum 12, die gleichzeitig
eine weitere Isolation oder Passivierung auch in den übrigen Bereichen
der Oberfläche
bilden kann. Die Metallisierungsebene 10, die Polysiliziumschicht 11 und
das Kondensatordielektrikum 12 können bei den Ausführungsformen
nach 1, 3, 5 oder 6 entfallen.
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Gemäß der 8C werden
im Bereich der Ansteuerlogik LOG Öffnungen in dem Kondensatordielektrikum 12 hergestellt,
um die betreffenden Anteile der obersten Metallisierungsebene in
der Ansteuerperipherie anschließen
zu können.
Schließlich wird
noch gemäß der 8D die
Polymerschicht 13, die als Speicherschicht 4 vorgesehen
ist, aufgebracht. Diese Polymerschicht 13 steht in direktem Kontakt
zu den Metallkontakten im Bereich der Ansteuerlogik LOG, so dass
die Eingangsspannung dem als Speicherschicht vorgesehenen Anteil
dieser Polymerschicht 13 im Bereich des Speichers zugeleitet
werden kann. Die leitfähigen
Bereiche werden in der Polymerschicht durch eine geeignet eingebrachte
maskierte Implantation hergestellt. Es kann dann noch eine Passivierung
oder dergleichen aufgebracht werden.
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- 1
- erste
Verdrahtungsebene
- 2
- zweite
Verdrahtungsebene
- 3
- dritte
Verdrahtungsebene
- 4
- Speicherschicht
- 5
- vertikale
leitende Verbindung
- 6
- untere
Kondensatorplatte
- 7
- Verdrahtung
zum Source-Bereich
- 8
- Verdrahtung
zum Drain-Bereich
- 9
- Wortleitung
- 10
- oberste
Metallisierungsebene
- 11
- Polysiliziumschicht
- 12
- Kondensatordielektrikum
- 13
- Polymerschicht
- 14
- Abschnitt
einer Metallleiterbahn
- 15
- Metallleiterbahn
- 16
- Metallbrücke
- 17
- Drain-Bereich
- 18
- Drain-Bereich
- 19
- Wortleitung
- 20
- Common-Source-Anschluss
- 21
- erster
Schalter
- 22
- zweiter
Schalter
- 23
- dritter
Schalter
- 24
- vertikale
Polysiliziumverbindung
- 41
- elektrisch
leitfähiger
Bereich
- 42
- obere
Kondensatorplatte
- 91
- erste
Dielektrikumschicht
- 92
- zweite
Dielektrikumschicht
- 93
- dritte
Dielektrikumschicht
- 94
- vierte
Dielektrikumschicht
- CS
- gemeinsame
Ausgangsleitung
- D
- Drain-Bereich
- Di
- Diode
- G
- Gate-Elektrode
- K
- Drain-Kontakt
- L
- LOCOS-Isolation
- M(0)
- Metallleiterbahn
- M(1)
- Metallleiterbahn
- M(2)
- Metallleiterbahn
- M(3)
- Metallleiterbahn
- MB
- Metallbrücke
- MC
- Speicherzelle
- MC1
- Speicherzelle
- MC2
- Speicherzelle
- MC3
- Speicherzelle
- MC4
- Speicherzelle
- MC5
- Speicherzelle
- PB
- Polymerbrücke
- S
- Source-Bereich
- Sub
- Substrat
- Sw
- Schalter
- V
- Via
für den
Drain-Anschluss
- V'
- Via
für einen
Diodenanschluss
- Vin
- Eingangsspannung
- WL
- Wortleitung