DE10214150A1

DE10214150A1 - Siliziumcarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE10214150A1
Application number: DE10214150A
Authority: DE
Inventors: Rajesh Kumar; Hiroki Nakamura; Jun Kojima
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-30
Filing date: 2002-03-28
Publication date: 2002-10-24
Anticipated expiration: 2022-03-29
Also published as: DE10214150B4; US6551865B2; US20020139992A1

Abstract

Öffnungen werden in einem Laminat aus einem polykristallinen Siliziumfilm und ein LTO-Film auf einer Kanalschicht gebildet. Während das Laminat als eine Maske benutzt wird, werden Störstellen in eine Stelle in die Kanalschicht implantiert, die einem Sourcebereich zugewiesen wird. Auch werden Störstellen in eine andere Stelle in die Kanalschicht implantiert, die einem Abschnitt eines zweiten Gate-Bereiches zugewiesen wird. Ein Abschnitt des polykristallinen Siliziumfilmes, der sich von der darauf bezogenen Öffnung ausdehnt, wird thermisch oxidiert. Der LTO-Film und der oxidierte Abschnitt des polykristallinen Siliziumfilmes werden beseitigt. Während ein übriger Abschnitt des polykristallinen Siliziumfilmes als eine Maske benutzt wird, werden Störstellen in eine Stelle in die Kanalschicht implantiert, die dem zweiten Gate-Bereich zugewiesen wird. Dementsprechend werden der Sourcebereich und der zweite Gate-Bereich auf einer Selbstausrichtungsgrundlage gebildet, die eine Variation der Kanallänge unterdrückt.

Description

HINTERGRUND DER ERFINDUNG Bereich der Erfindung

Diese Erfindung bezieht sich auf eine Siliziumkarbidhalb leitervorrichtung wie einen Sperrschicht-Feldeffekt transistor (JFET). Außerdem bezieht sich diese Erfindung auf ein Verfahren, eine Siliziumkarbidhalbleitervorrichtung wie ein JFET herzustellen.

Beschreibung des Standes der Technik

U.S. Patent Nr. 6,117,735, das der japanischen Patentanmel dungsveröffentlichung Nummer 11-195655 entspricht, legt ei ne Verfahren zum Ausbilden eines Siliziumkarbidvertikal-FET offen, in dem Ionenimplantation durchgeführt wird, während eine erste Maske und eine zweite Maske, die die erste Maske überlappt, benutzt werden. Durch die Ionenimplantation, wird ein erster Leitfähigkeitstypstörstellenbereich von dem einem Ende eines bestimmten Abschnitts der ersten Maske de finiert. Der Abschnitt von der ersten Maske und der zweiten Maske werden dann entfernt, so dass eine zweiter Leitfähig keitstypstörstellenbereich von einem anderen Abschnitt der ersten Maske definiert wird. Damit werden der erste Leitfä higkeitstypstörstellenbereich und der zweite Leitfähig keitstypstörstellenbereich auf einer Selbstausrichtungs grundlage gebildet. In dem Fall, wo eine Maske mit einem verjüngten Endabschnitt benutzt wird, und Ionenimplantation mit unterschiedlichen Beschleunigungsfeld-Spannungen durch geführt wird, können der erste Leitfähigkeitstypbereich und der zweite Leitfähigkeitstypbereich auf einer nur eine Mas ke benutzenden Selbstausrichtungsgrundlage gebildet werden. Die Schwellenwertspannung kann durch steuern der Störstel lenkonzentration des Kanalbereiches eingestellt werden. Das Siliziumkarbidvertikal-FET ist selbstsperrend.

U.S. Patent Nr. 6,057,558, das der japanischer Patentanmel dungsveröffentlichung Nummer 10-308512 entspricht, legt ein Graben-Gate-Leistungs-MOSFET einschließlich eines Dünnfil mes aus Siliziumkarbid offen, der eine Seite eines Grabens definiert. Genauer gesagt umfasst der Leistungs-MOSFET ei nen eine Seite des Grabens definierenden n-leitenden dünnen Halbleiterfilm, und einen einen Boden des Grabens besetzen den Gate-Oxidfilm. Das Leistungs-MOSFET umfasst weiter eine n^--Typ Epitaxieschicht und eine p-leitende Epitaxieschicht, zwischen denen sich eine n⁺-Typ Epitaxieschicht ausdehnt. Die p-leitende Epitaxieschicht, die n⁺-Typ Epitaxieschicht, und die n^--Typ Epitaxieschicht bilden eine pn⁺n^--Diode. Die Störstellenkonzentration und die Dicke der n⁺-Typ Epitaxie schicht werden so gewählt, dass der Spannungsfestigkeit der pn⁺n^--Diode niedriger als die Spannungsfestigkeit einer Fläche des Gate-Oxidfilmes im Grabenboden sein wird. Da durch erfährt die pn⁺n^--Diode vor dem Grabenboden Lawinen durchbruch. Deswegen ist es möglich, die Zerstörung des Ga te-Oxidfilmes zu verhindern.

Heinz Mitlehner et al. haben in "Dynamic characteri stics of high voltage 4H-SiC vertical JFETs", 1999 IEEE, Seiten 339-342 berichtet. Genauer gesagt erzeugten Heinz Mitlehner et al. vollständig implantierte SiC VJFETs auf n- leitenden Epilayers, die auf der Si(0001)-Fläche von n- leitenden 4H-SiC-Substraten aufgewachsen sind. Die Epilay ers wurden in zwei Schritten aufgewachsen. Das erste Epi layer wurde gebildet. Nachdem Erfassungsmasken definiert wurden, wurde die erste Epilayer der Ionenimplantation aus gesetzt, so dass die vergrabene p-Schicht mit Aluminium im plantiert wurde. Dann wurde die zweite Epilayer, die den Kanal den Abschnürbereich erzeugt auf die erste Epilayer aufgewachsen. Der p-Gatebereich wurde über dem ganzen Zell bereich aufgewachsen. In drei Ätzschritten, wurde die Gate- Deckschicht, der Sourcebereich und die kurze Verbindung des Sourcebereiches zu der vergrabenen p-Schicht definiert. Um Störung aufgrund des Feldes zu verhindern, das sich an den Kanten zusammendrängt, wurde ein JTE-Kanten Abschluss be nutzt. Nachdem die Wafer geglüht wurden, wurde ein Feld Oxid aufgetragen. Ni-Kontakte auf Rückseite und Front wur den über Lithographie und Abheben definiert. Nach einer kurzen Kontaktglühung wurde das Isolierungsoxid aufgetragen und mittels Trockenätzung gemustert. Schließlich wurdedie Metallisierung thermisch verdampft und durch Nassätzung ge mustert.

Die japanische Patentanmeldungsveröffentlichung Nummer 11-274173 legt ein Verfahren zur Herstellung einer Silizi umkarbidhalbleitervorrichtung offen, in der ein Maskenteil auf einer n^--Typ Siliziumkarbid-Epitaxieschicht gebildet ist. Vorgeschriebene Bereiche des Maskenteiles sind mit Öffnungen ausgestattet, die schräge Seitenflächen haben. Ionenimplantationen werden in die n^--Typ Siliziumkarbid- Epitaxieschicht über die Öffnungen durchgeführt, so dass p^--Typ Siliziumkarbidbasisbereiche und n⁺-Typ Sourcebereiche darin ausgebildet sind. Die n⁺-Typ Sourcebereiche haben ei ne kleinere Sperrschichttiefe als die p^--Typ Siliziumkar bidbasisbereiche. Da nur eine Maske in dieser Weise benutzt wird, basiert die Ausbildung der p^--Typ Siliziumkarbidba sisbereiche und der n⁺-Typ-Sourcebereiche auf Selbstaus richtung. Deswegen sind die Positionen der p^--Typ Silizium karbidbasisbereiche und der n⁺-Typ Sourcebereiche genau.

Die japanische Patentanmeldungsveröffentlichung Nummer 8-288500 legt eine Siliziumkarbidhalbleitervorrichtung ein schließlich eines ebenen pn-Störstellenüberganges offen. Eine Kante des planaren pn-Störstellenüberganges ist von einer dünnen flachen Form, um die Konzentration eines elek trischen Feldes zu unterdrücken. Der pn-Störstellenübergang wird durch Ionenimplantation unter Verwendung einer Maske gebildet, die folgendermaßen gemacht wird. Nach einem Pro zess, des Bereitstellens starker Adhäsion zwischen einem Photoresistfilm und einem Maskenfilm durchgeführt ist, wird die Kombination der Filme isotroper Ätzung ausgesetzt, um die Maske zu bilden.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine erste Aufgabe dieser Erfindung eine Silizi umkarbidhalbleitervorrichtung bereitzustellen, die ausge zeichnet im Durchlasswiderstand ist (Ein-Zustand-Wider stand), Spannungsfestigkeit, und Lawinendurchbruch.

Es ist eine zweite Aufgabe dieser Erfindung, ein Ver fahren bereitzustellen, zur Herstellung einer Siliziumkar bidhalbleitervorrichtung, die ausgezeichnet in Durchlasswi derstand, Spannungsfestigkeit, und Lawinendurchbruch ist.

Ein erster Aspekt dieser Erfindung stellt ein Verfahren bereit, zur Herstellung einer Siliziumkarbidhalbleitervor richtung. Das Verfahren umfasst die Schritte des Ausbildens einer Halbleiterschicht (2) auf einer Hauptfläche von einem Halbleitersubstrat (1), wobei die Halbleiterschicht (2) und das Halbleitersubstrat (1) von einem ersten Leitfähigkeits typ sind, die Halbleiterschicht (2) aus Siliziumkarbid ge macht wird, das Halbleitersubstrat (1) aus Siliziumkarbid gemacht wird, und die Halbleiterschicht (2) einen höheren spezifischen Widerstand als das Halbleitersubstrat (1) hat; Ausbildens eines ersten Gate-Bereiches (3) in einem Flä chenabschnitt der Halbleiterschicht (2), wobei der erste Gate-Bereich (3) einen zweiten Leitfähigkeitstyp hat, der sich von dem ersten Leitfähigkeitstyp unterscheidet; Aus bilden einer Kanalschicht (5) des ersten Leitfähigkeitstyps auf der Halbleiterschicht (2) und dem ersten Gate-Bereich (3); Ausbilden eines Sourcebereiches (6) des ersten Leitfä higkeitstyps in der Kanalschicht (5), wobei der Sourcebe reich (6) dem ersten Gate-Bereich (3) gegenübersteht; Aus bilden eines zweiten Gate-Bereiches (7) in einem Flächenab schnitt der Kanalschicht (5), wobei der zweite Gate-Bereich (7) den zweiten Leitfähigkeitstyp hat, und einen Bereich bzgl. der Lage enthält, der dem Sourcebereich (6) gegen überliegt; Ausbilden einer Aussparung (8) in der Kanal schicht (5), wobei die Aussparung (8) durch den zweite Ga te-Bereich (7) und den Sourcebereich (6) verläuft und den ersten Gate-Bereich erreicht; Ausbilden einer ersten Gate- Elektrode (9, 33, 42), einer Source-Elektrode (9, 32, 41), und einer zweite Gate-Elektrode (10, 32, 43), wobei die er ste Gate-Elektrode (9, 33, 42) mit dem ersten Gate-Bereich (3) elektrisch verbunden sind, die Source-Elektrode (9, 32, 41) elektrisch mit dem Sourcebereich (6) verbunden sind, die zweite Gate-Elektrode (10, 32, 43) elektrisch mit dem zweiten Gate-Bereich (7) verbunden ist; und Ausbilden einer Drain-Elektrode (12) auf einer Rückseite des Halbleitersub strates (1). Der Schritt, den Sourcebereich (6) zu bilden und der Schritt, den zweiten Gate-Bereich (7) zu bilden, umfasst die Unterschritte (a) Plazieren erster und zweiter Maskenfilme (21, 22) auf der Kanalschicht (5), wobei der erste Maskenfilm (21) mit dem zweiten Maskenfilm (22) abge deckt wird; (b) Ausbilden erster und zweiter Öffnungen (21A, 22A) jeweils in den ersten und zweiten Maskenfilmen (21, 22); (c) Implantieren erster Ionen an einer ersten vorbestimmten Stelle in der Kanalschicht (5), die dem Sour cebereich (6) zugewiesen wird während die ersten und zwei ten Maskenfilme (21, 22) als eine Maske benutzt werden, wo bei die ersten Ionen, erste Störstellen sind, die dem er sten Leitfähigkeitstyp entsprechen; (d) Implantieren zwei ter Ionen an einer zweiten vorbestimmten Stelle in die Ka nalschicht (5) die sich von der ersten vorbestimmten Stelle unterscheidet und einem Abschnitt des zweiten Gate- Bereiches (7) zugewiesen wird, während die ersten und zwei ten Maskenfilme (21, 22) als eine Maske benutzt werden, wo bei die zweiten Ionen, die zweite Störstellen sind, die dem zweiten Leitfähigkeitstyp entsprechen; (e) Oxidieren eines Abschnitts von dem ersten Maskenfilm (21), der sich von der ersten Öffnung (21A) ausdehnt, während der erste Maskenfilm (21) mit dem zweiten Maskenfilm (22) abgedeckt bleibt; (f) Entfernen des zweiten Maskenfilms (22) und des oxidierten Abschnitts des ersten Maskenfilmes (21); (g) Implantieren dritter Ionen an eine dritte vorbestimmte Stelle in die Ka nalschicht (5), die sich von der ersten vorbestimmten Stel le unterscheidet und dem zweiten Gate-Bereich (7) zugewie sen wird, während ein verbleibender Abschnitt (21B) des er sten Maskenfilmes (21) als eine Maske benutzt wird, wobei die dritten Ionen dritte Störstellen sind, die dem zweiten Leitfähigkeitstyp entsprechen; und (h) Aktivieren der im plantierten ersten, zweiten, und dritten Störstellen um den Sourcebereich (6) und den zweiten Gate-Bereich (7) aus zubilden.

Ein zweiter Aspekt dieser Erfindung basiert auf dem er sten Aspekt davon, und stellt eine Verfahren bereit worin der erste Maskenfilm (21) einen polykristallinen Silizium film benutzt.

Ein dritter Aspekt dieser Erfindung basiert auf dem er sten Aspekt davon, und stellt ein Verfahren bereit worin der zweite Maskenfilm (22) einen Oxidfilm oder einen Ni tridfilm benutzt.

Ein vierter Aspekt dieser Erfindung stellt ein Verfah ren zur Herstellung einer Siliziumkarbidhalbleitervorrich tung bereit. Das Verfahren umfasst die Schritte des Ausbil dens einer Halbleiterschicht (2) auf einer Hauptfläche von einem Halbleitersubstrat (1), wobei die Halbleiterschicht (2) und das Halbleitersubstrat (1) einen ersten Leitfähig keitstyp haben, die Halbleiterschicht (2) aus Siliziumkar bid gemacht wird, das Halbleitersubstrat (1) aus Silizium karbid gemacht wird, die Halbleiterschicht (2) einen höhe ren spezifischen Widerstand als das Halbleitersubstrat (1) hat; Ausbilden eines ersten Gate-Bereiches (3) in einem Flächenabschnitt der Halbleiterschicht (2), wobei der erste Gate-Bereich (3) von einem zweiten Leitfähigkeitstyp ist, der sich von dem ersten Leitfähigkeitstyp unterscheidet; Ausbilden einer Kanalschicht (5) des ersten Leitfähigkeits typs auf der Halbleiterschicht (2) und dem ersten Gate- Bereich (3); Ausbilden eines Sourcebereiches (6) des ersten Leitfähigkeitstyps in der Kanalschicht (5), wobei der Sour cebereich (6) dem ersten Gate-Bereich (3) gegenüberliegt; Ausbilden eines zweiten Gate-Bereich (7) in einem Flächen abschnitt der Kanalschicht (5), wobei der zweiten Gate- Bereich (7) den zweiten Leitfähigkeitstyp hat und einen Be reich bzgl. der Position enthält, der dem Sourcebereich (6) gegenüberliegt; Ausbilden einer Aussparung (8) in der Ka nalschicht (5), wobei die Aussparung (8) durch den zweiten Gate-Bereich (7) und den Sourcebereich (6) verläuft und den ersten Gate-Bereich erreicht; Ausbilden einer ersten Gate- Elektrode (9, 33, 42), einer Source-Elektrode (9, 32, 41), und einer zweiten Gate-Elektrode (10, 32, 43), wobei die erste Gate-Elektrode (9, 33, 42) mit dem ersten Gate- Bereich (3) elektrisch verbunden ist, die Source-Elektrode (9, 32, 41) mit dem Sourcebereich (6) elektrisch verbunden ist, die zweite Gate-Elektrode (10, 32, 43) mit dem zweiten Gate-Bereich (7) elektrisch verbunden ist; und Ausbilden einer Drain-Elektrode (12) auf einer Rückseite des Halblei tersubstrates (1). Der Schritt, den Sourcebereich (6) zu bilden, und der Schritt, den zweiten Gate-Bereich (7) zu bilden, umfasst die Unterschritte (a) Plazieren eines Mas kenfilms (21) auf die Kanalschicht (5); (b) Ausbilden einer Öffnungen (21A) in dem ersten Maskenfilm (21); (c) nach dem Schritt (b), Implantieren erste Ionen an eine erste vorbe stimmte Stelle in der Kanalschicht (5), die dem Sourcebe reich zugewiesen wird (6), während der Maskenfilm (21) als eine Maske benutzt wird, wobei die ersten Ionen erste Stör stellen sind, die dem ersten Leitfähigkeitstyp entsprechen; (d) nach dem Schritt (b), Implantieren zweiter Ionen in ei ne zweite vorbestimmte Stelle in der Kanalschicht (5), die sich von der ersten vorbestimmte Stelle unterscheidet und einem Abschnitt des zweiten Gate-Bereiches (7) zugewiesen wird, während der Maskenfilm (21) als eine Maske benutzt wird, wobei die zweiten Ionen zweite Störstellen sind, die dem zweiten Leitfähigkeitstyp entsprechen; (e) Unterziehen des Maskenfilms (21) der isotropen Ätzung, um die Öffnung auszuweiten; (f) nach dem Schritt (e), Implantieren dritter Ionen an eine dritte vorbestimmte Stelle in der Kanal schicht (5) die sich von der ersten vorbestimmten Stelle unterscheidet, und dem zweiten Gate-Bereich (7) zugewiesen wird, während verbleibender Abschnitt (21F) des Maskenfil mes (21) als eine Maske benutzt wird, wobei die dritten Io nen dritte Störstellen sind, die dem zweiten Leitfähig keitstyp entsprechen; und (g) Aktivieren der implantierten ersten, zweiten, und dritten Störstellen, um den Sourcebe reich (6) und den zweiten Gate-Bereich (7) zu bilden.

Ein fünfter Aspekt dieser Erfindung basiert auf dem vierten Aspekt davon, und stellt ein Verfahren bereit worin der Maskenfilm (21) einen polykristallinen Siliziumfilm be nutzt.

Ein sechster Aspekt dieser Erfindung basiert auf dem ersten Aspekt davon, und stellt ein Verfahren bereit, das ferner den Schritt des Ausbildens eines Körperbruchbereichs (4) umfasst, der sich unter dem ersten Gate-Bereich (3) be findenden und den ersten Leitfähigkeitstyp hat.

Ein siebter Aspekt dieser Erfindung basiert auf dem sechsten Aspekt davon, und stellt ein Verfahren bereit wor in der Schritt, den ersten Gate-Bereich (3) zu bilden, und der Schritt, den Körperbruchbereich (4) zu bilden eine gleiche Maske benutzende Ionenimplantationen umfassen.

Ein achter Aspekt dieser Erfindung basiert auf dem er sten Aspekt davon, und stellt ein Verfahren bereit worin der Schritt des Ausbildens des ersten Gate-Bereichs (3) die Unterschritte des Implantierens von Borionen in den Flä chenabschnitt der Halbleiterschicht (2) umfasst, wobei die Borionen Störstellen sind, die dem zweiten Leitfähigkeits typ entsprechen, Aktivieren der Störstellen in dem Flächen abschnitt der Halbleiterschicht (2), um den ersten Gate- Bereich (3) zu bilden, und Diffundieren der Störstellen aus dem ersten Gate-Bereich (3), um eine zweiten Leitfähig keits-Typ Bereich (3a) tiefer als der erste Gate-Bereich (3) zu bilden.

Ein neunter Aspekt dieser Erfindung basiert auf dem er sten Aspekt davon, und stellt ein Verfahren bereit, worin einer der Schritte, Ausbilden des ersten Gate-Bereichs (3), Ausbilden des Sourcebereichs (6), und Ausbilden des zweiten Gate-Bereichs (7) den Unterschritt der Benutzung eine Mi schung aus vierten Störstellen, die dem ersten Leitfähig keitstyp entsprechen, und fünften Störstellen, die dem zweiten Leitfähigkeitstyp entsprechen, umfasst.

Ein zehnter Aspekt dieser Erfindung basiert auf dem neunten Aspekt davon, und stellt ein Verfahren bereit worin in Fällen wo einer der Schritte des Ausbildens des ersten Gate-Bereichs (3) und der Schritt des Ausbildens des zwei ten Gate-Bereichs (7) den Unterschritt der Benutzung einer Mischung aus vierten Störstellen, die dem ersten Leitfähig keitstyp entsprechen, und fünfter Störstellen, die dem zweiten Leitfähigkeitstyp entsprechen, umfasst, wobei eine Dichte der fünften Störstellen höher als die der vierten Störstellen ist; und in Fällen, wo der Schritt des Ausbil dens des Sourcebereichs (6) den Unterschritt der Benutzung einer Mischung aus vierten Störstellen entsprechend dem er sten Leitfähigkeitstyp und fünfter Störstellen entsprechend dem zweiten Leitfähigkeitstyp umfasst, ist eine Dichte der vierten Störstellen höher als die der fünften Störstellen.

Ein elfter Aspekt von dieser Erfindung basiert auf dem ersten Aspekt davon, und stellt ein Verfahren bereit worin der Schritt den ersten Gate-Bereich (3) zu bilden, der Schritt des Ausbildens der Kanalschicht (5), und der Schritt den zweiten Gate-Bereich (7) zu bilden die Unter schritte des Einstellens von Störstellenkonzentrationen des ersten Gate-Bereichs (3), der Kanalschicht (5), und des zweiten Gate-Bereichs (7) umfassen, so dass eine Sperr schicht sich ausdehnend von dem ersten Gate-Bereich (3) und eine Sperrschicht sich ausdehnend von dem zweiten Gate- Bereich (7) die Kanalschicht (5) veranlassen in einem Ka nalabschnürzustand zu sein bei Fehlen des Anlegens einer Spannung an den ersten Gate-Bereich (3) und den zweiten Ga te-Bereich (7).

Ein zwölfter Aspekt dieser Erfindung basiert auf dem elften Aspekt davon, und stellt ein Verfahren bereit worin der Schritt, die Kanalschicht (5) zu bilden, den Unter schritt umfasst die Störstellenkonzentration der Kanal schicht niedriger als die der Halbleiterschicht (2) einzu stellen.

Ein dreizehnter Aspekt dieser Erfindung stellt eine Si liziumkarbidhalbleitervorrichtung bereit, die umfasst, ein Halbleitersubstrat (1), das eine Hauptfläche und eine Rück seite hat, die einander gegenüber liegen, wobei das Halb leitersubstrat (1), das aus Siliziumkarbid gemacht wird und einen ersten Leitfähigkeitstyp hat; eine Halbleiterschicht (2), die sich auf der Hauptfläche des Halbleitersubstrates (1) ausdehnt, wobei die Halbleiterschicht (2) aus Silizium karbid gemacht wird, und den ersten Leitfähigkeitstyp hat, die Halbleiterschicht (2) einen höheren spezifischen Wider stand als das Halbleitersubstrat (1) hat; einen ersten Ga te-Bereich (3), der sich in einem Flächenabschnitt der Halbleiterschicht (2) ausdehnt, wobei der erste Gate- Bereich (3), der einen zweiten Leitfähigkeitstyp hat, der sich von dem ersten Leitfähigkeitstyp unterscheidet; eine Kanalschicht (5), die sich auf der Halbleiterschicht (2) und dem ersten Gate-Bereich (3) ausdehnt und den ersten Leitfähigkeitstyp hat; einen Sourcebereich (6), der sich in der Kanalschicht (5) ausdehnt, wobei der Sourcebereich (6) den ersten Leitfähigkeitstyp hat und dem ersten Gate- Bereich (3) gegenüberliegt; einen zweiten Gate-Bereich (7), der sich in einem Flächenabschnitt der Kanalschicht (5) ausdehnt, wobei der zweite Gate-Bereich (7) den zweiten Leitfähigkeitstyp hat und einen Bereich bzgl. der Position hat, der dem Sourcebereich (6) gegenüberliegt; eine Ausspa rung (8), die sich in der Kanalschicht (5) ausdehnt, die Aussparung (8) verläuft durch den zweiten Gate-Bereich (7) und den Sourcebereich (6) und reicht bis an den ersten Ga te-Bereich (3); eine erste Gate-Elektrode (9, 33, 42) elek trisch verbunden mit dem ersten Gate-Bereich (3); eine Source-Elektrode (9, 32, 41) elektrisch verbunden mit dem Sourcebereich (6); eine zweite Gate-Elektrode (10, 32, 43) elektrisch verbunden mit dem zweiten Gate-Bereich (7); eine Drain-Elektrode (12), die sich auf der Rückseite des Halb leitersubstrates ausdehnt (1); und einen sich unter dem er sten Gate-Bereich (3) befindender Körperbruchbereich (4), der den ersten Leitfähigkeitstyp hat, wobei der Körper bruchbereich (4) eine Störstellenkonzentration höher als die der Halbleiterschicht (2) aufweist.

Ein vierzehnter Aspekt dieser Erfindung basiert auf dem dreizehnten Aspekt davon, und stellt eine Siliziumkarbid halbleitervorrichtung bereit, die ferner einen zweiten Leitfähigkeitstypbereich (3a) angrenzend an eine Kante des ersten Gate-Bereiches (3) und tiefer als der erste Gate- Bereich (3) umfasst, wobei der zweite Leitfähigkeitstypbe reich (3a) eine Störstellenkonzentration hat, die niedriger als die des ersten Gate-Bereiches (3) ist.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist eine Schnittzeichnung eines n-Kanal-JFET (Sperrschicht-Feldeffekttransistor) des Standes der Tech nik.

Fig. 2 ist eine Schnittzeichnung eines n-Kanal JFETs entsprechend einer ersten Ausführungsform dieser Erfindung.

Fig. 3, 4, 5, 6, 7, 8, 9, 10, 11, und 12 sind Schnittzeichnungen von unterschiedlichen Zuständen eines 1- Zell-entsprechenden Abschnitts eines Halbleiterwafers (Halbleiterkörper), die aufeinander folgend während der Herstellung des JFET in Fig. 2 vorkommen.

Fig. 13 und 14 sind Schnittzeichnungen von unter schiedlichen Zuständen von einem 1-Zell-entsprechendem Ab schnitt eines Halbleiterwafers, die während der Herstellung eines n-Kanal FET in einer zweiten Ausführungsform dieser Erfindung vorkommen.

Fig. 15 ist ein Schnittzeichnung von einem n-Kanal JFET entsprechend einer dritten Ausführungsform dieser Erfin dung.

Fig. 16 ist ein Schnittzeichnung von einem n-Kanal JFET entsprechend einer vierten Ausführungsform dieser Erfin dung.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Eine Siliziumkarbidhalbleitervorrichtung des Standes der Technik wird unten für ein besseres Verständnis dieser Erfindung erklärt werden.

Fig. 1 zeigt einen n-Kanal-JFET des Standes der Tech nik, das ein aus SiC (Siliziumkarbid) hergestelltes n⁺-Typ Substrat J1 einschließt. Eine n^--Typ Epitaxieschicht J2 wird auf einer Hauptfläche des n⁺-Typ Substrates J1 aufge wachsen. Ein Flächenabschnitt der n^--Typ Epitaxieschicht J2 wird mit einem p⁺-Typ-Bereich gebildet, der einen ersten Gate-Bereich J3 darstellt.

Eine Kanalschicht J4 dehnt sich auf einem Abschnitt der n^--Typ Epitaxieschicht J2 aus, die von dem ersten Gate- Bereich J3 unbedeckt ist. Die Kanalschicht J4 dehnt sich auch auf einem Abschnitt des ersten Gate-Bereiches J3 außer einem zentralen Bereich davon aus. Ein n⁺-Typ Sourcebereich J5 ist in der Kanalschicht J4 gebildet. Der n⁺-Typ Source bereich J5 dehnt sich über einem Hauptabschnitt des ersten Gate-Bereiches J3 aus. Ein p-Bereich, der einen zweiten Ga te-Bereich J6 darstellt, dehnt sich auf der Kanalschicht J4 aus. Von oben betrachtet, überlappt der zweite Gate-Bereich J6 teilweise einen Abschnitt des ersten Gate-Bereiches J3, der sich nach außen vom dem n⁺-Typ Sourcebereich J5 her ausdehnt. Eine erste Gate-Elektrode J7 dehnt sich aus auf und hat Kontakt zu dem zentralen Bereich des ersten Gate- Bereiches J3. Eine zweite Gate-Elektrode J8 dehnt sich aus auf und steht in Kontakt mit dem zweiten Gate-Bereich J6. Eine Source-Elektrode J9 dehnt sich auf aus und hat Kontakt zu dem n⁺-Typ Sourcebereich J5. Eine Drain-Elektrode J10 dehnt sich aus auf und hat Kontakt zu einer Rückseite des n⁺-Typ Substrates J1.

Bei Betrieb des JFET des Standes der Technik von Fig. 1, wird ein Kanal gebildet indem man die Breiten von Sperr schichten, die sich von den ersten und zweiten Gate- Bereichen J3 und J6 ausdehnen, gegen die Kanalschicht J4 steuert, und ein Strom wird zwischen der Source und der Drain durch den Kanal zum Fließen gebracht.

Im JFET des Standes der Technik von Fig. 1 werden die ersten und zweiten Gate-Bereiche J3 und J6, und der n⁺-Typ Sourcebereich J5 durch Epitaxie oder Ionenimplantationen unter Verwendung von Masken gebildet. Die Ausbildung des ersten und zweiten Gate-Bereiches J3 und J6, und des n⁺-Typ Sourcebereichs J5 benutzt keine Selbstausrichtung. Positi onsfehler der Masken verursachen Probleme wie folgt. Die Kanallänge ist uneben. Dort sind gesonderte Abschnitte; die jeweils einen hohen Durchlasswiderstand beziehungsweise ei nen niedrigen Durchlasswiderstand haben, und gesonderte Ab schnitte, die jeweils eine hohe Spannungsfestigkeit und ei ne niedrige Spannungsfestigkeit aufweisen. Dementsprechend, neigt das JFET des Standes der Technik von Fig. 1 dazu, hoch im Durchlasswiderstand zu sein und niedrig in der Spannungsfestigkeit.

Im JFET des Standes der Technik von Fig. 1 ist die Rundheit der Unterkante des ersten Gate-Bereiches J3, da Siliziumkarbid einen kleinen Diffusionskoeffizienten hat, ungenügend. Deswegen ist es schwierig, den JFET des Standes der Technik mit solch einem Körperbruchaufbau wie dem in einer Siliziumhalbleitervorrichtung bereitzustellen. Da durch neigt eine Störung dazu, an jedem von Punkten X in der Unterkante des ersten Gate-Bereiches J3 vorzukommen. Da die erste Gate-Elektrode J7 merklich von den Durchbruchauf trittspositionen entfernt ist, ist der Innenwiderstand ei nes Abschnittes dazwischen groß. Damit wird eigentlich ein parasitärer npn-Bipolartransistor bestehend aus dem n⁺-Typ Sourcebereich J5, dem ersten Gate-Bereich J3, und der n^--Typ Epitaxieschicht J2 (oder der n^--Typ Epitaxieschicht J2 plus dem n⁺-Typ Substrat J1) betrieben, so dass der JFET des Standes der Technik bricht. Dementsprechend hat der JFET des Standes der Technik nur ungenügende Fähigkeiten, dem Lawinendurchbruch zu widerstehen.

Erste Ausführungsform

Fig. 2 zeigt eine Siliziumkarbidhalbleitervorrichtung entsprechend einer ersten Ausführungsform dieser Erfindung. Die Halbleitervorrichtung von Fig. 2 ist ein n-Kanal JFET (Sperrschicht-Feldeffekttransistor) vom Einzel-Gate An steuerungstyp. Ein einer Zelle entsprechender JFET wird in Fig. 2 veranschaulicht.

Der JFET von Fig. 2 umfasst einen n⁺-Typ aus SiC (Sili ziumkarbid) hergestelltes Substrat 1. Das n⁺-Typ Substrat 1 hat gegenüberliegende Flächen, das heißt, jeweils eine obe re Fläche und eine untere Fläche, die eine Hauptfläche ist, und eine Rückseite. Einr n^--Typ Epitaxieschicht 2 herge stellt aus SiC ist auf der Hauptfläche des n⁺-Typ Substra tes 1 mittels Epitaxie ausgebildet. Die n^--Typ Epitaxie schicht 2 hat eine niedrigere Dotierungsdichte (Störstel lenkonzentration) als das n⁺-Typ Substrat 1. Damit hat die n^--Typ Epitaxieschicht 2 einen höheren spezifischen Wider stand als das n⁺-Typ Substrat 1.

Eine p⁺-Typ Schicht, die einen ersten Gate-Bereich 3 darstellt, wird in einem vorgeschriebenen Bereich eines Flächenabschnittes der n^--Typ Epitaxieschicht 2 gebildet. Ein p-Typ Bereich (zweiter Leitfähigkeitstypbereich) 3a ist ausgebildet in der n^--Typ Epitaxieschicht 2. Der p⁺-Typ-Bereich 3a erstreckt sich entlang der äußeren Kante des ersten Gate-Bereiches 3. Damit grenzt der p^--Typ-Bereich 3a an die äußere Kante des ersten Gate-Bereiches 3. Die Aus bildung des p^--Typ-Bereiches 3a wird ausgeführt indem man Störstellen von dem ersten Gate-Bereich 3 in die n^--Typ Epitaxieschicht 2 thermisch diffundiert. Der p^--Typ-Bereich 3a hat eine Störstellenkonzentration niedriger als die des ersten Gate-Bereiches 3. Der p^--Typ-Bereich 3a ist tiefer als der erste Gate-Bereich 3. Genauer gesagt hat der p^--Typ-Bereich 3a eine größere Sperrschichtdicke als der erste Gate-Bereich 3. Ein n⁺-Typ Körperbruchbereich 4 ist in der n^--Typ Epitaxieschicht 2 ausgebildet. Der n⁺-Typ Körper bruchbereich 4 dehnt sich unter dem ersten Gate-Bereich 3 aus. Der n⁺-Typ Körperbruchbereich 4 grenzt an den ersten Gate-Bereich 3 an. Der n⁺-Typ Körperbruchbereich 4 hat ein Muster ähnlich dem des ersten Gate-Bereiches 3. Der n⁺-Typ Körperbruchbereich 4 und der erste Gate-Bereich 3 richtet sich aneinander aus, wenn von der Oberseite der Vorrichtung betrachtet. Der n⁺-Typ Körperbruchbereich 4 hat eine Stör stellenkonzentration, höher als die der n^--Typ Epitaxie schicht 2. Die Störstellenkonzentration des n⁺-Typ Körper bruchbereiches 4 ist gleich einem Wert in dem Bereich von, zum Beispiel, 1 × 1017 cm bis 1 × 1018 cm^-3. Wie später er klärt werden wird, verbessert der n⁺-Typ Körperbruchbereich 4 die Fähigkeit, Lawinendurchbruch standzuhalten.

Eine eine Kanalschicht 5 darstellende n^--Typ Schicht ist auf oberen Flächen der n^--Typ Epitaxieschicht 2, des ersten Gate-Bereichs 3, und dem p^--Typ-Bereich 3a mittels Epitaxie ausgebildet. Eine Störstellenkonzentration der Ka nalschicht 5 wird niedriger gesetzt als die der n^--Typ Epitaxieschicht 2. Ein dazwischenliegender Abschnitt der Kanalschicht 5, der sich über dem ersten Gate-Bereich 3 ausdehnt, ist mit einem n⁺-Typ Sourcebereich 6 ausgebildet. Der n⁺-Typ Sourcebereich 6 richtet sich mit dem ersten Ga te-Bereich 3, wenn von der Oberseite der Vorrichtung be trachtet. Ein Flächenabschnitt der Kanalschicht 5 wird mit einer p⁺-Typ Schicht gebildet, die einen zweiten Gate- Bereich 7 darstellt. Der zweite Gate-Bereich 7 hat eine re lativ hohe Störstellenkonzentration, die sich von Position zu Position verändert. Genauer gesagt hat ein Abschnitt des zweiten Gate-Bereichs 7, der dem n⁺-Typ Sourcebereich 6 ge genüberliegt eine maximale Störstellenkonzentration. Dieser Abschnitt wird als der hochdotierte Abschnitt bezeichnet. Der zweite Gate-Bereich 7 hat einen inneren Abschnitt und einen äußeres sich nach außen von dem inneren Abschnitt ausdehnenden Abschnitt. Der äußere Abschnitt ist flacher als der innere Abschnitt. In anderen Worten hat der äußere Abschnitt eine kleinere Sperrschichttiefe als der innere Abschnitt. Die Innenkante des flachen Abschnitts (der äuße re Abschnitt) ist nach außen von der äußeren Kante des hochdotierten Abschnittes einen vorgeschriebene Abstand weg. Damit ist die Innenkante des flachen Abschnitts den vorgeschriebenen Abstand nach außen von der äußeren Kante des n⁺-Typ Sourcebereiches 6 weg. In Fig. 2, ist der linke horizontale Abstand S1 zwischen der äußeren Kante des n⁺-Typ Sourcebereiches 6 und der äußeren Kante des tiefen Ab schnitts (der innere Abschnitt) des zweiten Gate-Bereiches 7 gleich dem rechten horizontalen Abstand S2 zwischen der äußeren Kante des n⁺-Typ Sourcebereiches 6 und die äußere Kante des tiefen Abschnitts des zweiten Gate-Bereiches 7.

Eine Aussparung 8 ist in der Kanalschicht 5 gebildet. Die Aussparung 8 verläuft durch den zweiten Gate-Bereich 7 und den n⁺-Typ Sourcebereich 6 und reicht bis an den ersten Gate-Bereich 3. Eine Source-Elektrode 9 befindet sich in einem unteren Teil der Aussparung 8. Die Source-Elektrode 9 ist elektrisch mit dem n⁺-Typ Sourcebereich 6 verbunden. Auch ist die Source-Elektrode 9 mit dem ersten Gate-Bereich 3 elektrisch verbunden. Dementsprechend kann die Source- Elektrode 9 als eine erste Gate-Elektrode zum Steuern der Spannung an dem ersten Gate-Bereich 3 dienen.

Eine zweite Gate-Elektrode 10 ist auf einer oberen Flä che des zweiten Gate-Bereiches 7 ausgebildet. Die Spannung an dem zweiten Gate-Bereich 7 kann über die zweiten Gate- Elektrode 10 gesteuert werden. Ein sich in der Aussparung 8 befindender und über der Source-Elektrode 9 ausgedehnter Passivierungsfilm 11 isoliert und trennt die Source- Elektrode 9 und die zweite Gate-Elektrode 10 voneinander ab.

Eine Drain-Elektrode 12 ist auf der Rückseite des n⁺-Typ-Substrates 1 ausgebildet. Die Drain-Elektrode 12 ist mit dem n⁺-Typ Substrat 1 elektrisch verbunden.

Der JFET von Fig. 2 ist konstruiert, um als eine selbstsperrende Vorrichtung zu funktionieren. Die Störstel lenkonzentrationen vom ersten Gate-Bereich 3, dem zweiten Gate-Bereich 7, und der Kanalschicht 5 werden gewählt, um die folgenden Schritte des JFET-Betriebs auszuführen. Wenn keine Spannung an der zweiten Gate-Elektrode 10 anlegt, be wirken eine Sperrschicht, die sich von dem ersten Gate- Bereich 3 ausdehnt, und eine Sperrschicht, die sich von dem zweiten Gate-Bereich 7 ausdehnt, dass die Kanalschicht 5 in einem Abschnürzustand ist. Wenn eine erwünschte Spannung an die zweite Gate-Elektrode 10 angelegt wird, verringert sich die Länge der Sperrschicht von dem zweiten Gate-Bereich 7, so dass ein Kanal auftritt. Damit fließt in diesem Fall Strom in einer Reihenfolge wie "die Source-Elektrode 9 → der n⁺-Typ Sourcebereich 6 → die Kanalschicht 5 → die n^--Typ Epitaxieschicht 2 → das n⁺-Typ Substrat 1 → die Drain-Elektrode 12".

Im JFET von Fig. 2 ist die Länge des Kanals im Wesent lichen gleich dem horizontalen Abstand zwischen der äußeren Kante des n⁺-Typ-Sourcebereiches 6 und der äußeren Kante des tiefen Abschnitts (der innere Abschnitt) des zweiten Gate-Bereiches 7. Der Durchlasswiderstand (Ein-Zustand widerstand) und die Spannungsfestigkeit des JFET in Fig. 2 werden von der Kanallänge, das heißt dem horizontalen Ab stand zwischen der äußeren Kante des n⁺-Typ Sourcebereiches 6 und der äußeren Kante des tiefen Abschnitts des zweiten Gate-Bereiches 7, bestimmt. Wie zuvor in Fig. 2 erwähnt, ist der linke horizontale Abstand S1 zwischen der äußeren Kante des n⁺-Typ Sourcebereiches 6 und die äußere Kante des tiefen Abschnitts des zweiten Gate-Bereiches 7 gleich dem rechten horizontalen Abstand S2 zwischen der äußeren Kante des n⁺-Typ Sourcebereichs 6 und der äußeren Kante des tie fen Abschnitts des zweiten Gate-Bereiches 7. Damit sind die Kanallänge in einem linken Vorrichtungsabschnitt und die Kanallänge in einem rechten Vorrichtungsabschnitt zueinan der gleich. Dementsprechend ist es möglich einen Abfall der Spannungsfestigkeit des JFET zu verhindern und eine Zunahme des Durchlasswiderstandes des JFET zu verhindern, die von einer Variation der Kanallänge verursacht werden würden.

In dem JFET von Fig. 2 dehnt sich der n⁺-Typ Körper bruchbereich 4 sofort und direkt unter dem ersten Gate- Bereich 3 aus. Deswegen ist es möglich, ein elektrisches Feld auf dem n⁺-Typ Körperbruchbereich 4 zu konzentrieren. Dementsprechend kann eine niedrigere Spannungsfestigkeit be reitgestellt werden, und eine Störung kann so gemacht wer den, dass sie einer Stelle unmittelbar und direkt unter der ersten Gate-Elektrode (der Source-Elektrode 9) auftritt zum Steuern der Spannung an dem ersten Gate-Bereich 3. Dieser Aufbau macht es schwieriger, dass eigentlich ein parasitä rer npn-Bipolartransistor bestehend aus dem n⁺-Typ Source bereich 6, dem ersten Gate-Bereich 3, und der n^--Typ Epita xieschicht J2 in Betrieb ist. Damit kann die Fähigkeit, La winendurchbruch zu widerstehen, verbessert werden.

Der JFET von Fig. 2 wird folgendermaßen hergestellt. Bezugnehmend auf Fig. 3, wird ein n⁺-Typ Substrat 1 vorbe reitet. Das n^--Typ Substrat 1 benutzt ein n-leitendes 4H- SiC-Substrat, ein n-leitendes 6H-SiC-Substrat, ein n- leitendes 3C-SiC-Substrat, oder ein n-leitendes 15R-SiC- Substrat. Das n⁺-Typ Substrat 1 ist 400 µm dick. Das n⁺-Typ Substrat 1 hat eine Hauptfläche entsprechend zu ein (0001)Si-Fläche oder einer (112-0)a-Fläche. Eine n^--Typ Epitaxieschicht 2, die 5 µm dick ist, wird auf der Hauptfläche des n⁺-Typ Substrates 1 durch Epitaxie gebil det. Die n^--Typ Epitaxieschicht 2 ist aus einem Kristall hergestellt, das ähnlich dem ist, das das n⁺-Typ Substrat 1 bildet. Somit ist die n^--Typ Epitaxieschicht 2, eine n- leitende 4H-SiC-Schicht, eine n-leitende 6H-SiC-Schicht, eine n-leitend 3C-SiC-Schicht, oder eine n-leitende 15R- SiC-Schicht.

Ein LTO (Niedertemperaturoxid) Film 20 ist auf einem vorgeschriebenen Bereich einer oberen Fläche der n^--Typ Epitaxieschicht 2 aufgeschichtet. Der LTO-Film 20 wird durch Fotolithographie gestaltet, so dass ein vorgeschrie bener Abschnitt des LTO-Filmes 20 eine Öffnung 20A hat, die durch die Wand davon verläuft. Ionenimplantationen in die n-leitende Epitaxieschicht 2 werden ausgeführt, während der LTO-Film 20 als eine Maske benutzt wird. Genauer gesagt werden Stickstoffionen oder Phosphorionen, die Störstellen sind, die der n-leitenden Leitfähigkeit entsprechen, über dem Öffnung 20A in eine vorbestimmte Stelle in der n^--Typ Epitaxieschicht 2 implantiert, die einem n⁺-Typ Körper bruchbereich 4 zugeordnet ist. Anschließend werden Borio nen, die Störstellen sind, die der p-leitenden Leitfähig keit entsprechen, über die Öffnung 20A in eine vorbestimmte Stelle in die n^--Typ Epitaxieschicht 2 implantiert, die ei nem ersten Gate-Bereich 3 zugeordnet ist. Zu der Zeit kön nen Aluminiumionen über der Öffnung 20A in einen vorbe stimmten Flächenabschnitt der n^--Typ Epitaxieschicht 2 im plantiert werden, die dem ersten Gate-Bereich 3 zum bereit stellen eines Kontaktes zu dem ersten Gate-Bereich 3 zuge ordnet ist.

Mit Bezug auf Fig. 4 werden, nach den Ionenimplantatio nen, implantierte Ionen aktiviert. Zum Beispiel wird die ionenimplantierte n-leitende Epitaxieschicht 2 auf RTA (schnelles thermisches Ausheilen) basierender Rampenglühung unterzogen. Durch die Rampenglühung werden der erste Gate- Bereich 3 und der n⁺-Typ Körperbruchbereich 4 ausgebildet. Bor-Atome werden aus dem ersten Gate-Bereich 3 durch die Rampenglühung diffundiert, so dass ein p^--Typ-Bereich 3a sich ausbildet. Danach wird der LTO-Film 20 von der n^--Typ Epitaxieschicht 2 beseitigt.

Mit Bezug auf Fig. 5 wird, nach der Beseitigung des LTO-Filmes 20, eine n^--Typ Kanalschicht 5 darstellende Schicht auf den oberen Flächen der n^--Typ Epitaxieschicht 2, dem erste Gate-Bereich 3, und dem p^--Typ-Bereich 3a durch Epitaxie ausgebildet. Vorzugsweise ist die Störstel lenkonzentration der Kanalschicht 5 niedriger als die der n-leitenden Epitaxieschicht 2, um einfach einen selbstsper renden JFET bereitzustellen.

Mit Bezug auf Fig. 6 wird ein polykristalliner Silizi umfilm 21 auf einer oberen Fläche der Kanalschicht 5 aufge schichtet. Ein LTO Film 22 ist auf einer oberen Fläche des polykristallinen Siliziumfilmes 21 aufgeschichtet. Damit ist ein Laminat des polykristallinen Siliziumfilmes 21 und des LTO-Films 22 auf der oberen Fläche der Kanalschicht 5 ausgebildet. Der LTO-Film 22 kann durch einen Nitridfilm ersetzt werden. Der polykristalline Siliziumfilm 21 und der LTO-Film 22 werden durch Fotolithographie gestaltet, so dass vorgeschriebene Abschnitte des polykristallinen Sili ziumfilms 21 und des LTO-Films 22 Öffnungen 21A und 22A ha ben, die durch die Wände davon verlaufen. Die Öffnungen 21A und 22A liegen gegenüberliegend zu einem innen Bereich des ersten Gate-Bereiches 3. Die Öffnungen 21A und 22A wei sen die gleiche Form auf. Die Öffnungen die 21A und 22A richten sich mit dem ersten Gate-Bereich 3 aus, wenn von oben betrachtet.

Ionenimplantationen in die Kanalschicht 5 werden ausge führt, während das Laminat aus polykristallinem Silizium film 21 und dem LTO-Film 22 als eine Maske benutzt wird. Genauer gesagt werden Stickstoffionen oder Phosphorionen, die Störstellen sind, die der n-leitenden Leitfähigkeit entsprechen, über den Öffnungen 21A und 22A in eine vorbe stimmte Stelle 6A in der Kanalschicht 5, die einem n⁺-Typ Sourcebereich 6 zugeordnet ist, implantiert. Anschließend werden Borionen oder Aluminiumionen, die Störstellen sind, die der p-leitenden Leitfähigkeit entsprechen, über die Öffnungen 21A und 22A in eine vorbestimmte Stelle 7A in der Kanalschicht 5 implantiert, die einem hochdotierten Ab schnitt eines zweite Gate-Bereichs 7 zugeordnet ist.

Mit Bezug auf Fig. 7 wird, nach den Ionenimplantatio nen, der polykristalline Siliziumfilm 21 thermischer Oxida tion unterzogen (Oxidierung). Da der polykristalline Sili ziumfilm 21 mit dem LTO-Film 22 abgedeckt wird, wird nur ein vorgegebenes innerer Abschnitt von dem polykristallinen Siliziumfilm 21, der sich nach außen der Öffnung 21A aus dehnt oxidiert (oxidiert). Der oxidierte Abschnitt des po lykristallinen Siliziumfilms 21 erstreckt sich von einer mit der Position einer Seite der Öffnung 21A zusammenfal lenden Stelle bis zu einer Stelle mit einem vorgegebenem Abstand nach außen weg von der äußeren Kante der vorbe stimmten Stelle 6A oder 7A. Nur ein Abschnitt 21B des poly kristallinen Siliziumfilmes 21 bleibt auf der Kanalschicht 5 übrig, ohne oxidiert zu werden.

Mit Bezug auf Fig. 8 werden der LTO-Film 22 und der oxidierte Abschnitt des polykristallinen Siliziumfilmes 21 vom Halbleiterkörper (dem Halbleiterwafer) einschließlich der Kanalschicht 5 beseitigt. Dadurch ist dort nur der üb rige polykristalline Siliziumfilm 21B auf der Kanalschicht 5. Der übrige polykristallinen Siliziumfilm 21B hat ein Öffnung 21D, die durch die Wand davon verläuft. Während der Beseitigung des oxidierten Abschnittes des polykristallinen Siliziumfilmes 21, dehnt sich die Öffnung 21A in die Öff nung 21D auf isotroper Grundlage aus, während das Zentrum der sich ausdehnenden Öffnung fest bleibt. Einen Bereich der oberen Fläche der Kanalschicht 5, der von dem übrigem polykristallinem Siliziumfilm 21B unbedeckt ist, erstreckt sich über den ersten Gate-Bereich 3 und dem n⁺-Typ Körper bruchbereich 4, wenn von oben betrachtet. Während der übri ge polykristalline Siliziumfilm 21B als eine Maske benutzt wird, werden Borionen oder Aluminiumionen, die Störstellen sind, die der p-leitenden Leitfähigkeit entsprechen, in die Kanalschicht 5 implantiert. Ein tiefer Flächenabschnitt der Kanalschicht 5, der in der Öffnung 21D unverdeckt ist, er fährt Ionenimplantation. Andererseits erfährt ein flacher Flächenabschnitt der Kanalschicht 5, die mit dem übrigen polykristallinen Siliziumfilm 21B abgedeckt ist, Ionenim plantation. Der tiefe Flächenabschnitt der Kanalschicht 5 hat eine Dicke, größer als die des flachen Abschnittes da von. Der tiefe Flächenabschnitt und der flache Flächenab schnitt der Kanalschicht 5 belegen eine vorbestimmte Stel le, die einem zweiten Gate-Bereich 7 zugeordnet wird. Der tiefe Flächenabschnitt und der flache Flächenabschnitt der Kanalschicht 5 entsprechen dem tiefen Abschnitt beziehungs weise dem flachen Abschnitt (der innere Abschnitt und der äußere Abschnitt) des zweiten Gate-Bereiches 7. Dann wird der übrige polykristalline Siliziumfilm 21B vom Halbleiter körper einschließlich der Kanalschicht 5 beseitigt.

Mit Bezug auf Fig. 9, werden implantierte Ionen nach der Beseitigung des übrigen polykristallinen Siliziumfilmes 21B mittels Wärmebehandlung aktiviert. Dadurch werden der n⁺-Typ Sourcebereich 6 und der zweite Gate-Bereich 7 gebil det. Da die Ausbildung des n⁺-Typ Sourcebereiches 6 von den Schritten einschließlich der Ionenimplantation über die Öffnung 21A ausgeführt wird (siehe Fig. 6), wird die Posi tion des n⁺-Typ Sourcebereiches 6 von der Position der Öff nung 21A bestimmt. Der oxidierte Abschnitt des polykristal linen Siliziumfilmes 21 erstreckt sich um die Öffnung 21A, und der oxidierte Abschnitt und die Öffnung 21A haben ein gemeinsames Zentrum (siehe Fig. 6 und 7). Wie zuvor er wähnt, wird der oxidierte Abschnitt des polykristallinen Siliziumfilmes 21 beseitigt, so dass der übrige polykri stalline Siliziumfilm 21B auftritt (siehe Fig. 8). Die Öff nung 21D durch den übrigen polykristallinen Siliziumfilm 21B, der nach der Beseitigung des oxidierten Abschnittes des polykristallinen Siliziumfilmes 21 vorkommt, hat ein mit der Öffnung 21A zusammenfallendes Zentrum. Der tiefe Abschnitt (innerer Abschnitt) des zweiten Gate-Bereiches 7 wird durch die Schritte gebildet, die die Ionenimplantation über die Öffnung 21D durch den übrigen polykristallinen Si liziumfilm 21B enthalten. Dementsprechend hängt die Positi on des tiefen Abschnitts des zweiten Gate-Bereiches 7 von der Position des Öffnung 21A ab. Damit basiert die Ausbil dung vom n⁺-Typ Sourcebereich 6 und dem tiefen Abschnitt des zweiten Gate-Bereiches 7 auf Selbstausrichtung. Deswe gen ist der linke horizontale Abstand S1 zwischen der äuße ren Kante des n⁺-Typ Sourcebereiches 6 und die äußere Kante des tiefen Abschnitts des zweiten Gate-Bereiches 7 gleich dem rechten horizontalen Abstand S2 zwischen der äußeren Kante des n⁺-Typ Sourcebereiches 6 und der äußeren Kante des tiefen Abschnitts des zweiten Gate-Bereiches 7 (siehe Fig. 2).

Mit Bezug auf Fig. 10, ist ein LTO Film 23 wird auf ei ner oberen Fläche des zweiten Gate-Bereiches 7 plaziert.

Der LTO-Film 23 wird durch Fotolithographie gestaltet, so dass ein vorgeschriebenes Abschnitt des LTO-Filmes 23, der dem hochdotierten Abschnitt (innerer Abschnitt) des zweiten Gate-Bereiches 7 gegenüberliegt, eine Öffnung 23A aufweist, die durch die Wand davon verläuft.

Mit Bezug auf Fig. 11, wird nach der Ausbildung der Öffnung 23A durch den LTO-Film 23, der Halbleiterkörper dem Ätzen unterzogen (zum Beispiel RIE oder reaktives Ionenät zen), so dass ein Aussparung 8 darin gebildet wird. Die Aussparung 8 verläuft durch den zweiten Gate-Bereich 7 und den n⁺-Typ Sourcebereich 6, und erreicht den ersten Gate- Bereich 3.

Mit Bezug auf Fig. 12, werden die oberen Flächen des Halbleiterkörpers nach der Ausbildung der Aussparung 8 mit einem Passivierungsfilm 11 beschichtet. Der Passivierungs film 11 erstreckt sich in die Aussparung 8. Der Passivie rungsfilm 11 wird gestaltet, um Kontaktlöcher zu bilden. Eine Elektrodenschicht wird auf oberen Flächen des gestal teten Passivierungsfilmes 11 und ungeschützten oberen Flä chen des Halbleiterkörpers gebildet. Die Elektrodenschicht wird gestaltet, um eine Source-Elektrode 9 und eine zweite Gate-Elektrode 10 zu bilden. Die Source-Elektrode 9 wird nicht nur mit dem n⁺-Typ Sourcebereich 6 elektrisch verbun den, sondern auch mit dem ersten Gate-Bereich 3. Die zweite Gate-Elektrode 10 wird mit dem zweiten Gate-Bereich 7 elek trisch verbunden. Danach wird eine Drain-Elektrode 12 auf der Rückseite des n⁺-Typ Substrates 1 gebildet. Dadurch wird das JFET von Fig. 2 fertiggestellt. Die Drain- Elektrode 12 wird mit dem n⁺-Typ Substrat 1 elektrisch ver bunden.

Wie man der bisherigen Beschreibung entnehmen kann, schließt die Herstellung des JFET von Fig. 2 die folgenden Schritte ein. Ein Laminat eines polykristallinen Silizium filmes 21 und einem LTO-Film wird 22 wird auf einer Kanal schicht 5 ausgebildet, und dann werden ausgerichteten Öff nungen 21A und 22A jeweils durch den polykristallinen Sili ziumfilm 21 und den LTO-Film 22 bereitgestellt. Während das Laminat als eine Maske benutzt wird, werden Ionenimplanta tionen in die Kanalschicht 5 ausgeführt. Genauer gesagt werden Ionen, die Störstellen sind, die der n-leitenden Leitfähigkeit entsprechen, über die Öffnungen 21A und 22A in eine Stelle in der Kanalschicht 5, die einem n⁺-Typ Sourcebereich 6 zugewiesen wird, implantiert. Auch werden Ionen, die Störstellen sind, die der p-leitenden Leitfähig keit entsprechen, über die Öffnungen 21A und 22A in eine andere Stelle in der Kanalschicht 5, die einem Abschnitt eines zweiten Gate-Bereiches 7 zugewiesen wird, implan tiert. Ein Abschnitt des polykristallinen Siliziumfilmes 21 der sich von der sich darauf beziehenden Öffnung 21A aus dehnt wird thermisch oxidiert. Der LTO-Film 22 und der oxi dierte Abschnitt des polykristallinen Siliziumfilmes 21 werden beseitigt. Während ein übriger Abschnitt 21B des po lykristallinen Siliziumfilmes 21 als eine Maske benutzt wird, werden Ionen, die Störstellen sind, die der p- leitenden Leitfähigkeit entsprechen, in eine Stelle in die Kanalschicht 5 implantiert, die dem gesamtem zweiten Gate- Bereiche 7 zugewiesen wird. Dementsprechend werden der n⁺-Typ Sourcebereich 6 und der zweite Gate-Bereich 7 auf einer Selbstausrichtungsgrundlage gebildet, die eine Variation der Kanallänge unterdrückt.

Zweite Ausführungsform

Eine Zweite Ausführungsform dieser Erfindung ist der ersten Ausführungsform davon bis auf später erwähnte Punkte ähnlich. Entsprechend der zweiten Ausführungsform dieser Erfindung wird der JFET von Fig. 2 durch Schritten ein schließlich der folgenden Schritte hergestellt. Ein poly kristalliner Siliziumfilm 21 wird auf einer oberen Fläche der Kanalschicht 5 geschichtet (siehe Fig. 6). Der polykri stalline Siliziumfilm 21 wird durch Fotolithographie ge staltet, so dass ein vorgeschriebenes Abschnitt des poly kristallinen Siliziumfilmes 21 eine Öffnung 21A hat, die durch die Wand davon verläuft. Die Öffnung 21A befindet sich an einer Stelle, die einem innen Bereich des ersten Gate-Bereiches 3 gegenüberliegt. Die Öffnung 21A ist mit dem ersten Gate-Bereich 3 ausgerichtet, wenn von oben be trachtet.

Ionenimplantationen in die Kanalschicht 5 werden ausge führt, während der polykristalline Siliziumfilm 21 als eine Maske benutzt wird. Genauer gesagt werden Stickstoffionen oder Phosphorionen, die Störstellen sind, die der n- leitenden Leitfähigkeit entsprechen, über die Öffnung 21A in eine vorbestimmte Stelle 6A (siehe Fig. 6) in der Kanal schicht 5 implantiert, die einem n⁺-Typ Sourcebereich 6 zu gewiesen wird. Anschließend werden Borionen oder Aluminiu mionen, die Störstellen sind, die der p-leitenden Leitfä higkeit entsprechen, über die Öffnung 21A in eine vorbe stimmte Stelle 7A (siehe Fig. 6) in der Kanalschicht 5 im plantiert, die einem hochdotierten Abschnitt eines zweiten Gate-Bereiches 7 zugewiesen wird.

Mit Bezug auf Fig. 13, wird nach den Ionenimplantatio nen der polykristalline Siliziumfilm 21 isotroper Ätzung wie Nassätzung unterzogen. Während der isotropen Ätzung weitet sich die Öffnung 21A in ein Öffnung 21E auf einer isotropen Grundlage, während das Zentrum davon fest bleibt. Der Grad der horizontalen Erweiterung der Öffnung in dem linken Abschnitt von Fig. 13 und der Grad von horizontaler Erweiterung der Öffnung in dem rechten Abschnitt von Fig. 13 sind gleich zueinander. Durch die isotrope Ätzung, hat die Öffnung 21E abgeschrägte Seitenflächen, und der poly kristalline Siliziumfilm 21 schrumpft zu einem polykristal linem Siliziumfilm 21F.

Mit Bezug auf Fig. 14 werden Borionen oder Aluminiumio nen, die Störstellen sind, die der p-leitenden Leitfähig keit entsprechen, in die Kanalschicht 5 implantiert, wäh rend der polykristalline Siliziumfilm 21F als eine Maske benutzt wird. Ein tiefer Flächenabschnitt der Kanalschicht 5, die in der Öffnung 21E unverdeckt ist, erfährt Ionenim plantation. Andererseits erfährt ein flacher Flächenab schnitt der Kanalschicht 5, die mit dem polykristallinen Siliziumfilm 21F abgedeckt ist, Ionenimplantation. Der tie fe Flächenabschnitt der Kanalschicht 5 hat eine Dicke, grö ßer als die des flachen Abschnittes davon. Der tiefe Flä chenabschnitt und der flache Flächenabschnitt von der Ka nalschicht 5 besetzen eine vorbestimmte einem zweiten Gate- Bereich 7 zugewiesene Stelle. Der tiefe Flächenabschnitt und der flache Flächenabschnitt der Kanalschicht 5 entspre chen dem tiefen Abschnitt beziehungsweise dem flachen Ab schnitt (der innere Abschnitt und der äußere Abschnitt) des zweiten Gate-Bereiches 7.

Da die Ausbildung des n⁺-Typ Sourcebereiches 6 von den Schritten einschließlich der Ionenimplantation über die Öffnung 21A im polykristallinen Siliziumfilm 21 ausgeführt wird (siehe Fig. 6), wird die Position des n⁺-Typ Sourcebe reiches 6 von der Position der Öffnung 21A bestimmt. Wäh rend der isotropen Ätzung dehnt sich die Öffnung 21A in die Öffnung 21E auf einer isotropen Grundlage aus, während das Zentrum davon fest bleibt. Der Grad von horizontaler Erwei terung der Öffnung in dem linken Abschnitt von Fig. 13 und der Grad von horizontaler Erweiterung der Öffnung in dem rechten Abschnitt von Fig. 13 sind gleich zueinander. Der tiefe Abschnitt (innerer Abschnitt) des zweiten Gate- Bereiches 7 wird von den Schritten einschließlich der Io nenimplantation über die Öffnung 21E im polykristallinen Siliziumfilm 21F gebildet. Dementsprechend hängt die Posi tion des tiefen Abschnitts des zweiten Gate-Bereiches 7 von der Position des Öffnung 21A ab. Damit basiert die Ausbil dung vom n⁺-Typ Sourcebereich 6 und dem tiefen Abschnitt des zweiten Gate-Bereiches 7 auf Selbstausrichtung.

Dritte Ausführungsform

Fig. 15 zeigt eine Siliziumkarbidhalbleitervorrichtung entsprechend einer dritten Ausführungsform dieser Erfin dung. Die Halbleitervorrichtung von Fig. 15 ist ein n-Kanal JFET (Sperrschicht-Feldeffekttransistor) eines Einzel-Gate- Ansteuerungstyps. Ein JFET einer Zelle entsprechend wird in Fig. 15 veranschaulicht. Der JFET von Fig. 15 ist dem JFET von Fig. 2 bis auf im folgenden erwähnte Aufbauänderungen ähnlich. Der JFET von Fig. 15 wird konstruiert, so dass der zweite Gate-Bereich 7 und der n⁺-Typ Sourcebereich 6 einem gleichen Potential unterzogen werden (eine gleiche Span nung).

Der JFET von Fig. 15 umfasst eine mit nicht nur dem n⁺-Typ Sourcebereich 6, aber auch dem zweitem Gate-Bereich 7, elektrisch verbundene Source-Elektrode 31. Die Source- Elektrode 31 kann als eine zweite Gate-Elektrode für das Steuern der Spannung an dem zweiten Gate-Bereich 7 dienen. Der JFET von Fig. 15 umfasst einen Passivierungsfilm 32 und eine erste Gate-Elektrode 33. Die erste Gate-Elektrode 33 wird mit dem ersten Gate-Bereich 3 elektrisch verbunden. Der Passivierungsfilm 32 isoliert und trennt die Source- Elektrode 31 und die erste Gate-Elektrode 33 voneinander.

Der JFET von Fig. 15 wird konstruiert, um als eine selbstsperrende Vorrichtung zu funktionieren. Die Störstel lenkonzentrationen des ersten Gate-Bereichs 3, des zweiten Gate-Bereichs 7, und der Kanalschicht 5 werden gewählt, um die folgenden Schritte des JFET-Betriebs auszuführen. Bei nich angelegter Spannung an die erste Gate-Elektrode 33, verursachen eine Sperrschicht, die sich von dem ersten Ga te-Bereich 3 ausdehnt, und eine Sperrschicht, die sich von dem zweiten Gate-Bereich 7 ausdehnt, dass die Kanalschicht 5 in einem Abschnürzustand ist. Wenn eine gewünschte Span nung an die erste Gate-Elektrode 33 angelegt wird, wird die Länge der Sperrschicht von dem ersten Gate-Bereich 3 ver ringert, so dass ein Kanal auftritt. Damit fließt in diesem Fall Strom in einer Reihenfolge wie "die Source-Elektrode 9 → der n⁺-Typ Sourcebereich 6 → die Kanalschicht 5 → die n^--Typ Epitaxieschicht 2 → das n⁺-Typ Substrat 1 → die Drain-Elektrode 12".

Das Herstellungsverfahren des JFET in Fig. 15 ist im wesentlichen ähnlich mit dem JFET in Fig. 2. Das Gestalten einer Elektrodenschicht während der Herstellung des JFET in Fig. 15 wird in Vergleich zu dem während der Herstellung des JFET in Fig. 2 verändert. Die Modifikation des Gestal tens stellt die Source-Elektrode 31 und die erste Gate- Elektrode 33 bereit.

Vierte Ausführungsform

Fig. 16 zeigt eine Siliziumkarbidhalbleitervorrichtung entsprechend einer vierten Ausführungsform dieser Erfin dung. Die Halbleitervorrichtung von Fig. 16 ist ein n-Kanal JFET (Sperrschicht-Feldeffekttransistor) eines Doppel-Gate- Ansteuerungstyps. Ein einer Zelle entsprechender JFET wird in Fig. 16 veranschaulicht. Der JFET von Fig. 16 ist dem JFET von Fig. 2 außer der im folgenden erwähnten Aufbauän derungen ähnlich.

Der JFET von Fig. 16 umfasst eine Source-Elektrode 41, eine erste Gate-Elektrode 42, eine zweite Gate-Elektrode 43, und einen Passivierungsfilm oder Filme 44. Die Source- Elektrode 41 wird mit dem n⁺-Typ Sourcebereich 6 elektrisch verbunden. Die erste Gate-Elektrode 42 wird mit dem ersten Gate-Bereich 3 elektrisch verbunden. Die zweite Gate- Elektrode 43 wird mit dem zweiten Gate-Bereich 7 elektrisch verbunden. Der Passivierungsfilm oder die Filme 44 isolie ren und trennen die Source-Elektrode 41, die erste Gate- Elektrode 42, und die zweite Gate-Elektrode 43 voneinander.

Das JFET von Fig. 16 wird konstruiert, um wie ein selbstsperrende Vorrichtung zu funktionieren. Die Störstel lenkonzentrationen vom ersten Gate-Bereich 3, dem zweiten Gate-Bereich 7, und der Kanalschicht 5 werden gewählt, um die folgenden Schritte des JFET-Betriebs auszuführen. Bei nicht angelegter Spannungen an den ersten und zweiten Gate- Elektroden 42 und 43, verursachen eine Sperrschicht, die sich von dem ersten Gate-Bereich 3 ausdehnt, und eine Sperrschicht, die sich von dem zweiten Gate-Bereich 7 aus dehnt, dass die Kanalschicht 5 in einem Abschnürzustand ist. Wenn eine gewünschte Spannung an der ersten oder zwei te Gate-Elektrode 42 und 43 angelegt wird, verringert sich die Länge der Sperrschicht vom ersten Gate-Bereich 3 oder dem zweiten Gate-Bereich 7, so dass ein Kanal auftritt. Wenn gewünschte Spannungen an die ersten und zweiten Gate- Elektroden 42 beziehungsweise 43 angelegt werden, verrin gern sich die Längen der Sperrschichten von den ersten und zweiten Gate-Bereichen 3 und 7, so dass ein Kanal auftritt. Damit fließt in diesen Fällen ein Strom in einer Reihenfol ge wie "die Source-Elektrode 9 → der n⁺-Typ Sourcebereich 6 → die Kanalschicht 5 → die n^--Typ Epitaxieschicht 2 → → das n⁺-Typ Substrat 1 → die Drain-Elektrode 12". Im JFET von Fig. 16 können die Längen der beiden Sperrschich ten von den ersten und zweiten Gate-Bereichen 3 und 7 ge steuert werden. Damit hat das JFET von Fig. 16 einen rela tiv niedrigen Durchlasswiderstand (Ein-Zustand-Widerstand).

Das Herstellungsverfahren des JFET in Fig. 16 ist im wesentlichen dem vom JFET in Fig. 2 ähnlich. Das Gestalten einer Elektrodenschicht während der Herstellung des JFET in Fig. 16 wird von dem während der Herstellung des JFET in Fig. 2 abgeändert. Die Modifikation des Gestaltens stellt die Source-Elektrode 41, die erste Gate-Elektrode 42, und die zweite Gate-Elektrode 43 bereit.

Fünfte Ausführungsform

Ein JFET in einer fünften Ausführungsform dieser Erfin dung ist dem JFET in einer der ersten, zweiten, dritten, und vierten Ausführungsform davon bis auf den folgenden Punkt ähnlich. Der JFET in der fünften Ausführungsform die ser Erfindung ist ein p-Kanal Typ.

Sechste Ausführungsform

Ein JFET in einer sechsten Ausführungsform dieser Er findung ist dem JFET in einer der ersten, zweiten, dritten, und vierten Ausführungsform davon bis auf den folgenden Punkt ähnlich. Der JFET in der sechsten Ausführungsform dieser Erfindung ist selbstleitend.

Siebte Ausführungsform

Eine siebte Ausführungsform dieser Erfindung ist ähnli ches der ersten, zweiten, dritten, oder vierten Ausfüh rungsform davon bis auf den folgenden Punkt. Entsprechend der siebten Ausführungsform dieser Erfindung werden Kohlen stoffionen implantiert, während Borionen implantiert wer den. In anderen Worten werden Borionen und Kohlenstoffionen gleichzeitig implantiert. In diesem Fall wird ein hoher Ak tivierungsnutzen erlangt.

Achte Ausführungsform

Eine achte Ausführungsform dieser Erfindung ist der er sten, zweiten, dritten oder vierten Ausführungsform davon bis auf den folgenden Punkt ähnlich. Die achte Ausführungs form dieser Erfindung führt simultan die Implantation von Stickstoffionen und Phosphorionen anstelle der Implantation von nur Stickstoffionen oder nur Phosphorionen aus.

Neunte Ausführungsform

Eine neune Ausführungsform dieser Erfindung ist einer ersten, zweiten, dritten oder vierten Ausführungsform davon bis auf den folgenden Punkt ähnlich. Entsprechend der neun ten Ausführungsform dieser Erfindung wird bei der Ausbil dung von jedem von den p-leitenden dotierten Schichten (zum Beispiel der erste Gate-Bereich 3 und der zweite Gate- Bereich 7) und den n-leitenden dotierten Schichten (zum Beispiel, der n⁺-Typ Sourcebereich 6) eine Mischung von Io nen benutzt, die Störstellen sind, die der p-leitenden Leitfähigkeit entsprechen und Ionen, die Störstellen sind, die der n-leitenden Leitfähigkeit entsprechen, als ein Do tierungsmaterial. Da jede des p-leitenden Schichten ist die Zahl (Menge) der Störstellen, die der p-leitenden Leitfä higkeit in der Mischung entsprechen, größer als die der Störstellen, die der n-leitenden Leitfähigkeit entsprechen. Für jede des n-leitend dotierten Schichten, ist die Zahl (Menge) der Störstellen, die der n-leitenden Leitfähigkeit in der Mischung entsprechen, größer als die der Störstel len, die der p-leitenden Leitfähigkeit entsprechen. In die sem Fall genügt niedrige Aktivierungsenergie, und eine hohe Ladungsträgerdichte wird erlangt.

Claims

1. Ein Verfahren zur Herstellung einer Siliziumkarbid halbleitervorrichtung mit den Schritten:
Ausbilden einer Halbleiterschicht (2) auf einer Hauptfläche von einem Halbleitersubstrat (1), wobei die Halbleiterschicht (2) und das Halbleitersubstrat (1) von einem ersten Leitfähigkeitstyp sind, die Halbleiterschicht (2) aus Siliziumkarbid gemacht wird, das Halbleitersubstrat (1) aus Siliziumkarbid gemacht wird, und die Halbleiter schicht (2) einen höheren spezifischen Widerstand als das Halbleitersubstrat (1) hat;
Ausbilden eines ersten Gate-Bereiches (3) in einem Flä chenabschnitt der Halbleiterschicht (2), wobei der erste Gate-Bereich (3) einen zweiten Leitfähigkeitstyp hat, der sich von dem ersten Leitfähigkeitstyp unterscheidet;
Ausbilden einer Kanalschicht (5) des ersten Leitfähig keitstyps auf der Halbleiterschicht (2) und dem ersten Ga te-Bereich (3);
Ausbilden eines Sourcebereiches (6) des ersten Leitfä higkeitstyps in der Kanalschicht (5), wobei der Sourcebe reich (6) dem ersten Gate-Bereich (3) gegenübersteht;
Ausbilden eines zweiten Gate-Bereiches (7) in einem Flächenabschnitt der Kanalschicht (5), wobei der zweite Ga te-Bereich (7) den zweiten Leitfähigkeitstyp hat, und einen Bereich bezüglich der Lage enthält, der dem Sourcebereich (6) gegenüberliegt;
Ausbilden einer Aussparung (8) in der Kanalschicht (5), wobei die Aussparung (8) durch den zweite Gate-Bereich (7) und den Sourcebereich (6) verläuft und den ersten Gate- Bereich erreicht;
Ausbilden einer ersten Gate-Elektrode (9, 33, 42), ei ner Source-Elektrode (9, 32, 41), und einer zweite Gate- Elektrode (10, 32, 43), wobei die erste Gate-Elektrode (9, 33, 42) mit dem ersten Gate-Bereich (3) elektrisch verbun den ist, die Source-Elektrode (9, 32, 41) mit dem Sourcebe reich (6) elektrisch verbunden ist, die zweite Gate- Elektrode (10, 32, 43) mit dem zweiten Gate-Bereich (7) elektrisch verbunden ist; und
Ausbilden einer Drain-Elektrode (12) auf einer Rücksei te des Halbleitersubstrates (1);
wobei der Schritt, den Sourcebereich (6) zu bilden und der Schritt, den zweiten Gate-Bereich (7) zu bilden, die Unterschritte umfasst:

a) Plazieren erster und zweiter Maskenfilme (21, 22) auf der Kanalschicht (5), wobei der erste Maskenfilm (21) mit dem zweiten Maskenfilm (22) abgedeckt wird;
b) Ausbilden erster und zweiter Öffnungen (21A, 22A) jeweils in den ersten und zweiten Maskenfilmen (21, 22);
c) Implantieren erster Ionen in eine erste vorbestimm te Stelle in der Kanalschicht (5), die dem Sourcebereich (6) zugewiesen wird, während die ersten und zweiten Masken filme (21, 22) als eine Maske benutzt werden, wobei die er sten Ionen, erste Störstellen sind, die dem ersten Leitfä higkeitstyp entsprechen;
d) Implantieren zweiter Ionen in eine zweite vorbe stimmten Stelle in der Kanalschicht (5), die sich von der ersten vorbestimmten Stelle unterscheidet und einem Ab schnitt des zweiten Gate-Bereiches (7) zugewiesen wird, während die ersten und zweiten Maskenfilme (21, 22) als ei ne Maske benutzt werden, wobei die zweiten Ionen, zweite Störstellen sind, die dem zweitem Leitfähigkeitstyp ent sprechen;
e) Oxidieren eines Abschnitts von dem ersten Masken film (21), der sich von der ersten Öffnung (21A) ausdehnt, während der erste Maskenfilm (21) mit dem zweiten Masken film (22) abgedeckt bleibt;
f) Entfernen des zweiten Maskenfilms (22) und des oxi dierten Abschnitts des ersten Maskenfilmes (21);
g) Implantieren dritter Ionen in eine dritte vorbe stimmte Stelle in der Kanalschicht (5), die sich von der ersten vorbestimmten Stelle unterscheidet und dem zweiten Gate-Bereich (7) zugewiesen wird, während ein verbleibender Abschnitt (21B) des ersten Maskenfilmes (21) als eine Maske benutzt wird, wobei die dritten Ionen dritte Störstellen sind, die dem zweiten Leitfähigkeitstyp entsprechen; und
h) Aktivieren der implantierten ersten, zweiten, und dritten Störstellen, um den Sourcebereich (6) und den zwei ten Gate-Bereich (7) auszubilden.

2. Ein Verfahren nach Anspruch 1, dadurch gekennzeich net, dass der erste Maskenfilm (21) einen polykristallinen Siliziumfilm benutzt.

3. Ein Verfahren nach Anspruch 1, dadurch gekennzeich net, dass der zweite Maskenfilm (22) einen Oxidfilm oder einen Nitridfilm benutzt.

4. Ein Verfahren zur Herstellung einer Siliziumkarbid halbleitervorrichtung mit den Schritten:
Ausbilden einer Halbleiterschicht (2) auf einer Hauptfläche von einem Halbleitersubstrat (1), wobei die Halbleiterschicht (2) und das Halbleitersubstrat (1) einen ersten Leitfähigkeitstyp haben, die Halbleiterschicht (2) aus Siliziumkarbid gemacht wird, das Halbleitersubstrat (1) aus Siliziumkarbid gemacht wird, die Halbleiterschicht (2) einen höheren spezifischen Widerstand als das Halbleiter substrat (1) hat;
Ausbilden eines ersten Gate-Bereiches (3) in einem Flä chenabschnitt der Halbleiterschicht (2), wobei der erste Gate-Bereich (3) von einem zweiten Leitfähigkeitstyp ist, der sich von dem ersten Leitfähigkeitstyp unterscheidet;
Ausbilden einer Kanalschicht (5) des ersten Leitfähig keitstyps auf der Halbleiterschicht (2) und dem ersten Ga te-Bereich (3);
Ausbilden eines Sourcebereiches (6) des ersten Leitfä higkeitstyps in der Kanalschicht (5), wobei der Sourcebe reich (6) dem ersten Gate-Bereich (3) gegenüberliegt;
Ausbilden eines zweiten Gate-Bereichs (7) in einem Flä chenabschnitt der Kanalschicht (5), wobei der zweite Gate- Bereich (7) den zweiten Leitfähigkeitstyp hat, und einen Bereich bezüglich der Position enthält, der dem Sourcebe reich (6) gegenüberliegt;
Ausbilden einer Aussparung (8) in der Kanalschicht (5), wobei die Aussparung (8) durch den zweiten Gate-Bereich (7) und den Sourcebereich (6) verläuft und den ersten Gate- Bereich (3) erreicht;
Ausbilden einer ersten Gate-Elektrode (9, 33, 42), ei ner Source-Elektrode (9, 32, 41), und einer zweiten Gate- Elektrode (10, 32, 43), wobei die erste Gate-Elektrode (9, 33, 42) mit dem ersten Gate-Bereich (3) elektrisch verbun den ist, die Source-Elektrode (9, 32, 41) mit dem Sourcebe reich (6) elektrisch verbunden ist, die zweite Gate- Elektrode (10, 32, 43) mit dem zweiten Gate-Bereich (7) elektrisch verbunden ist; und
Ausbilden einer Drain-Elektrode (12) auf einer Rücksei te des Halbleitersubstrates (1);
wobei der Schritt, den Sourcebereich (6) zu bilden, und der Schritt, den zweiten Gate-Bereich (7) zu bilden, die Unterschritte umfasst:

a) Plazieren eines Maskenfilms (21) auf die Kanal schicht (5);
b) Ausbilden einer Öffnung (21A) in dem ersten Masken film (21);
c) nach dem Schritt (b), Implantieren erster Ionen in eine erste vorbestimmte Stelle in der Kanalschicht (5), die dem Sourcebereich (6) zugewiesen wird, während der Masken film (21) als eine Maske benutzt wird, wobei die ersten Io nen erste Störstellen sind, die dem ersten Leitfähigkeits typ entsprechen;
d) nach dem Schritt (b), Implantieren zweiter Ionen in eine zweite vorbestimmte Stelle in der Kanalschicht (5), die sich von der ersten vorbestimmten Stelle unterscheidet, und einem Abschnitt des zweiten Gate-Bereiches (7) zugewie sen wird, während der Maskenfilm (21) als eine Maske be nutzt wird, wobei die zweiten Ionen zweite Störstellen sind, die dem zweiten Leitfähigkeitstyp entsprechen;
e) Unterziehen des Maskenfilms (21) der isotropen Ät zung, um die Öffnung auszuweiten;
f) nach dem Schritt (e), Implantieren dritter Ionen in eine dritte vorbestimmte Stelle in der Kanalschicht (5), die sich von der ersten vorbestimmten Stelle unterscheidet, und dem zweiten Gate-Bereich (7) zugewiesen wird, während ein verbleibender Abschnitt (21F) des Maskenfilmes (21) als eine Maske benutzt wird, wobei die dritten Ionen dritte Störstellen sind, die dem zweiten Leitfähigkeitstyp ent sprechen; und
g) Aktivieren der implantierten ersten, zweiten, und dritten Störstellen, um den Sourcebereich (6) und den zwei ten Gate-Bereich (7) zu bilden.

5. Ein Verfahren nach Anspruch 4, dadurch gekennzeich net, dass der Maskenfilm (21) einen polykristallinen Sili ziumfilm benutzt.

6. Ein Verfahren nach Anspruch 1, ferner mit dem Schritt des Ausbildens eines Körperbruchbereichs (4), der sich unter dem ersten Gate-Bereich (3) befindenden und den ersten Leitfähigkeitstyp hat.

7. Ein Verfahren nach Anspruch 6, dadurch gekennzeich net, dass der Schritt, den ersten Gate-Bereich (3) zu bil den, und der Schritt, den Körperbruchbereich (4) zu bilden eine gleiche Maske benutzende Ionenimplantationen umfassen.

8. Ein Verfahren nach Anspruch 1, dadurch gekennzeich net, dass der Schritt des Ausbildens des ersten Gate- Bereichs (3) die Unterschritte des Implantierens von Borio nen in den Flächenabschnitt der Halbleiterschicht (2); wo bei die Borionen Störstellen sind, die dem zweiten Leitfä higkeitstyp entsprechen, des Aktivierens der Störstellen in dem Flächenabschnitt der Halbleiterschicht (2), um den er sten Gate-Bereich (3) zu bilden, und des Diffundierens der Störstellen aus dem ersten Gate-Bereich (3), um eine zwei ten Leitfähigkeitstyp-Bereich (3a), tiefer als der erste Gate-Bereich (3), zu bilden, umfasst.

9. Ein Verfahren nach Anspruch 1, dadurch gekennzeich net, dass einer der Schritte, Ausbilden des ersten Gate- Bereichs (3), Ausbilden des Sourcebereichs (6), und Ausbil den des zweiten Gate-Bereichs (7), den Unterschritt der Be nutzung einer Mischung aus vierten Störstellen, die dem er sten Leitfähigkeitstyp entsprechen, und fünften Störstel len, die dem zweiten Leitfähigkeitstyp entsprechen, um fasst.

10. Ein Verfahren nach Anspruch 9, dadurch gekennzeich net, dass in Fällen wo einer der Schritte des Ausbildens des ersten Gate-Bereichs (3) und dem Schritt des Ausbildens des zweiten Gate-Bereichs (7) den Unterschritt der Benut zung einer Mischung aus vierten Störstellen, die dem ersten Leitfähigkeitstyp entsprechen, und fünften Störstellen, die dem zweiten Leitfähigkeitstyp entsprechen, umfasst, wobei eine Dichte der fünften Störstellen höher als die der vier ten Störstellen ist; und in Fällen, wo der Schritt des Aus bildens des Sourcebereichs (6) den Unterschritt der Benut zung einer Mischung aus vierten Störstellen, entsprechend dem ersten Leitfähigkeitstyp, und fünfter Störstellen, ent sprechend dem zweiten Leitfähigkeitstyp, umfasst, ist eine Dichte der vierten Störstellen höher als die der fünften Störstellen.

11. Ein Verfahren nach Anspruch 1, dadurch gekennzeich net, dass der Schritt den ersten Gate-Bereich (3) zu bil den, der Schritt des Ausbildens der Kanalschicht (5), und der Schritt den zweiten Gate-Bereich (7) zu bilden, die Un terschritte des Einstellens von Störstellenkonzentrationen des ersten Gate-Bereichs (3), der Kanalschicht (5), und des zweiten Gate-Bereichs (7) umfassen, so dass eine Sperr schicht sich ausdehnend von dem ersten Gate-Bereich (3) und eine Sperrschicht sich ausdehnend von dem zweiten Gate- Bereich (7) die Kanalschicht (5) veranlassen in einem Ka nalabschnürzustand zu sein bei Fehlen des Anlegens einer Spannung an den ersten Gate-Bereich (3) und den zweiten Ga te-Bereich (7).

12. Ein Verfahren nach Anspruch 11, dadurch gekenn zeichnet, dass der Schritt, die Kanalschicht (5) zu bilden, den Unterschritt umfasst die Störstellenkonzentration der Kanalschicht niedriger als die der Halbleiterschicht (2) einzustellen.

13. Eine Siliziumkarbidhalbleitervorrichtung mit:
einem Halbleitersubstrat (1), das eine Hauptfläche und eine Rückseite hat, die einander gegenüber liegen, wobei das Halbleitersubstrat (1), das aus Siliziumkarbid gemacht wird und einen ersten Leitfähigkeitstyp hat;
einer Halbleiterschicht (2), die sich auf der Hauptflä che des Halbleitersubstrates (1) ausdehnt, wobei die Halb leiterschicht (2) aus Siliziumkarbid gemacht wird, und den ersten Leitfähigkeitstyp hat, die Halbleiterschicht (2) ei nen höheren spezifischen Widerstand als das Halbleitersub strat (1) hat;
einem ersten Gate-Bereich (3), der sich in einem Flä chenabschnitt der Halbleiterschicht (2) ausdehnt, wobei der erste Gate-Bereich (3) einen zweiten Leitfähigkeitstyp hat, der sich von dem ersten Leitfähigkeitstyp unterscheidet;
einer Kanalschicht (5), die sich auf der Halbleiter schicht (2) und dem ersten Gate-Bereich (3) ausdehnt und den ersten Leitfähigkeitstyp hat;
einem Sourcebereich (6), der sich in der Kanalschicht (5) ausdehnt, wobei der Sourcebereich (6) den ersten Leit fähigkeitstyp hat und dem ersten Gate-Bereich (3) gegen überliegt;
einem zweitem Gate-Bereich (7), der sich in einem Flä chenabschnitt der Kanalschicht (5) ausdehnt, wobei der zweite Gate-Bereich (7) den zweiten Leitfähigkeitstyp hat und einen Bereich bezüglich der Position hat, der dem Sour cebereich (6) gegenüberliegt;
einer Aussparung (8), die sich in der Kanalschicht (5) ausdehnt, die Aussparung (8) verläuft durch den zweiten Ga te-Bereich (7) und den Sourcebereich (6) und reicht bis an den ersten Gate-Bereich (3);
einer ersten Gate-Elektrode (9, 33, 42) elektrisch ver bunden mit dem ersten Gate-Bereich (3);
einer Source-Elektrode (9, 32, 41) elektrisch verbunden mit dem Sourcebereich (6);
einer zweiten Gate-Elektrode (10, 32, 43) elektrisch verbunden mit dem zweiten Gate-Bereich (7);
einer Drain-Elektrode (12), die sich auf der Rückseite des Halbleitersubstrates (1) ausdehnt; und
einem sich unter dem ersten Gate-Bereich(3) befindendem Körperbruchbereich (4), der den ersten Leitfähigkeitstyp hat, wobei der Körperbruchbereich (4) eine Störstellenkon zentration höher als die der Halbleiterschicht (2) auf weist.

14. Eine Siliziumkarbidhalbleitervorrichtung nach Anspruch 13, ferner mit einem zweiten Leitfähigkeitstypbereich (3a) angrenzend an eine Kante des ersten Gate-Bereiches (3) und tiefer als der erste Gate-Bereich (3), wobei der zweite Leitfähigkeitstypbereich (3a) eine Störstellenkonzentration hat, die niedriger als die des ersten Gate-Bereiches (3) ist.