DE102016215276B4 - Kontaktierung von soi-substraten - Google Patents

Kontaktierung von soi-substraten Download PDF

Info

Publication number
DE102016215276B4
DE102016215276B4 DE102016215276.9A DE102016215276A DE102016215276B4 DE 102016215276 B4 DE102016215276 B4 DE 102016215276B4 DE 102016215276 A DE102016215276 A DE 102016215276A DE 102016215276 B4 DE102016215276 B4 DE 102016215276B4
Authority
DE
Germany
Prior art keywords
cells
tap
gate electrode
substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016215276.9A
Other languages
English (en)
Other versions
DE102016215276A1 (de
Inventor
Christian Haufe
Ingolf Lorenz
Michael Zier
Ulrich Hensel
Navneet Jain
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102016215276A1 publication Critical patent/DE102016215276A1/de
Application granted granted Critical
Publication of DE102016215276B4 publication Critical patent/DE102016215276B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Ein integrierter Schaltkreis miteinem Halbleitervollsubstrat;einer vergrabenen Oxidschicht, die auf dem Halbleitervollsubstrat ausgebildet ist;einer Vielzahl von Zellen (350, 355), die über der vergrabenen Oxidschicht ausgebildet sind, wobei jede Zelle ein Transistorbauelement aufweist;einer Vielzahl von Gateelektrodenleitungen (318), die durch die Vielzahl von Zellen (350, 355) verlaufen und Gateelektroden für die Transistorbauelemente der Zellen (350, 355) bereitstellen; undeiner Vielzahl von Tap-Zellen (110, 310), die zur elektrischen Kontaktierung des Halbleitervollsubstrats ausgebildet sind und an Positionen angeordnet sind, die unterschiedlich zu Positionen unterhalb oder oberhalb der Vielzahl der Zellen (350, 355) mit den Transistorbauelementen sind, wobei mindestens eine aus der Vielzahl von Tap-Zellen (110, 310) zwischen eingebetteten Randzellen (120, 220, 220', 320) angeordnet ist; undwobei mindestens eine aus der Vielzahl von Tap-Zellen (110, 310) zwischen eingebetten Randzellen (120, 220, 220', 320) angeordnet ist, die von Rand-Gateelektrodenleitungen (320) gekreuzt werden, die eine größere Breite als die Gateelektrodenleitungen aufweisen.

Description

  • HINTERGRUND DER ERFINDUNG
  • GEBIET DER ERFINDUNG
  • Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und Halbleiterbauteile und insbesondere die Bildung von Kontakten zu Halbleitersubstraten von SOI-Bauteilen.
  • BESCHREIBUNG DES STANDES DER TECHNIK
  • Die Herstellung von modernen integrierten Schaltungen, wie beispielsweise CPUs, Speichergeräten, ASICs (anwendungsspezifische integrierte Schaltungen) und dergleichen, erfordert die Bildung einer großen Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. In einer Vielzahl von elektronischen Schaltungen, stellen Feldeffekttransistoren eine wichtige Art von Schaltungselementen dar, die wesentlich die Leistung der integrierten Schaltungen bestimmen. Im Allgemeinen wird eine Vielzahl von Verfahrenstechniken derzeit zur Herstellung von Feldeffekttransistoren (FETs) praktiziert, wobei für viele Arten von komplexen Schaltungen die MOS-Technologie derzeit einer der vielversprechendsten Ansätze aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und / oder Stromaufnahme und / oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Verwendung von beispielsweise der CMOS-Technologie werden Millionen von N-Kanal-Transistoren und P-Kanal-Transistoren auf einem Substrat, das eine kristalline Halbleiterschicht einschließt, gebildet.
  • Heutzutage werden die FETs in der Regel auf Silicon-on-Insulator (SOI) - Substraten und insbesondere Fully Depleted Silizium-auf-Isolator (FDSOI) - Substraten hergestellt. Die Kanäle der FETs sind in dünnen Halbleiterschichten gebildet, die typischerweise aus einem Siliziummaterial oder einem anderen Halbleitermaterialien hergestellt sind oder dieses umfassen, wobei die Halbleiterschichten auf isolierenden Schichten, vergrabenen Oxid (BOX) - Schichten gebildet sind, die wiederum die auf Halbleitervollsubstraten ausgebildet werden. Ein schwerwiegendes Problem, das durch die aggressive Runterskalierung der Halbleitervorrichtungen verursacht ist, muss in dem Auftreten von Kriechströmen gesehen werden. Da die Leckströme von den Schwellenspannungen der FETs abhängen, kann eine Vorspannung des Substrats (Back-Biasing) die Verlustleistung reduzieren. Mit dieser fortschrittlichen Technik wird das Substrat oder eine geeignete Wanne (well) vorgespannt, um die Transistorschwellenwerte zu erhöhen, wodurch Leckströme reduziert werden. In PMOS-Bauteilen wird der Körper des Transistors mit einer Spannung, die höher ist als die positive Versorgungsspannung VDD, vorgespannt. In NMOS -Bauteilen wird der Körper des Transistors auf eine Spannung niedriger als die negative Versorgungsspannung Vss vorgespannt.
  • In der US 8 443 306 B1 wird ein integrierter Schaltkreis auf FDSOI-Basis beschrieben, bei dem ein Biasing von PMOS-Transistoren mithilfe von Tap-Zellen erfolgt. In der US 2014/0 176 216 A1 wird ein integrierter Schaltkreis beschrieben, der Standardzellen mit Transistoren und Clock-Tree-Zellen, die von den Standardzellen umgeben werden und ebenfalls Transistoren aufweisen, umfasst. In der US 2011/0 278 581 A1 wird ein integrierter Schaltkreis mit MOSFETs beschrieben, die oberhalb von Dotierstoffdiffusionsgebieten eines SOI-Substrats ausgebildet sind, wobei die Dotierstoffdiffusionsgebiete über durch die Isolierschicht des SOI-Substrats geführte Verbindungen mit Metallleitungen verbunden sind.
  • 1a zeigt eine SOI-Konfiguration mit einem Halbleitervollsubstrat 10, wobei ein N+ dotierter Bereich 11 und einen P+ dotierten Bereich 12 in dem Halbleitervollsubstrat 10 ausgebildet sind. Ferner umfasst die SOI-Konfiguration eine BOX-Schicht 13, die auf dem Halbleitervollsubstrat 10 gebildet ist, und eine Halbleiterschicht 20, die auf der BOX-Schicht 13 gebildet ist und einen Kanalbereich bereitstellt. 1a zeigt auch eine Schicht aus einem Gateelektrodenmaterial 14, beispielsweise Polysilizium, die über der Halbleiterschicht 20 ausgebildet ist. Der N+ dotierte Bereich 11 und der P+ dotierte Bereich 12 werden für das Back-Biasing der P-Kanal-FET-Gates beziehungsweise N-Kanal-FET-Gates verwendet. In integrierten Schaltungen (IC), werden Zellstrukturen durch Gateelektrodenleitungen (Poly-Leitungen) 14a gebildet, die Standardzellen der aktiven Halbleiterbauelemente, wie das in 1a gezeigte, definieren. Im Allgemeinen verlaufen die Polysilizium (Poly) - Leitungen (Linien) 14a (1b und 1e) parallel zueinander. Es wird darauf hingewiesen, dass die Gates der FETs zusätzlich zu dem Polymaterial ein Metallmaterial umfassen können. In fortschrittlichen ICs sind die Gate-Konstrukte so klein, dass sie mit den aktuellen Technologien, nicht als beliebig platzierte Gates hergestellt werden können. Stattdessen muss ein regelmäßiges Raster (Gitter) von Poly-Leitungen 14a hergestellt werden, die aus parallelen Poly-Leitungsformen 14a mit genau definierter Breite und Beabstandung bestehen, wie es in 1b gezeigt ist. Danach werden in zusätzlichen Herstellungsschritten unerwünschte Poly-Leitungen 14a mit einer Poly-Leitung (PC) - Schnittmaske entfernt. Das regelmäßige Poly-Leitungsraster („Meer von Gates“) muss von Randzellen umgeben sein, die parallel Poly-Leitungen 15 von größeren Breiten umfassen, um die regulären Poly-Leitungen 14a der Standardzellen gegen Polierdefekte während der Herstellung zu schützen.
  • Um die Zeit zu verringern, die dafür erforderlich ist, den Design-Prozess auszuführen, sind Zellenbibliotheken erstellt worden, in denen Standardzellen-Designs zur Verfügung stehen. Natürlich gibt es Anwendungen, die eine oder mehrere spezialisierte Zellen erfordern können, in welchem Fall die Designer entweder eine individuelle Zelle für das Layout erstellen oder eine Bibliothek-Zelle in einer Weise zu verändern, die durch das gewünschte Design bedingt ist. Das resultierende Layout wird verwendet, um die gewünschte integrierte Schaltung herzustellen. Je nach dem verwendeten Design und der verwendeten Bibliothek kann ein Back-Biasing für die PMOS- oder NMOS-Bauteile oder für beide erfolgen. Zur Vorspannung des Körpers der NMOS und PMOS der Standardzellen werden Spannungen durch Ladungspumpen erzeugt, die benutzerdefinierte Blöcke sind, die VDDbias und VSSbias Spannungen liefern. Jede Standardzellenreihe muss mindestens eine (Körper- oder Wannen-) Tap-Zelle aufweisen. Allerdings haben Designer manchmal eine Regel für eine Anordnung einer Tap-Zelle in einer Standard-Zellreihe in jedem bestimmten Abstand in regelmäßigen Abständen.
  • Ähnlich dem Raster von Standard-Zellen wird üblicherweise ein Raster von Tap-Zellen in einem integrierten Schaltungsentwurf dazu verwendet, für den Körper der Transistoren eine Vorspannung zu liefern. Die Tap-Zellen müssen elektrische Verbindungen zwischen einem Netzwerk, das Vorspannungen liefert, und den P+ / N+ - Regionen, wie den Bereichen 11 und 12, die in 1a gezeigt sind, bilden. Da das Vorspannungs-Netzwerk auf Metallschichten ausgeführt ist, die mehrere Schichten oberhalb der BOX-Schicht 13, die in 1a gezeigt ist, geroutet werden, und da die P+ / N+ - Bereiche 11 und 12 sich unterhalb der BOX-Schicht 13 in dem Vollsubstrat 10 befinden, müssen Teile der BOX-Schicht 13 (die einen sehr guten Isolator darstellt) entfernt werden, um Kontakte zu den Bereichen 11, 12 zu schaffen. Da die BOX-Schicht 13 relativ dick ist, müssen die Öffnungen, die in die BOX-Schicht 13 geätzt werden, relativ groß sein. Daher stellt sich ein besonderes Problem bei den herkömmlichen Techniken, wie in den 1c bis 1e veranschaulicht.
  • 1c zeigt eine Anordnung ähnlich der in 1a gezeigten, wobei nach dem Strukturieren der Halbleiterschicht 20 eine Öffnung in der BOX-Schicht 13 gebildet wird, die mit der Poly-Materialschicht 14 gefüllt wird, die zur Bildung der Gateelektroden 14a von FETs verwendet wird. Die Öffnung der BOX-Schicht 13 ist im Bereich des regulären Poly-Leitungsrasters gebildet, das in 1b gezeigt ist. Die Poly-Materialschicht 14 wird nach der Bildung der Öffnung in der BOX-Schicht 13 für die Bildung eines Back-Biasing-Kontakts gebildet. Eine Maskenschicht 16 wird über der Poly-Materialschicht 14 gebildet, wie es in 1c gezeigt ist. Wie in 1d gezeigt wird die Maskenschicht 16 durch ein Standardlithographieverfahren strukturiert, um eine strukturierte Maske 17 zu erhalten, die für die Ausbildung von Poly-Leitungen (Gates) 14a über der BOX-Schicht 13 verwendet wird (siehe 1e).
  • Es bildet sich jedoch während des Ätzprozesses zur Erzeugung der Poly-Gates 14a ein dünner Poly-Grat 19 in der Öffnung der BOX-Schicht 13. Tatsächlich kann die Bildung des Poly-Grats 19 nicht richtig kontrolliert werden, da der Fokus der verwendeten Lithographie-Vorrichtung auf den Positionen, an denen die Poly-Gates 14a ausgebildet werden müssen, liegt. Auf der anderen Seite kann die Bildung des Poly Grats 19 aufgrund des regelmäßigen Poly-Linienrasters nicht vermieden werden. Die unerwünschte Bildung des Poly-Grats 19 in der Öffnung der BOX-Schicht 13 führt zu einer Verunreinigung des Wafers, da die instabile Poly-Gratstruktur 19 leicht während der weiteren Verarbeitung abbricht.
  • Angesichts der oben beschriebenen Situation stellt die vorliegende Erfindung eine Technik zur Ausbildung von Substratkontakte bereit, die eine Waferverschmutzung aufgrund von Polyresten, die durch die Bildung von dünnen Poly-Graten in großen BOX-Öffnungen in Herstellungsprozessen des Stands der Technik verursacht wird, vermeidet.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand die Bildung von Halbleiterbauelementen mit Transistorbauelementen und insbesondere integrierte Schaltungen mit (MOS) FETs einschließlich Tap-Zellen für das Back-Biasing der Transistorbau elemente.
  • Es wird bereitgestellt: Ein integrierter Schaltkreis mit einem Halbleitervollsubstrat, einer vergrabenen Oxidschicht, die auf dem Halbleitervollsubstrat ausgebildet ist, einer Vielzahl von Zellen, die über der vergrabenen Oxidschicht ausgebildet sind, wobei jede Zelle ein Transistorbauelement aufweist, einer Vielzahl von Gateelektrodenleitungen, die durch die Vielzahl von Zellen verlaufen und Gateelektroden für die Transistorbauelemente der Zellen bereitstellen, und einer Vielzahl von Tap-Zellen, die zur elektrischen Kontaktierung des Halbleitervollsubstrats ausgebildet sind und an Positionen angeordnet sind, die unterschiedlich zu Positionen unterhalb oder oberhalb der Vielzahl der Zellen mit den Transistorbauelementen sind, wobei mindestens eine aus der Vielzahl von Tap-Zellen zwischen eingebetteten Randzellen angeordnet ist und mindestens eine aus der Vielzahl von Tap-Zellen zwischen eingebetten Randzellen angeordnet ist, die von Rand-Gateelektrodenleitungen gekreuzt werden, die eine größere Breite als die Gateelektrodenleitungen aufweisen. Die integrierte Schaltung kann ferner eine Vielzahl von Füll-Zellen in Bereichen, die Transistoren enthalten können oder nicht, aufweisen, um beispielsweise die PC-Leitungen zu verbinden.
  • Die Tap-Zellen stellen elektrische Verbindungen zwischen N-dotierten / P-dotierten Bereichen eines Halbleitervollsubstrat, über die die Transistorbauelemente ausgebildet sind, und ein Vorspannungs-Netzwerk, das für das Back-Biasing der Transistorbauelementen verwendet wird, bereit. Die Transistorbauelemente können Gateelektroden aufweisen, die aus einem Metallmaterial und einem Polysiliziummaterial hergestellt sein können, wobei das Polysiliziummaterial in Form von (Poly-) Gateelektrodenleitungen bereitgestellt wird, die durch ein Raster von regulären (Standard-) Zellen verlaufen.
  • Figurenliste
  • Die Erfindung kann in Verbindung mit den beigefügten Zeichnungen unter Bezugnahme auf die folgende Beschreibung verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente identifizieren, und in denen:
    • 1a-1e ein herkömmliches Back-Biasing eines Standardzellengitters veranschaulichen, wobei 1a eine SOI-Konfiguration zeigt, die dotierte Bereiche in einem Halbleitervollsubstrat aufweist, die für ein Back-Biasing verwendet werden, 1b ein regelmäßiges Standardzellenraster mit parallelen Poly-Leitungen und Grenzzellen zeigt, und die 1c-1e ein Problem der Waferverschmutzung im Zusammenhang mit dünnen Poly-Graten in relativ großen Öffnungen, die in BOX Schichten gebildet sind, veranschaulichen;
    • die 2a bis 2c Tap-Zellen - Standardzellen-Designs für ICs, wobei Substratkontakte außerhalb eines regulären Poly-Leitungsraster positioniert werden, veranschaulichen;
    • die 3a und 3b alternative Tap-Zellen - Standardzellen-Designs für ICs zeigen, die nicht Bestandteil der vorliegenden Erfindung sind, wobei Substratkontakte außerhalb eines regulären Poly-Leitungsraster positioniert werden; und
    • 4 ein weiteres alternatives Tap-Zellen-Standardzellen-Design für ICs zeigt, das nicht Bestandteil der vorliegenden Erfindung ist, wobei Substratkontakte außerhalb eines regulären Poly-Leitungsraster positioniert werden.
  • DETAILLIERTE BESCHREIBUNG
  • Wie leicht für Fachleute auf dem Gebiet nach einem vollständigen Lesen der vorliegenden Anmeldung ersichtlich sein wird, sind die vorliegenden Verfahren auf eine Vielzahl von Technologien, beispielsweise NMOS, PMOS, CMOS, etc. anwendbar, und sie können ohne weiteres auf eine Vielzahl von Bauteilen, einschließlich, aber nicht beschränkt auf, Logikvorrichtungen, SRAM-Vorrichtungen usw., insbesondere im Rahmen der FDSOI Technologien zur Herstellung von integrierten Schaltkreisen (ICs) verwendet werden. Im Allgemeinen werden hier Fertigungstechniken und Halbleitervorrichtungen, bei denen back (Substrat)-biased N-Kanal-Transistoren und / oder P-Kanal-Transistoren ausgebildet werden können, beschrieben. Die Herstellungstechniken können in CMOS-Fertigungsprozesse integriert werden. Die Techniken und Technologien, die hier beschrieben werden, können dazu verwendet werden, MOS-integrierte Schaltungsbauteile, einschließlich NMOS integrierte Schaltungsbauteile, PMOS integrierte Schaltungsbauteile und CMOS-integrierte Schaltungsbauteile herzustellen. Insbesondere werden die hierin beschriebenen Verfahrensschritte in Verbindung mit jedem Halbleiterbauteilherstellungsverfahren verwendet, das Gate-Strukturen für integrierte Schaltungen einschließlich sowohl planarer als auch nicht-planarer integrierter Schaltungen bildet. Obwohl der Begriff „MOS“ sich eigentlich auf ein Bauteil bezieht, das eine Metallgateelektrode und einen Oxid-Gate-Isolator aufweist, wird dieser Begriff durchgängig so verwendet, dass er sich auf jedes Halbleiterbauelement bezieht, das eine leitfähige Gateelektrode (sei es aus Metall der einem anderen leitfähigen Material) aufweist, die über einem Gateisolator (ob Oxid oder ein anderer Isolator) angeordnet ist, der wiederum über einem Halbleitervollsubstrat positioniert ist.
  • Die vorliegende Erfindung stellt im allgemeinen Techniken zur Bildung von Kontakten zu Vollsubstraten von FDSOI-Bauteilen zum Ermöglichen eines Back-Biasing derselben und ein Design für Tap-Zellen und Standardzellen bereit, wobei ein Poly-Material, das für die Herstellung von Poly-Gate-Leitungen ausgebildet wird, nicht in Öffnungen einer BOX-Schicht eines FDSOI Substrats gebildet wird.
  • Exemplarische Tap-Zellen-Standardzellen-Designs für ICs gemäß der vorliegenden Erfindung sind in den 2a bis 2c dargestellt. Substratkontakte zum Back-Biasing von FETs sind außerhalb des regelmäßigen Rasters (Gitters) von Standardzellen, die jeweils einen FET aufweisen, vorgesehen. Das Zellendesign 100, das in 2a gezeigt wird, ist durch eine Tap-Zelle / BOX - Öffnung 110 charakterisiert, die in einem Bereich eines Wafers vorgesehen ist, in dem kein Poly-Material als Teil eines regelmäßigen Polyleitungsrasters (Polylinienrasters) oder eines Polygates gebildet ist. Das Wafersubstrat kann in einem P-dotierten Bereich 130 und einem N-dotierten Bereich 135, die den in 1a gezeigten Bereichen 11 und 12 ähnlich sein können, kontaktiert. Die Tap-Zelle / BOX - Öffnung 110 ist zwischen eingebetteten Randzellen / Polyleitungen 120 angeordnet. Die eingebetteten Randzellen 120 können den Randzellen 15 des herkömmlichen Design (siehe 1b) ähnlich sein, aber sie sind in einem ansonsten regelmäßigen Raster von Standardzellen statt an den Rändern des Rasters gebildet.
  • Die Standardzellen können jede Art von Logikzellen darstellen, die FETs umfassen, beispielsweise Inverter, NAND-Gate-Zellen, Multiplexer und dergleichen. Wie es in 2b gezeigt ist, können insbesondere untere Randzellen 220 (obere Zeichnung der 2b) und oberen Randzellen 220' (untere Zeichnung der 2b) gebildet werden kann. Das Wafersubstrat kann in dem P-dotierten Bereich 230 und dem N-dotierten Bereich 235 durch die Öffnung 210 kontaktiert werden. Als Folge des veranschaulichten Designs sind Poly-Leitungen des Rasters von Standardzellen immer ausreichend von Öffnungen in BOX-Schichten (nämlich außerhalb der Randzellen 120) beabstandet, sodass keine Poly-Verschmutzung durch eine unerwünschte Bildung instabiler Poly-Strukturen in diesen Öffnungen verursacht wird, wie es oben mit Bezug auf den Stand der Technik beschrieben ist.
  • Als eine Folge der breiteren Poly-Formgebung 320 in den eingebetteten Randzellen neben den Substratkontakten, können Tap-Zellen nicht länger über oder unter normalen Standardzellen platziert werden, da diese Standardzellen das reguläre Poly-Leitungsraster verwenden. Stattdessen können Tap-Zellen in Tap-Zellen-Spalten, die an der unteren Standard-Zellenrandreihe beginnen und an der oberen Standardzellenrandreihe enden, platziert werden, wie es in 2c dargestellt ist. Im Einzelnen zeigt 2c ein Tap-Zellen - Standardzellen-Design 300 für einen IC mit Standardzellen 350 an einer unteren Grenze und Standardzellen 355 an einer oberen Grenze einer spezifizierten Region eines Wafers. Ähnlich wie bei einem herkömmlichen Design werden Randzellen und Rand-Polyleitungen 315 an den linken und rechten Grenzen der Region zur Verfügung gestellt. Die Grenz-Polyleitungsformen 315 haben größere Breiten als die Poly-Leitungen 318 der Standard-Zellen, um diese regulären Poly-Leitungen 318 während der weiteren Herstellung gegen Polierdefekte zu schützen.
  • Poly-Leitungen 318 der Standardzellen verlaufen parallel zueinander. Die herkömmliche Regelmäßigkeit des Poly-Leitungsrasters wird durch die Bereitstellung von Spalten von eingebetteten (inneren) Randzellen / Poly-Leitungen 320 gebrochen. Zwischen zwei Spalten von eingebetteten Randzellen / Poly-Leitungen 320, sind Öffnungen in der BOX-Schicht 310 und Tap-Zellen zur Kontaktierung von N-dotierten und P-dotierten Bereichen des Halbleitervollsubstrats des Wafers angeordnet. Der N-dotierte Bereich kann ein Bereich sein, der stark mit einem N-Typ-Dotierstoff, wie Phosphor, Arsen oder dergleichen, dotiert ist. Der P-dotierte Bereich kann ein Bereich sein, der stark mit einem P-Typ-Dotierstoff, wie Bor, Indium oder dergleichen, dotiert ist. „Stark dotiert“ kann zum Beispiel jede Dotierstoffkonzentration von über 1019 / cm3 umfassen. Die Tap-Zellen stellen elektrische Verbindungen zwischen den N-dotierten / P dotierten Bereichen eines Vollsubstrats, über dem die Transistorbauelemente ausgebildet sind, und ein Vorspannspannungsnetz, das für ein Back-Biasing der Transistorbauelementen verwendet wird, bereit.
  • Es wird darauf hingewiesen, dass in dem in 2c gezeigten Design Tap-Zellen in gleichmäßig beabstandeten Intervallen in Spalten der IC-Konfiguration positioniert werden können. Es kann bevorzugt sein, dass der Abstand zwischen Tap-Zellen nicht den maximal zulässigen Abstand überschreitet, der unter Verwendung der Designregeln erhalten wird, die mit dem IC verbunden sind. Insbesondere können die Designregeln den maximalen Abstand von einem beliebigen Punkt in dem Substrat oder Wannenbereich zum nächstgelegenen Substrat- beziehungsweise Wannen-Tap spezifizieren. Außerdem sollte beachtet werden, dass die Tap-Zellen zusätzlich zum Anschluss von dotierten Bereichen des Halbleitervollsubstrats Entkopplungskondensatoren für Energieleitungen bereitstellen können, um Bereiche effizienter zu verwenden, die von den Tap-Zellen belegt werden.
  • Die Tap-Zellen können in einem IC-Design-Layout vor, nach oder gleichzeitig mit dem Layout von Standardzellen angeordnet werden. Kriechstromreduzierung und -kontrolle kann durch die Anzahl und die Positionierung der Tap-Zellen optimiert werden. Der Intervallabstand der Tap-Zellen kann von den geometrischen Abmessungen der zugeordneten FETs und anderer Vorrichtungen abhängen, sodass, nach Maßgabe sich weiter verringernder Geometrien, die Frequenz und der Abstand der Tap-Zellen voneinander nach Wunsch erhöht oder verringert werden kann.
  • Jede der Tap-Zellen kann auch eine Vorspannungsquelle und / oder - Steuerung (beispielsweise Kontroller), die von der Spannungsquelle getrennt ist, und / oder eine Steuerung der zugehörigen Bauteile umfassen. Die Spannungsquelle und / oder -steuerung für die Tap-Zellen können lokal oder relativ zu den zugehörigen Vorrichtungen entfernt angeordnet sein, möglicherweise sogar auf einem separaten Die oder Chip. Jede Tap-Zelle kann separate Spannungsquellen haben. Alternativ können alle Tap-Zellen von einer einzelnen Spannungsquelle gesteuert werden. Clusters von Tap-Zellen innerhalb eines IC können jeweils eine Spannung teilen, so dass jeder Cluster von Tap-Zellen in einem IC an eine entsprechende Spannungsquelle und / oder -steuerung angeschlossen ist.
  • Hier und in den folgenden Beispielen können die offenbarten Layouts in einem IC-Designwerkzeug integriert werden, das eine Vielzahl von elektronischen Software-Designwerkzeuge enthalten kann, die mit verschiedenen Datenbanken verbunden sein können, wie beispielsweise die einer Halbleiter-Foundry und / oder eines oder mehrerer Kunden einer Foundry. Insbesondere kann das IC-Design-Werkzeug eine Vielzahl von Bauelementbibliotheken enthalten, auf die über eine grafische Benutzerschnittstelle zugegriffen werden kann, wobei Zellen von einzelnen Bauelementbibliotheken in einem IC-Design-Layout angeordnet werden können.
  • In diesem Beispiel sowie in den nicht erfindungsgemäßen Beispielen, die im Folgenden unter Bezugnahme auf die 3a, 3b und 4 beschrieben werden, kann das offenbarte Tap-Zellen-Standardzellen-Design in Zusammenhang mit der Herstellung von Halbleiterbauelementen verwendet werden, die SOI- oder FDSOI-FETs umfassen können. Die FETs, die mithilfe der Tap-Zellen back-biased sein können, können FETs umfassen, die Konfigurationen ähnlich der in 1a gezeigten aufweisen. Im Einzelnen kann ein FET, der mittels des hierin offenbarten Designs back-biased sein kann, auf einem FDSOI-Substrat gebildet werden, das ein Vollsubstrat, eine BOX-Schicht, die auf dem Vollsubstrat gebildet ist, und eine Halbleiterschicht, die auf der BOX-Schicht gebildet ist, umfassen.
  • Das Halbleitervollsubstrat kann ein Siliziumsubstrat sein, insbesondere, ein Einkristall-Siliziumsubstrat. Andere Materialien können zum Ausbilden des Halbleitersubstrats verwendet werden, wie beispielsweise Germanium, Silizium-Germanium, Gallium-Phosphat, Gallium-Arsenid usw. Der Halbleitervollsubstrat umfasst N+ / P+ dotierte Bereiche für das Back-Biasing. Die BOX-Schicht kann ein dielektrisches Material umfassen, wie beispielsweise Siliciumdioxid, und kann beispielsweise eine Dicke von mindestens 50 nm aufweisen. Die Halbleiterschicht kann den Kanalbereich des FETs bereitzustellen, und kann jedes geeignete Halbleitermaterial, wie Silizium, Silizium / Germanium, Silicium / Kohlenstoff, anderen II-VI oder Ill-V-Halbleiterverbindungen und dergleichen enthalten. Die Halbleiterschicht kann eine Dicke aufweisen, die für einen vollständig verarmten (fully depleted) Feldeffekttransistor, beispielsweise eine Dicke in einem Bereich von etwa 5-8 nm.
  • Der FET umfasst eine Gateelektrode, die über der Halbleiterschicht gebildet ist. Die Gateelektrode kann ein Metall-Gate und Polysilizium-Gate-Materialien umfassen. Das Material des Metall-Gates kann davon abhängen, ob das Transistorbauelement, das zu bilden ist, ein P-Kanal-Transistor oder ein N-Kanal-Transistor ist. In Ausführungsformen, in denen das Transistorbauelement ein N-Kanal-Transistor ist, kann das Metall La, LaN oder TiN umfassen. In Ausführungsformen, in denen das Transistorbauelement ein P-Kanal-Transistor ist, kann das Metall AI, AIN oder TiN umfassen.
  • Das Metall-Gate kann ein austrittsarbeitsfunktionseinstellendes Material umfassen, beispielsweise TiN. Insbesondere kann das Metall-Gate ein austrittsarbeitsfunktionseinstellendes Material umfassen, das ein geeignetes Übergangsmetall-Nitrid umfasst, beispielsweise eine solches aus den Gruppen IV-VI des Periodensystems, einschließlich, beispielsweise Titannitrid (TiN), Tantalnitrid (TaN), Titanaluminiumnitrid (TiAIN), Tantal-Aluminiumnitrid (TaAIN), Niobnitrid (NbN), Vanadiumnitrid (VN), Wolframnitrid (WN) und dergleichen, mit einer Dicke von ca. 1-60 nm. Außerdem kann die effektive Austrittsarbeit des Metallgates durch zugesetzte Dotierstoffe, beispielsweise AI, C oder F, eingestellt werden. Das Poly-Gate kann auf dem Metallgate gebildet werden.
  • Die Gateelektrode kann von der Halbleiterschicht des FDSOI-Substrats durch ein Gatedielektrikum getrennt sein. Das Gatedielektrikum kann eine Materialschicht mit großem k mit einer Dielektrizitätskonstante k von über 4 umfassen. Die Materialschicht mit großem k kann ein Übergangsmetalloxid, wie beispielsweise mindestens eines von Hafniumoxid, Hafniumdioxid und Hafnium-Silizium-Oxynitrid, umfassen, und es kann direkt auf der Halbleiterschicht des FDSOI-Substrats gebildet sein.
  • Andere beispielhafte Tap-Zellen-Standardzellen-Designs für ICs, die nicht Bestandteil der vorliegenden Erfindung sind, sind in den 3a und 3b gezeigt. Die Designs 400 und 500 integrieren Elemente der Randzellen von oben und unten vergleichbar mit denen, die in den 2a bis 2c gezeigt sind, aber mit einer erhöhten Zellbreite, wie aus den 3a und 3b entnommen werden.
  • Die Tap-Zellen der Layouts 400 und 500 benötigen verglichen mit denjenigen, die in den 2a-2c gezeigt sind, mehr Fläche pro Zelle, aber sie können innerhalb des Layouts beliebig platziert werden. Daher kann die Platzierung der Tap-Zellen in einer flexibleren Art und Weise erreicht werden, und es können weniger Tap-Zellen erforderlich sein, wenn sie in Schachbrett-Design angeordnet werden. Auch sind an den Platzierungsgrenzen keine speziellen Randzellen zur Anpassung an das Tap-Zellen-Polyleitungsraster erforderlich.
  • Wie in 3a gezeigt umfasst das Layout 400 eingebettete Randzellen 420 und eine obere / untere Zellenstruktur 440. Eine Öffnung 410 ist in der BOX-Schicht zwischen den Strukturen 420 und 440 angeordnet. Die Öffnung 410 ermöglicht die elektrische Kontaktierung des P-dotierten Bereichs 430 und des N-dotierten Bereichs 435, die in dem Halbleitervollsubstrat für ein Back-Biasing eines Transistorbauelements ausgebildet sind, das über der Halbleiterschicht und in dem Halbleitervollsubstrat gebildet ist. Ein solches Tap-Zellenlayout 400 kann in einem Tap-Zellen-Standardzellen-Layout 500 verwendet werden, wie es in 3b veranschaulicht ist.
  • Ähnlich dem Layout, das in 2c gezeigt ist, weist dasjenige, das in 3b gezeigt ist, Spalten von Randzellen / Polyleitungen 515 und parallel angeordnete Polyleitungen 518 auf. Außerdem sind eingebettete Randzellen / Polyleitungen 520 vorgesehen, zwischen denen Öffnungen 510 in der BOX Schicht und somit Tap-Zellen angeordnet sein können.
  • Gemäß einem anderen nicht erfindungsgemäßen Beispiel, das in 4 gezeigt ist, kann die Notwendigkeit für relativ breite eingebettet Poly-Leitungen, wie es in den 3a und 3b gezeigt ist, durch geeignet gewählte Post-Design-Kompensation (Re-Targeting) und entsprechende Designregeln vermieden werden. Dadurch kann der Platz, der zum Implementieren der Tap-Zelle benötigt wird, die für eine beliebige Platzierung geeignet ist, reduziert werden. Das Layout 600, das in 4 gezeigt ist, umfasst eingebettete Randzellen / Polyleitungen 620 und ein Struktur 640 von eingebetteten oberen / unteren Zellen mit einer Öffnung, die in der BOX-Schicht 610 zum Kontaktieren P-dotierter 630 und N-dotierter 635 Bereiche, wie oben beschrieben, ausgebildet ist.
  • Als Ergebnis stellt die vorliegende Erfindung Tap-Zellen-Standardzellen-Layouts bereit, die die Bildung von Poly-Material in Öffnungen vermeidet, die in BOX-Schichten von FDSOI-Substraten für das Kontaktieren dotierter Bereiche von Vollsubstraten der FDSOI-Substrate für ein Back-Biasing der FETs ausgebildet werden. Dadurch kann eine Kontamination von Wafern aufgrund von Poly-Verunreinigungen, die aus instabilen Poly-Strukturen, die in den Öffnungen der BOX-Schichten gebildet werden, vermieden werden.

Claims (6)

  1. Ein integrierter Schaltkreis mit einem Halbleitervollsubstrat; einer vergrabenen Oxidschicht, die auf dem Halbleitervollsubstrat ausgebildet ist; einer Vielzahl von Zellen (350, 355), die über der vergrabenen Oxidschicht ausgebildet sind, wobei jede Zelle ein Transistorbauelement aufweist; einer Vielzahl von Gateelektrodenleitungen (318), die durch die Vielzahl von Zellen (350, 355) verlaufen und Gateelektroden für die Transistorbauelemente der Zellen (350, 355) bereitstellen; und einer Vielzahl von Tap-Zellen (110, 310), die zur elektrischen Kontaktierung des Halbleitervollsubstrats ausgebildet sind und an Positionen angeordnet sind, die unterschiedlich zu Positionen unterhalb oder oberhalb der Vielzahl der Zellen (350, 355) mit den Transistorbauelementen sind, wobei mindestens eine aus der Vielzahl von Tap-Zellen (110, 310) zwischen eingebetteten Randzellen (120, 220, 220', 320) angeordnet ist; und wobei mindestens eine aus der Vielzahl von Tap-Zellen (110, 310) zwischen eingebetten Randzellen (120, 220, 220', 320) angeordnet ist, die von Rand-Gateelektrodenleitungen (320) gekreuzt werden, die eine größere Breite als die Gateelektrodenleitungen aufweisen.
  2. Der integrierte Schaltkreis von Anspruch 1, in dem das Halbleitervollsubstrat zumindest eines von einem N-dotierten und einem P-dotierten Bereich umfasst, der mit einer der Vielzahl von Tap-Zellen (110, 310) assoziiert ist und elektrisch durch die eine der Vielzahl von Tap-Zellen (110, 310) mit einer Vorspannungsquelle über einen Kontakt verbunden ist, der in einer Öffnung der vergrabenen Oxidschicht ausgebildet ist.
  3. Der integrierte Schaltkreis von einem der vorhergehenden Ansprüche, in dem die Vielzahl von Tap-Zellen (110, 310) in zumindest einer Spalte parallel zu Spalten der Vielzahl von Zellen (350, 355) mit den Transistorbauelementen so angeordnet ist, dass die Tap-Zellen (110, 310) in der zumindest einen Spalte benachbart zueinander angeordnet sind.
  4. Der integrierte Schaltkreis von einem der vorhergehenden Ansprüche, weiterhin mit Grenzzellen, die benachbart zu äußersten der Vielzahl von Zellen (350, 355) angeordnet sind und Gateelektrodenleitungen (315) mit einer Breite größer als die Breite der Gateelektrodenleitungen, die durch die Vielzahl von Zellen (350, 355) mit Transistorbaueleementen verlaufen, aufweisen.
  5. Der integrierte Schaltkreis von einem der vorhergehenden Ansprüche, in dem die vergrabene Oxidschicht und das Halbleitervollsubstrat Teil eines Fully Depleted Silizium-auf-Isolator- Substrats sind.
  6. Der integrierte Schaltkreis von einem der vorhergehenden Ansprüche, in dem die Gateelektrodenleitungen zumindest teilweise aus einem Polysiliziummaterial hergestellt sind.
DE102016215276.9A 2015-09-21 2016-08-16 Kontaktierung von soi-substraten Active DE102016215276B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562221199P 2015-09-21 2015-09-21
US62/221,199 2015-09-21
US201514968133A 2015-12-14 2015-12-14
US14/968,133 2015-12-14

Publications (2)

Publication Number Publication Date
DE102016215276A1 DE102016215276A1 (de) 2017-03-23
DE102016215276B4 true DE102016215276B4 (de) 2019-12-19

Family

ID=58224990

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016215276.9A Active DE102016215276B4 (de) 2015-09-21 2016-08-16 Kontaktierung von soi-substraten

Country Status (1)

Country Link
DE (1) DE102016215276B4 (de)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050044522A1 (en) * 2003-08-21 2005-02-24 Kawasaki Microelectronics, Inc. Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure
US20110278581A1 (en) 2010-05-17 2011-11-17 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8443306B1 (en) 2012-04-03 2013-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Planar compatible FDSOI design architecture
US20130307074A1 (en) * 2012-05-16 2013-11-21 International Business Machines Corporation Epitaxial Semiconductor Resistor With Semiconductor Structures On Same Substrate
US20140176216A1 (en) 2012-12-26 2014-06-26 Commissariat à I'énergie atomique et aux énergies alternatives Integrated circuit comprising a clock tree cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050044522A1 (en) * 2003-08-21 2005-02-24 Kawasaki Microelectronics, Inc. Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure
US20110278581A1 (en) 2010-05-17 2011-11-17 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8443306B1 (en) 2012-04-03 2013-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Planar compatible FDSOI design architecture
US20130307074A1 (en) * 2012-05-16 2013-11-21 International Business Machines Corporation Epitaxial Semiconductor Resistor With Semiconductor Structures On Same Substrate
US20140176216A1 (en) 2012-12-26 2014-06-26 Commissariat à I'énergie atomique et aux énergies alternatives Integrated circuit comprising a clock tree cell

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NOËL, JEAN-PHILIPPE. Optimisation de dispositifs FDSOI pour la gestion de la consommation et de la vitesse: application aux mémoires et fonctions logiques. Autre. Université de Grenoble, 2011 Français. NNT: 2011GRENT069. tel-00701765v2. S. 155-159. URL: https://tel.archives-ouvertes.fr/tel-00701765v2 [abgerufen am 13.06.2019] *

Also Published As

Publication number Publication date
DE102016215276A1 (de) 2017-03-23

Similar Documents

Publication Publication Date Title
DE102008045037B4 (de) Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
DE69432918T2 (de) Verfahren zum Herstellen eines CMOS-Bauteil mit Hoch- und Niedrigspannungstransistoren
DE19632110C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102009035409B4 (de) Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
DE102017126416A1 (de) FET mit negativer Kapazität mit verbessertem Zuverlässigkeitsverhalten
DE102019103481B4 (de) Durchkontaktierungsgrößen zur Reduzierung der Brückenbildungsgefahr und zur Verbesserung der Leistung
DE102014119174B4 (de) Halbleitervorrichtung mit mehrfach-schwellspannung und verfahren zu ihrer herstellung
DE112004002307T5 (de) Transistor mit Silizium- und Kohlenstoffschicht in dem Kanalbereich
DE102009049774A1 (de) BiCMOS-Schaltungsanordnung
DE102016205180B4 (de) Verfahren zum Herstellen von Transistoren mit mehreren Schwellspannungen
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102013022484B3 (de) Metalloxidhalbleitereinrichtungen
DE112012002662T5 (de) 6F2-DRAM-Zelle
DE102019103422A1 (de) Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen
DE102019207381A1 (de) Unterschiedliche untere und obere Abstandshalter für einen Kontakt
DE102016202110B4 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE102012100189A1 (de) Halbleiterentladungsbauelemente und Herstellungsverfahren dafür
DE102008045034B4 (de) Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet
DE102022100082A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE102019113408A1 (de) Transistorlayout und dimensionierung für hochgeschwindigkeitsanwendungen
DE102010001398B4 (de) SOI-Halbleiterbauelement mit Substratdioden, die eine topographietolerante Kontaktstruktur besitzen
DE10331560B4 (de) Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben
DE102016215276B4 (de) Kontaktierung von soi-substraten
DE102016115068B4 (de) Halbleitervorrichtung und Layoutdesign
DE102017201249B4 (de) Halbleiterbauteil und ein Verfahren zum Verringern des Antenneneffekts in einem Halbleiterbauteil

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027092000

Ipc: H01L0027120000

R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE