DE102008045034B4 - Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 230000001939 inductive effect Effects 0.000 title claims description 13
- 239000000463 material Substances 0.000 title description 22
- 238000000034 method Methods 0.000 claims abstract description 61
- 239000000956 alloy Substances 0.000 claims abstract description 47
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 230000002040 relaxant effect Effects 0.000 claims abstract 2
- 239000010703 silicon Substances 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 230000003068 static effect Effects 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 230000037230 mobility Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 239000002800 charge carrier Substances 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 150000003376 silicon Chemical class 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 230000006399 behavior Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910000927 Ge alloy Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 239000003973 paint Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Abstract
Verfahren mit: Bilden eines ersten Transistors in und über einem aktiven Gebiet, das über einem Substrat eines Halbleiterbauelements ausgebildet ist und einen zusammenhängenden Halbleiterbereich ohne eine dazwischen liegende Isolationsstruktur repräsentiert, wobei der erste Transistor eine erste Leitfähigkeitsart besitzt; Bilden eines zweiten Transistors in und über dem aktiven Gebiet, wobei der zweite Transistor die erste Leitfähigkeitsart besitzt; Einstellen eines Verhältnisses der Durchlassströme des ersten und des zweiten Transistors durch Vorsehen einer eingebetteten Halbleiterlegierung in dem ersten und dem zweiten Transistor und durch Relaxieren der Halbleiterlegierung selektiv in dem zweiten Transistor, um unterschiedliche Verformungspegel in einem ersten Kanalgebiet des ersten Transistors und einem zweiten Kanalgebiet des zweiten Transistors hervorzurufen.
Description
- Gebiet der vorliegenden Erfindung
- Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren in komplexen Schaltungen, die Speicherbereiche aufweisen, beispielsweise in Form eines Cache-Speichers einer CPU.
- Beschreibung des Stands der Technik
- Integrierte Schaltungen enthalten eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau; wobei Transistorelemente eines der wesentlichen Halbleiterelemente in integrierten Schaltungen repräsentieren. Somit beeinflussen die Eigenschaften der individuellen Transistoren wesentlich das Gesamtleistungsverhalten kompletter integrierter Schaltungen. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, ASIC's (anwendungsspezifische IC's) und dergleichen, die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der MOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Somit wird auf Grund des zuletzt genannten Aspekts die Verringerung der Kanallänge – und damit verknüpft die Reduzierung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
- Andererseits hängt der Durchlassstrom des MOS-Transistors auch von der Transistorbreite ab, d. h. der Ausdehnung des Transistors in einer Richtung senkrecht zur Stromflussrichtung, so dass die Gatelänge und damit die Kanallänge in Verbindung mit der Transistorbreite wichtige geometrische Parameter sind, die wesentlich die gesamten Transistoreigenschaften in Verbindung mit „transistorinternen” Parametern, etwa der Gesamtladungsträgerbeweglichkeit, der Schwellwertspannung, d. h. einer Spannung, bei der sich ein leitender Kanal unter der Gateisolationsschicht beim Anlegen einer Steuerspannung an der Gateelektrode bildet, und dergleichen bestimmen. Auf der Grundlage von Feldeffekttransistoren, etwa n-Kanaltransistoren und/oder p-Kanaltransistoren, werden komplexere Schaltungskomponenten hergestellt, wobei dies von der gesamten Schaltungsgestaltung abhängt. Beispielsweise repräsentieren Speicherelemente in Form von Registern, statischen RAM (Speicher mit wahlfreiem Zugriff) wichtige Komponenten komplexer Logikschaltungen. Während des Betriebs komplexer CPU-Kerne müssen beispielsweise große Datenmengen zeitweilig gespeichert und wieder abgerufen werden, wobei die Arbeitsgeschwindigkeit und die Kapazität der Speicherelemente einen wesentlichen Einfluss auf das Gesamtleistungsvermögen der CPU ausüben. Abhängig von der in einer komplexen integrierten Schaltung angewendeten Speicherhierarchie werden unterschiedliche Arten von Speicherelementen eingesetzt. Beispielsweise werden Register und statische RAM-Zellen typischerweise im CPU-Kern auf Grund der besseren Zugriffszeit eingesetzt, während dynamische RAM-Elemente vorzugsweise als Arbeitsspeicher auf Grund der höheren Bitdichte im Vergleich zu Registern oder statischen RAM-Zellen verwendet werden. Typischerweise enthält eine dynamische RAM-Zelle einen Speicherkondensator und einen einzelnen Transistor, wobei jedoch ein aufwendiges Speichersteuerungssystem erforderlich ist, um periodisch die in den Speicherkondensatoren enthaltene Ladung aufzufrischen, die ansonsten auf Grund unvermeidbarer Leckströme verloren gehen würde. Obwohl die Bitdichte dynamischer RAM-Bauelemente sehr hoch ist, muss Ladung von und zu den Speicherkondensatoren in Verbindung mit periodischen Auffrischimpulsen übertragen werden, wodurch diese Bauelemente weniger effizient im Hinblick auf Geschwindigkeit und Leistungsaufnahme im Vergleich zu statischen RAM-Zellen sind. Daher werden statische RAM-Zellen vorteilhafterweise als Hochgeschwindigkeitsspeicher mit einem moderat hohem Leistungsverbrauch eingesetzt, wobei mehrere Transistorelemente erforderlich sind, um eine zuverlässige Speicherung eines Informationsbits zu ermöglichen.
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1a zeigt schematisch ein Schaltbild einer statischen RAM-Zelle150 mit einem Aufbau, wie er typischerweise in modernen integrierten Schaltungen angewendet wird. Die Zelle150 umfasst ein Speicherelement151 , das zwei invers gekoppelte Inverter152a ,152b aufweist, wovon jeder ein Transistorpaar100b ,100c enthält. Beispielsweise sind in einem CMOS-Bauelement die Transistoren100b ,100c ein n-Kanaltransistor bzw. ein p-Kanaltransistor, während in anderen Fällen Transistoren der gleichen Leitfähigkeitsart, etwa n-Kanaltransistoren sowohl für den Transistor100b als auch für den Transistor100c verwendet werden. Eine entsprechende Anordnung von n-Kanaltransistoren für die oberen Transistoren100c ist auf der rechten Seite in1a dargestellt. Entsprechende Durchlass- oder Durchgangstransistoren100a sind typischerweise vorgesehen, um eine Verbindung zu der Bitzelle151 für Lese- und Schreiboperationen zu ermöglichen, in welchem die Durchlasstransistoren100a die Bitzelle151 mit entsprechenden Bitleitungen (nicht gezeigt) verbinden, während die Gateelektroden der Durchlasstransistoren100b Wortleitungen der Speicherzelle150 repräsentieren. Wie somit in1a gezeigt ist, sind sechs Transistoren erforderlich, um ein einzelnes Bit an Information zu speichern, wodurch eine geringere Bitdichte jedoch mit einer moderat hohen Arbeitsgeschwindigkeit der Speicherzelle150 erreicht wird, wie dies auch zuvor erläutert ist. Abhängig von der gesamten Entwurfsstrategie kann es erforderlich sein, dass in der Speicherzelle150 die diversen Transistorelemente100a , ...,100d unterschiedliche Eigenschaften im Hinblick auf den Durchlassstrom besitzen, um damit ein zuverlässiges Funktionsverhalten während der Lese- und Schreiboperationen zu gewährleisten. Beispielsweise werden in vielen Entwurfsstrategien die Transistorelemente mit minimaler Transistorlänge vorgesehen, wobei der Durchlassstrom der Transistoren100b , die auch als Herabziehtransistoren bezeichnet werden, deutlich höher gewählt wird im Vergleich zu dem Durchlassstrom der Durchlasstransistoren100a , was bewerkstelligt werden kann, indem die entsprechenden Transistorbreitenabmessungen für die gegebene gewünschte minimale Transistorlänge geeignet eingestellt werden. -
1b zeigt schematisch eine Draufsicht eines Teils der Speicherzelle150 in Form einer tatsächlichen Konfiguration eines Halbleiterbauelements. Wie gezeigt, umfasst das Bauelement150 eine siliziumbasierte Halbleiterschicht102 , in der ein aktives Gebiet103 ausgebildet ist, beispielsweise indem eine entsprechende Isolationsstruktur104 vorgesehen wird, die das aktive Gebiet103 lateral umschließt, wodurch die geometrische Form und die Größe der Transistoren100a ,100b festgelegt wird. Wie gezeigt, sind die Transistoren100a ,100b in und über dem gleichen aktiven Gebiet103 hergestellt, da beide Transistoren die gleiche Leitfähigkeitsart besitzen und über einen gemeinsamen Knoten verbunden sind, wie dies beispielsweise durch die Knoten153a ,153b in1a gezeigt ist. Wie zuvor erläutert ist, besitzen die Transistoren100a ,100b , d. h. der Durchlasstransistor und der Herabziehtransistor, im Wesentlichen die gleiche Länge, so dass entsprechende Gateelektroden106 im Wesentlichen die gleiche Länge106l aufweisen, wohingegen eine Transistorbreite103b des Herabziehtransistors104b größer ist im Vergleich zur Transistorbreite103a des Durchlasstransistors100a , um die unterschiedlichen Durchlassstromeigenschaften dieser Transistoren zu realisieren. -
1c zeigt schematisch eine Querschnittsansicht entlang der Linie Ic aus1b . Wie gezeigt, umfasst das Bauelement150 ein Substrat101 , das typischerweise in Form eines Siliziumsubstrats vorgesehen wird, möglicherweise in Verbindung mit einer vergrabenen isolierenden Schicht (nicht gezeigt), wenn ein SOI-Bauelement (Silizium auf Isolator) betrachtet wird. Über dem Substrat101 und einer möglichen vergrabenen isolierenden Schicht ist die Halbleiterschicht102 in Form einer Siliziumschicht vorgesehen, in der die Isolationsstruktur104 gemäß der gewünschten Form ausgebildet ist, um das aktive Gebiet103 entsprechend der in1b gezeigten Ausbildung zu definieren. D. h., das aktive Gebiet103 besitzt die Breite103b in dem Transistor100b und besitzt die Breite103a in dem Transistor100a . In dieser Hinsicht ist ein aktives Halbleitergebiet als ein Halbleiterbereich zu verstehen, der eine geeignete Dotierstoffkonzentration und ein Profil aufweist, um damit einen oder mehrere Transistorelemente in und über dem aktiven Gebiet zu bilden, die die gleiche Leitfähigkeitsart besitzen. Beispielsweise wird das aktive Gebiet103 in Form eines leicht p-dotierten Halbleitermaterials bereitgestellt, beispielsweise in Form einer p-Wanne bzw. eines p-Potentialtopfs, wenn die Halbleiterschicht102 sich bis hinab zu einer Tiefe erstreckt, die deutlich größer ist als die Tiefenabmessung der Transistoren100a ,100b , wenn die Transistoren100a ,100b n-Kanaltransistoren repräsentieren. In ähnlicher Weise repräsentiert das aktive Gebiet103 ein grundsätzlich n-dotiertes Gebiet, wenn die Transistoren100a ,100b p-Kanaltransistoren repräsentieren. Des weiteren erhalten in der in1c gezeigten Fertigungsphase die Transistoren100a ,100b die Gateelektrode106 , beispielsweise in Form eines Polysiliziummaterials, das von einem Kanalgebiet109 durch eine Gateisolationsschicht108 getrennt ist. Abhängig von der gesamten Prozessstrategie ist eine Seitenwandabstandshalterstruktur107 an Seitenwänden der Gateelektroden106 ausgebildet. Des weiteren sind Drain- und Sourcegebiete110 in dem aktiven Gebiet103 gebildet und verbinden die Transistoren100a ,100b . Typischerweise sind Metallsilizidgebiete111 in der Gateelektrode106 und in einem oberen Bereich der Drain- und Sourcegebiete110 vorgesehen, um den Kontaktwiderstand dieser Bereiche zu verringern. - Das Bauelement
150 wird typischerweise auf der Grundlage der folgenden Prozesse hergestellt. Zunächst wird die Isolationsstruktur104 gebildet, beispielsweise als eine flache Grabenisolation durch Ätzen entsprechender Öffnungen in die Halbleiterschicht102 hinab bis zu einer spezifizierten Tiefe, die sich bis zu einer vergrabenen isolierenden Schicht erstrecken kann, falls diese vorgesehen ist. Danach werden die entsprechenden Öffnungen mit einem isolierenden Material durch Abscheiden und Oxidationsprozesse gefüllt, woran sich eine Einebnung anschließt, etwa CMP (chemisch-mechanisches Polieren) und dergleichen. Währen der Prozesssequenz für die Isolationsstruktur104 müssen aufwendige Lithographietechniken eingesetzt werden, um eine entsprechende Ätzmaske herzustellen, die im Wesentlichen der Form des aktiven Gebiets103 entspricht, wodurch das Bilden eines moderat schmalen Grabens erforderlich ist, um damit die gewünschte geringe Breite103a des Transistors100a zu erreichen. Anschließend wird die grundlegende Dotierung in dem aktiven Gebiet103 vorgesehen, indem entsprechende Implantationssequenzen ausgeführt werden, die ebenfalls aufwendige Implantationstechniken zum Einführen von Dotiermitteln zur Bildung der Kanaldotierung und dergleichen beinhalten. Als nächstes werden die Gateisolationsschichten108 und die Gateelektroden106 hergestellt, indem geeignetes Material für die Gateisolationsschicht108 abgeschieden wird, oxidiert wird und dergleichen, woran sich das Abscheiden eines geeigneten Gateelektrodenmaterials, etwa Polysilizium, anschließt. Daraufhin werden die Materialschichten unter Anwendung aufwendiger Lithographie- und Ätztechniken strukturiert, wobei die eigentliche Länge106l der Gateelektroden106 eingestellt wird, wodurch äußerst aufwendige Prozesstechniken erforderlich sind, um eine Gatelänge von ungefähr 50 nm oder weniger zu erreichen. Als nächstes wird ein Teil der Drain- und Sourcegebiete110 durch Implantieren geeigneter Dotierstoffsorten gebildet, woran sich die Herstellung der Abstandshalterstruktur107 anschließt, oder zumindest ein Teil davon, woraufhin ein nachfolgender Implantationsprozess erfolgt, um tiefe Drain- und Sourcebereiche zu bilden, wobei eine entsprechende Implantationssequenz auf Grundlage einer zusätzlichen Abstandshalterstruktur wiederholt werden kann, wenn aufwendige laterale Konzentrationsprofile in den Drain- und Sourcegebieten110 erforderlich sind. Danach werden geeignete Ausheizprozesse ausgeführt, um durch Implantation hervorgerufene Schäden in dem aktiven Gebiet103 zu rekristallisieren und um die Dotierstoffsorten in den Drain- und Sourcebereichen110 zu aktivieren. Es sollte beachtet werden, dass bei einer geringen Gatelänge gemäß dem zuvor spezifizierten Bereich die aufwendige geometrische Konfiguration des aktiven Gebiets103 zu Prozessungleichmäßigkeiten führen kann, beispielsweise während des Abscheidens und des Ätzens eines Abstandshaltermaterials zur Herstellung des Seitenwandabstandshalters107 . Typischerweise wird die Abstandshalterstruktur107 durch Abscheiden eines geeigneten Materials hergestellt, etwa einer Siliziumdioxidschicht (nicht gezeigt) mit anschließendem Siliziumnitridmaterial, das nachfolgend selektiv zu der Siliziumdioxidschicht auf der Grundlage gut etablierter anisotroper Ätzrezepte geätzt wird. In einigen Bereichen in1b kann man jedoch Unregelmäßigkeiten beobachten, die auf Grund entsprechender Ungleichmäßigkeiten nach weiter verstärkt werden, die während der zuvor ausgeführten Lithographieprozesse hervorgerufen werden, etwa dem Lithographieprozess für das Strukturieren der Gateelektroden106 und dergleichen. Daher üben die Bereiche einen großen Einfluss auf die weitere Bearbeitung des Bauelements150 aus, was schließlich zu einem nicht vorhersagbaren Verhalten des Transistors100b und damit der gesamten Speicherzelle150 führen kann. Während der weiteren Bearbeitung werden beispielsweise die Metallsilizidgebiete111 hergestellt, indem ein hochschmelzendes Metall, etwa Nickel, Kobalt, und dergleichen aufgebracht wird, das dann behandelt wird, um mit dem darunter liegenden Siliziummaterial zu reagieren, wobei typischerweise die Isolationsstruktur103 und die Abstandshalterstruktur107 das Erzeugen eines gut leitenden Metallsilizids im Wesentlichen unterdrücken. Auf Grund der zuvor erzeugten Unregelmäßigkeiten werden jedoch entsprechende Leckstromwege oder sogar Kurzschlüsse erzeugt, wodurch das Durchlassstromverhalten des Transistors100b in unerwünschter Weise beeinflusst wird, was zu einem weniger stabilen und zuverlässigen Betrieb der Speicherzelle150 führen kann, wodurch deutlich zu Ausbeuteverlusten in aufwendigen Halbleiterbauelementen mit statischen RAM-Bereichen beigetragen wird. - Aus der
US 2007/0187776 A1 - Aus der
DE 10 2006 015 090 A1 sind als Mittel zur Erzeugung von verspannten Kanalgebieten eingebettete Halbleiterlegierungsgebiete bekannt. - Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Verfahren und Halbleiterbauelemente, in denen eines oder mehrere der oben erkannten Probleme vermieden oder zumindest verringert werden.
- Überblick über die Erfindung
- Im Allgemeinen betrifft die vorliegende Erfindung Verfahren und Halbleiterbauelemente, in denen der Durchlassstrom von Transistorelementen, die in und über dem gleichen aktiven Gebiet gebildet sind, auf der Grundlage unterschiedlicher Verformungspegel eingestellt wird, die in den jeweiligen Kanalgebieten der Transistoren erzeugt werden, wobei dies mittels Einbetten einer Halbleiterlegierung in lokaler Weise geschieht, wodurch eine vereinfachte Gesamtgeometrie des gesamten Gebiets ermöglicht wird, das somit in einigen anschaulichen Ausführungsformen in einer im wesentlichen rechteckigen Konfiguration vorgesehen werden kann, so dass eine im Wesentlichen identische Transistorbreite für die diversen Transistorelemente erreicht wird, wobei dennoch ein deutlicher Unterschied im Durchlassstromverhalten auftritt. Beispielsweise ist in einigen anschaulichen Aspekten die Einstellung des Durchlassstromes für Transistorelemente einer Speicherzelle vorgesehen, wodurch der gewünschte Unterschied in den Transistoreigenschaften erreich wird, der für einen stabilen Betrieb der Speicherzelle erforderlich ist, während gleichzeitig eine vereinfachte Gesamttransistorgeometrie im Vergleich zu konventionellen statischen RAM-Zellen sichergestellt ist. Die unterschiedlichen Verformungspegel und damit die unterschiedlichen Durchlassströme der Transistoren innerhalb des gleichen aktiven Gebiets werden erreicht, indem die eingebettete Halbleiterlegierung, etwa Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Kohlenstoff und dergleichen, in einer lokal beschränkten Weise innerhalb des aktiven Gebiets verspannt vorgesehen wird, so dass der Unterschied in den Verformungspegeln in den diversen Kanalgebieten dieser Transistoren erreicht wird.
- Beispielsweise liefert ein Vorsehen eines verspannten Silizium/Germaniummaterials in räumlich beschränkter Weise bei einem n-Kanaltransistorelement, der einen geringeren Durchlassstrom benötigt, einen höheren Pegel an kompressiver Verformung, während andererseits ein weiterer n-Kanaltransistor, der in und über dem aktiven Gebiet gebildet ist, weniger stark beeinflusst wird, wodurch eine moderat hohe Ladungsträgerbeweglichkeit und damit ein hoher Durchlassstrom beibehalten werden. In anderen Fällen wird der Durchlassstrom eines oder mehrerer Transistoren erhöht, indem ein geeignetes eingebettetes Halbleiterlegierungsmaterial in räumlich beschränkter Weise verspannt vorgesehen wird, ohne dass das entsprechende Halbleiterlegierungsmaterial in der Nähe der anderen Transistoren verspannt gebildet ist, die einen geringeren Durchlassstrom benötige. Somit können auf der Grundlage räumlich begrenzter Verformung durch eingebettete Halbleiterlegierung geeignete Verformungspegel in dem siliziumbasierten aktiven Gebieten erzeugt werden, wodurch Ausbeuteverluste verringert werden, die typischerweise in statischen RAM-Zellen aufwendiger Halbleiterbauelemente beobachtet werden, die Transistoren mit einer Gatelänge von ungefähr 50 nm und weniger besitzen.
- Die Aufgabe wird gelöst durch das Verfahren nach Anspruch 1 und das Halbleiterbauelement nach Anspruch 10.
- Kurze Beschreibung der Zeichnungen
- Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
-
1a schematisch ein Schaltbild einer konventionellen statischen RAM-Zelle mit zwei Invertern und entsprechenden Durchlasstransistoren zeigt; -
1b schematisch eine Draufsicht einer Speicherzelle aus1a darstellt, wobei ein Verhältnis der Durchlassströme eingestellt wird, indem unterschiedliche Breiten für den Herabziehtransistor und dem Durchlasstransistor gemäß konventioneller Techniken vorgesehen werden; -
1c schematisch eine Querschnittsansicht der in1b gezeigten Transistoren gemäß konventioneller Techniken zeigt; -
2a schematisch eine Draufsicht eines Teils eines aktiven Gebiets darstellt, in und über welchem Transistoren der gleichen Leitfähigkeitsart und im Wesentlichen der gleichen Transistorlänge hergestellt sind, so dass diese einen unterschiedlichen Durchlassstrom auf der Grundlage im Wesentlichen der gleichen Transistorbreite besitzen, indem unterschiedliche Verformungspegel mittels einer eingebetteten Halbleiterlegierung erzeugt werden; -
2b bis2c schematisch Querschnittsansichten eines Teils des aktiven Gebiets zeigen, das zwei Transistoren mit unterschiedlichen Durchlassstrom während diverser Fertigungsphasen zeigen, um in lokaler Weise eine eingebettete Halbleiterlegierung zu bilden, so dass unterschiedliche Verformungspegel und damit Durchlassströme der Transistoren erreicht werden; -
3 schematisch eine Querschnittsansicht des Halbleiterbauelements zeigt, in der unterschiedliche Verformungspegel mittels einer eingebetteten Halbleiterlegierung und einer zugeordneten Verformungsrelaxation in lokaler Weise gemäß anschaulichen Ausführungsformen der Erfindung erreicht wird; -
4 schematisch eine Draufsicht des Halbleiterbauelements zeigt, in der mehr als zwei Transistoren in und über einem gemeinsamen aktiven Gebiet vorgesehen sind, wodurch unterschiedliche Verformungspegel für zumindest zwei unterschiedliche Transistorarten auf der Grundlage einer lokal vorgesehenen eingebetteten Halbleiterlegierung gemäß noch weiterer anschaulicher Ausführungsformen geschaffen werden; und -
5 schematisch das Halbleiterbauelement mit einem zusätzlichen verformungsinduzierenden Mechanismus in Form eines verspannten dielektrischen Materials zeigt, das über Transistoren ausgebildet ist, die in und über dem gleichen aktiven Gebiet gemäß noch weiterer anschaulicher Ausführungsformen angeordnet sind. - Detaillierte Beschreibung
- Im Allgemeinen betrifft die vorliegende Offenbarung Verfahren und Halbleiterbauelemente, in denen der Durchlassstrom von Transistorelementen, die in dem gleichen aktiven Gebiet ausgebildet sind, selektiv eingestellt werden kann, indem unterschiedliche Verformungspegel lokal in dem aktiven Halbleitergebiet auf der Grundlage eins lokal begrenzten eingebetteten Halbleiterlegierungsmaterials erzeugt werden, wobei in einigen anschaulichen Aspekten im Wesentlichen die gleiche Transistorbreite für das aktive Gebiet verwendet wird, wodurch eine vereinfachte Gesamtgeometrie geschaffen wird, die somit zu geringeren Ausbeuteverlusten, beispielsweise in statischen Speicherbereichen modernster Halbleiterbauelement führt, die Transistoren mit einer Gatelänge von ungefähr 50 nm oder weniger enthalten. Bekanntlich beeinflusst eine Verformung in einem Halbleitermaterial die Ladungsträgerbeweglichkeit deutlich, so dass somit vorteilhaft angewendet werden kann, um den gesamten Durchlassstrom von Transistoren für ansonsten identische Transistorkonfigurationen zu gestalten. Beispielsweise führt in einem siliziumbasierten kristallinen aktiven Gebiet mit einer standardmäßigen Kristallorientierung, d. h. einer (100) Oberflächenorientierung in der Transistorlängsrichtung entlang einer <110> Kristallachse oder einer äquivalenten Achse ausgerichtet, das Erzeugen einer uniaxialen Zugverformungskomponente entlang der Transistorlängsrichtung zu einen deutlichen Zuwachs der Elektronenbeweglichkeit, wodurch die Zunahme des Durchlassstromes von n-Kanaltransistoren ermöglicht wird. Andererseits erhöht eine uniaxiale kompressive Verformungskomponente entlang der Transistorlängsrichtung die Beweglichkeit von Lochern und verringert die Elektronenbeweglichkeit, wodurch eine Verringerung des Durchlassstromes von n-Kanaltransistoren oder eine Erhöhung des Durchlassstromes von p-Kanaltransistoren möglich ist. Somit kann durch lokales Vorsehen entsprechender Verformungsbedingungen in den Kanalgebieten der jeweiligen Transistorelemente eine deutliche Beeinflussung der Durchlassströme für ansonsten ähnliche oder im Wesentlichen identische Transistorkonfigurationen erreicht werden, in Bezug auf die Transistorbreite und Länge. Wie folglich zuvor erläutert ist, kann eine gesamte geometrische Konfiguration eines aktiven Gebiets mit geringerer Komplexität erreicht werden, beispielsweise in statischen RAM-Zellen, wobei dennoch effiziente Strategien zum Einstellen des Verhältnisses der Durchlassströme auf der Grundlage eingebetteter Halbleiterlegierungen bereitstehen, die auf der Grundlage gut etablierter selektiver epitaktischer Aufwachstechniken in einer lokal begrenzten Weise innerhalb des betrachteten aktiven Gebiets hergestellt werden können. Somit kann die Wahrscheinlichkeit des Erzeugens von Ausbeuteverlusten, wie sie typischerweise in konventionellen RAM-Zellen beobachtet werden, die eine ausgeprägte Variierung der jeweiligen Transistorbreitenabmessung beinhalten, verringert werden.
- Es sollte beachtet werden, dass die hierin offenbarten Prinzipien vorteilhafter Weise auf Halbleiterbauelemente mit Transistorelementen angewendet werden können, die eine Gatelänge von 50 nm und weniger besitzen, da in diesen Fällen ausgeprägte Ausbeuteverluste für Transistorelemente beobachtet werden, die in einem aktiven Gebiet mit einer variierenden Breitenabmessung hergestellt sind. Jedoch kann die vorliegende Erfindung auch auf Bauteilarchitekturen unabhängig von den jeweiligen kritischen Abmessungen angewendet werden.
- Mit Bezug zu den
2a bis2c wird ein erläuterndes Beispiel beschrieben und mit Bezug auf3 bis5 werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die1a bis1c verwiesen wird, falls dies geeignet ist. -
2a zeigt schematisch eine Draufsicht eines Halbleiterbauelements250 , das einen Teil einer integrierten Schaltung repräsentiert, in welcher in zumindest einigen Bauteilbereichen Transistorelemente der gleichen Leitfähigkeitsart in und über einem einzelnen aktiven Halbleitergebiet herzustellen sind. Zum Beispiel repräsentiert das Halbleiterbauelement250 einen Teil einer statischen RAM-Zelle mit einem elektrischen Aufbau, wie dies auch mit Bezug zu1a erläutert ist. Das Halbleiterbauelement250 umfasst ein Substrat (nicht gezeigt), über welchem eine Halbleiterschicht (nicht gezeigt) gebildet ist, in der eine Isolationsstruktur204 aus einem beliebigen geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen ein aktives Halbleitergebiet203 bildet. Wie zuvor angegeben ist, ist ein aktives Gebiet als ein zusammenhängendes Halbleitergebiet ohne dazwischen liegende Isolationsstruktur zu verstehen, in und über welchem zwei oder mehr Transistorelemente der gleichen Leitfähigkeitsart zu bilden sind. Wie gezeigt weist das aktive Gebiet203 Komponenten eines ersten Transistors200a und eines zweiten Transistors200b auf, die Transistoren der gleichen Leitfähigkeitsart repräsentieren, etwa n-Kanaltransistoren oder p-Kanaltransistoren, die jedoch einen unterschiedlichen Durchlassstrom aufweisen, wie dies für die Gesamtkonfiguration des Bauelements250 erforderlich ist. Zum Beispiel repräsentiert der erste Transistor200a einen Durchlasstransistor einer statischen RAM-Zelle, während der zweite Transistor200b einen Herabziehtransistor repräsentiert, der mit dem Durchlasstransistor200a über das gemeinsame aktive Gebiet203 verbunden ist. Zum Beispiel besitzt das aktive Gebiet203 eine Breitenabmessung203a , die im Wesentlichen gleich ist für den ersten Transistor200a und dem zweiten Transistor200b . D. h., die Breite203a ist mit Ausnahme von Prozessschwankungen für den ersten und den zweiten Transistor200a ,200b gleich. In anderen Beispielen ist die Breite203a für die Transistoren200a ,200b unterschiedlich, jedoch in einem weniger ausgeprägten Maße, als dies beispielsweise in1b für eine konventionelle statische RAM-Zelle gezeigt ist, in der ein ausgeprägter Unterschied im Durchlassstrom erreicht wird, indem eine sehr unterschiedliche Transistorbreite für den Herabziehtransistor und den Durchlasstransistor vorgesehen wird. Gemäß den hierin beschriebenen Prinzipien wird eine entsprechende Änderung der Transistorbreite203a , falls gewünscht, in einem weniger ausgeprägten Ausmaße vorgesehen, da ein deutlicher Unterschied im Durchlassstrom zwischen den Transistoren200a ,200b durch Erzeugen unterschiedlicher Verformungspegel in dem aktiven Gebiet203 auf der Grundlage einer eingebetteten Halbleiterlegierung bewerkstelligt wird, wie dies zuvor erläutert ist, so dass eine weniger aufwendige Geometrie des aufwendigen Gebiets203 in Verbindung mit dem lokal vorgesehenen eingebetteten Halbleiterlegierungsmaterial dem gewünschten unterschiedlichen Durchlassstrom schafft. - In einer in
2a gezeigten Form besitzt ein Teil des aktiven Gebiets203 , das dem ersten und dem zweiten Transistor200a ,200b beherbergt, eine im Wesentlichen rechteckige Konfiguration, wodurch effiziente Prozessbedingungen während der Lithographie-, Ätzprozesse und anderer Prozesse erreicht werden, so dass eine insgesamt bessere Gesamtprozessgleichmäßigkeit erreicht wird, wodurch Ausbeuteverluste verringert werden, selbst bei Halbleiterbauelementen mit kritischen Abmessungen von ungefähr 50 nm oder weniger betrachtet werden. In der gezeigten Form enthält jeder Transistor200a ,200b eine Gateelektrode206 mit einer Länge206l von 50 nm oder weniger, wobei beispielsweise die Länge206l für jeden Transistor mit Ausnahme von Prozessschwankungen im Wesentlichen z. B. gleich ist: Des weiteren besitzt ein Teil des aktiven Gebiets203 , der den ersten Transistor200a entspricht, einem ersten inneren Verspannungspegel, der durch220a gekennzeichnet ist, trennt ein Teil des Gebiets203 , der dem zweiten Transistor200b entspricht, einem zweiten internen Verformungspegel220b aufweist, der sich von dem Pegel220a in der Art der Verformung und/oder dessen Größe unterscheidet, wobei die Verformungspegel220a ,200b erzeugt werden, indem mindestens eine eingebettete Halbleiterlegierung, etwa Silizium/Germanium, Silizium/Kohlenstoff, Silizium/Germanium/Zinn, Silizium/Zinn und dergleichen in einer lokal beschränkten Weise innerhalb des aktiven Gebiets203 vorgesehen wird, D. h., die Verformungspegel220a ,220b repräsentieren die gleiche Art an Verformung, etwa eine Zugverformung oder eine kompressive Verformung, während deren Betrag unterschiedlich ist, während in anderen Fällen die Art der Verformung, d. h. kompressive Verformung oder Zugverformung in dem ersten und dem zweiten Transistor200a ,200b unterschiedlich ist, wobei, bei Bedarf, auch der Betrag der entsprechenden unterschiedlichen Arten an Verformung ebenfalls unterschiedlich sein kann. Wie zuvor erläutert ist, können somit die unterschiedlichen Verformungspegel220a ,220b lokal in dem aktiven Gebiet203 auf der Grundlage zumindest einer eingebetteten Halbleiterlegierung vorgesehen werden und erzeugen damit unterschiedliche Ladungsträgerbeweglichkeiten in den jeweiligen Kanalgebieten, die somit zu unterschiedlichen Durchlassströmen für die Transistoren200a ,200b führen. -
2b zeigt schematisch eine Querschnittsansicht des Bauelements250 entlang der Linie IIb aus2a . Wie gezeigt, enthält das Bauelement250 ein Substrat201 , über welchem eine Halbleiterschicht202 gebildet ist, in der das aktive Gebiet203 durch Isolationsstrukturen (in2b nicht gezeigt) definiert ist, etwa die Isolationsstruktur204 (siehe2a ). Das Substrat201 in Verbindung mit der Halbleiterschicht202 kann eine Vollsubstratkonfiguration bilden, d. h. die Halbleiterschicht202 repräsentiert einen oberen Bereich eines kristallinen Halbleitermaterials des Substrats201 . In anderen Fällen wird eine SOI-Konfiguration bereitgestellt, wenn eine vergrabene Schicht (nicht gezeigt) zwischen dem Substrat201 und der Halbleiterschicht202 angeordnet ist. Es sollte beachtet werden, dass eine Vollsubstratkonfiguration und eine SOI-Konfiguration gemeinsam in dem Bauelement250 in unterschiedlichen Bauteilbereichen vorgesehen werden können, falls dies erforderlich ist. In der gezeigten Fertigungsphase weisen die Transistoren200a ,200b die Gateelektroden206 auf, die von Kanalgebieten209 durch Gateisolationsschichten208 getrennt sind. Des weiteren sind die Gateelektroden206 mit einem dielektrischen Material eingekapselt, etwa Siliziumnitrid, Siliziumdioxid und dergleichen, um die Gateelektroden206 während eines Ätzprozesses zur Herstellung von Aussparungen203c zu schützen, die beispielsweise benachbart zu der Gateelektrode206 des ersten Transistors200a angeordnet sind. Zu diesem Zweck enthält der erste Transistor200a ein Abstandshalterelement207 in Verbindung mit einer Deckschicht205 . Andererseits ist der zweite Transistor200b und ein entsprechender Teil des aktiven Gebiets203 von einer Abstandshalterschicht207a bedeckt. Somit kann mittels der Abstandshalterschicht207a das Ausmaß an Bedeckung des aktiven Gebiets203 und somit der während eines entsprechenden Ätzprozesses zur Herstellung der Aussparungen203c zu schützende Bereich eingestellt werden. In ähnlicher Weise kann durch Auswahl einer geeigneten Breite der Abstandshalter207 , die durch207w gegeben ist, ein lateraler Abstand der Aussparungen203c von dem benachbarten Kanalgebiet209 des ersten Transistors200a eingestellt werden, wobei auch entsprechende Ätzeigenschaften berücksichtigt werden können, etwa der Grad an isotropen Ätzverhalten und dergleichen. In ähnlicher Weise wird eine Tiefe203d gemäß dem gewünschten Verformungspegel, der für den ersten Transistor200a zu erzeugen ist, eingestellt. - Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements
250 umfasst etwa die folgenden Prozesse. Zunächst wird das aktive Gebiet203 durch Bilden der Isolationsstruktur204 (siehe2a ) hergestellt, was auf der Grundlage von Photolithographie-, Ätz-, Abscheide und Einebnungstechniken bewerkstelligt werden kann, wie dies auch in ähnlicher Weise zuvor mit Bezug zu dem Bauelement150 beschrieben ist, wobei jedoch eine geometrische Konfiguration des aktiven Gebiets203 mit geringerer Komplexität im Vergleich zu konventionellen Bauelementen vorgesehen wird, so dass prozessabhängige Ungleichmäßigkeiten in einer späteren Fertigungsphase unterdrückt werden. Danach wird eine geeignete grundlegende Dotierstoffkonzentration erzeugt, wie dies zuvor erläutert ist, und die Gateisolationsschichten208 und die Gateelektroden206 werden gemäß gut etablierter Prozesstechniken hergestellt. Während der Ausbildung der Gateelektroden206 wird auch die Deckschicht205 vorgesehen, beispielsweise in Form eines Siliziumnitridmaterials. Anschließend wird die Abstandshalterschicht207a abgeschieden, beispielsweise durch thermisch aktivierte CVD (chemische Dampfabscheidung) mit einer gewünschten Dicke, die im Wesentlichen der Breite207w der Abstandshalter207 entspricht. Als nächstes wird die Abstandshalterschicht207a durch Photolithographie und anisotrope Ätztechniken strukturiert, wodurch die Schicht207a in der gezeigten Weise und auch die Abstandshalterelemente207 erzeugt werden. Danach wird eine entsprechende Lackmaske, die zur Strukturierung der Schicht207a verwendet wird, ggf. entfernt, und es wird weiterer Ätzprozess zum Erzeugen der Aussparungen203c ausgeführt, wobei die Parameter207w und203d in Bezug auf einen gewünschten Verformungspegel eingestellt werden, der durch eine in den Aussparungen203c zu bildenden Halbleiterlegierung hervorgerufen wird. Es sollte beachtet werden, dass wenn entsprechende Aussparungen203 geschwindigkeitskritischen Bauteilbereichen und dergleichen, eine gemeinsame Fertigungssequenz angewendet werden, wobei die jeweiligen Parameter207w und203d geeignet so eingestellt werden, dass die Erfordernisse des Transistors200a und entsprechende geschwindigkeitskritischer Bauelemente erfüllt werden. -
2c zeigt schematisch das Halbleiterbauelement250 in einer weiter fortgeschrittenen Fertigungsphase, in der ein selektiver epitaktischer Aufwachsprozess210 auf der Grundlage gut etablierter Abscheiderezepte ausgeführt wird, wodurch eine Halbleiterlegierung211 in den Aussparungen203c gebildet wird. Wenn beispielsweise der Transistor200a einen Durchlasstransistor repräsentiert, der einen geringeren Durchlassstrom im Vergleich zu dem Transistor200b erfordert, der einen Herabziehtransistor einer Speicherzelle repräsentieren kann, wie dies zuvor erläutert ist, wird die eingebettete Halbleiterlegierung211 in Form einer beliebigen geeigneten Materialzusammensetzung bereitgestellt, die eine Verformungskomponente in dem Kanalgebiet209 erzeugt, die Ladungsträgerbeweglichkeit darin verringert. Wenn beispielsweise die Transistoren200a ,200b n-Kanaltransistoren repräsentieren, wird die Halbleiterlegierung211 in Form einer Silizium/Germanium-Legierung, einer Silizium/Zinn-Legierung, einer Silizium/Germanium/Zinn-Legierung und dergleichen vorgesehen, die eine größere natürliche Gitterkonstante im Vergleich zu Silizium aufweist, wodurch diese in einem kompressiv verformten Zustand aufwächst, der somit für eine uniaxiale kompressive Verformungskomponente in dem Transistor200a sorgt. In anderen Fällen wird das Material211 beispielsweise in Form von einem Silizium/Kohlenstoffmaterial bereitgestellt, das für eine Zugverformungskomponente sorgt, wenn die Transistoren200a ,200b n-Kanaltransistoren repräsentieren und wenn der Transistor200a einen größeren Durchlassstrom im Vergleich zu dem Transistor200b erfordert. Wenn andererseits p-Kanaltransistoren betrachtet werden, können die zuvor erläuterten Materialzusammensetzungen in umgekehrter Weise für die zuvor beschriebene Situation angewendet werden. -
3 zeigt schematisch das Halbleiterbauelement250 gemäß einer erfindungsgemäßen Ausführungsform, in der eine eingebettete Halbleiterlegierung, etwa die Legierung211a , mit einem weniger ausgeprägten Grad an lokaler Beschränkung vorgesehen ist, insbesondere ist die Legierung211a in der Nähe zweier oder gegebenenfalls mehrerer Transistoren vorgesehen, etwa der Transistoren200a ,200b , wobei eine lokale Strukturierung der diversen Verformungspegel durch einen Relaxationsimplantationsprozess213 erreicht wird. Zu diesem Zweck wird eine Prozesssequenz angewendet, wie sie auch zuvor mit Bezug zu den2b und2c beschrieben ist, wobei jedoch entsprechende Aussparungen gemeinsam für beide Transistoren200a ,200b hergestellt werden. Danach wird der selektive epitaktische Aufwachsprozess für beide Transistoren ausgeführt, wodurch die Halbleiterlegierung211a gebildet wird. Es sollte beachtet werden, dass die Prozessgleichmäßigkeit während des Ätzprozesses und während des nachfolgenden selektiven epitaktischen Aufwachsprozesses auf Grund einer gleichmäßigeren Oberflächentopographie innerhalb des aktiven Gebiets203 verbessert sein kann. Danach wird eine Lackmaske214 auf Grundlage gut etablierter Lithographietechniken hergestellt, wobei die Maske214 einen gewünschten Teil in der Nähe des zweiten Transistors200b freilässt, in welchem der durch die Halbleiterlegierung211a hervorgerufene Verformungspegel nicht gewünscht ist. Danach wird der Implantationsprozess213 , etwa auf der Grundlage einer inerten Sorte, etwa Xenon, Silizium und dergleichen, ausgeführt, wodurch ein schwerer Gitterschaden hervorgerufen wird, der zu einer entsprechenden Verringerung des inneren Verspannungspegels führt. Somit bleibt die Ladungsträgerbeweglichkeit in dem Kanalgebiet209 des zweiten Transistors200b von der Halbleiterlegierung211a im Wesentlichen unbeeinflusst, wobei zusätzlich die modifizierten elektronischen Eigenschaften der Legierung211a in Drain- und Sourcebereichen des Transistors200b einen höheren Durchlassstrom ergeben, der ebenfalls zu einem ausgeprägten Unterschied in den entsprechenden Durchlassströmen beiträgt. Nach dem Entfernen der Lackmaske214 kann somit die weitere Bearbeitung fortgesetzt werden, beispielsweise in dem Drain- und Sourcegebiete hergestellt werden, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement150 beschrieben ist. - Es sollte beachtet werden, dass andere Maskierungsschemata eingesetzt werden können, beispielsweise wenn die Halbleiterlegierung
211b so vorgesehen wird, dass der erste Transistor200a von der Maske214 frei bleibt, um damit eine entspannte Halbleiterlegierung211b benachbart zu dem ersten Transistor200a zu erhalten. Im Hinblick auf p-Kanaltransistoren gelten die gleichen Kriterien, wie sie zuvor erläutert sind. D. h, das Konzept des Vorsehens einer einzelnen eingebetteten Halbleiterlegierung und einer nachfolgenden lokalen Relaxation davon kann auf p-Kanaltransistoren und n-Kanaltransistoren abhängig von den gesamten Prozess- und Bauteilerfordernissen angewendet werden. -
4 zeigt schematisch eine Draufsicht des Halbleiterbauelements250 , das einen Teil einer typischen Speicherzelle repräsentiert, in der zwei Durchlasstransistoren200a in unmittelbarer Nähe und in und über dem aktiven Gebiet203 zusammen mit zwei Herabziehtransistoren200b ausgebildet sind, die die Durchlasstransistoren200a lateral einschließen. Auch in dieser Konfiguration kann eine effiziente Anpassung der Durchlassstromeigenschaften auf der Grundlage der zuvor beschriebenen Prinzipien erreicht werden. Beispielsweise weisen die Durchlasstransistoren200a , die eine geringere Durchlassstromeigenschaft im Vergleich zu den Herabziehtransistoren200b erfordern, darin eine eingebettete Halbleiterlegierung211a auf, beispielsweise in Form eines Silizium/Gemanium-Materials, wodurch die Ladungsträgerbeweglichkeit verringert wird, wenn n-Kanaltransistoren betrachtet werden. Andererseits werden die Herabziehtransistoren200b im Wesentlichen nicht von dem Material211a beeinflusst, wodurch ein moderat hoher Durchlassstrom erreicht wird. Es sollte jedoch beachtet werden, dass jedes der zuvor beschriebenen Schemata für das lokale Strukturieren der Verformungspegel in dem aktiven Gebiet203 auch auf das Bauelement250 , wie es in4 gezeigt ist, angewendet werden kann. -
5 zeigt schematisch das Halbleiterbauelement250 gemäß weiterer anschaulicher Ausführungsformen, in denen zusätzlich zu dem zuvor beschriebenen verformungsinduzierenden Mechanismus mindestens ein weiterer verformungsinduzierender Mechanismus vorgesehen ist. In der gezeigten Ausführungsform besitzt zumindest einer der Transistoren200a ,200b darüber ausgebildet ein verspannungsinduzierendes dielektrisches Material, beispielsweise eines Siliziumnitridmaterials, eines stickstoffenthaltenden Siliziumkarbidmaterials und dergleichen. Beispielsweise enthält der Transistor200a zusätzlich zu der eingebetteten Halbleiterlegierung211a eine kompressiv verspannte dielektrische Schicht203a , die den gesamten verformungsinduzierenden Mechanismus in dem Transistor200a verbessert. In anderen anschaulichen Ausführungsformen enthält der Transistor200b eine entsprechende verspannungsinduzierende Schicht230b , die eine im Wesentlichen verspannungsneutrale Schicht repräsentiert, die eine unterschiedliche Art oder Größe an Verspannungspegeln im Vergleich zu der Schicht230a besitzt. Folglich sorgen die Schichten230a ,230b für einen weiteren Bereich an Prozessgrenzen, um damit einen gewünschten Unterschied im Durchlassstrom zu erhalten. Wenn etwa verformungsinduzierende Parameter, etwa eine Tiefe des verformungsinduzierenden Materials211a , dessen Zusammensetzung, d. h. der Grad an Gitterfehlanpassung in Bezug das umgebende Material, ein lateraler Abstand von dem entsprechenden Kanalgebiet und dergleichen so zu wählen sind, dass die mit den Erfordernissen für Transistorelemente in anderen Bauteilgebieten verträglich sind, können die Schichten230a ,230b einen weiteren Parameter zum Einstellen des gesamten Unterschieds vom Durchlassstrom bieten. - Die dielektrischen Schichten
230a ,230b können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wozu plasmaunterstützte CVD-Techniken gehören, in denen Materialien, etwa Siliziumnitrid, stickstoffenthaltendes Siliziumkarbid und dergleichen mit unterschiedlichen Verspannungspegeln und unterschiedlichen Arten an Verspannungen abgeschieden werden, indem geeignete Abscheideparameter eingestellt werden. Wenn die entsprechenden inneren Verspannungsbedingungen einer oder beider Schichten230a ,230b speziell an die Transistoren200a ,200b unabhängig von den Verspannungseigenschaften dieser Schichten in anderen Bauteilbereichen einzustellen sind, können eine oder mehrere Verspannungsrelaxationsimplantationen ausgeführt werden, was auf der Grundlage einer Xenon-Implantation mit einem zugehörigen Maskierungsschema bewerkstelligt werden kann. - Es gilt also: Die vorliegende Erfindung stellt Verfahren und Halbleiterbauelemente bereit, in denen der Durchlassstrom von Transistoren, die in und über dem gleichen aktiven Gebiet ausgebildet sind, auf der Grundlage eines lokal angepassten Verformungspegels eingestellt werden kann, der auf Basis zumindest einer eingebetteten Halbleiterlegierung erreicht wird, so dass eine Gesamttransistorkonfiguration mit geringerer Komplexität erhalten wird, während andererseits ein deutlicher Unterschied im Durchlassstrom geschaffen wird. In einigen anschaulichen Ausführungsformen werden ein Herabziehtransistor und ein Durchlasstransistor einer statischen RAM-Zelle in einem gemeinsamen aktiven Gebiet hergestellt, ohne dass eine ausgeprägte Änderung der Transistorbreite dieser Transistorelemente erforderlich ist, da der unterschiedliche Durchlassstrom effizient auf der Grundlage eines verformungsinduzierenden Mechanismus eingestellt werden kann, der durch die eine eingebettete Halbleiterlegierung bereitgestellt wird, die lokal in unterschiedlicher Weise auf diese Transistoren einwirkt. Beispielsweise kann eine im Wesentlichen rechteckige Konfiguration für das gemeinsame aktive Halbleitergebiet eines oder mehrerer Durchlasstransistoren und eines oder mehrerer Herabziehtransistoren verwendet werden, wodurch bessere Bedingungen während der Lithographie- und Ätzprozesse geschaffen werden.
Claims (14)
- Verfahren mit: Bilden eines ersten Transistors in und über einem aktiven Gebiet, das über einem Substrat eines Halbleiterbauelements ausgebildet ist und einen zusammenhängenden Halbleiterbereich ohne eine dazwischen liegende Isolationsstruktur repräsentiert, wobei der erste Transistor eine erste Leitfähigkeitsart besitzt; Bilden eines zweiten Transistors in und über dem aktiven Gebiet, wobei der zweite Transistor die erste Leitfähigkeitsart besitzt; Einstellen eines Verhältnisses der Durchlassströme des ersten und des zweiten Transistors durch Vorsehen einer eingebetteten Halbleiterlegierung in dem ersten und dem zweiten Transistor und durch Relaxieren der Halbleiterlegierung selektiv in dem zweiten Transistor, um unterschiedliche Verformungspegel in einem ersten Kanalgebiet des ersten Transistors und einem zweiten Kanalgebiet des zweiten Transistors hervorzurufen.
- Verfahren nach Anspruch 1, wobei die eingebettete Halbleiterlegierung Silizium und/oder Germanium und/oder Zinn aufweist.
- Verfahren nach Anspruch 1, wobei der erste und der zweite Transistor die gleiche Transistorbreite aufweisen.
- Verfahren nach Anspruch 1, wobei die Halbleiterlegierung Kohlenstoff aufweist.
- Verfahren nach Anspruch 1, wobei Vorsehen einer eingebetteten Halbleiterlegierung umfasst: Bilden von Aussparungen in Drain- und Sourcebereichen des ersten und des zweiten Transistors und Füllen der Aussparungen mit der eingebetteten Halbleiterlegierung.
- Verfahren nach Anspruch 5, wobei Einstellen unterschiedlicher Verformungspegel in dem ersten und dem zweiten Kanalgebiet umfasst: Einstellen einer Größe der Aussparungen und/oder eines Abstands der Aussparungen von dem ersten und dem zweiten Kanalgebiet und/oder einer Zusammensetzung der eingebetteten Halbleiterlegierung.
- Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer verformungsinduzierenden dielektrischen Schicht über dem ersten und/oder dem zweiten Transistor.
- Verfahren nach Anspruch 7, wobei eine kompressive verformungsinduzierende dielektrische Schicht selektiv über dem ersten Transistor gebildet wird und die eingebettete Halbleiterlegierung in dem ersten Transistor hergestellt wird, so dass eine kompressive Verformung hervorgerufen wird.
- Verfahren nach Anspruch 8, wobei eine Zugverformung hervorrufende dielektrische Schicht selektiv über dem zweiten Transistor gebildet wird.
- Halbleiterbauelement mit: einem aktiven Halbleitergebiet, das über einem Substrat gebildet ist und einen zusammenhängenden Halbleiterbereich ohne eine dazwischen liegende Isolationsstruktur repräsentiert; einem ersten Transistor eines ersten Leitfähigkeitstyps, der in und über dem aktiven Halbleitergebiet gebildet ist, wobei der erste Transistor ein erstes Kanalgebiet mit einem ersten Verformungspegel und eine erste, in dem aktiven Halbleitergebiet eingebettete Halbleiterlegierung aufweist; und einem zweiten Transistor des ersten Leitfähigkeitstyps, der in und über dem aktiven Halbleitergebiet gebildet ist, wobei der zweite Transistor ein zweites Kanalgebiet mit einem zweiten Verformungspegel und einen lokal relaxierten Teil der eingebetteten Halbleiterlegierung aufweist, wobei der zweite Verformungspegel sich von dem ersten Verformungspegel unterscheidet und wobei der erste und/oder der zweite Verformungspegel von der Halbleiterlegierung beeinflusst sind.
- Halbleiterbauelement nach Anspruch 10, wobei der erste Transistor und der zweite Transistor die gleiche Transistorbreite aufweisen.
- Halbleiterbauelement nach Anspruch 10, wobei der erste und der zweite Transistor Transistoren einer Speicherzelle repräsentieren, und wobei der erste Transistor einen ersten Durchlassstrom aufweist, der kleiner ist als ein zweiter Durchlassstrom des zweiten Transistors.
- Halbleiterbauelement nach Anspruch 12, wobei das aktive Gebiet einen oder mehrere weitere Transistoren aufweist.
- Halbleiterbauelement nach Anspruch 13, wobei ein erster der weiteren Transistoren den gleichen Aufbau wie der erste Transistor besitzt und wobei ein zweiter der weiteren Transistoren den gleichen Aufbau wie der zweite Transistor besitzt.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008045034A DE102008045034B4 (de) | 2008-08-29 | 2008-08-29 | Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet |
US12/507,544 US8034669B2 (en) | 2008-08-29 | 2009-07-22 | Drive current adjustment for transistors formed in the same active region by locally providing embedded strain-inducing semiconductor material in the active region |
KR1020117007150A KR101520441B1 (ko) | 2008-08-29 | 2009-08-28 | 매립 스트레인 유도 반도체 물질을 활성 영역 내에 국부적으로 제공함으로써 동일한 활성 영역에 형성된 트랜지스터들에 대한 구동 전류의 조절 |
CN200980141963.0A CN102203937B (zh) | 2008-08-29 | 2009-08-28 | 半导体器件及其制造方法 |
GB1104064.9A GB2475208B (en) | 2008-08-29 | 2009-08-28 | Drive current adjustment for transistors formed in the same active region |
PCT/EP2009/006259 WO2010022971A1 (en) | 2008-08-29 | 2009-08-28 | Drive current adjustment for transistors formed in the same active region by locally providing embedded strain inducing semiconductor material in the active region |
JP2011524261A JP5926559B2 (ja) | 2008-08-29 | 2009-08-28 | 同一の能動領域内に形成されるトランジスタにおいて能動領域内に局所的に埋め込み歪誘起半導体材質を設けることによる駆動電流調節 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008045034A DE102008045034B4 (de) | 2008-08-29 | 2008-08-29 | Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008045034A1 DE102008045034A1 (de) | 2010-04-22 |
DE102008045034B4 true DE102008045034B4 (de) | 2012-04-05 |
Family
ID=41724039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008045034A Expired - Fee Related DE102008045034B4 (de) | 2008-08-29 | 2008-08-29 | Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet |
Country Status (6)
Country | Link |
---|---|
US (1) | US8034669B2 (de) |
JP (1) | JP5926559B2 (de) |
KR (1) | KR101520441B1 (de) |
CN (1) | CN102203937B (de) |
DE (1) | DE102008045034B4 (de) |
GB (1) | GB2475208B (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008054075B4 (de) * | 2008-10-31 | 2010-09-23 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren |
US8466018B2 (en) | 2011-07-26 | 2013-06-18 | Globalfoundries Inc. | Methods of forming a PMOS device with in situ doped epitaxial source/drain regions |
CN102280379B (zh) * | 2011-09-05 | 2016-06-01 | 上海集成电路研发中心有限公司 | 一种应变硅nmos器件的制造方法 |
CN102738084B (zh) * | 2012-05-04 | 2014-09-03 | 上海华力微电子有限公司 | 一种提高静态随机存储器写入冗余度的方法 |
CN102683288B (zh) * | 2012-05-04 | 2014-08-20 | 上海华力微电子有限公司 | 一种提高静态随机存储器读出冗余度的方法 |
CN103579244B (zh) * | 2013-10-18 | 2016-08-17 | 上海华力微电子有限公司 | 静态随机存储器及其写入冗余度改善的方法 |
US20190259618A1 (en) * | 2018-02-19 | 2019-08-22 | Stmicroelectronics (Crolles 2) Sas | Process for forming a layer of a work function metal for a mosfet gate having a uniaxial grain orientation |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005041225B3 (de) * | 2005-08-31 | 2007-04-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren |
US20070187770A1 (en) * | 2006-02-13 | 2007-08-16 | Jong-Hyon Ahn | Semiconductor integrated circuit device and method of manufacturing the same |
DE102006015090A1 (de) * | 2006-03-31 | 2007-10-11 | Advanced Micro Devices, Inc., Sunnyvale | Unterschiedlich eingebettete Verformungsschichten in PMOS- und NMOS-Transistoren und ein Verfahren zur Herstellung desselben |
US20070253239A1 (en) * | 2006-04-28 | 2007-11-01 | Ping-Wei Wang | Read-preferred SRAM cell design |
US20080054364A1 (en) * | 2006-08-31 | 2008-03-06 | Akira Hokazono | Semiconductor device having cmos device |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6962039B2 (en) * | 2002-03-11 | 2005-11-08 | Robert Greenhoe | Lawn striping assembly |
US7307273B2 (en) * | 2002-06-07 | 2007-12-11 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
JP2005079194A (ja) * | 2003-08-28 | 2005-03-24 | Sony Corp | 半導体素子及び半導体装置の製造方法 |
JP4763967B2 (ja) * | 2004-01-29 | 2011-08-31 | 富士通セミコンダクター株式会社 | 半導体記憶装置の製造方法 |
JP2005286341A (ja) * | 2004-03-30 | 2005-10-13 | Samsung Electronics Co Ltd | 低ノイズ及び高性能のlsi素子、レイアウト及びその製造方法 |
US7023018B2 (en) | 2004-04-06 | 2006-04-04 | Texas Instruments Incorporated | SiGe transistor with strained layers |
US6984564B1 (en) | 2004-06-24 | 2006-01-10 | International Business Machines Corporation | Structure and method to improve SRAM stability without increasing cell area or off current |
JP2007027194A (ja) | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | 半導体装置 |
JP2007027461A (ja) * | 2005-07-19 | 2007-02-01 | Sumida Corporation | コアおよびコアを備えたインダクタ |
US7605447B2 (en) | 2005-09-22 | 2009-10-20 | International Business Machines Corporation | Highly manufacturable SRAM cells in substrates with hybrid crystal orientation |
JP4410195B2 (ja) | 2006-01-06 | 2010-02-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
US7362606B2 (en) * | 2006-03-29 | 2008-04-22 | International Business Machines Corporation | Asymmetrical memory cells and memories using the cells |
US7449753B2 (en) * | 2006-04-10 | 2008-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Write margin improvement for SRAM cells with SiGe stressors |
JP5341510B2 (ja) * | 2006-05-31 | 2013-11-13 | 東京エレクトロン株式会社 | 窒化珪素膜の形成方法、半導体装置の製造方法およびプラズマcvd装置 |
US8384138B2 (en) | 2006-06-14 | 2013-02-26 | Texas Instruments Incorporated | Defect prevention on SRAM cells that incorporate selective epitaxial regions |
JP4896789B2 (ja) * | 2007-03-29 | 2012-03-14 | 株式会社東芝 | 半導体装置の製造方法 |
US20090189227A1 (en) * | 2008-01-25 | 2009-07-30 | Toshiba America Electronic Components, Inc. | Structures of sram bit cells |
US8624295B2 (en) * | 2008-03-20 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM devices utilizing strained-channel transistors and methods of manufacture |
US7838372B2 (en) * | 2008-05-22 | 2010-11-23 | Infineon Technologies Ag | Methods of manufacturing semiconductor devices and structures thereof |
-
2008
- 2008-08-29 DE DE102008045034A patent/DE102008045034B4/de not_active Expired - Fee Related
-
2009
- 2009-07-22 US US12/507,544 patent/US8034669B2/en active Active
- 2009-08-28 KR KR1020117007150A patent/KR101520441B1/ko active IP Right Grant
- 2009-08-28 GB GB1104064.9A patent/GB2475208B/en not_active Expired - Fee Related
- 2009-08-28 JP JP2011524261A patent/JP5926559B2/ja active Active
- 2009-08-28 CN CN200980141963.0A patent/CN102203937B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005041225B3 (de) * | 2005-08-31 | 2007-04-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren |
US20070187770A1 (en) * | 2006-02-13 | 2007-08-16 | Jong-Hyon Ahn | Semiconductor integrated circuit device and method of manufacturing the same |
DE102006015090A1 (de) * | 2006-03-31 | 2007-10-11 | Advanced Micro Devices, Inc., Sunnyvale | Unterschiedlich eingebettete Verformungsschichten in PMOS- und NMOS-Transistoren und ein Verfahren zur Herstellung desselben |
US20070253239A1 (en) * | 2006-04-28 | 2007-11-01 | Ping-Wei Wang | Read-preferred SRAM cell design |
US20080054364A1 (en) * | 2006-08-31 | 2008-03-06 | Akira Hokazono | Semiconductor device having cmos device |
Also Published As
Publication number | Publication date |
---|---|
CN102203937B (zh) | 2015-09-23 |
JP5926559B2 (ja) | 2016-05-25 |
CN102203937A (zh) | 2011-09-28 |
US8034669B2 (en) | 2011-10-11 |
DE102008045034A1 (de) | 2010-04-22 |
GB201104064D0 (en) | 2011-04-20 |
JP2012510712A (ja) | 2012-05-10 |
GB2475208B (en) | 2012-08-08 |
KR101520441B1 (ko) | 2015-05-15 |
US20100052068A1 (en) | 2010-03-04 |
GB2475208A (en) | 2011-05-11 |
KR20110044331A (ko) | 2011-04-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |
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|
R081 | Change of applicant/patentee |
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|
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