DE102016205180B4 - Verfahren zum Herstellen von Transistoren mit mehreren Schwellspannungen - Google Patents

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Abstract

Verfahren zum Bilden einer Transistor-Struktur mit mehreren Schwellenspannungen, wobei das Verfahren aufweist:Bilden von wenigstens einem schmalen Kanal (205) und wenigstens einem langen Kanal (207) auf einer Finne (12), wobei das Finnen-Material auf einem Substrat (10) abgeschieden wird, wobei Abstandshalter (18) auf der Finne (12) den wenigstens einen schmalen Kanal und den wenigstens einen langen Kanal definieren, wobei eine epitaxiale Schicht (14) auf der Finne (12) gebildet wird, und wobei eine Schicht (16) aus einem Zwischenschicht-Dielektrikum auf der epitaxialen Schicht gebildet wird;Abscheiden eines dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207);Abscheiden einer Metallschicht (220) auf dem dielektrischen Material (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207);Zurücksetzen einer Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) nach einem Durchführen eines Schutz-Prozesses, um den wenigstens einen langen Kanal (207) zu schützen;Entfernen der Metallschicht (220) von dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal nach dem Zurücksetzen der Höhe des dielektrischen Materials (20) mit dem hohen k in dem wenigstens einen schmalen Kanal (205);Abscheiden eines Metalls (22) mit einer Austrittsarbeit (220) in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207);Abscheiden eines Leitungsmetalls (24) für ein Gate, um den wenigstens einen schmalen Kanal (205) und den wenigstens einen langen Kanal (207) zu füllen; undAbscheiden einer Abdeckschicht (26) auf einer Oberseite der Abstandshalter (18), der Schicht aus einem Zwischenschicht-Dielektrikum (16), des Metalls (22) mit einer Austrittsarbeit und des Leitungsmetalls (24) für das Gate.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheiten bzw. eine Technologie für diese und spezifischer auf ein Bilden von stabilen Einheiten mit mehreren Schwellenspannungen (Vt oder Vth) auf Ersetzungs-Metall-Gate(RMG)-CMOS-Einheiten (RMG, Replacement Metal Gate).
  • Bei einem CMOS mit mehreren Schwellenwerten (MTCMOS, Multi-Threshold CMOS) handelt es sich um eine Variation einer Technologie für CMOS-Chips, die Transistoren mit mehreren Schwellenspannungen (Vth oder Vt) aufweist, um Verzögerung oder Leistung zu optimieren. Die Vt oder Vth eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) ist die Gate-Spannung, bei der sich an der Grenzfläche zwischen der isolierenden Schicht (Oxid) und dem Substrat (Körper) des Transistors eine Inversionsschicht bildet. Einheiten mit einer geringen Vth schalten schneller und sind daher bei Pfaden mit einer kritischen Verzögerung nützlich, um Taktperioden zu minimieren. Der Nachteil besteht darin, dass Einheiten mit einer geringen Vth eine wesentlich höhere statische Verlustleistung aufweisen. Einheiten mit einer hohen Vth werden bei nicht kritischen Pfaden verwendet, um die statische Verlustleistung zu verringern, ohne sich einen Nachteil hinsichtlich einer Verzögerung einzuhandeln. Typische Einheiten mit einer hohen Vth verringern den statischen Verlust um 10 Mal im Vergleich zu Einheiten mit einer geringen Vth.
  • Ein Verfahren, bei dem Einheiten mit mehreren Schwellenspannungen erzeugt werden, besteht darin, unterschiedliche Vorspannungen (Vb) an den Basis- oder Bulk-Anschluss der Transistoren anzulegen. Weitere Verfahren beinhalten ein Einstellen der Dicke des Gate-Oxids, der Dielektrizitätskonstante des Gate-Oxids (des Materialtyps) oder der Dotierstoffkonzentration in dem Kanalbereich unterhalb des Gate-Oxids.
  • Ein typisches Verfahren zum Herstellen eines CMOS mit mehreren Schwellenwerten beinhaltet einfach ein Hinzufügen von zusätzlichen Photolithographie- und lonenimplantationsschritten. Für einen gegebenen Herstellungsprozess wird die Vth eingestellt, indem die Konzentration von Dotierstoffatomen in dem Kanalbereich unterhalb des Gate-Oxids verändert wird. Typischerweise wird die Konzentration mittels eines lonenimplantationsverfahrens eingestellt. Zum Beispiel werden Photolithographie-Verfahren angewendet, um sämtliche Einheiten mit Ausnahme der MOSFETs vom p-Typ mit einem Photoresist zu bedecken. Dann wird die Ionenimplantation durchgeführt, wobei Ionen des gewählten Dotierstofftyps das Gate-Oxid in Gebieten durchdringen, in denen kein Photoresist vorhanden ist. Danach wird das Photoresist abgelöst. Wiederum werden Photolithographie-Verfahren angewendet, um sämtliche Einheiten mit Ausnahme der MOSFETs vom n-Typ zu bedecken. Danach wird unter Verwendung eines anderen Dotierstofftyps eine weitere Implantation durchgeführt, wobei die Ionen das Gate-Oxid durchdringen. Das Photoresist wird abgelöst. Während des nachfolgenden Herstellungsprozesses werden an einem bestimmten Punkt implantierte Ionen mittels Durchführen eines Tempervorgangs bei einer erhöhten Temperatur aktiviert.
  • Aus dem Stand der Technik ist das Dokument US 2011/0161237 A1 bekannt, das eine Vorrichtung mit mindestens 3 oder 4 unterschiedlichen Typen von Transistoren beschreibt, die sich hinsichtlich ihrer Dicke oder der Anordnung ihrer Gates unterscheiden. Außerdem beschreibt das Dokument US 2015/0061027 A1 ein Verfahren zur Fertigung von Ersatz-Gate-Strukturen für NMOS- und PMOS-Transistoren, die mittels eines Ätzprozesses hergestellt werden, um eine Opfer-Gate-Schicht für NMOS- und PMOS-Gate-Kavitäten zu entfernen.
  • Eine Aufgabe des hier vorgestellten Konzeptes liegt u.a. darin, eine Transistorstruktur vorzustellen, die die Nachteile, die sich aus den Strukturen des bekannten Standes der Technik ergeben, zu überwinden und insbesondere eine Optimierung hinsichtlich der statischen Verlustleistungen gegenüber der Verzögerungen, der Einstellbarkeit der Schwellspannungen und hinsichtlich eines zuverlässigen Herstellungsverfahrens anzugeben.
  • KURZDARSTELLUNG
  • Die Erfindung löst die Aufgabe durch ein Verfahren zum Bilden einer Transistorstruktur mit mehreren Schwellenspannungen. Das Verfahren beinhaltet ein Bilden von wenigstens einem schmalen Kanal und wenigstens einem langen Kanal auf einer Finne bzw. Rippe (im folgendem auch als „Fin“ bezeichnet). Das Fin-Material wird auf einem Substrat abgeschieden, und Abstandshalter auf der Fin definieren wenigstens einen schmalen Kanal und wenigstens einen langen Kanal, und auf der Fin wird eine epitaxiale Schicht gebildet. Auf der epitaxialen Schicht wird eine Schicht aus einem Zwischenschicht-Dielektrikum gebildet. Das Verfahren beinhaltet ein Abscheiden eines dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal, ein Abscheiden einer Metallschicht auf dem dielektrischen Material mit einem hohen k in dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal sowie ein Zurücksetzen einer Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal nach einem Durchführen eines Schutz-Prozesses, um den wenigstens einen langen Kanal zu schützen. Außerdem beinhaltet das Verfahren ein Entfernen der Metallschicht von dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal nach dem Zurücksetzen der Höhe des dielektrischen Materials (20) mit dem hohen k in dem wenigstens einen schmalen Kanal (205), ein Abscheiden eines Metalls mit einer Austrittsarbeit in dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal sowie ein Abscheiden eines Leitungsmetalls für ein Gate, um den wenigstens einen schmalen Kanal und den wenigstens einen langen Kanal zu füllen. Auf einer Oberseite der Abstandshalter, der Schicht aus einem Zwischenschicht-Dielektrikum, des Metalls mit einer Austrittsarbeit und des Leitungsmetalls für das Gate wird eine Abdeckschicht abgeschieden.
  • Weiterhin ist eine Transistorstruktur mit mehreren Schwellenspannungen beschrieben, welche durch das oben genannte Verfahren gebildet werden kann.. Die Struktur beinhaltet wenigstens einen ersten Transistor, der ein dielektrisches Material mit einem hohen k mit einer ersten Höhe aufweist, sowie ein Substrat, das den wenigstens einen ersten Transistor trägt. Die Struktur beinhaltet wenigstens einen zweiten Transistor, der das dielektrische Material mit einem hohen k mit einer zweiten Höhe aufweist, und das Substrat trägt den wenigstens einen zweiten Transistor. Die erste Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen ersten Transistor ist geringer als die zweite Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen zweiten Transistor.
  • Darüber hinaus ist ein ein Verfahren zum Konfigurieren einer Transistorstruktur mit mehreren Schwellenspannungen beschrieben, bei dem die Transistorstruktur durch das oben genannte Verfahren gebildet wird. Das Verfahren beinhaltet ein Bereitstellen von wenigstens einem ersten Transistor, der ein dielektrisches Material mit einem hohen k mit einer ersten Höhe aufweist. Ein Substrat trägt den wenigstens einen ersten Transistor. Das Verfahren beinhaltet ein Bereitstellen von wenigstens einem zweiten Transistor, der ein dielektrisches Material mit einem hohen k mit einer zweiten Höhe aufweist. Das Substrat trägt den zweiten Transistor, und die erste Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen ersten Transistor ist geringer als die zweite Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen zweiten Transistor.
  • Weitere Merkmale und Vorteile werden durch die hierin beschriebenen Techniken realisiert. Weitere Ausführungsformen und Aspekte werden hierin detailliert beschrieben. Für ein besseres Verständnis siehe die Beschreibung und die Zeichnungen.
  • Figurenliste
  • Das Vorstehende und weitere Merkmale und Vorteile sind aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen:
    • 1A eine Querschnittansicht einer Transistor-Einheit mit einer hohen Schwellenspannung gemäß einer Ausführungsform gebildet darstellt;
    • 1B eine Querschnittansicht einer Transistor-Einheit mit einer niedrigen/normalen Schwellenspannung gemäß einer Ausführungsform gebildet darstellt;
    • 1C eine Skizze von oben nach unten eines CMOS-Chips mit mehreren Schwellenspannungen gemäß einer Ausführungsform gebildet darstellt, der sowohl Transistor-Einheiten mit einer hohen Schwellenspannung als auch Transistor-Einheiten mit einer niedrigen/normalen Schwellenspannung aufweist;
    • 2A bis 2I Querschnittansichten eines Prozessablaufs gemäß einer Ausführungsform der Erfindung darstellen, bei dem sowohl Transistor-Einheiten mit einer hohen Schwellenspannung als auch Transistor-Einheiten mit einer niedrigen/normalen Schwellenspannung in dem CMOS-Chip mit mehreren Schwellenspannungen gebildet werden, in denen:
    • 2A eine Bildung von Gräben für einen schmalen und einen langen Kanal mit einer dielektrischen Schicht mit einem hohen k und einer Metallschicht darstellt,
    • 2B darstellt, dass ein Auskehlungs-Schutz(CP)-Material (CP, Chamfer-Protection) abgeschieden wird, um den schmalen Graben und den langen Graben zu schützen,
    • 2C darstellt, dass ein Ätzvorgang durchgeführt wird, um das Auskehlungs-Schutz-Material in dem schmalen Graben zurückzusetzen, während der lange Graben mittels einer optischen Lithographie-Maske geschützt ist,
    • 2D darstellt, dass ein Ätzvorgang (RIE) durchgeführt wird, um die dielektrische Schicht mit einem hohen k zurückzusetzen,
    • 2E ein Entfernen der Auskehlungs-Schutz-Schicht darstellt,
    • 2F einen optionalen Prozessablauf darstellt, bei dem die Metallschicht mit einer Austrittsarbeit abgelöst wird,
    • 2H darstellt, dass ein Leitungsmetall für ein Gate abgeschieden wird, um die Gräben zu füllen, und
    • 2I die Abscheidung eines Dielektrikums für eine Gate-Abdeckung darstellt;
    • 3A und 3B gemeinsam ein Verfahren zum Bilden einer Transistor-Struktur mit mehreren Schwellenspannungen gemäß einer Ausführungsform der Erfindung darstellen;
    • 4 ein Verfahren zum Konfigurieren einer Transistor-Struktur mit mehreren Schwellenspannungen für eine Ausführungsform darstellt;
  • In den begleitenden Figuren und der folgenden detaillierten Beschreibung der offenbarten Ausführungsformen sind die verschiedenen Elemente, die in den Figuren dargestellt sind, mit Bezugszeichen mit drei oder vier Ziffern versehen. Die Ziffer(n) ganz links jedes Bezugszeichens entspricht (entsprechen) der Figur, in der dessen Element als erstes dargestellt ist.
  • DETAILLIERTE BESCHREIBUNG
  • Die Einstellung einer Schwellenspannung (Vt) in FinFET-Einheiten (Fin-Feldeffekttransistor-Einheiten) mit vollständiger Verarmung (FD, Fully Depleted) kann als eine Herausforderung erscheinen. Eine Dotierung von Kanälen kann eine Vt in einer FD-Einheit einstellen und kann verminderte zufallsbedingte Dotierstoff-Bewegungen (RDF, Random Dopant Fluctuations), eine verminderte Beweglichkeit etc. verursachen.
  • Ausführungsformen stellen eine Modulation einer Schwellenspannung (Vt) in NFETs (Feldeffekttransistoren vom n-Typ) (und/oder PFETs) bereit. Die Modulation einer Schwellenspannung (Vt) bezieht sich darauf, dass Transistoren mit unterschiedlichen Schwellenspannungen (wie beispielsweise einer hohen Schwellenspannung und einer normalen/niedrigen Schwellenspannung) auf dem gleichen Chip vorliegen. Um die unterschiedlichen Schwellenspannungen zu erreichen, weist der NFET ein zurückgesetztes Dielektrikum mit einem hohen k auf. Indem NFETs mit der Zurücksetzung des Dielektrikums mit einem hohen k und NFETs ohne die Zurücksetzung des Dielektrikums mit einem hohen k vorhanden sind, kann in einem Fall ein Unterschied von 80 Millivolt (mV) in den Schwellenspannungen zwischen den zwei NFETs vorliegen. Die Schwellenspannung in dem NFET mit der Zurücksetzung des Dielektrikums mit einem hohen k kann 80 mV niedriger als jene des NFET ohne die Zurücksetzung des Dielektrikums mit einem hohen k sein. Bei einer Ausführung kann die Schwellenspannung in dem NFET so konfiguriert sein, dass sie einen Bereich der Vt-Modulation von 40 bis 120 mV aufweist.
  • 1A stellt eine Querschnittansicht einer Transistor-Einheit 40 mit einer hohen Schwellenspannung (HVt) gemäß einer Ausführungsform dar. 1B stellt eine Querschnittansicht einer Transistor-Einheit 50 mit einer normalen/niedrigen Schwellenspannung (RVt) dar. Die HVt-Transistor-Einheit 40 weist eine Schwellenspannung (Vt) auf, die höher als jene der RVt-Transistor-Einheit 50 ist. 1C stellt eine Skizze von oben nach unten eines CMOS-Chips 60 mit mehreren Schwellenspannungen gemäß einer Ausführungsform dar, der HVt-Transistor-Einheiten 40 und RVt-Transistor-Einheiten 50 aufweist. Der CMOS-Chip 60 kann verschiedene Anordnungen der HVt- und RVt-Transistor-Einheiten 40 und 50 aufweisen. Typischerweise wird eine Ionenimplantation dazu verwendet, die HVt-Transistor-Einheiten 40 herzustellen.
  • Die HVt-Transistor-Einheit 40 und die RVt-Transistor-Einheit 50 sind auf einem Substrat 10 ausgebildet. Das Substrat 10 kann aus Silicium, Germanium, einer Halbleiter-auf-Isolator(SOI)-Struktur etc. bestehen. Auf der Oberseite des Substrats 10 befindet sich ein Fin-Material 12. Das Fin-Material 12 kann aus Silicium, Germanium etc. bestehen.
  • Auf der Oberseite der Fin 12 befindet sich eine epitaxiale Schicht 14A und 14B. Wenn die epitaxiale Schicht 14A die Source darstellt, dann stellt die epitaxiale Schicht 14B den Drain dar (oder umgekehrt). Die Schichten 14A und 14B können allgemein als Schicht 14 bezeichnet werden. Ein Fachmann weiß, wie die Source und der Drain in der Schicht 14 zu bilden sind.
  • Die HVt-Transistor-Einheit 40 und die RVt-Transistor-Einheit 50 beinhalten außerdem eine Schicht aus einem Zwischenschicht-Dielektrikum (ILD, InterLayer Dielectric), Seitenwand-Abstandshalter 18, ein dielektrisches Material 20 mit einem hohen k, ein Metall 22 mit einer Austrittsarbeit, ein Metall 24 sowie eine Abdeckschicht 26. Wenngleich Beispiele für eine FinFET-Einheit erörtert werden können, finden Ausführungsformen mit einem zurückgesetzten dielektrischen Material 20 mit einem hohen k auch Anwendung bei planaren Einheiten. Wenngleich der Deutlichkeit halber nicht gezeigt, beinhaltet das Substrat 10 ein Isolationsoxid, wie es für einen Fachmann verständlich ist.
  • Die 2A bis 2I stellen Querschnittansichten eines Prozessablaufs für ein (gleichzeitiges) Bilden der HVt-Transistor-Einheit 40 und der RVt-Transistor-Einheit 50 in dem CMOS-Chip 60 mit mehreren Schwellenspannungen gemäß einer Ausführungsform dar. Wenngleich die 2A bis 2I die Herstellung von zwei Transistor-Einheiten 40 und 50 darstellen, bedeutet dies nicht, dass die 2A bis 2I auf das Bilden von zwei Transistor-Einheit beschränkt sind. Dieser Prozess kann (gleichzeitig) zahlreiche (10, 20, 30, ..., 50, 60, ..., 100 etc.) Transistor-Einheiten 40 und 50 mit mehreren Schwellenspannungen in dem CMOS-Chip 60 mit mehreren Schwellenspannungen bilden.
  • 2A zeigt das Substrat 10 mit der Fin 12, die auf dem Substrat 10 abgeschieden wird. Die Seitenwand-Abstandshalter 18 werden auf der Fin 12 abgeschieden und strukturiert. Die epitaxiale Schicht 14 wird auf der Fin 12 abgeschieden und zu der Struktur geätzt. Die Schicht 16 aus einem Zwischenschicht-Dielektrikum (ILD) wird abgeschieden und strukturiert.
  • Auf der Fin 12 und entlang der Seitenwand-Abstandshalter 18 wird die dielektrische Schicht 20 mit einem hohen k abgeschieden. Auf der dielektrischen Schicht 20 mit einem hohen k und entlang der Wände der dielektrischen Schicht 20 mit einem hohen k wird eine Schicht 220 aus einem Metall mit einer Austrittsarbeit abgeschieden.
  • 2A zeigt, dass ein schmaler Kanal 205 (schmaler Graben) und ein langer Kanal 207 (breiter Graben) gebildet werden. Der schmale Kanal 205 kann in der x-Richtung eine Breite W1 aufweisen, und der lange Kanal 207 kann in der x-Richtung eine Breite W2 aufweisen. Die Breite W2 des langen Kanals 207 ist größer als die Breite W1 des schmalen Kanals 205. Bei diesem Beispiel soll der schmale Kanal 205 die Transistor-Einheit 50 mit einer normalen/niedrigen Schwellenspannung darstellen, und der lange Kanal 207 soll die Transistor-Einheit 40 mit einer hohen Schwellenspannung darstellen.
  • Die Seitenwand-Abstandshalter 18 können aus einem isolierenden Material bestehen, wie beispielsweise einem Oxid. Der Seitenwand-Abstandshalter 18 kann ein Nitrid beinhalten. Das Fin-Material 12 kann Silicium, Germanium etc. beinhalten. Die epitaxiale Schicht 14 (14A und 14B) kann in einer ähnlichen Weise aus (epitaxial gewachsenem) Silicium, Germanium etc. bestehen. Die Schicht 220 aus einem Metall mit einer Austrittsarbeit kann eine Opferschicht sein, und die Opferschicht kann Metall und/oder dielektrische Materialien beinhalten. Die Schicht 220 aus einem Metall mit einer Austrittsarbeit kann Titannitrid beinhalten.
  • Die Schicht 16 aus einem Zwischenschicht-Dielektrikum (ILD) kann dielektrische Materialien beinhalten, wie beispielsweise Oxide, Nitride etc. Beispiele für das dielektrische Material 20 mit einem hohen k können Hafniumoxid, Aluminiumoxid und Magnesiumoxid beinhalten.
  • 2B zeigt ein Auskehlungs-Schutz(CP)-Material 210, das auf der Oberseite in dem schmalen Kanal 205 und in dem langen Kanal 207 abgeschieden wird, um den schmalen Graben 205 und den langen Graben 207 zu schützen. In einem Fall kann der schmale Kanal 205 eine Breite W1 < 4 Nanometer (nm) aufweisen, und der lange Kanal 207 kann eine Breite W2 > 50 nm aufweisen. Das Auskehlungs-Schutz-Material 210 sollte die Fähigkeit aufweisen, einen Zwischenraum für einen schmalen Kanal 205 (Zwischenraum < 4 nm) mit einer Grabentiefe von 120 nm (in der y-Richtung) gut zu füllen. Dieses deckende CP-Material 210 kann durch Rotationsbeschichtung, CVD-Abscheidung oder Aufschmelzen aufgebracht werden. Das CP-Material 210 kann einen organischen Stoff (Kohlenstoff) enthaltende Materialien beinhalten, wie beispielweise ein durch Rotationsbeschichtung aufgebrachtes, optisches Projektions-Lithographie-Material (OPL-Material, Optical Projection Lithography Material) oder durch Rotationsbeschichtung aufgebrachtes SiO2.
  • Auf dem CP-Material 210 wird eine optische Lithographie-Maske 212 abgeschieden und mit einer optischen Lithographie-Strukturierung geätzt, um den langen Kanal (W2 > 50 nm) zu schützen. Die optische Lithographie-Maske 212 kann aus einem Resist-Material bestehen.
  • 2C zeigt, dass ein Ätzvorgang durchgeführt wird, um das Auskehlungs-Schutz-Material 210 in den schmalen Gates (schmaler Kanal 205) zurückzusetzen, während die langen Gates (langer Kanal 207) durch die optische Lithographie-Maske 212 geschützt sind. Nach dem Ätzvorgang wird die optische Lithographie-Maske 212 entfernt. Die Dicke des CP-Materials 210 in dem schmalen Kanal 205 beträgt nunmehr etwa die Hälfte der Tiefe des schmalen Kanals 205. Wenn der schmale Kanal 205 zum Beispiel eine Grabentiefe von 120 nm aufweist, kann die Dicke/Tiefe des CP-Materials 210 in dem schmalen Kanal 205 etwa 60 nm betragen.
  • 2D zeigt, dass ein reaktives lonenätzen (RIE) durchgeführt wird, um die dielektrische Schicht 20 mit einem hohen k, die Schicht 220 aus einem Metall mit einer Austrittsarbeit und das CP-Material 210 in dem schmalen Kanal 205 (schmale Gates) zurückzusetzen, während der lange Kanal 207 (breite Gates) geschützt ist. Bei dem Zurücksetzungs-RIE(Plasma)-Prozess kann Sauerstoff die Vt in dem schmalen Kanal 205 (der ein Teil der RVt-Transistor-Einheit 50 ist) weiter modulieren. Das heißt, die Schwellenspannung Vt der Transistor-Einheit 50 mit einer normalen/niedrigen Schwellenspannung wird durch den Sauerstoff weiter verringert, der bei dem RIE-Prozess verwendet wird, um die dielektrische Schicht 20 mit einem hohen k zurückzusetzen. Der Sauerstoff, der in das Dielektrikum mit einem hohen k eindringt, moduliert die Schwellenspannung (Vt) des NFET.
  • Als ein Ergebnis des RIE-Prozesses zur Zurücksetzung der dielektrischen Schicht 20 mit einem hohen k weist die dielektrische Schicht 20 mit einem hohen k eine Höhe h1 in dem schmalen Kanal 205 auf. Der geschützte lange Kanal 207 wurde durch den RIE-Prozessablauf jedoch nicht beeinflusst, und die dielektrische Schicht 20 mit einem hohen k weist eine Höhe h2 auf. Dementsprechend ist die Höhe h1 geringer als die Höhe h2 (d.h. h1 < h2). In einem Fall beträgt die Höhe h1 etwa die Hälfte der Höhe h2. Die Höhe h1 kann in einem Bereich von etwa 5 bis 40 nm liegen.
  • Darüber hinaus kann die dielektrische Schicht 20 mit einem hohen k in dem schmalen Kanal 205 um ein vorgegebenes Maß zurückgesetzt sein (z.B. geätzt sein), um einen Teil der Höhe der dielektrischen Schicht 20 mit einem hohen k in dem schmalen Kanal 205 zu entfernen. In einem Fall kann die dielektrische Schicht 20 mit einem hohen k in dem schmalen Kanal 205 um etwa 20 nm zurückgesetzt sein (hinsichtlich der Höhe verringert sein) (d.h. die Höhe h1 ist etwa 20 nm geringer als die Höhe h2 in dem langen Kanal 207). In einem weiteren Fall kann die dielektrische Schicht 20 mit einem hohen k in dem schmalen Kanal 205 um etwa 40 nm zurückgesetzt sein (hinsichtlich der Höhe verringert sein) (derart, dass die Höhe h1 etwa 40 nm geringer als die Höhe h2 in dem langen Kanal 207 ist). In einem Fall kann die dielektrische Schicht 20 mit einem hohen k in dem schmalen Kanal 205 um etwa 60 nm zurückgesetzt sein (hinsichtlich der Höhe verringert sein) (d.h. die Höhe h1 ist etwa 60 nm geringer als die Höhe h2 in dem langen Kanal 207). Die dielektrische Schicht 20 mit einem hohen k in dem schmalen Kanal 205 kann um etwa 20 bis 60 nm zurückgesetzt sein (hinsichtlich der Höhe verringert sein). Insbesondere kann die dielektrische Schicht 20 mit einem hohen k in dem schmalen Kanal 205 um weniger als 40 nm zurückgesetzt sein (hinsichtlich der Höhe verringert sein), um ein potentielles Schädigen der Fin 12 zu vermeiden. In einem weiteren Fall kann die dielektrische Schicht 20 mit einem hohen k in dem schmalen Kanal 205 um nicht mehr als 20 nm zurückgesetzt sein (hinsichtlich der Höhe verringert sein), um ein potentielles Schädigen der Fin 12 zu vermeiden.
  • Ist die zurückgesetzte (geringere) Höhe h1 der dielektrischen Schicht 20 mit einem hohen k in dem schmalen Kanal 205 im Vergleich zu der nicht zurückgesetzten (größeren) Höhe h2 der dielektrischen Schicht 20 mit einem hohen k in dem langen Kanal 207 geringer, bewirkt dies, dass die Transistor-Einheit 50 mit einer normalen/niedrigen Schwellenspannung eine niedrigere Schwellenspannung Vt als die Transistor-Einheit 40 mit einer hohen Schwellenspannung aufweist.
  • 2E zeigt, dass die Auskehlungs-Schutz-Schicht 210 sowohl in dem schmalen Kanal 205 (dem schmalen Gate) als auch in dem langen Kanal 207 (dem breiten Gate) mittels Ätzen (z.B. Veraschen) abgelöst wird. Nach dem Entfernen der Auskehlungs-Schutz-Schicht 210 wird ein schnelles thermisches Tempern (RTA, Rapid Thermal Annealing) an der Struktur durchgeführt.
  • 2F stellt einen optionalen Prozessablauf dar, bei dem die Schicht 220 aus einem Metall mit einer Austrittsarbeit abgelöst wird. Wenn die Schicht 220 aus einem Metall mit einer Austrittsarbeit in 2F entfernt wird, zeigt 2G, dass die Abscheidung eines Metalls mit einer Austrittsarbeit (WFM, Work Function Metal) durchgeführt wird, um das Metall 22 mit einer Austrittsarbeit abzuscheiden, und dass die Gate-WFM-Strukturierung des Metalls 22 mit einer Austrittsarbeit durchgeführt wird, um die Einheiten vom n-Typ und/oder die Einheiten vom p-Typ zu definieren. Das Metall 22 mit einer Austrittsarbeit kann Ti, TiAIN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN oder irgendwelche geeigneten Materialien beinhalten.
  • In einem anderen Fall besteht die Möglichkeit, dass die Schicht 220 aus einem Metall mit einer Austrittsarbeit nicht abgelöst wird und es ermöglicht wird, dass sie verbleibt. Wird die Schicht 220 aus einem Metall mit einer Austrittsarbeit nicht abgelöst, bewirkt dies einen anderen Grad an Vt-Modulation in dem NFET.
  • 2H zeigt, dass das Leitungsmetall 24 für das Gate auf der Schicht 220 aus einem Metall mit einer Austrittsarbeit abgeschieden wird, um den schmalen Graben 205 und den langen Graben 207 zu füllen. Es wird ein chemischmechanisches Polieren/eine chemisch-mechanische Planarisierung (CMP) durchgeführt, um das überschüssige Leitungsmetall 24 des Gates weg zu polieren. Das Leitungsmetall 24 des Gates kann aus W, Al und/oder Co bestehen.
  • 2I stellt die Abscheidung der Gate-Abdeck-Schicht 26 für das Gate-Abdeck-Dielektrikum dar. Die Schicht 26 für die Gate-Abdeckung kann aus einem Dielektrikum bestehen, wie beispielsweise SiN, SiO2 etc. 2I stellt die Bildung der Transistor-Einheiten 40 mit einer hohen Schwellenspannung sowie der Transistor-Einheiten 50 mit einer normalen/niedrigen Schwellenspannung in dem CMOS-Chip 60 mit mehreren Schwellenspannungen dar. Es ist anzumerken, dass die Modulation der Schwellenspannung (Vt) bei einer Gate-Breite im Bereich einer Breite von ungefähr 10 bis 60 nm effektiv ist.
  • Die 3A und 3B stellen ein Verfahren 300 zum Bilden einer Transistor-Struktur mit mehreren Schwellenspannungen (wie beispielsweise des CMOS-Chips 60 mit mehreren Schwellenspannungen) gemäß einer Ausführungsform dar. Es kann auf die 1 und 2 Bezug genommen werden.
  • Bei Block 305 werden auf der Fin 12 wenigstens ein schmaler Kanal und wenigstens ein langer Kanal gebildet, und die Fin 12 wird auf einem Substrat abgeschieden, wie in 2A gezeigt. Die Seitenwand-Abstandshalter 18 auf der Fin 12 definieren den wenigstens einen schmalen Kanal 205 und den wenigstens einen langen Kanal 207, wobei die epitaxiale Schicht 14 auf der Fin 12 gebildet wird und die Schicht 16 aus einem Zwischenschicht-Dielektrikum (ILD) auf der epitaxialen Schicht 14 gebildet wird.
  • Bei Block 310 wird das dielektrische Material 20 mit einem hohen k in dem wenigstens einen schmalen Kanal 205 und dem wenigstens einen langen Kanal 207 abgeschieden, wie in 2A gezeigt.
  • Bei Block 315 wird die Metallschicht 220 auf dem dielektrischen Material 20 mit einem hohen k in dem wenigstens einen schmalen Kanal 205 und dem wenigstens einen langen Kanal 207 abgeschieden, wie in 2A gezeigt.
  • Bei Block 320 wird eine Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal 205 zurückgesetzt (auf die erhaltene Höhe h1, wie in 2C gezeigt), nachdem ein Schutz-Prozess (der in den 2B und 2C gezeigt ist) durchgeführt wurde, um den wenigstens einen langen Kanal 207 zu schützen.
  • Bei Block 325 wird die Metallschicht 220 von dem wenigstens einen schmalen Kanal 205 und dem wenigstens einen langen Kanal 207 entfernt, wie in 2F gezeigt.
  • Bei Block 330 wird das Metall 22 mit einer Austrittsarbeit in dem wenigstens einen schmalen Kanal 205 und dem wenigstens einen langen Kanal 207 abgeschieden, wie in 2G gezeigt.
  • Bei Block 335 wird das Leitungsmetall 24 für das Gate abgeschieden, um den wenigstens einen schmalen Kanal 205 und den wenigstens einen langen Kanal 207 zu füllen, wie in 2H gezeigt.
  • Bei Block 340 wird die Abdeckschicht 26 auf der Oberseite der Seitenwand-Abstandshalter 18, der Schicht 16 aus einem Zwischenschicht-Dielektrikum, des Metalls 22 mit einer Austrittsarbeit und des Leitungsmetalls 24 für das Gate abgeschieden, wie in 2I gezeigt.
  • Das Zurücksetzen der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal weist ein Entfernen eines oberen Anteils des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal 205 auf, wie in 2F gezeigt. Der obere Anteil des dielektrischen Materials mit einem hohen k befindet sich entlang der Seitenwand-Abstandshalter 18.
  • In einem Fall weist das Zurücksetzen der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal ein Entfernen von weniger als 20 Nanometern von der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal auf. In einem weiteren Fall weist das Zurücksetzen der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal ein Entfernen von etwa 20 Nanometern von der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal auf.
  • In einem Fall weist das Zurücksetzen der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal ein Entfernen von etwa 30 Nanometern von der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal auf. In einem weiteren Fall weist das Zurücksetzen der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal ein Entfernen von etwa 20 bis 40 Nanometern von der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal auf.
  • Die zurückgesetzte Höhe h1 des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal beträgt etwa die Hälfte der anderen Höhe h2 des dielektrischen Materials mit einem hohen k in dem wenigstens einen langen Kanal.
  • Das Durchführen des Schutz-Prozesses (in den 2B und 2C), um den wenigstens einen langen Kanal zu schützen, beinhaltet: Abscheiden eines ersten schützenden Materials in dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal, Bilden eines zweiten schützenden Materials über dem ersten schützenden Material über dem wenigstens einen langen Kanal, Entfernen eines Teils des ersten schützenden Materials in dem wenigstens einen schmalen Kanal (während das zweite schützende Material den wenigstens einen langen Kanal schützt) und Entfernen des ersten schützenden Materials nach dem Entfernen des zweiten schützenden Materials und nach dem Zurücksetzen der Höhe des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal.
  • Die zurückgesetzte Höhe h1 des dielektrischen Materials mit einem hohen k in dem wenigstens einen schmalen Kanal bildet wenigstens einen Transistor 50 mit einer niedrigen Schwellenspannung, und die normale Höhe h2 des dielektrischen Materials mit einem hohen k in dem wenigstens einen langen Kanal bildet wenigstens einen Transistor 40 mit einer hohen Schwellenspannung. Das dielektrische Material mit einem hohen k beinhaltet Hafniumoxid.
  • 4 stellt ein Verfahren 400 zum Konfigurieren einer Transistor-Struktur mit mehreren Schwellenspannungen (z.B. des CMOS-Chips 60) gemäß einer Ausführungsform dar.
  • Bei Block 405 wird wenigstens ein erster Transistor 50 bereitgestellt, der ein dielektrisches Material mit einem hohen k mit einer ersten Höhe h1 aufweist, wobei das Substrat 10 den ersten Transistor 50 trägt.
  • Bei Block 410 wird wenigstens ein zweiter Transistor 40 bereitgestellt, der das dielektrische Material mit einem hohen k mit einer zweiten Höhe h2 aufweist, wobei das Substrat 10 den zweiten Transistor 40 trägt.
  • Bei Block 415 ist die erste Höhe h1 des dielektrischen Materials mit einem hohen k in dem wenigstens einen ersten Transistor 50 geringer als die zweite Höhe h2 des dielektrischen Materials mit einem hohen k in dem wenigstens einen zweiten Transistor 40. Die Transistoren 40, 50 und/oder der Chip 60 können in Prozessoren, einem Speicher etc in einem Computer genutzt werden.
  • Bei einigen Ausführungsformen können verschiedene Funktionen oder Handlungen an einem gegebenen Ort und/oder in Verbindung mit dem Betrieb von einer oder mehreren Vorrichtungen oder Systemen stattfinden. Bei einigen Ausführungsformen kann ein Teil einer gegebenen Funktion oder Handlung bei einer ersten Einheit oder einem ersten Ort durchgeführt werden, und der Rest der Funktion oder der Handlung kann bei einer oder mehreren weiteren Einheiten oder Orten durchgeführt werden.
  • Die hierin verwendete Terminologie dient lediglich dem Zweck der Beschreibung von speziellen Ausführungsformen. Wie hierin verwendet, sollen die Singularformen „ein“, „einer“, „eines“ sowie „der“, „die“, „das“ ebenso die Pluralformen beinhalten, solange der Kontext nicht klar etwas anderes anzeigt. Es versteht sich des Weiteren, dass die Ausdrücke „weist auf“ und/oder „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, das Vorhandensein oder die Hinzufügung von einem (einer) oder mehreren weiteren Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben jedoch nicht ausschließen.

Claims (10)

  1. Verfahren zum Bilden einer Transistor-Struktur mit mehreren Schwellenspannungen, wobei das Verfahren aufweist: Bilden von wenigstens einem schmalen Kanal (205) und wenigstens einem langen Kanal (207) auf einer Finne (12), wobei das Finnen-Material auf einem Substrat (10) abgeschieden wird, wobei Abstandshalter (18) auf der Finne (12) den wenigstens einen schmalen Kanal und den wenigstens einen langen Kanal definieren, wobei eine epitaxiale Schicht (14) auf der Finne (12) gebildet wird, und wobei eine Schicht (16) aus einem Zwischenschicht-Dielektrikum auf der epitaxialen Schicht gebildet wird; Abscheiden eines dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207); Abscheiden einer Metallschicht (220) auf dem dielektrischen Material (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207); Zurücksetzen einer Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) nach einem Durchführen eines Schutz-Prozesses, um den wenigstens einen langen Kanal (207) zu schützen; Entfernen der Metallschicht (220) von dem wenigstens einen schmalen Kanal und dem wenigstens einen langen Kanal nach dem Zurücksetzen der Höhe des dielektrischen Materials (20) mit dem hohen k in dem wenigstens einen schmalen Kanal (205); Abscheiden eines Metalls (22) mit einer Austrittsarbeit (220) in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207); Abscheiden eines Leitungsmetalls (24) für ein Gate, um den wenigstens einen schmalen Kanal (205) und den wenigstens einen langen Kanal (207) zu füllen; und Abscheiden einer Abdeckschicht (26) auf einer Oberseite der Abstandshalter (18), der Schicht aus einem Zwischenschicht-Dielektrikum (16), des Metalls (22) mit einer Austrittsarbeit und des Leitungsmetalls (24) für das Gate.
  2. Verfahren nach Anspruch 1, wobei das Zurücksetzen der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) ein Entfernen eines oberen Anteils des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) entlang des Abstandshalters (18) aufweist.
  3. Verfahren nach Anspruch 1, wobei das Zurücksetzen der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) ein Entfernen von weniger als 20 Nanometern von der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) entlang des Abstandshalters (18) aufweist.
  4. Verfahren nach Anspruch 1, wobei das Zurücksetzen der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) ein Entfernen von etwa 20 Nanometern von der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) entlang des Abstandshalters (18) aufweist.
  5. Verfahren nach Anspruch 1, wobei das Zurücksetzen der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) ein Entfernen von etwa 30 Nanometern von der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) entlang des Abstandshalters (18) aufweist.
  6. Verfahren nach Anspruch 1, wobei das Zurücksetzen der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) ein Entfernen von etwa 20 bis 40 Nanometern von der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) entlang des Abstandshalters (18) aufweist.
  7. Verfahren nach Anspruch 1, wobei die zurückgesetzte Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal (205) etwa die Hälfte einer anderen Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen langen Kanal (207) entlang des jeweiligen Abstandshalters (18) beträgt.
  8. Verfahren nach Anspruch 1, wobei das Durchführen des Schutz-Prozesses, um den wenigstens einen langen Kanal (207) zu schützen, aufweist: Abscheiden eines ersten schützenden Materials in dem wenigstens einen schmalen Kanal (205) und dem wenigstens einen langen Kanal (207); Bilden eines zweiten schützenden Materials über dem ersten schützenden Material oberhalb des wenigstens einen langen Kanals (207); Entfernen eines Anteils des ersten schützenden Materials in dem wenigstens einen schmalen Kanal, während das zweite schützende Material den wenigstens einen langen Kanal schützt; Entfernen des ersten schützenden Materials nach einer Entfernung des zweiten schützenden Materials und nach einem Zurücksetzen der Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal.
  9. Verfahren nach Anspruch 1, wobei das dielektrische Material (20) mit einem hohen k Hafniumoxid aufweist.
  10. Verfahren nach Anspruch 1, wobei eine zurückgesetzte Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen schmalen Kanal wenigstens einen Transistor mit einer niedrigen Schwellenspannung bildet; und wobei eine normale Höhe des dielektrischen Materials (20) mit einem hohen k in dem wenigstens einen langen Kanal (207) wenigstens einen Transistor mit einer hohen Schwellenspannung bildet.
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