DE102009049774A1 - BiCMOS-Schaltungsanordnung - Google Patents

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Abstract

Ausführungsformen betreffen eine BiCMOS-Schaltungsanordnung, welche mindestens zwei Schaltungsstufen aufweist, wobei eine erste Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Eingangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, wobei eine zweite Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Ausgangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, wobei eine Schaltungsstufe von der ersten Schaltungsstufe und der zweiten Schaltungsstufe ein erstes SEG-Bipolarbauelement aufweist, und wobei die jeweils andere Schaltungsstufe der ersten Schaltungsstufe und der zweiten Schaltungsstufe ein zweites SEG-Bipolarbauelement oder ein MOS-Bauelement aufweist.

Description

  • Ausführungsformen betreffen allgemein BiCMOS-Schaltungsanordnungen.
  • Infolge der begrenzten Möglichkeit des Herunterskalierens von herkömmlichen planaren oder Bulk-CMOS-Technologien (CMOS: Complementary Metal Oxide Semiconductor, komplementärer Metall-Oxid-Halbleiter) wird erwartet, dass in der Zukunft Multi-Gate-Feldeffekttransistor (MuGFET) oder Finnen-Feldeffekttransistor (FinFET)-Bauelemente eingesetzt werden. Ein Finnen-Feldeffektransistor (FinFET) kann bedeutungsmäßig verstanden werden als ein Feldeffekttransistor, der mindestens eine Finnenstruktur aufweist. Eine Finnenstruktur oder Finne kann z. B. eine Gratstruktur oder eine Stegstruktur aufweisen, die auf einem Substrat gebildet oder frei aufgehängt ist. Ein Multi-Gate-Feldeffekttransistor (MuGFET) kann z. B. einen Feldeffekttransistor aufweisen, in dem ein Kanalbereich durch zwei oder mehr Gates angesteuert wird, beispielsweise eine MOS-Vorrichtung, die an einer Finne mehrere Gates aufweist.
  • FinFET-Vorrichtungen werden typischerweise für Hochgeschwindigkeits-Logikkern-Anwendungen entworfen, die sich durch niedrige Versorgungsspannungen (z. B. 0,8 V bis 1,2 V) auszeichnen. Eine Verringerung des Source/Drain-Reihenwiderstands ist ein Kernpunkt, auf den bei der Optimierung der FinFET-Technologie abgestellt wird. In diesem Kontext kann selektives epitaktisches Wachstum (SEG, Selective Epitaxial Growth) von Silizium eine mögliche prozesstechnische Lösung sein.
  • In SEG kann Silizium auf der Oberfläche eines vorhandenen Siliziumfilms (sogenanntes „Keim-Silizium” („Seed-Silizium”) aufgewachsen werden. Das Silizium kann daher außerhalb des Kanal/Spacer-Bereichs auf den Source/Drain-Kontaktflecken einer FinFET-Vorrichtung aufwachsen, auf den Finnen (wo nicht durch das Gate abgedeckt), und kann (teilweise oder vollständig) die Zwischenräume zwischen den Finnen auffüllen (typischerweise in Facetten). Auf Isolierschichten, wie beispielsweise vergrabenen Oxiden oder Nitriden, wird kein SEG-Silizium aufgewachsen werden.
  • SEG kann ein Kostenfaktor bei der Prozessierung sein und kann beispielsweise für bis zu 4 der gesamten Wafer-Prozesskosten verantwortlich sein. Ein Grund hierfür kann in der langsamen Wachstumsgeschwindigkeit einer SEG-Schicht gesehen werden. Beispielsweise kann eine reguläre SEG-Schichtdicke, wie sie zur Verringerung des Source/Drain-Widerstands eingesetzt wird, typischerweise in der Größenordnung von ungefähr 10 nm bis 60 nm sein. Eine dünnere SEG-Schicht, die z. B. eine Dicke von ungefähr 5 nm bis 10 nm aufweist, würde nur ungefähr 1% der Prozesskosten beitragen.
  • BiCMOS-Technologien integrieren sowohl CMOS als auch bipolare Komponenten in einer Prozesstechnologie, welche für Gemischtsignal-Anwendungen, wie beispielsweise Hochleistungs- und/oder Hochfrequenzschaltungen eingesetzt werden können, wo zugleich intelligente, komplexe und schnelle Logik erforderlich sein kann.
  • Für eine umfangreiche Marktdurchdringung und zum Abdecken von verschiedenen Anwendungen kann es für FinFET-Technologien erforderlich sein, eine Vielfalt von zusätzlichen Bauelementeklassen abzudecken, welche über reine Logik-MOS-Bauelemente hinausgehen. Beispielsweise kann das Integrieren von analogen Radiofrequenz- (RF, Radio Frequency) und Gemischtsignalschaltungen in eine FinFET-Technologie auch Bipolartransistoren für Hochleistungsanwendungen und schnelles Schaltverhalten erfordern.
  • Ein weiterer Aspekt kann der Bedarf nach Bauelementen sein, die gegen Beschädigung durch elektrostatische Entladung (ESD, Electrostatic Discharge) unempfindlich sind. Insbesondere angesichts der bekannten ESD-Empfindlichkeit von herkömmlichen Silizium-auf-Isolator (SOI, Silicon-on-Insulator)-Technologien kann es wünschenswert sein, Ausgangstreiber und alle anderen Teile einschließlich Energieversorgungsleitungen in derart hochentwickelten Technologien gegen ESD-Schäden zu schützen. In diesem Zusammenhang können ESD-Schutzvorrichtungen eingesetzt werden, um die Energie eines ESD-Pulses auf sichere Weise abzuleiten, ohne selbst beschädigt zu werden. Bipolartransistorbetrieb wird häufig im Fall von Mischspannung/überspannungstoleranten Schaltungsanwendungen eingesetzt, wo lokale Spannungsfestlegungen verwendet werden.
  • Ein Bipolartransistor gemäß einem Beispiel weist auf: einen Body-Bereich, der eine Finnenstruktur aufweist; und mindestens einen Anschlussbereich, der über mindestens einem Teilgebiet des Body-Bereichs gebildet ist, wobei der mindestens eine Anschlussbereich als ein epitaktisch gewachsener Bereich gebildet ist.
  • Der mindestens eine Anschlussbereich kann aufweisen einen ersten Anschlussbereich, der zumindest über einem ersten Teilgebiet des Body-Bereichs gebildet und als ein erster Emitter-/Kollektoranschlussbereich ausgebildet ist; einen zweiten Anschlussbereich, der zumindest über einem zweiten Teilgebiet des Body-Bereichs gebildet und als ein zweiter Emitter-/Kollektoranschlussbereich ausgebildet ist; und einen dritten Anschlussbereich, der zumindest über einem dritten Teilgebiet des Body-Bereichs gebildet und als ein Basisanschlussbereich ausgebildet ist.
  • Ferner kann der erste Emitter-/Kollektoranschlussbereich und der zweite Emitter-/Kollektoranschlussbereich mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sein, und der Basisanschlussbereich kann mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps dotiert sein.
  • In einer Ausgestaltung ist der Basisanschlussbereich zwischen dem ersten Emitter-/Kollektoranschlussbereich und dem zweiten Emitter-/Kollektoranschlussbereich angeordnet.
  • In einer weiteren Ausgestaltung ist der zweite Emitter-/Kollektoranschlussbereich zwischen dem ersten Emitter-/Kollektoranschlussbereich und dem Basisanschlussbereich angeordnet.
  • Weiterhin kann der ferner ein Substrat aufweisen, wobei der Body-Bereich über dem Substrat gebildet ist.
  • Das Substrat kann als ein Silizium-auf-Isolator-Substrat oder als ein Silizium-Bulk-Substrat ausgebildet sein, und der Body-Bereich kann auf einer elektrisch isolierenden Schicht des Silizium-auf-Isolator-Substrats oder aus einer Siliziumschicht nahe der Oberfläche des Silizium-Bulk-Substrats gebildet sein.
  • Ein Verfahren zum Herstellen eines Bipolartransistors gemäß einem Beispiel weist auf: Bilden eines Body-Bereichs über einem Substrat, wobei der Body-Bereich eine Finnenstruktur aufweist; und Bilden von mindestens einem Anschlussbereich über mindestens einem Teilgebiet des Body-Bereichs mittels mindestens einem selektiven epitaktischen Wachstumsprozess.
  • Das Bilden des mindestens einen Anschlussbereichs kann ferner aufweisen: Bilden eines ersten Anschlussbereichs über einem ersten Teilgebiet des Body-Bereichs, wobei der erste Anschlussbereich als ein erster Emitter-/Kollektoranschlussbereich ausgebildet wird; Bilden eines zweiten Anschlussbereichs über einem zweiten Teilgebiet des Body-Bereichs, wobei der zweite Anschlussbereich als ein zweiter Emitter-/Kollektoranschlussbereich ausgebildet wird; und Bilden eines dritten Anschlussbereichs über einem dritten Teilgebiet des Body-Bereichs, wobei der dritte Anschlussbereich als ein Basisanschlussbereich ausgebildet wird.
  • Das Verfahren weist in einer Ausgestaltung ferner auf: Dotieren des ersten Emitter-/Kollektoranschlussbereichs und des zweiten Emitter-/Kollektoranschlussbereichs mit Dotieratomen eines ersten Leitfähigkeitstyps; und Dotieren des Basisanschlussbereichs mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps.
  • Der erste Emitter-/Kollektoranschlussbereich und der zweite Emitter-/Kollektoranschlussbereich können mittels eines ersten selektiven epitaktischen Wachstumsprozesses gebildet werden, und der Basisanschlussbereich kann mittels eines zweiten selektiven epitaktischen Wachstumsprozesses gebildet werden.
  • Die Dotierung des ersten Emitter-/Kollektoranschlussbereichs und des zweiten Emitter-/Kollektoranschlussbereichs kann während des ersten selektiven epitaktischen Wachstumsprozesses durchgeführt werden, und die Dotierung des Basisanschlussbereichs kann während des zweiten selektiven epitaktischen Wachstumsprozesses durchgeführt werden.
  • Der erste Emitter-/Kollektoranschlussbereich und der zweite Emitter-/Kollektoranschlussbereich und der Basisanschlussbereich können durch einen gemeinsamen selektiven epitaktischen Wachstumsprozess gebildet werden, und die Dotierung des ersten Emitter-/Kollektoranschlussbereichs und des zweiten Emitter-/Kollektoranschlussbereichs und des Basisanschlussbereichs kann nach dem epitaktischen Wachstumsprozess durchgeführt werden.
  • Der Basisanschlussbereich kann zwischen dem ersten Emitter-/Kollektoranschlussbereich und dem zweiten Emitter-/Kollektoranschlussbereich angeordnet werden.
  • In einer anderen Ausgestaltung des Verfahrens wird der zweite Emitter-/Kollektoranschlussbereich zwischen dem ersten Emitter-/Kollektoranschlussbereich und dem Basisanschlussbereich angeordnet.
  • Das Substrat kann als ein Silizium-auf-Isolator-Substrat oder als ein Silizium-Bulk-Substrat ausgebildet sein, und der Body-Bereich kann auf einer elektrisch isolierenden Schicht des Silizium-auf-Isolator-Substrats oder aus einer Siliziumschicht nahe der Oberfläche des Silizium-Bulk-Substrats gebildet werden.
  • Ein vertikal integriertes elektronisches Bauelement gemäß einem Beispiel weist auf: einen ersten Anschlussbereich, einen zweiten Anschlussbereich und einen dritten Anschlussbereich, wobei der zweite Anschlussbereich über zumindest einem Teilgebiet des dritten Anschlussbereichs angeordnet ist, wobei mindestens zwei von dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich als epitaktisch gewachsene Bereiche gebildet sind.
  • Der erste Anschlussbereich und der zweite Anschlussbereich können mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sein, und der dritte Anschlussbereich kann mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps dotiert sein.
  • Das vertikal integrierte elektronische Bauelement kann als ein Bipolartransistor ausgebildet sein, wobei der erste Anschlussbereich als ein Kollektoranschlussbereich ausgebildet sein kann, wobei der zweite Anschlussbereich als ein Emitteranschlussbereich ausgebildet sein kann, und wobei der dritte Anschlussbereich als ein Basisanschlussbereich ausgebildet sein kann.
  • Der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich können als epitaktisch gewachsene Bereiche gebildet sein.
  • Der erste Anschlussbereich und der dritte Anschlussbereich können als epitaktisch gewachsene Bereiche gebildet sein, wobei der zweite Anschlussbereich Polysilizium aufweisen kann.
  • Das vertikal integrierte elektronische Bauelement kann ferner einen Body-Bereich aufweisen, wobei der dritte Anschlussbereich über einem ersten Teilbereich des Body-Bereichs angeordnet ist, und wobei der erste Anschlussbereich über einem zweiten Teilbereich des Body-Bereichs angeordnet ist.
  • Der erste Anschlussbereich kann an den dritten Anschlussbereich angrenzen oder diesen teilweise überlappen.
  • Das vertikal integrierte elektronische Bauelement kann ferner ein Silizium-auf-Isolator-Substrat oder ein Silizium-Bulk-Substrat aufweisen, wobei der Body-Bereich auf einer isolierenden Schicht des Silizium-auf-Isolator-Substrats oder aus einer Siliziumschicht nahe der Oberfläche des Silizium-Bulk-Substrats gebildet ist.
  • Der Body-Bereich kann eine Finnenstruktur aufweisen.
  • Das vertikal integrierte elektronische Bauelement kann als ein Thyristor ausgebildet sein und ferner einen vierten Anschlussbereich aufweisen, der über zumindest einem Teilgebiet des zweiten Anschlussbereichs angeordnet ist, wobei der vierte Anschlussbereich mit Dotieratomen des zweiten Leitfähigkeitstyps dotiert ist.
  • Der vierte Anschlussbereich kann als ein epitaktisch gewachsener Bereich gebildet sein.
  • Ein Verfahren zum Herstellen eines vertikal integrierten elektronischen Bauelements gemäß einem Beispiel weist auf: Bilden eines ersten Anschlussbereichs, eines zweiten Anschlussbereichs und eines dritten Anschlussbereichs, wobei der zweite Anschlussbereich über zumindest einem Teilbereich des dritten Anschlussbereichs gebildet wird, wobei mindestens zwei von dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich mittels mindestens einem selektiven epitaktischen Wachstumsprozess gebildet werden.
  • Das Verfahren kann ferner aufweisen: Dotieren des ersten Anschlussbereichs und des zweiten Anschlussbereichs mit Dotieratomen eines ersten Leitfähigkeitstyps, und Dotieren des dritten Anschlussbereichs mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps.
  • Das Verfahren kann ferner aufweisen: Ausbilden des elektronischen Bauelements als Bipolartransistor, wobei der erste Anschlussbereich als ein Kollektoranschlussbereich ausgebildet wird, wobei der zweite Anschlussbereich als ein Emitteranschlussbereich ausgebildet wird, und wobei der dritte Anschlussbereich als ein Basisanschlussbereich ausgebildet wird.
  • Der erste Anschlussbereich und der dritte Anschlussbereich können mittels eines gemeinsamen selektiven epitaktischen Wachstumsprozesses gebildet werden, und der zweite Anschlussbereich kann nach Ausbildung des ersten Anschlussbereichs und des dritten Anschlussbereichs gebildet werden.
  • Der erste Anschlussbereich und der dritte Anschlussbereich können während des gemeinsamen selektiven epitaktischen Wachstumsprozesses mit den Dotieratomen des zweiten Leitfähigkeitstyps dotiert werden, so dass der erste Anschlussbereich und der dritte Anschlussbereich eine erste Dotierkonzentration aufweisen, und nach dem gemeinsamen selektiven epitaktischen Wachstumsprozess kann der erste Anschlussbereich mit den Dotieratomen des ersten Leitfähigkeitstyps dotiert werden, so dass der erste Anschlussbereich eine zweite Dotierkonzentration aufweist, die höher ist als die erste Dotierkonzentration.
  • Der dritte Anschlussbereich kann mittels eines ersten selektiven epitaktischen Wachstumsprozesses gebildet werden, und der erste Anschlussbereich und der zweite Anschlussbereich können nach Ausbildung des dritten Anschlussbereichs mittels eines zweiten selektiven epitaktischen Wachstumsprozesses gebildet werden.
  • Der dritte Anschlussbereich kann während des ersten selektiven epitaktischen Wachstumsprozesses dotiert werden, wobei der erste Anschlussbereich und der zweite Anschlussbereich während des zweiten selektiven epitaktischen Wachstumsprozesses dotiert werden können.
  • In einer anderen Ausgestaltung des Verfahrens wird der dritte Anschlussbereich nach dem ersten selektiven epitaktischen Wachstumsprozess dotiert, und der erste Anschlussbereich und der zweite Anschlussbereich werden nach dem zweiten selektiven epitaktischen Wachstumsprozess dotiert.
  • Das Verfahren kann ferner aufweisen: Bilden eines Body-Bereichs, Bilden des dritten Anschlussbereichs über einem ersten Teilgebiet des Body-Bereichs, und Bilden des ersten Anschlussbereichs über einem zweiten Teilgebiet des Body-Bereichs.
  • Der erste Anschlussbereich kann so gebildet werden, dass er an den dritten Anschlussbereich angrenzt oder diesen teilweise überlappt.
  • Der Body-Bereich kann auf einer isolierenden Schicht eines Silizium-auf-Isolator-Substrats oder aus einer Siliziumschicht nahe der Oberfläche eines Silizium-Bulk-Substrats gebildet werden.
  • Das Verfahren weist in einer Ausgestaltung ferner ein Bilden des Body-Bereichs dergestalt auf, dass er eine Finnenstruktur aufweist.
  • Das Verfahren kann ferner aufweisen: Ausbilden des elektronischen Bauelements als Thyristor, wobei ein vierter Anschlussbereich über zumindest einem Teilgebiet des zweiten Anschlussbereichs gebildet wird, und wobei der vierte Anschlussbereich mit Dotieratomen des zweiten Leitfähigkeitstyps dotiert wird.
  • Der vierte Anschlussbereich kann mittels eines selektiven epitaktischen Wachstumsprozesses gebildet werden.
  • Ein Finnen-Bipolartransistor gemäß einem Beispiel weist auf: eine Finnenstruktur mit Seitenwänden und einer oberen Fläche, wobei zumindest ein Teil der Finnenstruktur mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert ist; eine Anschlussschicht, die über zumindest einem Teil der Seitenwände und der oberen Fläche der Finnenstruktur gebildet ist, und die mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps dotiert ist; und eine zusätzliche Anschlussschicht, die über zumindest einem Teil der Anschlussschicht gebildet ist, und die mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist.
  • Mindestens eine von der Anschlussschicht und der zusätzlichen Anschlussschicht kann als eine epitaktisch gewachsene Schicht ausgebildet sein.
  • Die Anschlussschicht kann als eine Basisanschlussschicht ausgebildet sein, und die zusätzliche Anschlussschicht kann als eine Emitteranschlussschicht ausgebildet sein.
  • Der Finnen-Bipolartransistor kann ferner eine Kollektoranschlussschicht aufweisen, die über zumindest einem zweiten Teil der Seitenwände und der oberen Fläche der Finnenstruktur ausgebildet ist, und die mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist, wobei die Kollektoranschlussschicht als eine epitaktisch gewachsene Schicht ausgebildet ist.
  • Eine BiCMOS-Schaltungsanordnung gemäß einem Beispiel weist auf: mindestens ein NMOS-Bauelement und ein PMOS-Bauelement; und mindestens ein vertikal integriertes elektronisches Bauelement, das einen ersten Anschlussbereich, einen zweiten Anschlussbereich und einen dritten Anschlussbereich aufweist, wobei der zweite Anschlussbereich über zumindest einem Teilgebiet des dritten Anschlussbereichs angeordnet ist, und wobei mindestens zwei von dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich als epitaktisch gewachsene Bereiche gebildet sind.
  • Das NMOS-Bauelement, das PMOS-Bauelement und das vertikal integrierte elektronische Bauelement können über einem Silizium-auf-Isolator-Substrat oder über einem Silizium-Bulk-Substrat gebildet sein.
  • Mindestens eines von dem NMOS-Bauelement, dem PMOS-Bauelement und dem vertikal integrierten elektronischen Bauelement kann eine Finnenstruktur aufweisen.
  • Ein Verfahren zum Herstellen einer BiCMOS-Schaltungsanordnung gemäß einem Beispiel weist auf: Bilden von mindestens einem NMOS-Bauelement und einem PMOS-Bauelement über einem Substrat, und Bilden von mindestens einem vertikal integrierten elektronischen Bauelement über dem Substrat, wobei das Bilden von dem mindestens einen vertikal integrierten elektronischen Bauelement ein Bilden eines ersten Anschlussbereichs, eines zweiten Anschlussbereichs und eines dritten Anschlussbereichs aufweist, wobei der zweite Anschlussbereich über zumindest einem Teilbereich des dritten Anschlussbereichs gebildet wird, und wobei mindestens zwei von dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich mittels mindestens einem selektiven epitaktischen Wachstumsprozess gebildet werden.
  • Das Substrat kann als ein Silizium-auf-Isolator-Substrat oder als ein Silizium-Bulk-Substrat ausgebildet sein.
  • Mindestens eines von dem NMOS-Bauelement, dem PMOS-Bauelement und dem vertikal integrierten elektronischen Bauelement kann eine Finnenstruktur aufweisen.
  • Gemäß einer Ausführungsform wird eine BiCMOS-Schaltungsanordnung bereitgestellt, welche aufweist:
    mindestens zwei Schaltungsstufen, wobei eine erste Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Eingangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, wobei eine zweite Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Ausgangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, wobei eine Schaltungsstufe von der ersten Schaltungsstufe und der zweiten Schaltungsstufe ein erstes SEG-Bipolarbauelement aufweist, und wobei die jeweils andere Schaltungsstufe der ersten Schaltungsstufe und der zweiten Schaltungsstufe ein zweites SEG-Bipolarbauelement oder ein MOS-Bauelement aufweist.
  • Die erste Schaltungsstufe kann das erste SEG-Bipolarbauelement aufweisen, und die zweite Schaltungsstufe kann das zweite SEG-Bipolarbauelement oder das MOS-Bauelement aufweisen.
  • Die zweite Schaltungsstufe kann das erste SEG-Bipolarbauelement aufweisen, und die erste Schaltungsstufe kann das zweite SEG-Bipolarbauelement oder das MOS-Bauelement aufweisen.
  • Mindestens eines von dem ersten SEG-Bipolarbauelement und dem zweiten SEG-Bipolarbauelement kann als ein laterales SEG-Bipolar-Junction-Transistor-Bauelement, als ein vertikales SEG-Bipolar-Junction-Transistor-Bauelement oder als ein SEG-Thyristor-Bauelement ausgebildet sein.
  • Mindestens ein SEG-Bipolarbauelement von dem ersten SEG-Bipolarbauelement und dem zweiten SEG-Bipolarbauelement kann als ein SEG-Finnen-Bipolarbauelement ausgebildet sein.
  • Die BiCMOS-Schaltungsanordnung kann ferner mindestens eine Schutzvorrichtung vor elektrostatischer Entladung aufweisen, die als ein SEG-Bipolarbauelement oder als ein MOS-Bauelement ausgebildet ist.
  • Das MOS-Bauelement kann als ein FinFET-Bauelement oder als ein MuGFET-Bauelement ausgebildet sein.
  • Gemäß einer anderen Ausführungsform wird eine BiCMOS-Schaltungsanordnung bereitgestellt, welche aufweist:
    mindestens zwei Schaltungsstufen; mindestens eine Schutzvorrichtung vor elektrostatischer Entladung, wobei eine erste Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Eingangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, wobei eine zweite Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Ausgangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, wobei die erste Schaltungsstufe und die zweite Schaltungsstufe jeweils mindestens ein MOS-Bauelement aufweisen, und wobei die mindestens eine Schutzvorrichtung vor elektrostatischer Entladung mindestens ein SEG-Bipolarbauelement und ein MOS-Bauelement aufweist.
  • Das SEG-Bipolarbauelement kann als ein laterales SEG-Bipolar-Junction-Transistor-Bauelement, als ein vertikales SEG-Bipolar-Junction-Transistor-Bauelement oder als ein SEG-Thyristor-Bauelement ausgebildet sein.
  • Das SEG-Bipolarbauelement kann als ein SEG-Finnen-Bipolarbauelement ausgebildet sein.
  • Das MOS-Bauelement kann als ein FinFET-Bauelement oder als ein MuGFET-Bauelement ausgebildet sein.
  • In den Zeichnungen beziehen sich übereinstimmende Bezugszeichen im Allgemeinen über die verschiedenen Ansichten hinweg auf dieselben Elemente. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, der Schwerpunkt wird stattdessen hauptsächlich auf das Veranschaulichen der Grundsätze der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezug auf die folgenden Zeichnungen beschrieben:
  • 1A zeigt einen Bipolartransistor;
  • 1B zeigt einen anderen Bipolartransistor;
  • 2A bis 2E zeigen ein Verfahren zum Herstellen eines Bipolartransistors;
  • 3A bis 3E zeigen ein anderes Verfahren zum Herstellen eines Bipolartransistors;
  • 4A zeigt ein vertikal integriertes elektronisches Bauelement;
  • 4B zeigt ein weiteres vertikal integriertes elektronisches Bauelement;
  • 4C zeigt ein weiteres vertikal integriertes elektronisches Bauelement;
  • 5A bis 5G zeigen ein Verfahren zum Herstellen eines vertikal integrierten elektronischen Bauelements;
  • 6 zeigt ein Verfahren zum Herstellen eines vertikalen Bipolartransistors;
  • 7A bis 7G zeigen ein weiteres Verfahren zum Herstellen eines vertikal integrierten elektronischen Bauelements;
  • 8A und 8B zeigen ein weiteres vertikal integriertes elektronisches Bauelement;
  • 9A bis 10G zeigen ein weiteres Verfahren zum Herstellen eines vertikal integrierten elektronischen Bauelements;
  • 11 zeigt ein weiteres vertikal integriertes elektronisches Bauelement;
  • 12 zeigt eine Layout-Anordnung eines Bipolartransistorbauelements;
  • 13 zeigt eine Bipolartransistoranordnung;
  • 14 zeigt eine BiCMOS-Transistoranordnung;
  • 15 zeigt ein weiteres vertikal integriertes elektronisches Bauelement;
  • 16 zeigt eine BiCMOS-Schaltungsanordnung;
  • 17 zeigt eine BiCMOS-Schaltungsanordnung entsprechend einer Ausführungsform; und
  • 18 zeigt mögliche Kombinationen von FinFET/MuGFET-Bauelementen und bipolaren Bauelementen, die in der Schaltungsanordnung von 17 verwendet werden können.
  • 1A zeigt einen Bipolartransistor 100. Der Bipolartransistor 100 weist einen Body-Bereich 102 auf. Entsprechend einem Beispiel kann der Body-Bereich 102 eine Finnenstruktur aufweisen. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 mindestens eine schmale Finne oder einen Finnenabschnitt mit Seitenwänden und einer oberen Fläche umfassen. Entsprechend einem alternativen Beispiel kann der Body-Bereich 102 eine planare Struktur haben. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 eine planare Schicht umfassen oder als eine planare Schicht ausgebildet sein.
  • Entsprechend einem Beispiel kann der Bipolartransistor 100 wie gezeigt über einem Substrat 101 angeordnet sein. In dieser Anmeldung kann der Ausdruck „über” oder „gebildet über” sowohl den Fall umfassen, dass eine erste Schicht (oder Struktur) auf einer zweiten Schicht (oder Struktur) mit unmittelbarem physischen Kontakt zu der darunter befindlichen zweiten Schicht (oder Struktur) gebildet wird, als auch den Fall umfassen, dass die erste Schicht oberhalb der zweiten Schicht gebildet wird, wobei zwischen der ersten Schicht und der zweiten Schicht ein oder mehrere dazwischen liegende Schichten (oder Strukturen) ausgebildet sind. Entsprechend einem Beispiel kann das Substrat 101 als ein Halbleitersubstrat ausgebildet sein, z. B. als ein Siliziumsubstrat (beispielsweise als ein Silizium-Bulk-Substrat) oder als ein Silizium-auf-Isolator (SOI, Silicon-on-Insulator)-Substrat, wenngleich andere geeignete Substrate entsprechend anderen Beispielen eingesetzt werden können. Für den Fall, dass der Bipolartransistor 100 auf oder über einem SOI-Substrat angeordnet ist, kann entsprechend einem Beispiel der Body-Bereich 102 auf einer vergrabenen Oxid (BOX)-Schicht des SOI-Substrats angeordnet sein und kann aus einer dünnen oberen Siliziumschicht des SOI-Substrats gebildet sein. Für den Fall, dass der Bipolartransistor 100 auf oder über einem Silizium-Bulk-Substrat angeordnet ist, kann entsprechend einem Beispiel der Body-Bereich 102 aus einer Siliziumschicht nahe der Oberfläche des Silizium-Bulk-Substrats gebildet sein. Für den Fall eines Silizium-Bulk-Substrats kann darüber hinaus die Isolierung von verschiedenen, elektrisch unabhängig voneinander betriebenen Body-Strukturen beispielsweise mittels einer Verarmungszone erreicht werden, die zwischen dem unteren Teil des Body und dem darunterliegenden Substrat gebildet werden kann.
  • Der Bipolartransistor 100 weist außerdem einen ersten Anschlussbereich 103 auf, der zumindest über einem ersten Teilgebiet des Body-Bereichs 102 gebildet ist und als ein erster Emitter-/Kollektoranschlussbereich ausgelegt ist, einen zweiten Anschlussbereich 104, der zumindest über einem zweiten Teilgebiet des Body-Bereichs 102 gebildet ist und als ein zweiter Emitter-/Kollektoranschlussbereich ausgelegt ist, und einen dritten Anschlussbereich 105, der zumindest über einem dritten Teilgebiet des Body-Bereichs 102 gebildet ist und als ein Basisanschlussbereich ausgelegt ist.
  • Für den Fall, dass der Body-Bereich 102 eine Finnenstruktur oder Finne aufweist, können der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich 103, 104, 105 jeweils zumindest teilweise über Teilbereichen von den Seitenwänden und der oberen Fläche der Finnenstruktur gebildet werden.
  • Der erste Anschlussbereich 103, der zweite Anschlussbereich 104 und der dritte Anschlussbereich 105 sind jeweils als ein epitaktisch gewachsener Bereich ausgebildet. In anderen Worten können der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich 103, 104 und 105 (offensichtlich Emitter-, Kollektor- und Basisanschlussbereich des Bipolartransistors 100) mittels eines epitaktischen Wachstumsprozesses gebildet worden sein, beispielsweise mittels eines selektiven epitaktischen Wachstumsprozesses (SEG) unter Verwendung des kristallinen Materials (z. B. Silizium) des Body-Bereichs 102 als Keim-Material (Seed-Material, z. B. Seed-Silizium), wie im Folgenden beschrieben werden wird.
  • Entsprechend einem Beispiel können der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 (d. h. der erste Emitter-/Kollektoranschlussbereich und der zweite Emitter-/Kollektoranschlussbereich) mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sein, und der dritte Anschlussbereich 105 (d. h. der Basisanschlussbereich) kann mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps dotiert sein. Beispielsweise können entsprechend einem Beispiel der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 n-dotiert werden, beispielsweise stark n-dotiert, z. B. n+-dotiert (wie in 1A gezeigt), und der dritte Anschlussbereich 105 kann p-dotiert sein, beispielsweise stark p-dotiert, z. B. p+-dotiert (wie in 1A gezeigt). Entsprechend diesem Beispiel ist der Bipolartransistor 100 offensichtlich als ein NPN-Transistor ausgebildet. Entsprechend einem alternativen Beispiel kann die Dotierung des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 103, 104, 105 umgekehrt sein, so dass ein PNP-Transistor erhalten werden kann.
  • Entsprechend einem Beispiel kann die Dotierung des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 103, 104, 105 unter Verwendung geeigneter Dotierstoffe, wie z. B. Bor (für p-Typ-Dotierung) oder Arsen oder Phosphor (für n-Typ-Dotierung) erhalten werden.
  • Entsprechend einem Beispiel kann der Body-Bereich 102 (z. B. das Seed-Silizium) dotiert sein, z. B. schwach dotiert entsprechend irgendeinem Dotiertyp, d. h. schwach n-dotiert (z. B. n–-dotiert) oder schwach p-dotiert (z. B. p–-dotiert). Entsprechend einem Beispiel kann ein PNP-Transistor mit einem n–-dotierten Body-Bereich 102 ausgestattet sein.
  • Entsprechend einem alternativen Beispiel kann der Body-Bereich 102 undotiert sein, in anderen Worten eine intrinsische Leitfähigkeit aufweisen. Anschaulich kann entsprechend einem Beispiel der Body-Bereich 102 als ein schwach dotierter (oder intrinsischer) Body-Bereich des Bipolartransistors 100 ausgebildet sein, und der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich 103, 104, 105 kann stark dotierte Emitter-, Kollektor- und Basisanschlussbereiche des Bipolartransistors 100 aufweisen oder definieren.
  • Entsprechend dem in 1A gezeigten Beispiel ist der dritte Anschlussbereich 105 (d. h. der Basisanschlussbereich) zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich 103, 104 (d. h. dem ersten Emitter-/Kollektoranschlussbereich und dem zweiten Emitter-/Kollektoranschlussbereich) angeordnet, wobei der dritte Anschlussbereich 105 vom ersten Anschlussbereich und zweiten Anschlussbereich 103, 104 in einem Abstand angeordnet ist. In anderen Worten, der dritte Anschlussbereich 105 ist sowohl vom ersten Anschlussbereich 103 als auch vom zweiten Anschlussbereich 104 seitlich abgesondert. Dies kann z. B. durch den Einsatz von einer oder mehreren Masken während des epitaktischen Wachstums der Anschlussbereiche erreicht werden, wie im Folgenden beschrieben werden wird.
  • Entsprechend einem Beispiel kann ein Teil einer Oberfläche des ersten Anschlussbereichs 103 und/oder ein Teil der Oberfläche eines zweiten Anschlussbereichs 104 und/oder ein Teil der Oberfläche des dritten Anschlussbereichs 105 silizidiert werden. In anderen Worten, mittels eines Silizidierungsprozesses kann innerhalb von Oberflächenbereichen von mindestens einem von dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich 103, 104, 105 eine Silizidschicht 106 gebildet werden, wie in 1A gezeigt. Das Silizid 106 kann dazu dienen, eine niederohmige Verbindung zu einem oder mehreren Anschlusskontakten 107 auszubilden, die auf dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich 103, 104, 105 (z. B. auf den silizidierten Teilbereichen davon) gebildet werden können, wie in 1A gezeigt. Entsprechend einem Beispiel kann die Silizidierung oder Bildung von Silizid 106 über eine Grenze eines beliebigen pn-Übergangs hinweg im Transistor 100 blockiert werden (z. B. unter Verwendung von einer oder mehreren Silizid-Abdeckmasken), um mögliche elektrische Kurzschlüsse in dem Bauelement zu verhindern. Die silizidblockierten Bereiche sind in 1A durch Doppelpfeile 108 gekennzeichnet. Offensichtlich können die Doppelpfeile 108 die Silizid-Abdeckmaske kennzeichnen.
  • 1A zeigt ein Beispiel eines Bipolartransistors 100, der eine laterale Geometrie mit einem in der Mitte zwischen Emitter und Kollektor des Transistors 100 angeordneten Basiskontakt aufweist. Dadurch kann eine relativ ausgedehnte Basisweite erhalten werden, wie in 1A gezeigt ist, in welcher die Basisweite wB durch Doppelpfeil 109 gekennzeichnet ist. Wie gezeigt, kann sich die Basisweise wB von der Kante des ersten Anschlussbereichs 103 (erster Emitter-/Kollektoranschlussbereich) zu der Kante des zweiten Anschlussbereichs 104 (zweiter Emitter-/Kollektoranschlussbereich) erstrecken.
  • 1B zeigt einen Bipolartransistor 150 entsprechend einem anderen Beispiel. Der Bipolartransistor 150 unterscheidet sich von dem in 1A gezeigten Bipolartransistor 100 darin, dass der zweite Anschlussbereich 104 (d. h. der zweite Emitter-/Kollektoranschlussbereich) zwischen dem ersten Anschlussbereich 103 (d. h. dem ersten Emitter-/Kollektoranschlussbereich) und dem dritten Anschlussbereich 105 (d. h. dem Basisanschlussbereich) des Transistors 150 angeordnet ist. Im Bipolartransistor 150 entsprechend dem in 1B gezeigten Beispiel ist offensichtlich die Anordnung des zweiten Emitter-/Kollektoranschlussbereichs und des Basisanschlussbereichs umgekehrt im Vergleich zu dem in 1A gezeigten Bipolartransistor 100. Das heißt, in dem Bipolartransistor 150 sind Emitter und Kollektor benachbart zueinander (aber in einem Abstand voneinander) angeordnet. Daher kann eine relativ kurze Basisweite erhalten werden, die in diesem Fall durch den Zwischenraum zwischen Emitter und Kollektor des Transistors 150 festgelegt ist, wie in 1B gezeigt ist, in welcher die Basisweite wB durch Doppelpfeil 109 gekennzeichnet ist.
  • 2A bis 2E zeigen ein Verfahren zum Herstellen eines Bipolartransistors entsprechend einem Beispiel.
  • 2A zeigt in einer Schnittzeichnung 200, dass ein Body-Bereich über einem Substrat 101 gebildet wird. Entsprechend einem Beispiel kann der Body-Bereich 102 eine Finnenstruktur aufweisen. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 mindestens eine schmale Finne oder einen Finnenabschnitt mit Seitenwänden und einer oberen Fläche aufweisen. Entsprechend einem alternativen Beispiel kann der Body-Bereich 102 eine planare Schichtstruktur haben. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 eine planare Schicht umfassen oder als eine planare Schicht ausgebildet sein. Das Substrat 101 kann z. B. entsprechend einer der oben in Verbindung mit 1A beschriebenen Beispiele ausgebildet sein. Im Folgenden wird angenommen, dass das Substrat 101 als ein SOI-Substrat ausgebildet ist, wobei der Body-Bereich 102 aus einer dünnen oberen Siliziumschicht des SOI-Substrats gebildet und auf einer vergrabenen Oxid (BOX)-Schicht des SOI-Substrats angeordnet ist. Daher weist der Body-Bereich 102 Siliziummaterial auf, im Folgenden auch als Seed-Silizium bezeichnet.
  • Entsprechend einem Beispiel kann der Body-Bereich 102 dotiert sein, z. B. schwach dotiert mit irgendeinem Dotiertyp (d. h. p-dotiert oder n-dotiert), z. B. p–-dotiert oder n–-dotiert. Alternativ kann der Body-Bereich 102 undotiert sein oder eine intrinsische Leitfähigkeit aufweisen.
  • 2B zeigt in einer Schnittzeichnung 220, dass ein erster Anschlussbereich 103 über einem ersten Teilgebiet 102a des Body-Bereichs 102 gebildet wird, und ein zweiter Anschlussbereich 104 über einem zweiten Teilgebiet 102b des Body-Bereichs 102 gebildet wird. Für den Fall, dass der Body-Bereich 102 eine Finnenstruktur aufweist, können der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 jeweils zumindest teilweise über Teilbereichen der Seitenwände und der oberen Fläche der Finnenstruktur ausgebildet werden.
  • Der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 werden über dem Seed-Silizium des Body-Bereichs 102 mittels eines ersten selektiven epitaktischen Wachstums-(SEG)-Prozesses gebildet. In anderen Worten, der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 werden durch Aufwachsen einer epitaktischen Siliziumschicht selektiv über freiliegenden Teilgebieten des Body-Bereichs 102 gebildet. Entsprechend einem Beispiel können das erste Teilgebiet und das zweite Teilgebiet 102a, 102b, über denen jeweils der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 während des ersten SEG-Prozesses gebildet oder abgeschieden werden, Endabschnitten des Body-Bereichs 102 entsprechen, wie in 2B gezeigt, während ein zentraler Abschnitt 102c' des Body-Bereichs 102 frei von SEG-Silizium bleiben kann. Dies kann durch Abdecken des zentralen Abschnitts 102c' während des SEG-Prozesses mit einer Maske (z. B. einer Hartmaske, wie beispielsweise einer Nitrid-Hartmaske) erreicht werden, welche die Bildung von SEG-Silizium über dem zentralen Teilgebiet 102c' des Body-Bereichs 102 blockieren kann. Das SEG-blockierte Gebiet ist in 2B durch Doppelpfeil 221 gekennzeichnet.
  • Der erste Anschlussbereich und zweite Anschlussbereich 103, 104 dienen anschaulich als erster Emitter/Kollektorbereich und als zweiter Emitter/Kollektorbereich des zu bildenden Bipolartransistors.
  • Entsprechend dem in 2B gezeigten Beispiel sind der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 stark n-dotiert (n+-dotiert). Dadurch kann ein NPN-Bipolartransistor gebildet werden, der n+-dotierte Emitter- und Kollektorbereiche aufweist. Alternativ können der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 p-dotiert sein, so dass ein PNP-Bipolartransistor gebildet werden kann, der p-dotierte (z. B. p+-dotierte) Emitter- und Kollektorbereiche aufweist.
  • Entsprechend einem Beispiel kann die Dotierung des ersten Anschlussbereichs und des zweiten Anschlussbereichs 103, 104 in-situ durchgeführt werden. In anderen Worten, die Dotierung kann während des ersten SEG-Prozesses durchgeführt werden. Das heißt, eine dotierte Siliziumschicht kann epitaktisch auf dem Body-Bereich 102 aufwachsen. Entsprechend einem alternativen Beispiel kann die Dotierung des ersten Anschlussbereichs und des zweiten Anschlussbereichs 103, 104 nach dem ersten SEG-Prozess durchgeführt werden. Das heißt, entsprechend diesem Beispiel kann eine undotierte Siliziumschicht epitaktisch auf dem Body-Bereich 102 aufgewachsen werden und kann anschließend dotiert werden, beispielsweise mittels eines Ionenimplantationsprozesses. In diesem Fall kann die Maske (z. B. eine Nitrid-Hartmaske), die während des ersten SEG-Prozesses zum Blockieren des SEG-Wachstums im Gebiet 221 verwendet worden sein kann, zusätzlich während des Dotierens des ersten Anschlussbereichs und des zweiten Anschlussbereichs 103, 104 entsprechend einem Beispiel als eine Maske eingesetzt werden.
  • 2C zeigt in einer Schnittzeichnung 240, dass ein dritter Anschlussbereich über einem dritten Teilgebiet 102c des Body-Bereichs 102 mittels eines zweiten selektiven epitaktischen Wachstums-(SEG)-Prozesses gebildet wird. Entsprechend diesem Beispiel ist das dritte Teilgebiet 102c Teil des zentralen Teilgebiets 102c' des Body-Bereichs 102, und der dritte Anschlussbereich 105 wird zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich 103, 104 und davon getrennt gebildet. Anschaulich wird ein Basisanschlussbereich (d. h. der dritte Anschlussbereich 105) ausgebildet durch epitaktisches Aufwachsen einer Siliziumschicht selektiv auf einem freiliegenden Teilbereich des Body-Bereichs 102 zwischen dem Emitter- und Kollektoranschlussbereich (d. h. erstem Anschlussbereich und dem zweitem Anschlussbereich 103, 104) des zu bildenden Bipolartransistors. Während des SEG-Wachstums des dritten Anschlussbereichs 105 kann die Bildung von Silizium auf und direkt angrenzend zu dem ersten und zweiten Anschlussbereich 103, 104 blockiert werden, beispielsweise mittels einer Abdeckmaske (z. B. einer Hartmaske, wie z. B. einer Nitrid-Hartmaske). Das SEG-blockierte Gebiet ist in 2C durch Doppelpfeile 241 gekennzeichnet.
  • Entsprechend dem gezeigten Beispiel ist der dritte Anschlussbereich 105 stark p-dotiert (p+-dotiert), so dass ein p-dotierter Basisanschlussbereich bereitgestellt wird.
  • Entsprechend einem Beispiel kann die Dotierung des dritten Anschlussbereichs 105 als eine In-situ-Dotierung durchgeführt werden, nämlich während des zweiten SEG-Prozesses auf eine ähnliche Weise, wie oben für den ersten Anschlussbereich und den zweiten Anschlussbereich 103, 104 beschrieben. Das heißt, eine Siliziumschicht, die bereits dotiert (in-situ dotiert) ist, kann epitaktisch auf dem Body-Bereich 102 aufgewachsen werden. Entsprechend einem alternativen Beispiel kann die Dotierung des dritten Anschlussbereichs 105 nach dem zweiten SEG-Prozess durchgeführt werden. Das heißt, entsprechend diesem Beispiel kann eine undotierte Siliziumschicht epitaktisch auf dem Body-Bereich 102 aufgewachsen werden und kann anschließend dotiert werden, beispielsweise mittels eines Ionenimplantationsprozesses. In diesem Fall kann die Maske (beispielsweise eine Nitrid-Hartmaske), die während des zweiten SEG-Prozesses zum Blockieren des SEG-Wachstums in den Bereichen 241 verwendet worden ist, zusätzlich während des Dotierens des dritten Anschlussbereichs 105 entsprechend einem Beispiel als eine Maske eingesetzt werden.
  • 2D zeigt in einer Schnittzeichnung 260, dass der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich 103, 104, 105 silizidiert sind. In anderen Worten, Teile der Oberflächengebiete der Anschlussbereiche 103, 104, 105 können silizidiert sein, d. h. in Silizid 106 umgewandelt sein. Die Silizidierung kann dazu dienen, niederohmige Verbindungen zu Anschlusskontakten 107 auszubilden, die auf den Anschlussbereichen 103, 104, 105 ausgebildet werden können (vgl. 2E). Entsprechend einem Beispiel kann die Silizidierung über eine Grenze eines beliebigen pn-Übergangs hinweg blockiert werden (beispielsweise mittels einer Silizid-Abdeckmaske), um potentielle Kurzschlüsse in dem Bauelement zu vermeiden. Die silizidblockierten Bereiche sind in 2D durch Doppelpfeile 108 gekennzeichnet.
  • 2E zeigt in einer Schnittzeichnung 280, dass auf den silizierten Teilgebieten des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 103, 104, 105 Anschlusskontakte 107 gebildet werden, um elektrischen Kontakt zu den Anschlussbereichen 103, 104, 105 herzustellen.
  • Mittels des Verfahrens entsprechend dem oben in Verbindung mit 2A bis 2E beschriebenen Beispiel kann anschaulich ein lateraler Bipolartransistor für SOI und FinFET-Technologien ähnlich dem in 1A gezeigten Bipolartransistor 100 erhalten werden, wobei die Basis zentral zwischen dem Emitter und Kollektor angeordnet ist. Die Basisweite wB des Bauelements ist in 2E durch Doppelpfeil 109 gekennzeichnet. Es wird angemerkt, dass ein lateraler Bipolartransistor ähnlich dem in 1B gezeigten Bipolartransistor 150 auf eine ähnliche Weise hergestellt werden kann, mit dem Unterschied, dass der n+-dotierte zweite Anschlussbereich 104 (d. h. der zweite Emitter-/Kollektorbereich) des Bipolartransistors zwischen dem ersten Anschlussbereich und dem dritten Anschlussbereich 103, 105 ausgebildet werden wird, d. h. zwischen dem ersten Emitter-/Kollektoranschlussbereich und dem Basisanschlussbereich des Bipolartransistors.
  • Im Folgenden werden bestimmte Merkmale und Wirkungen der oben in Verbindung mit 1A bis 2E beschriebenen Beispiele beschrieben.
  • Entsprechend einigen Beispielen kann ein lateraler Bipolartransistor (auch als lateraler Bipolar-Junction-Transistor (BJT) bezeichnet) durch Einsatz von selektivem epitaktischem Wachstum (SEG) gebildet werden. Entsprechend einem Beispiel können zwei maskierte und in situ dotierte SEG-Schritte verwendet werden: N+ SEG für die Emitter-/Kollektorbereiche, und P+ SEG für den Basiskontakt. In Entsprechung mit einigen Beispielen werden verschiedene Möglichkeiten zur Anordnung des Basiskontakts beschrieben. Zum Beispiel kann ein Bipolartransistor entsprechend einem Beispiel durch Anordnung des Basiskontakts im Zentrum eine ideale laterale Geometrie aufweisen, wobei eine relativ große Basisweite erhalten werden kann (vgl. z. B. 1A). Ein Bipolartransistor entsprechend einem weiteren Beispiel kann direkt benachbarten, aber voneinander in einem Abstand angeordneten Kollektor und Emitter aufweisen, um eine kurze Basisweite zu bilden, die durch eine Lücke zwischen Kollektor und Emitter SEG festgelegt wird (vgl. z. B. 1B). In beiden Fällen kann auf Teilbereiche der SEG-Oberflächen eine Silizidierung angewendet werden, um eine niederohmige Verbindung zu Anschlusskontakten auszubilden, wobei das Silizid über eine Grenze eines beliebigen pn-Übergangs hinweg blockiert werden kann, um mögliche elektrische Kurzschlüsse in dem Bauelement zu vermeiden.
  • 3A bis 3E zeigen ein Verfahren zum Herstellen eines Bipolartransistors entsprechend einem weiteren Beispiel.
  • 3A zeigt in einer Schnittzeichnung 300, dass ein Body-Bereich 102 über einem Substrat 101 gebildet wird. Entsprechend einem Beispiel kann der Body-Bereich 102 eine Finnenstruktur haben. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 mindestens eine schmale Finne oder einen Finnenabschnitt mit Seitenwänden und einer oberen Fläche aufweisen. Entsprechend einem alternativen Beispiel kann der Body-Bereich 102 eine planare Struktur aufweisen. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 eine planare Schicht aufweisen oder als eine planare Schicht ausgebildet sein. Das Substrat 101 kann z. B. entsprechend einem der oben in Verbindung mit 1A beschriebenen Beispiele ausgebildet sein. Im Folgenden wird angenommen, dass das Substrat als ein SOI-Substrat ausgelegt ist, wobei der Body-Bereich 102 aus einer dünnen oberen Siliziumschicht des SOI-Substrats gebildet wird und auf einer vergrabenen Oxid (BOX)-Schicht des SOI-Substrats angeordnet ist. Daher weist der Body-Bereich 102 Siliziummaterial („Seed-Silizium”) auf.
  • Entsprechend einem Beispiel kann der Body-Bereich 102 dotiert sein, z. B. schwach dotiert mit irgendeinem Dotiertyp (d. h. p-dotiert oder n-dotiert), beispielsweise p–-dotiert oder n–-dotiert. Alternativ kann der Body-Bereich 102 undotiert sein oder eine intrinsische Leitfähigkeit aufweisen.
  • 3A zeigt darüber hinaus, dass Hartmasken (z. B. Nitrid-Hartmasken) 328 auf dem Body-Bereich 102 so gebildet werden, dass ein erster Teilbereich 102a, ein zweiter Teilbereich 102b und ein dritter Teilbereich 102c des Body-Bereichs 102 freiliegend (in anderen Worten unbedeckt) bleiben. Die Hartmasken 328 können dazu dienen, die Bildung von Silizium in den von den Hartmasken 328 während eines darauffolgenden SEG-Prozesses bedeckten Gebieten zu blockieren, wie im Folgenden beschrieben.
  • 3B zeigt in einer Schnittzeichnung 320, dass eine Siliziumschicht 321 selektiv auf dem freiliegenden ersten, zweiten und dritten Teilbereich 102a, 102b, 102c des Body-Bereichs 102 mittels eines selektiven epitaktischen Wachstums-(SEG)-Prozesses so aufgewachsen wird, dass ein erster Anschlussbereich 103 über dem ersten Teilbereich 102a gebildet wird, ein zweiter Anschlussbereich 104 über dem zweiten Teilbereich 102b gebildet wird, und ein dritter Anschlussbereich 105 über dem dritten Teilbereich 102c des Body-Bereichs 102 gebildet wird. Der erste Anschlussbereich 103 kann als ein erster Emitter-/Kollektoranschlussbereich dienen, der zweite Anschlussbereich 104 kann als ein zweiter Emitter-/Kollektoranschlussbereich dienen, und der dritte Anschlussbereich 105 kann als ein Basisanschlussbereich des herzustellenden Bipolartransistors dienen. Anschaulich werden entsprechend diesem Beispiel ein erster Emitter-/Kollektoranschlussbereich und ein zweiter Emitter-/Kollektoranschlussbereich und ein Basisanschlussbereich durch einen gemeinsamen selektiven epitaktischen Wachstumsprozess gebildet.
  • 3C zeigt in einer Schnittzeichnung 340, dass der erste Anschlussbereich und der zweite Anschlussbereich 103, 104 mittels einer ersten Dotierstoff-Implantation (gekennzeichnet durch Pfeile 341) unter Verwendung von geeigneten n-Typ-Dotierstoffen stark n-dotiert (n+-dotiert) wird, und dass der dritte Anschlussbereich 105 mittels einer zweiten Implantation (gekennzeichnet durch Pfeile 342) unter Verwendung von geeigneten p-Typ-Dotierstoffen stark p-dotiert (p+-dotiert) wird. Es wird angemerkt, dass die Reihenfolge der ersten und zweiten Dotierstoff-Implantation 341, 342 beliebig ist. Das heißt, die erste Dotierstoff-Implantation 341 kann vor der zweiten Dotierstoff-Implantation 342 durchgeführt werden, und umgekehrt.
  • Mittels der ersten Dotierstoff-Implantation und der zweiten Dotierstoff-Implantation 341, 342 werden stark n-dotierte erste und zweite Emitter-/Kollektoranschlussbereiche 103, 104 und ein stark p-dotierter Basisanschlussbereich 105 gebildet, welche als Emitter, Kollektor und Basis eines NPN-Transistors dienen können. Entsprechend einem alternativen Beispiel können die Dotiertypen der Anschlussbereiche 103, 104, 105 umgekehrt werden, so dass ein PNP-Transistor bereitgestellt werden kann.
  • Es wird angemerkt, dass mittels der ersten Dotierstoff-Implantation 341 der unter dem ersten Anschlussbereich und dem zweiten Anschlussbereich 103, 104 angeordnete erste Teilgebiet und zweite Teilgebiet 102a, 102b des Body-Bereichs 102 ebenfalls stark n-dotiert (n+-dotiert) sein wird. In anderen Worten, das frühere Body-Seed-Silizium in dem ersten und zweiten Teilbereich 102a, 102b des Body-Bereichs 102 wird n+-dotiert sein. Auf ähnliche Weise wird das unter dem dritten Anschlussbereich 105 angeordnete dritte Teilgebiet 102c des Body-Bereichs 102 mittels der zweiten Dotierstoff- Implantation 342 stark p-dotiert (p+-dotiert) sein. Das heißt, das frühere Body-Seed-Silizium im dritten Teilgebiet 102c des Body-Bereichs 102 wird p+-dotiert sein.
  • 3D zeigt in einer Schnittzeichnung 360, dass der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich 103, 104, 105 silizidiert sind. Das heißt, innerhalb von Oberflächengebieten der Anschlussbereiche 103, 104, 105 wird eine Silizidschicht 106 gebildet, wie in der Zeichnung gezeigt. Während der Silizidierung der Anschlussbereiche 103, 104, 105 können die Hartmasken 328 dazu dienen, die Bildung von Silizid 106 in den Gebieten zwischen den Anschlussbereichen 103, 104, 105 zu blockieren, so dass z. B. potentielle Kurzschlüsse in dem Bauelement verhindert werden können.
  • 3E zeigt in einer Schnittzeichnung 380, dass Anschlusskontakte 107 auf dem silizidierten ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich 103, 104, 105 gebildet werden, um elektrischen Kontakt zu den Anschlussbereichen 103, 104, 105 herzustellen.
  • Mittels des Verfahrens entsprechend dem oben in Verbindung mit 3A bis 3E beschriebenen Beispiel kann offensichtlich ein lateraler Bipolartransistor für SOI- und FinFET-Technologien erhalten werden, wobei die Basis zentral zwischen dem Emitter und Kollektor angeordnet ist und eine hohe Basisdotierung aufweist. Für den Fall, dass das Seed-Silizium des Body-Bereichs 102 vom n-Typ ist, wird die Basisweite wB des Bauelements durch Doppelpfeil 309 gekennzeichnet, und für den Fall, dass das Seed-Silizium intrinsisch oder vom p-Typ ist, wird die Basisweite wB' durch Doppelpfeil 309' gekennzeichnet. 3E zeigt darüber hinaus die Diodenlängen Ld (gekennzeichnet durch Doppelpfeile 381) zwischen den n+-dotierten Emitter- /Kollektoranschlussbereichen 103, 104 und dem p+-dotierten Basisanschlussbereich 105.
  • Im Folgenden werden bestimmte Merkmale und Auswirkungen der oben in Verbindung mit 3A bis 3E beschriebenen Beispiele beschrieben.
  • 3A bis 3E zeigen ein laterales bipolares Bauelement und eine Verarbeitung eines lateralen bipolaren Bauelements für SOI- und FinFET-Technologien entsprechend einem Beispiel. Entsprechend einem Beispiel wird nur ein SEG eingesetzt, welcher hinterher dotiert werden kann. Um den SEG nur lokal einzusetzen, können Hartmasken (z. B. Nitrid-Hartmasken) eingesetzt werden, welche zugleich auch zur Maskierung eines Silizidierungsschritts dienen können. Der laterale Bipolartransistor kann eine hohe Basisdotierung im zentralen Bereich und eine beträchtliche Basisweite aufweisen. Dieses Bauelement kann daher beispielsweise als eine ESD-Schutzvorrichtung geeignet sein, wobei niedrige bipolare Stromverstärkungen dazu eingesetzt werden, beispielsweise die Durchschlagspannung BVceo bei offener Basis auf relativ hohe Werte einzustellen.
  • Entsprechend einem weiteren Beispiel kann ein lateraler Bipolartransistor, dessen Emitter (oder Kollektor) zwischen dem Kollektor (oder Emitter) und der Basis angeordnet ist, auf eine ähnliche Weise wie oben in Verbindung mit 3A bis 3E beschrieben hergestellt werden, mit dem Unterschied, dass der zweite Anschlussbereich (zweiter Emitter-/Kollektoranschlussbereich) zwischen dem ersten Anschlussbereich (erster Emitter-/Kollektoranschlussbereich) und dem dritten Anschlussbereich (Basisanschlussbereich) ausgebildet werden wird.
  • 4A zeigt ein vertikal integriertes elektronisches Bauelement 400. Das elektronische Bauelement 400 weist auf einen ersten Anschlussbereich 403, einen zweiten Anschlussbereich 404 und einen dritten Anschlussbereich 405. Der zweite Anschlussbereich 404 ist über einem Teilgebiet des dritten Anschlussbereichs 405 angeordnet. Der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich 403, 404, 405 ist jeweils als epitaktisch gewachsener Bereich ausgebildet. Das heißt, der erste Anschlussbereich, der zweite und der dritte Anschlussbereich 403, 404, 405 werden jeweils durch einen epitaktischen Wachstumsprozess gebildet, wie im Folgenden beschrieben werden wird.
  • Das elektronische Bauelement 400 ist als ein Bipolartransistor ausgebildet, auch bezeichnet als vertikaler Bipolartransistor oder vertikaler Bipolar-Junction-Transistor (BJT), wobei der erste Anschlussbereich 403 als ein Kollektoranschlussbereich ausgelegt ist, der zweite Anschlussbereich 404 als ein Emitteranschlussbereich ausgelegt ist, und der dritte Anschlussbereich 405 als ein Basisanschlussbereich des Transistors ausgelegt ist. Anschaulich ist der Emitteranschlussbereich (d. h. der zweite Anschlussbereich 404) des Transistors über einem Teilgebiet des Basisanschlussbereichs (d. h. des dritten Anschlussbereichs 405) angeordnet. Entsprechend einem alternativen Beispiel kann der erste Anschlussbereich 403 als der Emitteranschlussbereich des Transistors ausgelegt sein, und der zweite Anschlussbereich 404 kann als der Kollektoranschlussbereich des Transistors ausgelegt sein.
  • Entsprechend einem Beispiel können der erste Anschlussbereich und der zweite Anschlussbereich 403, 404 (d. h. der Kollektor- und Emitteranschlussbereich entsprechend einem Beispiel) stark n-dotiert (z. B. n+-dotiert) sein, wie in 4A gezeigt. Entsprechend einem weiteren Beispiel kann ein erstes Teilgebiet 405a von dem dritten Anschlussbereich 405 (d. h. von dem Basisanschlussbereich) schwach p-dotiert (z. B. p–-dotiert) sein, und ein zweites Teilgebiet 405b von dem dritten Anschlussbereich 405 kann stark p-dotiert (z. B. p+- dotiert) sein, wie in 4A gezeigt. Daher ist entsprechend der gezeigten Ausführungsform der vertikale Bipolartransistor 400 als ein NPN-Bauelement ausgelegt, wobei zwischen dem dritten Anschlussbereich 405 (Basisanschlussbereich) und dem zweiten Anschlussbereich 404 (Emitteranschlussbereich) ein vertikaler pn-Übergang gebildet ist. Entsprechend einem alternativen Beispiel kann der vertikale Bipolartransistor 400 als ein PNP-Bauelement ausgelegt sein. In diesem Fall kann die Dotierung des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 403, 404, 405 umgekehrt sein.
  • Entsprechend einem Beispiel kann die Dotierung von mindestens einem von dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich 403, 404, 405 als In-situ-Dotierung während des SEG-Wachstums durchgeführt werden, wie im Folgenden beschrieben werden wird. Entsprechend einem alternativen Beispiel kann die Dotierung nach dem SEG-Wachstum durchgeführt werden. Das heißt, eine undotierte Schicht kann abgeschieden werden und kann anschließend dotiert werden (z. B. mittels eines Ionenimplantationsprozesses).
  • Entsprechend einem Beispiel kann der vertikale Bipolartransistor 400 einen Body-Bereich 102 aufweisen, der über einem Substrat 101 angeordnet sein kann, wie in 4A gezeigt. Der Body-Bereich 102 kann Silizium aufweisen oder kann aus Silizium bestehen. Entsprechend einem Beispiel kann der Body-Bereich 102 eine Finnenstruktur aufweisen. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich mindestens eine schmale Finne oder einen Finnenabschnitt mit Seitenwänden und einer oberen Fläche aufweisen. Entsprechend einem alternativen Beispiel kann der Bipolartransistor eine planare Struktur haben. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 eine planare Schicht aufweisen oder als eine planare Schicht ausgebildet sein. Das Substrat 101 kann auf eine ähnliche Weise wie oben für andere Beispiele beschrieben ausgebildet sein, z. B. als ein SOI-Substrat oder als ein Silizium-Bulk-Substrat. Im Folgenden wird angenommen werden, dass das Substrat 101 als ein SOI-Substrat ausgebildet ist, wobei der Body-Bereich 102 über einer dünnen Isolierschicht (z. B. vergrabene Oxid (BOX)-Schicht) des SOI-Substrats angeordnet ist.
  • Entsprechend einem Beispiel kann der dritte Anschlussbereich 405 über einem ersten Teilgebiet 402a des Body-Bereichs 102 angeordnet sein, und der erste Anschlussbereich 403 kann über einem zweiten Teilgebiet 402b des Body-Bereichs 102 angeordnet sein, wobei das zweite Teilgebiet 402b von dem ersten Teilgebiet 402a abgetrennt sein kann, wie in 4A gezeigt.
  • Entsprechend einem Beispiel kann ein Teil einer Oberfläche des ersten Anschlussbereichs 403, und/oder ein Teil einer Oberfläche des zweiten Anschlussbereichs 404, und/oder ein Teil einer Oberfläche des dritten Anschlussbereichs 405 silizidiert sein. In anderen Worten, eine Silizidschicht 106 kann innerhalb von Oberflächengebieten des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 403, 404, 405 mittels eines Silizidierungsprozesses gebildet werden, wie in 4A gezeigt. Das Silizid 106 kann dazu dienen, eine niederohmige Verbindung zu einem oder mehreren Anschlusskontakten 107 zu bilden, welche über dem ersten Anschlussbereich, dem zweiten Anschlussbereich und dem dritten Anschlussbereich 403, 404, 405 (z. B. auf den silizidierten Teilgebieten davon) ausgebildet sein können, wie in 4A gezeigt. Entsprechend einem Beispiel kann die Silizidierung oder Silizid 106-Bildung über eine Grenze eines beliebigen pn-Übergangs hinweg in dem vertikalen Bipolartransistor 400 blockiert werden (beispielsweise unter Verwendung von einer oder mehreren Silizid-Abdeckmasken), um mögliche elektrische Kurzschlüsse in dem Bauelement zu verhindern. Die silizidblockierten Gebiete sind in 4A durch Doppelpfeile 108 gekennzeichnet. Die Doppelpfeile 108 können offenkundig eine Öffnung einer silizidblockierenden Maske bezeichnen.
  • Entsprechend einem Beispiel kann der Body-Bereich 102 aus p-dotiertem, schwach n-dotiertem (z. B. n–-dotiertem) oder intrinsischem (i) Seed-Silizium gebildet sein. Darüber hinaus können das zweite Teilgebiet 402b des Body-Bereichs 102, der zwischen dem ersten Teilgebiet und dem zweiten Teilgebiet 402a, 402b des Body-Bereichs 102 angeordnete Teil des Body-Bereichs 102, und ein unterhalb des zweiten Anschlussbereichs 404 angeordneter Teil des ersten Teilgebiets 402a des Body-Bereichs 102 schwach n-dotiert (z. B. n–-dotiert) sein, wie in 4A gezeigt. Offensichtlich kann der Teil des Body-Bereichs 102, der links von Linie 411 in 4A angeordnet ist, schwach n-dotiert (z. B. n–-dotiert) sein, während der Teil des Body-Bereichs 102, der zwischen Linien 411 und 412 in 4A angeordnet ist, schwach p-dotiertes (z. B. p–-dotiert), schwach n-dotiertes (z. B. n–-dotiert) oder intrinsisches Body-Seed-Silizium sein kann.
  • Entsprechend einem weiteren Beispiel kann der Teil des Body-Bereichs 102, der rechts von Linie 412 in 4A angeordnet ist, stark p-dotiert (z. B. p+-dotiert) sein, wie in 4A gezeigt, oder für den Fall, dass ein PNP-Transistor bereitgestellt wird, stark n-dotiert (z. B. n+-dotiert) sein.
  • 4B zeigt ein vertikal integriertes elektronisches Bauelement 450 entsprechend einem weiteren Beispiel. Das elektronische Bauelement 450 ist als ein vertikaler Bipolartransistor ausgebildet und unterscheidet sich von dem in 4A gezeigten Bauelement 400 darin, dass der erste Anschlussbereich 403 (d. h. der Kollektoranschlussbereich des Transistors) an den dritten Anschlussbereich 405 (d. h. den Basisanschlussbereich des Transistors) angrenzt und/oder diesen teilweise überlappt. In anderen Worten, ein Teil des ersten Anschlussbereichs 403 wird auf den dritten Anschlussbereich 405 aufgewachsen, wobei jedoch zwischen dem ersten Anschlussbereich und dem zweiten Anschlussbereich 403, 404 eine Lücke vorhanden ist, wie in 4B gezeigt.
  • Im Folgenden werden bestimmte Merkmale und Auswirkungen der oben beschriebenen Beispiele in Verbindung mit 4A und 4B beschrieben.
  • 4A und 4B zeigen zwei Beispiele eines vertikalen Bipolar-Junction-Transistors (BJT), der mittels SEG erzeugt werden kann. Entsprechend einigen Beispielen kann der BJT zwei aufeinanderfolgende photomaskierte SEG-Schritte aufweisen: eine dünne SEG-Schicht (die z. B. eine Dicke im Bereich von ungefähr 5 nm bis 20 nm entsprechend einigen Beispielen aufweist, z. B. 10 nm in einem Beispiel) mit einer p– In-situ-Dotierung, die einen schmalen Basisbereich bildet, und eine dickere SEG-Schicht (die z. B. eine Dicke im Bereich von ungefähr 10 nm bis 60 nm entsprechend einigen Beispielen aufweist), in-situ dotiert (n+-dotiert entsprechend den in 4A und 4B gezeigten Beispielen) zum Bilden von sowohl Kollektorbereich als auch Emitterbereich des Transistors. Entsprechend einem Beispiel kann zwischen dem Basisbereich und dem Kollektorbereich ein Abstand eingeführt werden, um eine verbesserte oder optimierte vertikale Geometrie des Basisbereichs (wie in 4A gezeigt) zu ermöglichen. Entsprechend einem alternativen Beispiel kann der Kollektorkontakt (Kollektoranschlussbereich) den SEG des Basisbereichs (wie in 4B gezeigt) teilweise überlappen. In diesem Fall kann durch eine stabilere Verbindung von dem Kollektorkontakt zum aktiven Transistorbereich ein niedrigerer Kollektorwiderstand erhalten werden. Darüber hinaus können durch eine größere thermisch wirksame Masse stabilere thermische Eigenschaften erzielt werden.
  • 5A bis 5G zeigen ein Verfahren zum Herstellen eines vertikal integrierten elektronischen Bauelements wie z. B. des in 4A gezeigten vertikalen BJT-Bauelements 400 entsprechend einem weiteren Beispiel.
  • 5A zeigt in einer Schnittzeichnung 510, dass ein Body-Bereich 102 über einem Substrat 101 gebildet werden kann. Entsprechend einem Beispiel kann der Body-Bereich 102 eine Finnenstruktur aufweisen. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 mindestens eine schmale Finne oder einen Finnenabschnitt mit Seitenwänden und einer oberen Fläche aufweisen. Entsprechend einem alternativen Beispiel kann der Body-Bereich 102 eine planare Struktur haben. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 eine planare Schicht aufweisen oder kann als eine planare Schicht ausgebildet sein. Das Substrat 101 kann z. B. entsprechend einem der oben in Verbindung mit 1A beschriebenen Beispiele ausgebildet sein. Im Folgenden wird angenommen, dass das Substrat 101 als ein SOI-Substrat ausgebildet ist, wobei der Body-Bereich 102 aus einer dünnen oberen Siliziumschicht des SOI-Substrats gebildet ist und auf einer Isolierschicht (z. B. vergrabene Oxid (BOX)-Schicht) des SOI-Substrats angeordnet ist. Der Body-Bereich 102 weist daher Siliziummaterial („Seed-Silizium”) auf. Entsprechend einem Beispiel kann der Body-Bereich 102 oder Seed-Silizium-Bereich aus der oberen Siliziumschicht des SOI-Substrats gebildet werden, z. B. unter Verwendung einer Photomaske.
  • Entsprechend einem Beispiel kann das Seed-Silizium von Body-Bereich 102 mit irgendeinem Typ dotiert (d. h. p-dotiert oder n-dotiert) werden, z. B. schwach p-dotiert (z. B. p–-dotiert) oder schwach n-dotiert (z. B. n–-dotiert). Entsprechend einem alternativen Beispiel kann das Seed-Silizium undotiert sein. In anderen Worten, das Seed-Silizium kann vom intrinsischen Typ sein oder eine intrinsische Leitfähigkeit aufweisen.
  • 5B zeigt in einer Schnittzeichnung 520, dass ein Teilgebiet des Body-Bereichs 102 (Seed-Siliziums), das links von Linie 411 in 4B angeordnet ist, mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert sein kann. Entsprechend einem Beispiel kann der erste Leitfähigkeitstyp ein n-Typ Leitfähigkeitstyp sein, z. B. für den Fall, dass ein NPN-Transistor bereitgestellt wird. Entsprechend einem alternativen Beispiel kann der erste Leitfähigkeitstyp ein p-Typ Leitfähigkeitstyp sein, z. B. für den Fall, dass ein PNP-Transistor bereitgestellt wird. Entsprechend der in 5B gezeigten Ausführungsform ist das links von Linie 411 angeordnete Teilgebiet des Body-Bereichs 102 n–-dotiert.
  • Entsprechend einem weiteren Beispiel kann die Dotierung mittels eines Ionenimplantationsprozesses, beispielsweise einer LDD (Lightly Doped Drain, schwach dotierter Drain)-Implantation entsprechend einem Beispiel erzielt werden, wobei beispielsweise eine Photomaske zum Festlegen des zu dotierenden Teilgebiets des Body-Bereichs 102 verwendet wird.
  • 5C zeigt in einer Schnittzeichnung 530, dass eine Siliziumschicht 531 selektiv auf einem ersten Teilgebiet 402a des Body-Bereichs 102 epitaktisch aufgewachsen werden kann. Entsprechend einem Beispiel kann das erste Teilgebiet 402a das rechts von Linie 411 angeordnete n–, p– oder intrinsische Teilgebiet des Body-Bereichs 102 sowie einen Teil des links von Linie 411 angeordneten n–-dotierten Teilgebiets umfassen, wie in 5C gezeigt. Für den Fall, dass der Body-Bereich 102 eine Finnenstruktur aufweist, kann die Siliziumschicht 531 über den Seitenwänden und über der oberen Fläche der Finnenstruktur im ersten Teilgebiet 402a des Body-Bereichs 102 gebildet werden.
  • Die epitaktische Siliziumschicht 531 definiert einen dritten Anschlussbereich 405 des herzustellenden Bipolartransistors, wobei der dritte Anschlussbereich 405 als ein Basisanschlussbereich des Transistors ausgebildet sein kann. Anschaulich kann entsprechend dieser Ausführungsform ein Basisanschlussbereich über dem ersten Teilgebiet 402a des Body-Bereichs 102 mittels eines selektiven epitaktischen Wachstumsprozesses gebildet werden, wobei das SEG-Wachstum in einem Gebiet, das in 5C durch Doppelpfeil 532 gekennzeichnet ist, blockiert werden kann, beispielsweise mittels einer geeigneten Abdeckmaske (z. B. einer Hartmaske, wie z. B. einer Nitrid-Hartmaske, oder einer Photomaske oder Photoresist).
  • Entsprechend einem Beispiel kann der dritte Anschlussbereich 405 mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps dotiert werden. Entsprechend einem Beispiel kann der dritte Anschlussbereich 405 p-dotiert werden, z. B. schwach p-dotiert (z. B. p–- dotiert), wie in 5C gezeigt. Entsprechend einem Beispiel kann die Dotierung in-situ durchgeführt werden, d. h. während des SEG-Wachstums des Siliziums 531 vom dritten Anschlussbereich 405. Entsprechend einem weiteren Beispiel kann die Siliziumschicht 531 als eine undotierte Siliziumschicht aufgewachsen werden und kann anschließend dotiert werden, beispielsweise mittels eines Ionenimplantationsprozesses. In anderen Worten, entsprechend dieser Ausführungsform kann der dritte Anschlussbereich 405 nach dem SEG-Prozess dotiert werden.
  • 5D zeigt in einer Schnittzeichnung 540, dass eine zweite Siliziumschicht 541 selektiv über einem zweiten Teilgebiet 402b des Body-Bereichs 102 und über einem Teil des dritten Anschlussbereichs 405 epitaktisch aufgewachsen werden kann. Das zweite Teilgebiet 402b des Body-Bereichs kann Teil des links von Linie 411 angeordneten n–-dotierten Teilgebiets des Body-Bereichs 102 sein, und kann von dem ersten Teilgebiet 402a des Body-Bereichs 102 abgetrennt sein, wie in 4D gezeigt. Für den Fall, dass der Body-Bereich 102 eine Finnenstruktur aufweist, kann die zweite Siliziumschicht 541 über den Seitenwänden und über der oberen Fläche der Finnenstruktur im zweiten Teilgebiet 402b des Body-Bereichs 102 gebildet werden. Entsprechend einem Beispiel kann der Teil der zweiten Siliziumschicht 541, der auf dem dritten Anschlussbereich 405 aufgewachsen wird, über dem links von Linie 411 befindlichen n–-dotierten Teilgebiets des Body-Bereichs 102 angeordnet sein, wie in 5D gezeigt.
  • Der Teil der zweiten epitaktischen Siliziumschicht 541, der über dem zweiten Teilgebiet 402b des Body-Bereichs 102 ausgebildet ist, definiert einen ersten Anschlussbereich 403, und der Teil der zweiten epitaktischen Siliziumschicht 541, der über einem Teilgebiet des dritten Anschlussbereichs 405 ausgebildet ist, definiert einen zweiten Anschlussbereich 404 des herzustellenden Bipolartransistors, wobei der erste Anschlussbereich 403 als ein Kollektoranschlussbereich ausgebildet sein kann und der zweite Anschlussbereich als ein Emitteranschlussbereich des Transistors ausgelegt sein kann. Anschaulich können entsprechend dieser Ausführungsform Kollektor- und Emitteranschlussbereich über dem zweiten Teilgebiet 402b des Body-Bereichs 102 beziehungsweise über dem dritten Anschlussbereich 405 (Basisanschlussbereich) mittels eines gemeinsamen zweiten selektiven epitaktischen Wachstumsprozesses gebildet werden, wobei das SEG-Wachstum in Gebieten, die in 5D durch Doppelpfeile 542 gekennzeichnet sind, blockiert werden kann, beispielsweise mittels einer oder mehrerer geeigneter Abdeckmasken (z. B. einer Hartmaske, wie z. B. einer Nitrid-Hartmaske, oder einer Photomaske oder Photoresist). Wie in 5D gezeigt, kann das SEG-Wachstum in einem zwischen dem ersten und zweiten Anschlussbereich 403, 404 angeordneten Gebiet so blockiert werden, dass der erste und zweite Anschlussbereich 403, 404 voneinander abgetrennt sind. Entsprechend einem alternativen Beispiel kann der erste Anschlussbereich 403 als der Emitteranschlussbereich des Transistors ausgebildet sein, und der zweite Anschlussbereich 404 kann als der Kollektoranschlussbereich des Transistors ausgebildet sein.
  • Entsprechend einem Beispiel können der erste Anschlussbereich und der zweite Anschlussbereich 403, 404 mit Dotieratomen vom ersten Leitfähigkeitstyp dotiert sein. Entsprechend einem Beispiel können der erste Anschlussbereich und der zweite Anschlussbereich 403, 404 n-dotiert sein, beispielsweise stark n-dotiert (z. B. n+-dotiert), wie in 5D gezeigt. Entsprechend einem Beispiel kann die Dotierung in-situ durchgeführt werden, nämlich während des zweiten SEG-Wachstums des Siliziums 541 auf dem ersten Anschlussbereich und dem zweiten Anschlussbereich 403, 404. In anderen Worten, die Siliziumschicht 541 kann als eine bereits dotierte Schicht aufwachsen. Entsprechend einem weiteren Beispiel kann die Siliziumschicht 541 als undotierte Schicht aufwachsen und kann anschließend dotiert werden, z. B. mittels eines Ionenimplantationsprozesses. In anderen Worten, entsprechend dieser Ausführungsform können der erste Anschlussbereich und der zweite Anschlussbereich 403, 404 nach dem zweiten SEG-Prozess dotiert werden. In diesem Fall kann das unterhalb des ersten Anschlussbereichs 403 angeordnete zweite Teilgebiet 402b des Body-Bereichs 102 ebenfalls dotiert werden (z. B. n+-dotiert).
  • 5E zeigt in einer Schnittzeichnung 550, dass ein zweites Teilgebiet 405b des dritten Anschlussbereichs 405 stark p-dotiert (p+-dotiert) sein kann, z. B. mittels eines Ionenimplantationsprozesses (gekennzeichnet durch Pfeile 551 in 5E), während ein erstes Teilgebiet 405a des dritten Anschlussbereichs 405 schwach p-dotiert (p–-dotiert) bleiben kann. Zusätzlich zu dem zweiten Teilgebiet 405b des dritten Anschlussbereichs 405 kann ein Teilgebiet des Body-Bereichs 102, der unter dem zweiten Teilgebiet 405b des dritten Anschlussbereichs 405 angeordnet ist, während der p+-Dotierung 551 ebenfalls dotiert werden, wie in 5E gezeigt. Anschaulich kann entsprechend der in 5E gezeigten Ausführungsform das rechts von Linie 412 angeordnete Teilgebiet des Body-Bereichs 102 während der p+-Dotierung 551 p+-dotiert werden. Entsprechend einem Beispiel kann die Dotierung des zweiten Teilgebiets 405b des dritten Anschlussbereichs 405 und des darunter angeordneten Teils des Body-Bereichs 102 unter Verwendung einer geeigneten Dotiermaske (z. B. Photomaske) durchgeführt werden.
  • 5F zeigt in einer Schnittzeichnung 560, dass Teilgebiete der Oberflächen des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 403, 404, 405 silizidiert sein können. In anderen Worten, eine Silizidschicht 106 kann innerhalb von Oberflächengebieten der Anschlussbereich 403, 404, 405 gebildet werden. Entsprechend einem Beispiel kann die Silizidierung über irgendwelche pn-Übergänge des Bauelements hinweg blockiert werden (beispielsweise unter Verwendung einer Silizid-Abdeckmaske, wie z. B. einer Photomaske), um mögliche elektrische Kurzschlüsse zu verhindern, wie in 5F gezeigt ist, welche durch Doppelpfeile 108 gekennzeichnete silizidblockierte Gebiete zeigt.
  • 5G zeigt in einer Schnittzeichnung 570, dass Anschlusskontakte 107 auf den silizidierten Teilgebieten des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 403, 404, 405 gebildet werden können. Die Anschlusskontakte 107 können dazu dienen, elektrischen Kontakt zu den Anschlussbereichen 403, 404, 405 herzustellen.
  • Anschaulich kann mittels des Verfahrens entsprechend der oben in Verbindung mit 5A bis 5G beschriebenen Ausführungsform ein vertikales BJT-Bauelement ähnlich dem in 4A in einem SOI- und/oder FinFET-Prozess gebildet werden. Entsprechend einem weiteren Beispiel kann ein vertikales BJT-Bauelement ähnlich dem in 4B gezeigten auf ähnliche Weise wie oben in Verbindung mit 5A bis 5G beschrieben gebildet werden, wobei der erste Anschlussbereich 403 (Kollektoranschlussbereich) so ausgebildet werden kann, dass er an den dritten Anschlussbereich 405 (Basisanschlussbereich) angrenzt oder diesen teilweise überlappt, wie in 4B gezeigt.
  • 6 zeigt ein Verfahren 600 zum Herstellen eines vertikalen Bipolartransistors entsprechend einem weiteren Beispiel (z. B. eines vertikalen SOI-BJT-Transistors oder eines vertikalen/lateralen BJT-Transistors vom Finnentyp entsprechend einem Beispiel).
  • In 610 wird ein SOI-Wafermaterial bereitgestellt, das einen schwach dotierten oder undotierten Siliziumfilm über einer vergrabenen Oxid (BOX)-Schicht aufweist.
  • In 620 wird aus dem Siliziumfilm des SOI-Wafers ein Seed-Silizium-Bereich gebildet. Zum Definieren des Seed-Silizium-Bereichs kann ein lithographischer Prozess unter Verwendung z. B. einer Photomaske verwendet werden.
  • In 630 wird ein erstes Teilgebiet des Seed-Silizium-Bereichs so dotiert, dass es einen ersten Leitfähigkeitstyp besitzt. Zum Festlegen des zu dotierenden Teilgebiets des Seed-Siliziums kann ein lithographischer Prozess unter Verwendung z. B. einer Photomaske verwendet werden.
  • In 640 wird mittels eines ersten selektiven epitaktischen Wachstums (SEG)-Prozesses eine in-situ dotierte Siliziumschicht, die einen zweiten Leitfähigkeitstyp besitzt, über einem zweiten Teilgebiet des Seed-Silizium-Bereichs und über einem Teil des ersten Teilgebiets des Seed-Silizium-Bereichs aufgewachsen. Zum Festlegen der Bereiche, auf denen die Siliziumschicht (auch als erster SEG-Bereich bezeichnet) gebildet werden wird, kann ein lithographischer Prozess unter Verwendung z. B. einer Photomaske verwendet werden.
  • In 650 wird mittels eines zweiten selektiven epitaktischen Wachstums-(SEG)-Prozesses eine in-situ dotierte Siliziumschicht, die den ersten Leitfähigkeitstyp besitzt, über einem Teil des ersten Teilgebiets des Seed-Silizium-Bereichs und über einem ersten Teilgebiet des ersten SEG-Bereichs aufgewachsen. Zum Festlegen der Bereiche, auf denen die Siliziumschicht (auch als zweiter SEG-Bereich bezeichnet) gebildet werden wird, kann ein lithographischer Prozess unter Verwendung z. B. einer Photomaske verwendet werden.
  • In 660 wird ein zweites Teilgebiet des ersten SEG-Bereichs p+-dotiert. Zum Festlegen des zu dotierenden Teilgebiets des ersten SEG-Bereichs kann ein lithographischer Prozess unter Verwendung z. B. einer Photomaske verwendet werden.
  • In 670 werden Teilgebiete sowohl des ersten SEG-Bereichs als auch des zweiten SEG-Bereichs teilweise silizidiert. Zum Festlegen der zu silizidierenden Teilgebiete des ersten und zweiten SEG-Bereichs kann ein lithographischer Prozess unter Verwendung z. B. einer Photomaske verwendet werden.
  • In 680 werden Kontakte gebildet.
  • 4C zeigt ein vertikal integriertes elektronisches Bauelement 470 entsprechend einem weiteren Beispiel. Das elektronische Bauelement 470 ist als ein vertikaler Bipolartransistor (vertikaler BJT) ausgelegt und unterscheidet sich von dem in 4A gezeigten Bauelement 400 darin, dass der zweite Anschlussbereich 404 (d. h. der Emitteranschlussbereich des Transistors) aus einem Polysiliziummaterial besteht und dass ein einziger SEG-Prozess verwendet wird, um sowohl den ersten Anschlussbereich 403 (d. h. den Kollektoranschlussbereich des Transistors) und den dritten Anschlussbereich 405 (d. h. den Basisanschlussbereich des Transistors) zu bilden, wie im Folgenden beschrieben werden wird. In anderen Worten, der Bipolartransistor 470 weist eine SEG-Schicht als bipolaren Basisbereich auf und verwendet Polysilizium als Emittermaterial.
  • 7A bis 7G zeigen ein Verfahren zum Herstellen eines vertikal integrierten elektronischen Bauelements wie z. B. des in 4C gezeigten Bauelements 470, entsprechend einem weiteren Beispiel.
  • 7A zeigt in einer Schnittzeichnung 710, dass ein Body-Bereich 102 über einem Substrat 101 gebildet werden kann. Entsprechend einem Beispiel kann der Body-Bereich 102 Seed-Silizium aufweisen oder kann aus Seed-Silizium bestehen. Entsprechend einem Beispiel kann der Body-Bereich 102 eine Finnenstruktur aufweisen. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 aufweisen oder kann ausgelegt sein als eine schmale Finne oder ein Finnenabschnitt mit Seitenwänden und einer oberen Fläche. Entsprechend einem alternativen Beispiel kann der Body-Bereich 102 eine planare Struktur haben. In anderen Worten, entsprechend einem Beispiel kann der Body-Bereich 102 eine planare Schicht aufweisen oder kann als eine planare Schicht ausgebildet sein. Entsprechend einem Beispiel kann der rechts von Linie 411 in 7A befindliche Teil des Seed-Siliziums des Body-Bereichs 102 undotiert sein (alternativ schwach p–- dotiert oder n–-dotiert), und der links von Linie 411 befindliche Teil des Seed-Siliziums des Body-Bereichs kann schwach n-dotiert sein (z. B. n–-dotiert). Die in 7A gezeigte Struktur kann auf eine ähnliche Weise erhalten werden wie oben in Verbindung mit 5A und 5B beschrieben.
  • 7B zeigt in einer Schnittzeichnung 720, dass eine Siliziumschicht selektiv über einem ersten Teilgebiet 402a und über einem zweiten Teilgebiet 402b des Body-Bereichs 102 epitaktisch aufgewachsen werden kann. Entsprechend einem Beispiel kann das erste Teilgebiet 402a das rechts von Linie 411 befindliche p–-dotierte, n–-dotierte oder intrinsische Teilgebiet des Body-Bereichs 102 und einen Teil des links von Linie 411 befindlichen n–-dotierten Teilgebiets umfassen, wie in 7B gezeigt. Für den Fall, dass der Body-Bereich 102 eine Finnenstruktur aufweist, kann die Siliziumschicht 721 in dem ersten Teilgebiet 402a und in dem zweiten Teilgebiet 402b des Body-Bereichs 102 über den Seitenwänden und über der oberen Fläche der Finnenstruktur gebildet werden.
  • Die epitaktische Siliziumschicht 721 legt einen ersten Anschlussbereich 403 und einen dritten Anschlussbereich 405 des herzustellenden Bipolartransistors fest, wobei der erste Anschlussbereich 403 als ein Kollektoranschlussbereich ausgelegt sein kann und der dritte Anschlussbereich 405 als ein Basisanschlussbereich des Transistors ausgelegt sein kann. Anschaulich können entsprechend dieser Ausführungsform ein Kollektoranschlussbereich und ein Basisanschlussbereich mittels eines gemeinsamen selektiven epitaktischen Wachstumsprozesses über dem ersten Teilgebiet 402a bzw. über dem zweiten Teilgebiet 402b des Body-Bereichs 102 gebildet werden, wobei das SEG-Wachstum in einem Gebiet zwischen dem Kollektor und Basisanschlussbereich blockiert sein kann. Das SEG-blockierte Gebiet ist in 7B durch Doppelpfeil 722 gekennzeichnet. Die SEG-Blockierung kann beispielsweise mittels einer geeigneten Abdeckmaske (beispielsweise einer Hartmaske, wie z. B. einer Nitrid-Hartmaske, oder einer Photomaske oder Photoresist) erreicht werden.
  • Entsprechend einem Beispiel kann die epitaktische Siliziumschicht 721 wie gezeigt in-situ p–-dotiert werden. Das heißt, der dritte Anschlussbereich 405 und auch der erste Anschlussbereich 403 können während des SEG p–-dotiert werden. Entsprechend einem alternativen Beispiel kann die Siliziumschicht 721 als undotierte Schicht aufgewachsen werden und kann anschließend dotiert werden, beispielsweise mittels eines Ionenimplantationsprozesses.
  • 7C zeigt in einer Schnittzeichnung 730, dass der erste Anschlussbereich 403 mittels einer n+-Dotierung (gekennzeichnet durch Pfeile 731), beispielsweise einer n+-Ionenimplantation (unter Verwendung von z. B. der Source/Drain-Implantate eines Standard-MOS-Prozesses) stark n-dotiert (n+-dotiert) werden kann. In anderen Worten, der erste Anschlussbereich 403 (Kollektoranschlussbereich) kann n+-gegendotiert sein, während der dritte Anschlussbereich 405 (Basisanschlussbereich) p–-dotiert bleiben kann. Entsprechend einem Beispiel kann die Gegendotierung von nur dem ersten Anschlussbereich 403 unter Verwendung einer geeigneten Implantationsmaske während der Ionenimplantation erreicht werden. Zusätzlich zu dem ersten Anschlussbereich 403 kann auch das zweite Teilgebiet 402b des Body-Bereichs 102, das unter dem ersten Anschlussbereich 403 angeordnet ist, während der n+-Dotierung des ersten Anschlussbereichs 403 n+-dotiert werden, entsprechend einem Beispiel.
  • 7D zeigt in einer Schnittzeichnung 740, dass ein zweiter Anschlussbereich 404 über einem Teilgebiet des dritten Anschlussbereichs 405 gebildet werden kann, wobei der zweite Anschlussbereich 404 als ein Emitteranschlussbereich des Transistors ausgebildet werden kann. Entsprechend einem Beispiel kann der zweite Anschlussbereich 404 über dem links von Linie 411 befindlichen n–-dotierten Teilgebiet des Body-Bereichs 102 angeordnet sein, wie in 7D gezeigt.
  • Entsprechend der in 7D gezeigten Ausführungsform kann der zweite Anschlussbereich 404 (Emitteranschlussbereich) Polysilizium aufweisen oder kann aus Polysilizium bestehen. Der Polysilizium-Emitteranschlussbereich kann über dem dritten Anschlussbereich 405 (Basisanschlussbereich) mittels z. B. eines geeigneten Abscheideverfahrens gebildet werden. Wie in 7D gezeigt, ist der zweite Anschlussbereich 404 n+-dotiert. Die Dotierung kann mittels eines geeigneten Dotierverfahrens, z. B. Ionenimplantation oder In-situ-Dotierung während einer Abscheidung des Materials (z. B. Polysilizium) des zweiten Anschlussbereichs 404 erreicht werden.
  • Entsprechend einem weiteren Beispiel können sowohl der erste Anschlussbereich 403 als auch der zweite Anschlussbereich 404 anfangs als undotierte Bereiche gebildet werden und können dann im selben Dotierprozess dotiert werden (z. B. unter Verwendung desselben Ionenimplantationsprozesses).
  • 7E zeigt in einer Schnittzeichnung 750, dass ein zweites Teilgebiet 405b des dritten Anschlussbereichs 405 stark p-dotiert (p+-dotiert) werden kann, z. B. mittels eines Ionenimplantationsprozesses (in 7E durch Pfeile 751 gekennzeichnet), während ein erstes Teilgebiet 405a des dritten Anschlussbereichs 405 schwach p-dotiert (p–-dotiert) bleiben kann. Zusätzlich zu dem zweiten Teilgebiet 405b des dritten Anschlussbereichs 405 kann auch der Teil des Body-Bereichs 102, der unter dem zweiten Teilgebiet 405b des dritten Anschlussbereichs 405 angeordnet ist (d. h. der rechts von Linie 412 in 7E befindliche Teil des Body-Bereichs 102) während der p+-Dotierung 751 dotiert werden, wie in
  • 7E gezeigt. Entsprechend einem Beispiel kann die Dotierung des zweiten Teilgebiets 405b des dritten Anschlussbereichs 405 und des darunter befindlichen Teils des Body-Bereichs 102 unter Verwendung einer geeigneten Dotiermaske (z. B. Photomaske) durchgeführt werden.
  • 7F zeigt in einer Schnittzeichnung 760, dass Teile der Oberflächen des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 403, 404, 405 silizidiert sein können. In anderen Worten, innerhalb von Oberflächengebieten der Anschlussbereiche 403, 404, 405 kann eine Silizidschicht 106 gebildet werden. Entsprechend einem Beispiel kann die Silizidierung über irgendwelche pn-Übergänge in dem Bauelement hinweg blockiert werden (z. B. unter Verwendung einer Silizid-Abdeckmaske, wie z. B. einer Photomaske), um mögliche elektrische Kurzschlüsse zu vermeiden, wie in 7F gezeigt ist, in der silizidblockierte Bereiche durch Doppelpfeile 108 gekennzeichnet sind.
  • 7G zeigt in einer Schnittzeichnung 770, dass Anschlusskontakte 107 auf den silizidierten Gebieten des ersten, zweiten und dritten Anschlussbereichs 403, 404, 405 gebildet werden können. Die Anschlusskontakte 107 können dazu dienen, elektrischen Kontakt zu den Anschlussbereichen 403, 404, 405 herzustellen.
  • Anschaulich kann mittels dem Verfahren entsprechend der oben in Verbindung mit 7A bis 7G beschriebenen Ausführungsform ein vertikales BJT-Bauelement ähnlich dem in 4C gezeigten in einem SOI- und/oder FinFET-Prozess gebildet werden. Der vertikale BJT kann eine SEG-Schicht als bipolaren Basisbereich aufweisen und kann ein Polysiliziummaterial als Emitter verwenden. Ein Effekt dieser Ausführungsform ist, dass für das gesamte Bauelement nur ein SEG-Schritt verwendet werden kann. Entsprechend einem Beispiel kann dieser SEG in situ dotiert werden (z. B. p-dotiert im Fall eines NPN-Bauelements) und kann als der Basisbereich dienen. Derselbe SEG kann für den Kollektorbereich verwendet werden, wo er unter Verwendung von z. B. den Source/Drain-Implantaten eines Standard-MOS-Prozesses n+-gegendotiert werden kann.
  • 8A und 8B zeigen ein vertikal integriertes elektronisches Bauelement 800 entsprechend einem weiteren Beispiel. Das Bauelement 800 ist als ein Bipolar-Junction-Transistor (BJT)-Bauelement 800 ausgelegt. 8A ist eine Draufsicht auf den Bipolartransistor 800 und 8B ist eine Schnittzeichnung des Transistors 800 entlang der Linie A-A' in 8A.
  • Der Bipolartransistor 800 ist als ein Finnentyp NPN-Transistor ausgelegt, der auf einer FinFET-Technologie basiert und einen n+-dotierten erste Anschlussbereich und einen n+-dotierten zweiten Anschlussbereich 403, 404 und einen dritten Anschlussbereich 405 aufweist, welcher ein p–- dotiertes erstes Teilgebiet 405a und ein p+-dotiertes zweites Teilgebiet 405b aufweist, wobei der erste Anschlussbereich 403 als ein Kollektoranschlussbereich ausgelegt ist, der zweite Anschlussbereich 404 als ein Emitteranschlussbereich ausgelegt ist und der dritte Anschlussbereich 405 als ein Basisanschlussbereichs des Transistors 800 ausgelegt ist, und wobei der erste, zweite und dritte Anschlussbereich 403, 404, 405 jeweils mittels eines SEG-Prozesses gebildet sind.
  • Der Transistor 800 weist eine Multi-Finnenstruktur auf, die eine Vielzahl von schmalen Finnen (Finnenstrukturen) 823 aufweist, die elektrisch parallel und zwischen einen ersten Kontaktbereich 821 und einen zweiten Kontaktbereich 822 des Transistors 800 geschaltet sind. Als ein Beispiel sind in 8A zwei Finnenstrukturen 823 gezeigt. Entsprechend anderen Beispielen kann der Transistor 800 jedoch nur eine Finnenstruktur 823 oder mehr als zwei Finnenstrukturen 823 aufweisen. Der erste Kontaktbereich und der zweite Kontaktbereich 821, 822 sind breiter als die Finnenstrukturen 823 und können z. B. als Kontaktflecken für Anschlusskontakte 107 dienen, die auf den Kontaktbereichen 821, 822 gebildet werden können, wie in 8A gezeigt.
  • Eine Schnittzeichnung entlang Linie B-B' in 8A (d. h. entlang der Längsachse von einer der Finnenstrukturen 823 in 8A) ergibt eine ähnliche Schichtstruktur wie die des in 4A gezeigten vertikalen Bipolartransistors 400, wobei die Finnenstruktur 823 und der erste Kontaktbereich und der zweite Kontaktbereich 821, 822 dem Body-Bereich 102 des in 4A gezeigten Transistors 400 entsprechen. In anderen Worten, der Body-Bereich oder Body des in 8A gezeigten Transistors 800 weist die schmalen Finnenabschnitte (Finnenstrukturen 823) und die breiteren Kontaktbereiche 821, 822 auf.
  • In 8A/8B und 4A werden identische Bezugszeichen verwendet, um identische Elemente oder Bereiche der Transistoren 800 und 400 zu bezeichnen. Um der Kürze willen werden diese Elemente/Bereiche oder ihre Dotierung nicht noch einmal im Detail beschrieben, stattdessen wird auf die Beschreibung von 4A Bezug genommen.
  • Es wird gezeigt, dass der dritte Anschlussbereich 405 (Basisanschlussbereich) über den Seitenwänden und oberen Flächen von jeder Finnenstruktur 823 aufgewachsen wird, und dass der zweite Anschlussbereich 404 (Emitteranschlussbereich) auf Teilen des dritten Anschlussbereichs 405 über und zwischen den Finnenstrukturen 823 auf solche Weise aufgewachsen wird, dass zwischen zwei benachbarten Teilen des zweiten Anschlussbereichs 404 eine Lücke 801 verbleibt, wie in 8A und 8B gezeigt. Entsprechend einem alternativen Beispiel kann die Lücke 801 während der Bildung des zweiten Anschlussbereichs 404 durch das entsprechende SEG-Wachstum geschlossen werden.
  • Es wird angemerkt, dass das Silizid 106, das in der Schnittzeichnung von 8B gezeigt ist, in der Draufsicht von 8A nicht gezeigt ist. Entsprechend einem alternativen Beispiel kann die Lücke 801 auch durch das Silizid 106 geschlossen werden (vgl. z. B. 9F und 10F).
  • Ein Effekt der Finnengeometrie ist, dass der Bipolartransistor 800 ein vertikales und zwei laterale Bipolar-Bauelemente aufweist, so dass offensichtlich ein dreidimensionaler Bipolar-Junction-Transistor (3D BJT) zur Verfügung gestellt wird. Dies kann z. B. anhand der Schnittzeichnung von 8B gesehen werden, in der gezeigt ist, dass der dritte Anschlussbereich 405 (Basisanschlussbereich), oder spezieller, das p–-dotierte erste Teilgebiet 405a des dritten Anschlussbereichs 405, über den Seitenwänden und über der oberen Fläche von jeder Finnenstruktur 823 so gebildet wird, dass das erste Teilgebiet 405a des dritten Anschlussbereichs 405 die entsprechende Finnenstruktur 823 anschaulich einhüllt. Das erste Teilgebiet 405a des dritten Anschlussbereichs 405 hat daher ebenfalls Seitenwände, die näherungsweise parallel zu den Seitenwänden der Finnenstruktur 823 ausgerichtet sein können, und eine obere Fläche, die näherungsweise parallel zur oberen Fläche der Finnenstruktur 823 ausgerichtet sein kann. Darüber hinaus ist dargestellt, dass der n+-dotierte zweite Anschlussbereich 404 (Emitteranschlussbereich) über den Seitenwänden und über der oberen Fläche des ersten Teilgebiets 405a des dritten Anschlussbereichs 405 so gebildet wird, dass er das erste Teilgebiet 405a des dritten Anschlussbereichs 405 einhüllt. Daher werden zwei laterale Grenzflächen (eine an jeder Seitenwand) und eine vertikale Grenzfläche (an der oberen Fläche) zwischen dem p–-dotierten ersten Teilgebiet 405a des dritten Anschlussbereichs 405 (Basisanschlussbereich) und dem n+-dotierten zweiten Anschlussbereich 404 (Emitteranschlussbereich) gebildet.
  • Entsprechend einem Beispiel kann die Verarbeitung des Bipolartransistors 800 zwei in situ dotierte SEG-Schritte aufweisen, um den ersten Anschlussbereich, den zweiten Anschlussbereich und den dritten Anschlussbereich 403, 404, 405 des Transistors 800 wie oben beschrieben zu bilden.
  • Im Folgenden wird ein Verfahren zum Herstellen eines vertikal integrierten elektronischen Bauelements wie z. B. des in 8A und 8B entsprechend einem Beispiel gezeigten BJT-Bauelements 800 in Bezug auf 9A bis 9G und 10A bis 10G beschrieben werden, wobei 9A bis 9G Draufsichten der zwischenliegenden Strukturen zeigen, und 10A bis 10G entsprechende Schnittzeichnungen dieser Strukturen sind. Das Verfahren ist in hohem Maße ähnlich zu dem oben in Verbindung mit 5A bis 5G beschriebenen Verfahren, und um der Kürze willen wird daher auch Bezug genommen auf die Beschreibung von 5A bis 5G.
  • 9A und 10A zeigen in einer Draufsicht 910a und in einer Schnittzeichnung 910b entlang Linie A-A', dass über einem Substrat 101 eine Form aus ursprünglichem Seed-Silizium (intrinsischem oder schwach dotiertem Seed-Silizium) gebildet werden kann. Die Form kann eine Vielzahl von Finnenstrukturen 823 (zwei Finnenstrukturen 823 sind gezeigt, jedoch kann entsprechend anderen Beispielen eine unterschiedliche Anzahl von Finnenstrukturen 823 gebildet werden) und erste und zweite Kontaktbereiche 821, 822 aufweisen, wobei die Finnenstrukturen 823 parallel und zwischen dem ersten Kontaktbereich 821 und dem zweiten Kontaktbereich 822 elektrisch verbunden sein können, wie in 9A gezeigt.
  • Entsprechend einem Beispiel kann die Form aus Seed-Silizium aus einer dünnen oberen Siliziumschicht eines SOI-Substrats gebildet werden (unter Verwendung z. B. eines geeigneten Lithographieverfahrens) und kann auf einer vergrabenen Oxid (BOX)-Schicht des SOI-Substrats angeordnet werden. Entsprechend einem alternativen Beispiel kann ein Silizium-Bulk-Substrat verwendet werden, und die Form aus Seed-Silizium kann in diesem Fall aus einer Siliziumschicht nahe der Oberfläche des Silizium-Bulk-Substrats gebildet werden. Eine Schnittzeichnung entlang Linie B-B' in 9A (d. h., entlang der Längsachse von einer der Finnenstrukturen 823) ergibt eine Struktur, die ähnlich ist zu der in 5A gezeigten Struktur, wobei die Finnenstruktur 823 und der erste Kontaktbereich und der zweite Kontaktbereich 821, 822, die in 9A gezeigt sind, dem in 5A gezeigten Body-Bereich 102 entsprechen.
  • 9B und 10B zeigen in einer Draufsicht 920a und in einer Schnittzeichnung 920b entlang Linie A-A', dass der erste Kontaktbereich 821 und ein Teilgebiet 823a von jeder Finnenstruktur 823 mittels einer Ionenimplantation schwach n-dotiert (n–-dotiert) sein können. Anschaulich kann das zwischen dem ersten Kontaktbereich 821 und der Linie 411 befindliche Teilgebiet 823a der Finnenstrukturen 823 dotiert sein. Entsprechend einem Beispiel kann die Dotierung des ersten Kontaktbereichs 821 und des Teilgebiets 823a der Finnenstrukturen 823 auf eine ähnliche Weise durchgeführt werden wie oben in Verbindung mit 5B beschrieben. Ähnlich wie oben für 9A beschrieben, ergibt eine Schnittzeichnung entlang Linie B-B' in 9B eine Struktur, die ähnlich ist zu der in 5B gezeigten Struktur, wobei die Finnenstruktur 823 und der erste Kontaktbereich und der zweite Kontaktbereich 821, 822, die in 9B gezeigt sind, dem in 5B gezeigten Body-Bereich 102 entspricht.
  • 9C und 10C zeigen in einer Draufsicht 930a und in einer Schnittzeichnung 930b entlang Linie A-A', dass über Teilen der Finnenstrukturen 823 und über dem zweiten Kontaktbereich 822 eine erste p–-dotierte SEG-Schicht 531 gebildet werden kann. Offensichtlich kann die erste SEG-Schicht 531 über einem Gebiet 902a gebildet werden, das dem in 5C gezeigten ersten Teilgebiet 402a des Body-Bereichs 102 entspricht. Die erste SEG-Schicht 531 kann auf ähnliche Weise wie oben in Verbindung mit 5C beschrieben gebildet werden. Zum Beispiel kann entsprechend einem Beispiel die erste SEG-Schicht 531 in-situ dotiert werden. Die erste SEG-Schicht 531 definiert einen dritten Anschlussbereich 405 des herzustellenden Transistors, wobei der dritte Anschlussbereich 405 als ein Basisanschlussbereich des Transistors ausgelegt werden kann.
  • Entsprechend einem weiteren Beispiel kann die erste SEG-Schicht 531 (dritter Anschlussbereich 405) als eine dünne Schicht abgeschieden werden, die z. B. eine Dicke in einem Bereich von ungefähr 5 nm bis 20 nm aufweist, z. B. 10 nm entsprechend einem Beispiel. Dadurch kann ein effizienter Bipolartransistor mit hoher Stromverstärkung zur Verfügung gestellt werden. Darüber hinaus kann eine dünne SEG-Schicht die SEG-Prozesszeit verkürzen, so dass Prozesskosten gesenkt werden können.
  • In ähnlicher Weise wie oben für 9A beschrieben, ergibt eine Schnittzeichnung entlang Linie B-B' in 9C eine Struktur, die ähnlich ist zu der in 5C gezeigten Struktur, wobei die Finnenstruktur 823 und der erste Kontaktbereich und der zweite Kontaktbereich 821, 822, der in 9C gezeigt ist, dem in 5C gezeigten Body-Bereich 102 entspricht.
  • 9D und 10D zeigen in einer Draufsicht 940a und in einer Schnittzeichnung 940b entlang Linie A-A', dass über dem Kontaktbereich 821 und über einem zum ersten Kontaktbereich 821 benachbarten Teil der Finnenstruktur 823 eine zweite n+-dotierte SEG-Schicht 541 gebildet werden kann. Offensichtlich kann die zweite SEG-Schicht 541 über einem Gebiet 902b gebildet werden, das dem in 5D gezeigten zweiten Teilgebiet 402b des Body-Bereichs 102 entspricht. Darüber hinaus kann die zweite SEG-Schicht 541 über Teilen des dritten Anschlussbereichs 405 über den Finnenstrukturen 823 gebildet werden. Die zweite SEG-Schicht 541 kann auf ähnliche Weise gebildet werden wie oben in Verbindung mit 5D beschrieben. Zum Beispiel kann entsprechend einem Beispiel die zweite SEG-Schicht 541 in situ dotiert sein.
  • Der Teil der zweiten SEG-Schicht 541, der über dem Gebiet 902b (d. h. über der Finnenstruktur 823 und über dem ersten Kontaktbereich 821) gebildet wird, definiert einen ersten Anschlussbereich 403, und der Teil der zweiten SEG-Schicht 941, der über dem dritten Anschlussbereich 405 über der Finnenstruktur 823 gebildet wird, definiert einen zweiten Anschlussbereich 404 des herzustellenden Bipolartransistors, wobei der erste Anschlussbereich 403 als ein Kollektoranschlussbereich ausgelegt sein kann und der zweite Anschlussbereich 404 als ein Emitteranschlussbereich 404 des Transistors ausgelegt sein kann. Entsprechend einem Beispiel kann die zweite SEG-Schicht 541 so gebildet sein, dass zwischen benachbarten Teilen des dritten Anschlussbereichs 405 eine Lücke 801 bleibt, wie in 9D gezeigt. Entsprechend einem alternativen Beispiel kann die Lücke 801 durch die zweite SEG-Schicht 541 geschlossen werden. Auf ähnliche Weise wie oben für 9A beschrieben, ergibt eine Schnittzeichnung entlang Linie B-B' in 9D eine Struktur, die ähnlich ist zu der in 5D gezeigten Struktur, wobei die Finnenstruktur 823 und der erste und zweite Kontaktbereich 821, 822, die in 9D gezeigt sind, dem in 5D gezeigten Body-Bereich 102 entsprechen.
  • 9E und 10E zeigen in einer Draufsicht 950a und in einer Schnittzeichnung 950b entlang Linie A-A', dass ein zweites Teilgebiet 405b des dritten Anschlussbereichs 405 stark p-dotiert (p+-dotiert) sein kann, z. B. mittels eines Ionenimplantationsprozesses (p+-Implantat), während ein erstes Teilgebiet 405a des dritten Anschlussbereichs 405 schwach p-dotiert (p–-dotiert) bleiben kann. Das erste Teilgebiet und das zweite Teilgebiet 405a, 405b des dritten Anschlussbereichs 405 werden durch Linie 412 in 9E abgegrenzt. Zusätzlich zum zweiten Teilgebiet 405b des dritten Anschlussbereichs 405 können auch Teile der Finnenstrukturen 823 und des unter dem zweiten Teilgebiet 405b des dritten Anschlussbereichs 405 befindlichen zweiten Kontaktbereichs 822 während der p+-Dotierung entsprechend einem Beispiel dotiert werden. Zum Beispiel kann der zwischen Linie 412 und dem zweiten Kontaktbereich 822 befindliche Teil von jeder der Finnenstrukturen 823 während der p+-Dotierung p+-dotiert werden. Entsprechend einem Beispiel kann die p+-Dotierung auf ähnliche Weise durchgeführt werden, wie oben in Verbindung mit 5E beschrieben. Auf ähnliche Weise wie oben für 9A beschrieben, ergibt eine Schnittzeichnung entlang Linie B-B' in 9E eine Struktur, die ähnlich ist zu der in 5E gezeigten Struktur, wobei die Finnenstruktur 823 und der erste Kontaktbereich und zweite Kontaktbereich 821, 822, die in 9E gezeigt sind, dem in 5E gezeigten Body-Bereich 102 entsprechen.
  • 9F und 10F zeigen in einer Draufsicht 960a und in einer Schnittzeichnung 960b entlang Linie A-A', dass der erste Anschlussbereich, der zweite Anschlussbereich und der dritte Anschlussbereich 403, 404, 405 teilweise silizidiert werden können. In anderen Worten wird innerhalb von Teilgebieten der Oberflächen der Anschlussbereiche 403, 404, 405 eine Silizidschicht 106 gebildet. Entsprechend einem Beispiel kann die Silizidierung über irgendwelche pn-Übergänge in dem Bauelement hinweg blockiert werden (z. B. unter Verwendung einer Silizid-Abdeckmaske, wie z. B. einer Photomaske), um mögliche elektrische Kurzschlüsse zu vermeiden, wie in 9F gezeigt ist. Entsprechend einem Beispiel kann die Lücke 801 zwischen den benachbarten Teilen des zweiten Anschlussbereichs 404 durch das Silizid 106 geschlossen werden, wie in 10F gezeigt. Entsprechend einem alternativen Beispiel kann die Silizidschicht 106 mit einer solchen Dicke gebildet werden, dass die Lücke 801 offen bleibt (vgl. 8B). In ähnlicher Weise wie oben für 9A beschrieben, ergibt eine Schnittzeichnung entlang Linie B-B' in 9F eine Struktur, die ähnlich ist zu der in 5F gezeigten Struktur, wobei die Finnenstruktur 823 und der erste Anschlussbereich und der zweite Anschlussbereich 821, 822, die in 9F gezeigt sind, dem in 5F gezeigten Body-Bereich 102 entsprechen.
  • 9G und 10G zeigen in einer Draufsicht 970a und in einer Schnittzeichnung 970b entlang Linie A-A', dass auf den silizidierten Oberflächengebieten des ersten Anschlussbereichs, des zweiten Anschlussbereichs und des dritten Anschlussbereichs 403, 404, 405 Anschlusskontakte 107 gebildet werden können. Die Anschlusskontakte 107 können dazu dienen, elektrischen Kontakt zu den Anschlussbereichen 403, 404, 405 herzustellen. Die Anschlusskontakte 107 können offensichtlich einen Kollektorkontakt, einen Emitterkontakt und einen Basiskontakt des Transistors bereitstellen. Ähnlich wie oben für 9A beschrieben, ergibt eine Schnittzeichnung entlang Linie B-B' in 9G eine Struktur, die ähnlich ist zu der in 5G gezeigten Struktur, wobei die Finnenstruktur 823 und der erste und zweite Kontaktbereich 821, 822, die in 9G gezeigt sind, dem in 5G gezeigten Body-Bereich 102 entsprechen.
  • Mittels dem Verfahren entsprechend der oben in Verbindung mit 9A bis 9G und 10A bis 10G beschriebenen Ausführungsform kann offenkundig ein BJT-Bauelement in einer FinFET-Technologie zur Verfügung gestellt werden, das ähnlich ist zu dem in 8A und 8B gezeigten Transistor 800.
  • Entsprechend einem weiteren Beispiel kann ein Finnentyp BJT-Bauelement, das eine ähnliche Querschnittsstruktur wie der in 4B gezeigte Transistor 450 aufweist, auf eine ähnliche Weise gebildet werden, wobei der erste Anschlussbereich 403 (Kollektoranschlussbereich) so ausgebildet werden kann, dass er an den dritten Anschlussbereich 405 (Basisanschlussbereich) angrenzt oder diesen teilweise überlappt.
  • Entsprechend noch einem weiteren Beispiel kann ein Finnentyp BJT-Bauelement, das eine ähnliche Querschnittstruktur aufweist wie der in 4C gezeigte Transistor 470, auf ähnliche Weise wie oben in Verbindung mit 7A bis 7G beschrieben gebildet werden.
  • 11 zeigt ein vertikal integriertes elektronisches Bauelement 1100 entsprechend einem weiteren Beispiel. Das Bauelement 1100 ist als ein vertikales BJT-Bauelement mit einer Finnengeometrie ausgebildet und unterscheidet sich von dem in 8A und 8B gezeigten BJT-Bauelement 800 darin, dass sich in einem Gebiet 1123a jeder Finnenstruktur 823, das zumindest teilweise zwischen dem dritten Anschlussbereich 405 (Basisanschlussbereich) und dem ersten Anschlussbereich 403 (Kollektoranschlussbereich) angeordnet ist, die Querschnittsfläche der Finnenstruktur 823 in der Richtung vom dritten Anschlussbereich 405 zum ersten Anschlussbereich 403 erhöht. In anderen Worten, der Verbindungsbereich kann sich vom Kollektorkontaktbereich in den aktiven Finnentyp- Bipolartransistor hinein ausweiten, z. B. in einer V-Form entsprechend einem Beispiel wie in 11 gezeigt (andere Formen können entsprechend anderen Beispielen möglich sein), um einen größeren Querschnitt für den Kollektorstrom und einen geringeren Serienwiderstand zur Verfügung zu stellen. Ein Effekt des in 11 gezeigten Transistors 1100 kann daher darin gesehen werden, dass ein Transistor mit einem verbesserten (d. h. reduzierten) Kollektorserienwiderstand zur Verfügung gestellt werden kann.
  • Entsprechend einem Beispiel kann die Bipolartransistor 1100 auf eine ähnliche Weise wie oben in Verbindung mit 9A bis 10G beschrieben hergestellt werden, wobei jedoch die in 9A gezeigte Seed-Silizium-Form so ausgebildet sein kann, dass die Finnenstrukturen 823 zum ersten Kontaktbereich 821 hin (d. h. zum Kollektorkontaktbereich hin) eine ansteigende Querschnittfläche aufweisen, wie in 11 gezeigt.
  • 12 zeigt eine Layout-Anordnung eines Finnentyp-Bipolartransistor-Bauelements 1200 in einer sogenannten Elementarzelle entsprechend einem weiteren Beispiel. Die Zellbegrenzung (gezeichnetes Layout) der Elementarzelle ist in 12 durch ein Rechteck 1230 gekennzeichnet. Das Transistorbauelement 1200 kann entsprechend einem der hierin beschriebenen Beispiele ausgelegt sein. Für den Schaltungsentwurf ermöglicht das Bauelement die Erstellung einer Elementarzelle 1230, die für beste Modell-Hardware-Korrelation geeignet sein kann. Entsprechend einem Beispiel kann die Elementarzelle 1230 zwei Finnenstrukturen (oder Finnen) 823 umfassen, wie in 12 gezeigt. Entsprechend einer anderen Ausführungsform kann die Elementarzelle 1230 nur eine oder irgendeine andere Anzahl von Finnen 823 umfassen. Der Finnenabstand (in anderen Worten der Abstand zwischen zwei benachbarten Finnenstrukturen 823, wie in 12 durch Doppelpfeil 1240 gekennzeichnet) innerhalb der Elementarzelle 1230 kann z. B. durch lithographische Einschränkungen in dem Prozess festgelegt sein.
  • Entsprechend einem Beispiel kann ein konstanter Finnenabstand verwendet werden. In anderen Worten kann derselbe Finnenabstand in einem Array von Elementarzellen 1230 über mehrere Zellen 1230 hinweg wiederholt werden, wie in 13 gezeigt, welche eine Transistoranordnung 1300 entsprechend einem Beispiel zeigt, die vier benachbart zueinander in einer Reihe angeordnete Elementarzellen 1230 aufweist. Entsprechend anderen Beispielen kann eine andere Anzahl von Elementarzellen 1230 verwendet werden.
  • Jede Elementarzelle 1230 des Arrays umfasst zwei Finnen 823, wobei der Finnenabstand 1240 über das gesamte Array hinweg derselbe ist. In anderen Worten, der Finnenabstand zwischen den zwei Finnen 823 innerhalb einer Elementarzelle 1230 ist derselbe wie der Finnenabstand zwischen zwei benachbarten Finnen 823 von zwei angrenzenden Elementarzellen 1230. Eine Auswirkung des durchgängigen Verwendens desselben Finnenabstands in einem Array von Zellen 1230 kann sein, dass die Reproduzierbarkeit der Prozessierung verbessert oder optimiert werden kann. Entsprechend einem weiteren Beispiel kann sich der Finnenabstand zwischen zwei benachbarten Finnen 823 von zwei angrenzenden Elementarzellen von dem Finnenabstand zwischen zwei Finnen 823 innerhalb einer Elementarzelle 1230 unterscheiden.
  • Entsprechend einem weiteren Beispiel können andere Elementarzellen, die nur eine oder irgendeine andere Anzahl von Finnen aufweisen, in der Transistoranordnung 1300 verwendet werden, und können wiederholt werden, z. B. bis eine gewünschte Stromstärke erreicht ist.
  • 14 zeigt eine BiCMOS-Transistoranordnung 1400. Die Transistoranordnung 1400 kann ein oder mehrere Bipolartransistor-Bauelemente (NPN und/oder PNP-Bauelemente) und ein oder mehrere MOS-Transistorbauelemente (NMOS- und/oder PMOS-Bauelemente) aufweisen.
  • Als ein Beispiel sind in 14 ein NPN-Bauelement 1410 und ein PNP-Bauelement 1420 (als Querschnitte durch die Emitter- und Basisbereiche), und ein NMOS-Bauelement 1430 und ein PMOS-Bauelement 1440 gezeigt (als Längsschnitte und als Querschnitte durch den Gate-Bereich).
  • Die Bauelemente 1410, 1420, 1430 und 1440 können auf oder über einem gemeinsamen Substrat 101 gebildet werden. Entsprechend einem Beispiel kann das Substrat 101 als ein Silizium-auf-Isolator-(SOI)-Substrat ausgelegt sein, und die Bauelemente 1410, 1420, 1430, 1440 können auf einer isolierenden Schicht (z. B. vergrabene Oxid (BOX)-Schicht) des SOI-Substrats gebildet werden. Entsprechend einem alternativen Beispiel kann das Substrat 101 als ein Standard-Bulk-Substrat ausgelegt sein.
  • Die NPN- und/oder PNP-Bauelemente können entsprechend einem der hierin beschriebenen Beispiele ausgebildet sein.
  • Zum Beispiel kann entsprechend einem Beispiel das NPN-Bauelement 1410 einen schwach n-dotierten (n–-dotierten) Seed-Silizium-Bereich 1402a aufweisen, der auf dem Substrat 101 angeordnet ist, einen schwach p–-dotierten (p–-dotierten) Basisanschlussbereich 1405a aufweisen, der mittels eines SEG-Prozesses auf dem Seed-Silizium-Bereich 1402a gebildet wird, und einen stark n-dotierten (n+-dotierten) Emitteranschlussbereich 1404 umfassen, der mittels eines SEG-Prozesses auf dem Basisanschlussbereich 1405a gebildet wird, wie in 14 gezeigt. Ein Oberflächengebiet des Emitteranschlussbereichs 1404 kann silizidiert sein (gekennzeichnet durch Silizidschicht 106), und ein oder mehrere Kontakte 107 können auf dem Emitteranschlussbereich 1404 gebildet werden, beispielsweise, wie gezeigt, auf dem silizidierten Teilgebiet davon. Das NPN-Bauelement 1410 kann darüber hinaus entsprechend einem der oben beschriebenen Beispiele ausgelegt sein. Insbesondere kann das NPN- Bauelement 1410 einen n-dotierten (z. B. entsprechend einem Beispiel n+-dotierten) Kollektoranschlussbereich umfassen, der auf dem n–-dotierten Seed-Silizium-Bereich 1402a gebildet werden kann (nicht gezeigt, siehe z. B. 4A).
  • Das PNP-Bauelement 1420 kann auf ähnliche Weise wie das NPN-Bauelement 1410 ausgelegt sein, wobei die Dotiertypen der dotierten Bereiche (dotierter Seed-Silizium-Bereich 1402a, Basisanschlussbereich 1405a, Emitteranschlussbereich 1404, Kollektoranschlussbereich) umgekehrt werden können, wie in 14 gezeigt.
  • Das NMOS-Bauelement 1430 kann eine Form aus Seed-Silizium 1432 aufweisen, die eine beliebige Dotierung (z. B. n–-dotiertes, p–-dotiertes oder intrinsisches Silizium) aufweisen kann. Das NMOS-Bauelement 1430 kann darüber hinaus Source/Drain (S/D)-Ausleger 1433 aufweisen, die innerhalb der Seed-Silizium-Form ausgebildet sind. Entsprechend einem Beispiel können die S/D-Ausleger 1433 schwach n-dotiert sein (z. B. n–-dotiert), wie in 14 gezeigt. Das NMOS-Bauelement 1430 kann darüber hinaus stark n-dotierte (n+-dotierte) Source/Drain-Bereiche 1434a umfassen, die innerhalb der Seed-Silizium-Form und angrenzend an die Source/Drain-Ausleger 1433 gebildet sind. Das NMOS-Bauelement 1430 kann darüber hinaus stark n-dotierte (n+-dotierte) Source/Drain-SEG-Bereiche 1434b aufweisen, die auf den n+-dotierten Source/Drain-Bereichen 1434a gebildet sind. Teile der Source/Drain-SEG-Bereiche 1434b können silizidiert sein (gekennzeichnet durch Silizidschicht 106), und ein oder mehrere Kontakte 107 können auf den Source/Drain-SEG-Bereichen 1434b gebildet werden, z. B. entsprechend einem Beispiel auf den silizidierten Teilgebieten davon, wie in 14 gezeigt. Das NMOS-Bauelement 1430 kann darüber hinaus einen Gate-Bereich umfassen, der ein Gate-Dielektrikum 1435a und eine auf dem Gate-Dielektrikum 1435a gebildete Gate-Elektrode 1435b (z. B. ein Polysilizium-Gate) aufweist, wobei der Gate-Bereich auf der Seed-Silizium-Form 1432 zwischen den Source/Drain-SEG-Bereichen 1434b gebildet werden kann und von den Source/Drain-SEG-Bereichen 1434b durch Gate-Abstandselemente 1435c getrennt sein kann. Entsprechend einem Beispiel kann die Gate-Elektrode oder das Gate 1435b silizidiert sein, wie in 14 gezeigt.
  • Das PMOS-Bauelement 1440 kann auf ähnliche Weise wie das NMOS-Bauelement 1430 ausgebildet sein, wobei die Dotiertypen der dotierten Bereiche (Source/Drain-Bereiche 1434a, Source/Drain-SEG-Bereiche 1434b, Source/Drain-Ausleger 1433) umgekehrt sein können.
  • 14 zeigt deutlich eine schematische Darstellung von einer Prozessintegration für einen FinFET BiCMOS-Prozess entsprechend einem Beispiel. Entsprechend dieser Ausführungsform können NPN- und PNP-Bipolar-Junction-Transistoren 1410, 1420 zusammen mit NMOS- und PMOS-Feldeffekttransistoren 1430, 1440 auf einem gemeinsamen Substrat 101 integriert werden.
  • Jedes der Bauelemente 1410, 1420, 1430, 1440 kann abhängig von z. B. den Erfordernissen des integrierten Schaltungsdesigns entweder als ein Finnentyp- oder als ein Planartyp-Bauelement ausgelegt werden. Die Bearbeitung kann aus bis zu vier in-situ SEG-Dotierschritten bestehen, um die dünnen SEG-Schichten für sowohl die NPN- als auch die PNP-Basisbereiche 1405a zu bilden. Die dünnen SEG-Schichten können z. B. entsprechend einem der hierin beschriebenen Beispiele gebildet werden. Entsprechend einem Beispiel können die dickeren Emitter-SEG-Bereiche 1404 zur selben Zeit wie die Source/Drain-SEG-Bereiche 1434b der NMOS- und PMOS-Bauelemente 1430, 1440 prozessiert werden.
  • 15 zeigt ein vertikal integriertes elektronisches Bauelement 1500 entsprechend einem weiteren Beispiel.
  • Das elektronische Bauelement 1500 unterscheidet sich von dem in 4A gezeigten Bauelement 400 darin, dass es einen vierten Anschlussbereich 1560 aufweist, der auf einem Teilgebiet des zweiten Anschlussbereichs 404 angeordnet ist.
  • Entsprechend einem Beispiel kann der vierte Anschlussbereich 1560 p-dotiert sein, z. B. stark p-dotiert (z. B. p+-dotiert), wie gezeigt, so dass zwischen dem zweiten Anschlussbereich 404 und dem vierten Anschlussbereich 1560 ein pn-Übergang ausgebildet werden kann.
  • Entsprechend einem weiteren Beispiel kann der vierte Anschlussbereich 1560 mittels eines selektiven epitaktischen Wachstums-(SEG)-Prozesses auf ähnliche Weise gebildet werden, wie hierin entsprechend anderen Beispielen beschrieben. Das heißt, entsprechend einem Beispiel kann der vierte Anschlussbereich 1560 gebildet werden, indem selektiv auf zumindest einem Teilgebiet des zweiten Anschlussbereichs 404 eine epitaktische Schicht (z. B. eine epitaktische Siliziumschicht) aufgewachsen wird. Entsprechend einem Beispiel kann die epitaktische Schicht in-situ dotiert werden. Entsprechend einem alternativen Beispiel kann die epitaktische Schicht nach dem Wachstumsprozess dotiert werden, z. B. mittels eines Ionenimplantationsprozesses.
  • Entsprechend einem Beispiel kann der vierte Anschlussbereich 1560 silizidiert werden, wie in 15 gezeigt. Entsprechend einem Beispiel kann die Silizidierung des vierten Anschlussbereichs 1560 gleichzeitig mit einer Silizidierung des ersten Anschlussbereichs und des dritten Anschlussbereichs 403, 405 durchgeführt werden, z. B. unter Verwendung einer geeigneten Silizid-Abdeckmaske, um Silizidierung über irgendwelche pn-Übergänge in dem Bauelement 1500 hinweg zu blockieren.
  • Offensichtlich ist das elektronische Bauelement 1500 als ein Thyristor ausgelegt (z. B. als ein gesteuerter Silizium- Gleichrichter (SCR, Silicon Controlled Rectifier) entsprechend einem Beispiel), der einen vertikalen npnp-Schichtstapel aufweist, der aus dem n-dotierten Teil des Body-Bereichs 102, dem p-dotierten ersten Teilgebiet 405a des dritten Anschlussbereichs 405, dem n+-dotierten zweiten Anschlussbereich 404 (entsprechend anderen Beispielen kann der zweite Anschlussbereich 404 n–-dotiert oder n-dotiert sein, kann im Allgemeinen irgendeinen Typ von n-Dotierung aufweisen) und dem p+-dotierten vierten Anschlussbereich 1560 gebildet ist. Der erste Anschlussbereich 403 kann als ein Kathodenanschlussbereich ausgelegt sein, der dritte Anschlussbereich 405 kann als ein Gate-Anschlussbereich ausgelegt sein, und der vierte Anschlussbereich 1560 kann als ein Anodenanschlussbereich des Thyristors ausgelegt sein, wobei Anschlusskontakte 107 auf dem ersten Anschlussbereich, dem dritten Anschlussbereich und dem vierten Anschlussbereich 403, 405, 1560 gebildet werden können, z. B. auf silizidierten Teilbereichen davon entsprechend einem Beispiel wie in 15 gezeigt.
  • Offensichtlich zeigt 15 ein Thyristor-Bauelement, das durch Aufschichten von SEG-Bereichen zu einem vertikalen npnp-Schichtstapel erhalten werden kann.
  • 16 zeigt eine BiCMOS-Schaltungsanordnung 1600 gemäß einem Beispiel. Die Schaltungsanordnung 1600 weist eine erste Teilschaltung 1601 und eine zweite Teilschaltung 1602 auf. Die erste Teilschaltung 1601 ist als eine finnenbasierte bipolare Teilschaltung ausgelegt, während die zweite Teilschaltung 1602 als eine MuGFET/FinFET-Teilschaltung ausgelegt ist. In anderen Worten, die erste Teilschaltung 1601 kann ein oder mehrere bipolare Bauelemente mit einer Finnenstruktur aufweisen, und die zweite Teilschaltung 1602 kann ein oder mehrere MOS-Bauelemente mit einer Finnenstruktur aufweisen. Entsprechend einem Beispiel kann die erste Teilschaltung 1601 aus einem oder mehreren bipolaren Bauelementen (einschließlich z. B. Bipolartransistoren) aufgebaut sein, um eine spezifische elektrische Funktionalität zu bilden, während die zweite Teilschaltung 1602 ein oder mehrere FinFET/MuGFET-(„MOS”)-Bauelemente aufweisen kann.
  • Die bipolaren Bauelemente der bipolaren Teilschaltung 1601 können ein oder mehrere SEG-Bipolarbauelemente aufweisen (d. h. bipolare Bauelemente, die eine oder mehrere durch selektives epitaktisches Wachstum aufgewachsene Anschlussschichten aufweisen) entsprechend einem der hierin beschriebenen Beispiele. Zum Beispiel kann entsprechend einem Beispiel mindestens eines der bipolaren Bauelemente als ein SEG-BJT-Bauelement ausgelegt sein, d. h. als ein Bipolar-Junction-Transistor-Bauelement, das ein oder mehrere durch selektives epitaktisches Wachstum aufgewachsene Anschlussschichten aufweist, wie hierin beschrieben. Das SEG-BJT-Bauelement kann entsprechend einer der hierin beschriebenen Beispiele als ein laterales SEG-BJT-Bauelement oder als ein vertikales SEG-BJT-Bauelement ausgelegt sein. Entsprechend einem weiteren Beispiel kann mindestens eines der bipolaren Bauelemente als ein SEG-Thyristor (z. B. als ein SCR) ausgelegt sein, z. B. auf ähnliche Weise wie hierin in Verbindung mit 15 beschrieben.
  • Entsprechend einem Beispiel können die FinFET/MuGFET-Bauelemente der FinFET/MuGFET-Teilschaltung 1602 z. B. auf ähnliche Weise wie die in 14 gezeigten MOS-Bauelemente 1430, 1440 ausgebildet sein.
  • 16 ist offensichtlich eine allgemeine schematische Darstellung des Kombinierens von Bipolarbauelementen (einschließlich z. B. Bipolartransistoren) und FinFET/MuGFET-Bauelementen, um sie in ihren entsprechenden Teilschaltungen 1601, 1602 zu verwenden. Entsprechend dem dargestellten allgemeinen Schema können ein oder mehrere Eingänge und Ausgänge von beiden Teilschaltungen 1601, 1602 miteinander verbunden sein, wie durch Linien 1603 in 16 dargestellt.
  • Zum Beispiel kann entsprechend einem Beispiel mindestens einer der Source-, Drain- und Gate-Anschlüsse eines FinFET/MuGFET-Bauelements der FinFET/MuGFET-Teilschaltung 1602 mit mindestens einem der Emitter-, Basis- und Kollektoranschlüsse eines Bipolartransistor-Bauelements der bipolaren Teilschaltung 1601 verbunden sein.
  • Die in 16 gezeigte BiCMOS-Schaltungsanordnung weist MOS- und Bipolarbauelemente (z. B. BJT-Bauelemente) auf. Entsprechend einem Beispiel können die bipolaren Bauelemente ein oder mehrere BJT-Bauelemente aufweisen, die für hohe Ansteuerströme ausgelegt sind, wie beispielsweise zum Ansteuern hoher Lasten, einschließlich aber nicht beschränkt auf ESD-Schutzvorrichtungen. Ein Effekt von solchen BJT-Bauelementen kann sein, dass sie höheren Schaltspannungen standhalten können als MuGFET MOS-Bauelemente. Dies kann z. B. an Schnittstellen zwischen MOS-Schaltungen und Hochspannungsbereichen verwendet werden, beispielsweise in direkt-zur-Batterie”-Verbindungen.
  • 17 zeigt eine BiCMOS-Schaltungsanordnung 1700 entsprechend einer Ausführungsform. 17 ist offensichtlich eine detaillierte Darstellung einer kombinierten Integration von MuGFET und finnenbasierten bipolaren (z. B. BJT) Schaltungen. Die Schaltungsanordnung 1700 weist eine erste Schaltungsstufe 1701 und eine zweite Schaltungsstufe 1702 auf, wobei ein Eingang 1702a der zweiten Schaltungsstufe 1702 mit einem Ausgang 1701b der ersten Schaltungsstufe 1702 verbunden ist. Ein Eingang 1701a der ersten Schaltungsstufe 1701 ist mit einem Eingangsanschluss 1703 („IN”) der Schaltungsanordnung 1700 verbunden, und ein Ausgang 1702b der zweiten Schaltungsstufe 1702 ist mit einem Ausgangsanschluss 1704 („OUT”) der Schaltungsanordnung 1700 verbunden. Entsprechend einer Ausführungsform können der Eingangsanschluss 1703 und der Ausgangsanschluss 1704 jeweils entweder für eine externe Verbindung („off-Chip”) oder eine chipinterne Verbindung ausgelegt sein. Die erste Schaltungsstufe und die zweite Schaltungsstufe 1701, 1702 können jeweils zwischen erste („VDD”) und zweite („VSS”) elektrische Versorgungspotentiale angeschlossen werden, die an einem ersten elektrischen Versorgungsanschluss bzw. zweiten elektrischen Versorgungsanschluss 1705 und 1706 zur Verfügung gestellt werden, wie in 17 gezeigt. Entsprechend anderen Ausführungsformen kann die Schaltungsanordnung 1700 mehr als zwei Schaltungsstufen aufweisen (nicht gezeigt), welche miteinander und mit elektrischen Versorgungspotentialen VDD und VSS, und zwischen den Eingangs- und Ausgangsanschluss 1703, 1704 der Schaltungsanordnung 1700 gekoppelt sein können. Entsprechend alternativen Ausführungsformen können die in Serie geschaltete erste Schaltungsstufe und die zweite Schaltungsstufe 1701, 1702 anschaulich durch n in Serie geschaltete Schaltungsstufen ersetzt werden, wobei n eine ganze Zahl ist.
  • Entsprechend einer Ausführungsform können jeweils ESD-Schutzvorrichtungen 1707 zwischen den Eingangsanschluss 1703 und den ersten elektrischen Versorgungsanschluss und dem zweiten elektrischen Versorgungsanschluss 1705, 1706 geschaltet werden, um optionalen ESD-Schutz am Eingangsanschluss 1703 der Schaltungsanordnung 1700 zur Verfügung zu stellen, wie in 17 gezeigt. Darüber hinaus können entsprechend einer weiteren Ausführungsform elektrostatische Entladungs(ESD)-Schutzvorrichtungen 1707 jeweils zwischen den Ausgangsanschluss 1704 und den ersten elektrischen Versorgungsanschluss und den zweiten elektrischen Versorgungsanschluss 1705, 1706 geschaltet werden, um optionalen ESD-Schutz am Ausgangsanschluss 1704 der Schaltungsanordnung 1700 zur Verfügung zu stellen, wie in 17 gezeigt. Darüber hinaus kann entsprechend einer weiteren Ausführungsform eine ESD-Schutzvorrichtung 1707 zwischen die ersten und zweiten elektrischen Versorgungsanschlüsse 1705, 1706 gekoppelt werden, um optionalen ESD-Schutz an den Versorgungsanschlüssen 1705, 1706 zur Verfügung zu stellen, wie in 17 gezeigt. Darüber hinaus können entsprechend einer weiteren Ausführungsform (nicht in 17 gezeigt) die erste Schaltungsstufe und die zweite Schaltungsstufe 1701, 1702 mit unterschiedlichen Versorgungsspannungen gespeist werden, so dass beispielsweise die finnenbasierte Bipolarschaltung und die FinFET/MuGFET-Bauelemente mit verschiedenen Spannungen betrieben werden.
  • Jede von der ersten Schaltungsstufe und der zweiten Schaltungsstufe 1701, 1702 der Schaltungsanordnung 1700 kann ein oder mehrere FinFET/MuGFET-(„MOS”)-Bauelemente oder ein oder mehrere finnenbasierte Bipolarbauelemente aufweisen. Darüber hinaus kann jede der optionalen ESD-Schutzvorrichtungen 1707 entweder als ein MOS-Bauelement oder als ein finnenbasiertes Bipolarbauelement ausgelegt sein. Die Bipolar- und MOS-Bauelemente können entsprechend einer der hierin beschriebenen Beispiele ausgebildet sein. Zum Beispiel kann mindestens eines der bipolaren Bauelemente als ein SEG-Bipolarbauelement ausgelegt sein, z. B. als ein vertikales SEG-BJT-Bauelement oder als ein laterales SEG-BJT-Bauelement entsprechend einer der hierin beschriebenen Beispiele. Entsprechend einer weiteren Ausführungsform kann mindestens eines der bipolaren Bauelemente als ein Thyristor (z. B. als ein SCR) ausgebildet sein, z. B. auf ähnliche Weise wie hierin in Verbindung mit 15 beschrieben.
  • 18 zeigt in einer Tabelle 1800 mögliche Kombinationen von FinFET/MuGFET-Bauelementen (in der Tabelle als „MOS” bezeichnet) und Bipolarbauelementen (in der Tabelle als „BJT” bezeichnet), die in der Schaltungsanordnung 1700 von 17 verwendet werden können.
  • Im Folgenden werden bestimmte Merkmale und potentielle Auswirkungen von beispielhaften Ausführungsformen beschrieben.
  • Entsprechend einigen Beispielen werden Bipolarbauelemente (z. B. Bipolartransistoren) beschrieben, die eine vertikale Anordnung aufweisen können, in einer SOI/FinFET-Technologie bereitgestellt, was zu einer hohen Stromverstärkung/hohen Grenzfrequenz führen kann, während bei einer kleinen Grundfläche des Bauelements eine große Grenzfläche zur Verfügung gestellt wird.
  • Entsprechend einigen Ausführungsformen wird ein BiCMOS-Prozess bereitgestellt, in dem die Bipolarbauelemente zusammen mit CMOS-Bauelementen integriert werden können.
  • Entsprechend einigen Beispielen werden Bipolartransistoren beschrieben, die durch den Einsatz von selektivem epitaktischen Wachstum (SEG) gebildet werden können. Entsprechend einigen Beispielen bildet der SEG zwei vertikale pn-Übergänge aus. Entsprechend anderen Beispielen werden laterale Bipolar-Junction-Transistoren (BJT) beschrieben. Entsprechend einigen Beispielen können die BJTs sowohl in FinFET- als auch in planaren SOI-Technologien zur Verfügung gestellt oder hergestellt werden.
  • Entsprechend einigen Beispielen werden Bipolar-Junction-Transistor-(BJT)-Bauelemente und Prozesse für MuGFET und/oder SOI-Technologien beschrieben, welche die folgenden Effekte aufweisen:
    Entsprechend einem Beispiel kann ein BJT unter Verwendung von Prozessschritten von selektivem epitaktischen Wachstum (SEG) gebildet werden, welche die Abscheidung (d. h. Wachstum) von dotiertem Silizium in vertikaler (und lateraler) Richtung über einer Schicht von Seed-Silizium und daher die Bildung von vertikalen (und lateralen) pn-Übergängen ermöglichen. Entsprechend einem Beispiel kann die Bildung von SEG durch eine Hartmaske (z. B. eine Nitrid-Hartmaske) lokal blockiert werden.
  • Ein SEG-BJT entsprechend einigen Beispielen kann z. B. in Anwendungen eingesetzt werden, die Radiofrequenz- (RF), Hochleistungs- oder ESD-Schutz-Transistoren umfassen.
  • Entsprechend einem Beispiel wird für den Basisbereich eines BJT ein SEG-Schritt verwendet, wobei die Verwendung des SEG-Schritts die Bildung einer sehr dünnen Basisschicht ermöglichen kann (die entsprechend einigen Beispielen z. B. eine Dicke im Bereich von ungefähr 5 nm bis 20 nm aufweist, z. B. ungefähr 10 nm in einem Beispiel), was für den Betrieb eines bipolaren Bauelements vorteilhaft sein kann (z. B. resultierend in einer hohen Stromverstärkung und/oder hohen Schaltfrequenz). Entsprechend einem Beispiel kann die Basisweite und/oder die Stromverstärkung durch die Prozessparameter für die Abscheidung des SEG (und nicht durch Layout-Parameter) festgelegt werden. Zum Beispiel kann die Basisweite durch die Dicke der SEG-gewachsenen Schicht festgelegt werden. Entsprechend einem weiteren Beispiel kann es möglich sein, andere Materialien bei der Abscheidung des SEG hinzuzufügen (z. B. Germanium), um einen Hetero-Junction-Transistor (HBT) und/oder einen Dotiergradienten zu bilden, was z. B. für Hochfrequenz(HF)-Anwendungen nützlich sein kann.
  • Ein SEG-BJT entsprechend einigen Beispielen kann mit anderen Bauelementen einer MuGFET- und/oder SOI-Prozesstechnologie kompatibel sein.
  • Ein SEG-BJT entsprechend einigen Beispielen kann eine einfache Flächenanpassung des Bauelements mittels der vertikalen Grenzfläche ermöglichen (im Kontrast zu einer umfangbasierter Skalierung bei einem lateralen Bauelement).
  • BJT-Bauelemente entsprechend einigen Beispielen können eine vollständige Integration von den BJT-Bauelementen ermöglichen, um einen vollständigen Finnentyp/SOI-BiCMOS-Prozess zu schaffen.
  • Entsprechend einem Beispiel wird ein elektronisches Bipolar-Junction-Transistor-Bauelement und ein Prozess zur Herstellung desselben in einer integrierten Weise unter Verwendung von FinFET- und/oder SOI-Technologien zur Verfügung gestellt. Das Bauelement kann die folgenden Merkmale aufweisen:
    Entsprechend einem Beispiel können ein finnenartig strukturiertes Seed-Silizium und zwei aufeinanderfolgende selektive epitaktische Wachstums-(SEG)-Schritte eingesetzt werden, um eine besondere BJT-Geometrie zu schaffen, die sowohl vertikalen als auch lateralen Stromfluss aufweist. Wegen der finnen-artigen Geometrie kann der BJT hochgradig flächeneffizient sein.
  • Entsprechend einem weiteren Beispiel können ein planares, aber strukturiertes Seed-Silizium und SEG-Schritte verwendet werden, um eine vertikale BJT-Geometrie zu schaffen.
  • Entsprechend einem weiteren Beispiel kann eine undotierte oder schwach dotierte Siliziumschicht („Seed-Silizium”) strukturiert werden, um die lateralen Dimensionen des Bauelements festzulegen. Die schwach dotierte Seed-Siliziumschicht kann z. B. durch einen Vordotier-Prozessschritt oder durch Verwenden eines SOI-Wafers mit einer gewünschten dotierten Siliziumfilmschicht erhalten werden.
  • Entsprechend einem weiteren Beispiel kann mindestens einer der funktionalen Bereiche des BJT (Emitter, Basis oder Kollektor) durch Abscheiden eines SEG-Materials auf dem Seed-Silizium gebildet werden. Das SEG-Material kann stark dotiert sein (d. h. in situ dotiert), oder kann später (nach Abscheidung) unter Verwendung einer Ionenimplantation (z. B. S/D-Implantat) dotiert werden.
  • Entsprechend einigen Beispielen können das SEG-Material und das Silizium („Seed-Silizium”) einen überwiegend vertikalen pn-Übergang bilden und können eine überwiegend vertikale Orientierung des Stromflusses aufweisen.
  • Entsprechend einem weiteren Beispiel kann mindestens einer der funktionalen Bereiche (Emitter, Basis oder Kollektor) des Transistors alternativ durch herkömmliche Ionenimplantation in einen Teil des Seed-Siliziums hinein gebildet werden.
  • Entsprechend einem weiteren Beispiel können für einen verbesserten (d. h. geringeren) Kontaktwiderstand zumindest Teile der Siliziumoberflächen der dotierten und/oder SEG-gewachsenen Bereiche silizidiert werden.
  • Entsprechend einem weiteren Beispiel kann Blockieren des Silizids eingesetzt werden, um die dotierten Elektrodenbereiche lateral abzugrenzen und einen Oberflächenkurzschluss der Elektroden zu verhindern.
  • Entsprechend einem weiteren Beispiel kann das zum Blockieren des Silizids verwendete Material (z. B. Siliziumnitrid) und/oder ein Gate-Elektrodenmaterial verwendet werden, um die dotierten Bereiche (Anoden- und Kathodenelektrode) voneinander abzugrenzen.
  • Entsprechend einem Beispiel können die hierin beschriebenen Bauelemente auf Silizium-auf-Isolator-Substraten oder Wafern hergestellt werden. Entsprechend einem weiteren Beispiel können die hierin beschriebenen Bauelemente unter Verwendung eines normalen Bulk-Wafer-Substrats hergestellt werden, da die SEG-Prozesse vollständig kompatibel sind.
  • Entsprechend einem weiteren Beispiel wird ein Finnen-Bipolartransistor zur Verfügung gestellt. Der Transistor umfasst eine Finnenstruktur mit Seitenwänden und einer oberen Fläche, wobei zumindest ein Abschnitt der Finnenstruktur mit Dotieratomen eines ersten Leitfähigkeitstyps dotiert ist. Der Transistor weist darüber hinaus eine Anschlussschicht auf, die über zumindest einem Teil der Seitenwände und der oberen Fläche der Finnenstruktur gebildet und mit Dotieratomen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps dotiert sein kann. Der Transistor weist darüber hinaus eine zusätzliche Anschlussschicht auf, die über zumindest einem Teil der Anschlussschicht gebildet und mit Dotieratomen des ersten Leitfähigkeitstyps dotiert ist. Entsprechend einem Beispiel kann die Anschlussschicht und/oder die zusätzliche Anschlussschicht des Transistors als eine epitaktisch aufgewachsene Schicht ausgebildet sein. In anderen Worten, mindestens eine von der Anschlussschicht und der zusätzlichen Anschlussschicht kann mittels eines epitaktischen Wachstumsprozesses gebildet werden. Entsprechend einem weiteren Beispiel kann die Anschlussschicht als eine Basisanschlussschicht ausgelegt sein, und die zusätzliche Anschlussschicht kann als eine Emitteranschlussschicht des Transistors ausgelegt sein. Entsprechend einem weiteren Beispiel kann der Finnen-Bipolartransistor darüber hinaus eine Kollektoranschlussschicht umfassen, die über zumindest einem zweiten Teil der Seitenwände und der oberen Fläche der Finnenstruktur gebildet und mit Dotieratomen des ersten Leitfähigkeitstyps dotiert sein kann. Entsprechend einem weiteren Beispiel kann die Kollektoranschlussschicht als eine epitaktisch gewachsene Schicht ausgebildet sein. In anderen Worten, die Kollektoranschlussschicht kann mittels eines epitaktischen Wachstumsprozesses gebildet werden. Entsprechend einem weiteren Beispiel kann der Finnen-Bipolartransistor so ausgebildet sein, dass sich in einem Bereich der Finnenstruktur, der zumindest teilweise zwischen der Basisanschlussschicht und der Kollektoranschlussschicht angeordnet ist, die Querschnittsfläche der Finnenstruktur in der Richtung von der Basisanschlussschicht hin zu der Kollektoranschlussschicht vergrößert.
  • Obwohl die Erfindung vor allem im Zusammenhang mit spezifischen Ausführungsbeispielen gezeigt und beschrieben worden ist, sollte es von denjenigen mit dem Fachgebiet vertrauten Personen verstanden werden, dass vielfältige Änderungen der Ausgestaltung und der Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden Ansprüche definiert wird, abzuweichen. Der Bereich der Erfindung wird daher durch die angefügten Ansprüche bestimmt, und es ist beabsichtigt, dass sämtliche Veränderungen, welche in Reichweite der Bedeutung und des Äquivalenzbereichs der Ansprüche liegen, von den Ansprüchen umfasst werden.

Claims (11)

  1. BiCMOS-Schaltungsanordnung, welche aufweist: • mindestens zwei Schaltungsstufen, • wobei eine erste Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Eingangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, • wobei eine zweite Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Ausgangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, • wobei eine Schaltungsstufe von der ersten Schaltungsstufe und der zweiten Schaltungsstufe ein erstes SEG-Bipolarbauelement aufweist, und • wobei die jeweils andere Schaltungsstufe der ersten Schaltungsstufe und der zweiten Schaltungsstufe ein zweites SEG-Bipolarbauelement oder ein MOS-Bauelement aufweist.
  2. BiCMOS-Schaltungsanordnung gemäß Anspruch 1, • wobei die erste Schaltungsstufe das erste SEG-Bipolarbauelement aufweist, und • wobei die zweite Schaltungsstufe das zweite SEG-Bipolarbauelement oder das MOS-Bauelement aufweist.
  3. BiCMOS-Schaltungsanordnung gemäß Anspruch 1 oder 2, • wobei die zweite Schaltungsstufe das erste SEG-Bipolarbauelement aufweist, und • wobei die erste Schaltungsstufe das zweite SEG-Bipolarbauelement oder das MOS-Bauelement aufweist.
  4. BiCMOS-Schaltungsanordnung gemäß einem der Ansprüche 1 bis 3, wobei mindestens eines von dem ersten SEG-Bipolarbauelement und dem zweiten SEG-Bipolarbauelement als ein laterales SEG-Bipolar-Junction-Transistor-Bauelement, als ein vertikales SEG-Bipolar-Junction- Transistor-Bauelement oder als ein SEG-Thyristor-Bauelement ausgebildet ist.
  5. BiCMOS-Schaltungsanordnung gemäß einem der Ansprüche 1 bis 4, wobei mindestens ein SEG-Bipolarbauelement von dem ersten SEG-Bipolarbauelement und dem zweiten SEG-Bipolarbauelement als ein SEG-Finnen-Bipolarbauelement ausgebildet ist.
  6. BiCMOS-Schaltungsanordnung gemäß einem der Ansprüche 1 bis 5, welche ferner mindestens eine Schutzvorrichtung vor elektrostatischer Entladung aufweist, die als ein SEG-Bipolarbauelement oder als ein MOS-Bauelement ausgebildet ist.
  7. BiCMOS-Schaltungsanordnung gemäß einem der Ansprüche 1 bis 6, wobei das MOS-Bauelement als ein FinFET-Bauelement oder als ein MuGFET-Bauelement ausgebildet ist.
  8. BiCMOS-Schaltungsanordnung, welche aufweist: • mindestens zwei Schaltungsstufen; • mindestens eine Schutzvorrichtung vor elektrostatischer Entladung, • wobei eine erste Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Eingangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, • wobei eine zweite Schaltungsstufe von den mindestens zwei Schaltungsstufen mit einem Ausgangsanschluss der Schaltungsanordnung elektrisch gekoppelt ist, • wobei die erste Schaltungsstufe und die zweite Schaltungsstufe jeweils mindestens ein MOS-Bauelement aufweisen, und • wobei die mindestens eine Schutzvorrichtung vor elektrostatischer Entladung mindestens ein SEG-Bipolarbauelement und ein MOS-Bauelement aufweist.
  9. BiCMOS-Schaltungsanordnung gemäß Anspruch 8, wobei das SEG-Bipolarbauelement als ein laterales SEG-Bipolar-Junction-Transistor-Bauelement, als ein vertikales SEG-Bipolar-Junction-Transistor-Bauelement oder als ein SEG-Thyristor-Bauelement ausgebildet ist.
  10. BiCMOS-Schaltungsanordnung gemäß Anspruch 8, wobei das SEG-Bipolarbauelement als ein SEG-Finnen-Bipolarbauelement ausgebildet ist.
  11. BiCMOS-Schaltungsanordnung gemäß einem der Ansprüche 8 bis 10, wobei das MOS-Bauelement als ein FinFET-Bauelement oder als ein MuGFET-Bauelement ausgebildet ist.
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