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Die vorliegende Erfindung bezieht sich auf eine Halbleiteransteuervorrichtung, die in der Lage ist, ein Halbleiterschaltelement auf der Seite mit hoher Spannung und ein Halbleiterschaltelement auf der Seite mit niedriger Spannung, die zwischen einem hohen Potential und einem niedrigen Potential in Reihe geschaltet sind, anzusteuern, und bezieht sich auf eine Halbleitervorrichtung mit der Halbleiteransteuervorrichtung.
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In der Halbleiteransteuervorrichtung, die Halbleiterschaltelemente wie z. B. Inverter ansteuert, werden ein Halbleiterschaltelement auf der Seite mit hoher Spannung und ein Halbleiterschaltelement auf der Seite mit niedriger Spannung wiederholt umgeschaltet, um sie ein- und auszuschalten. Beim Umschalten tritt eine negative Überspannung auf, die eine Funktionsstörung in einer Schaltung verursacht. Eine Vielfalt von Techniken zum Unterdrücken eines nachteiligen Effekts der negativen Überspannung wurde entwickelt (beispielsweise
JP 2004-072942-A ).
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Unterdessen wurden die Pegelumsetzerschaltung mit der monostabilen Ansteuerschaltung, die SR-FF-Verriegelungsschaltung, die D-FF-Verriegelungsschaltung oder dergleichen in der Halbleiteransteuervorrichtung verwendet, wie vorstehend beschrieben. In der letzten Zeit wurde jedoch die immer eingeschaltete Pegelumsetzerschaltung mit beispielsweise der D-Verriegelungsschaltung anstelle der vorstehend erwähnten Schaltungen zur Verwendung entwickelt.
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In der immer eingeschalteten Pegelumsetzerschaltung, die in letzter Zeit entwickelt wurde, kann eine negative Überspannung auftreten und einen nachteiligen Effekt aufweisen.
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Die vorliegende Erfindung wurde angesichts der vorstehend erwähnten Probleme durchgeführt und eine Aufgabe davon besteht darin, eine Technik zu schaffen, die einen nachteiligen Effekt einer negativen Überspannung in einer Pegelumsetzerschaltung mit beispielsweise einer D-Verriegelungsschaltung unterdrücken kann.
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Erfindungsgemäß wird diese Aufgabe durch eine Halbleiteransteuervorrichtung nach Anspruch 1 und eine Halbleitervorrichtung nach Anspruch 9 und 10 gelöst.
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Eine Halbleiteransteuervorrichtung ist dazu konfiguriert, ein Halbleiterschaltelement auf der Seite mit hoher Spannung und ein Halbleiterschaltelement auf der Seite mit niedriger Spannung, die zwischen einem hohen Potential und einem niedrigen Potential in Reihe geschaltet sind, anzusteuern. Die Halbleiteransteuervorrichtung umfasst eine Schaltung zur Detektion einer negativen Überspannung, die detektiert, ob eine negative Überspannung an einem Verbindungspunkt zwischen dem Halbleiterschaltelement auf der Seite mit hoher Spannung und dem Halbleiterschaltelement auf der Seite mit niedriger Spannung auftritt, und eine Pegelumsetzerschaltung, die eine Ansteuerspannung aufrechterhält, die beim Ansteuern des Halbleiterschaltelements auf der Seite mit hoher Spannung verwendet wird, wenn die Schaltung zur Detektion einer negativen Überspannung das Auftreten der negativen Überspannung detektiert.
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Eine Ansteuerspannung, die beim Ansteuern eines Halbleiterschaltelements auf der Seite mit hoher Spannung verwendet wird, wird aufrechterhalten, wenn eine Schaltung zur Detektion einer negativen Überspannung das Auftreten einer negativen Überspannung detektiert. Folglich kann ein nachteiliger Effekt der negativen Überspannung in einer Pegelumsetzerschaltung mit beispielsweise einer D-Verriegelungsschaltung unterdrückt werden.
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Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
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Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
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1 und 2 Schaltpläne, die eine Konfiguration einer verwandten Halbleitervorrichtung zeigen;
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3 einen Schaltplan, der eine Ersatzschaltung einer D-Verriegelungsschaltung zeigt;
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4 ein Zeitablaufdiagramm, das eine Operation der verwandten Halbleitervorrichtung zeigt;
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5 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer ersten bevorzugten Ausführungsform zeigt;
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6 einen Schaltplan, der eine Konfiguration einer Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform zeigt;
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7 ein Zeitablaufdiagramm, das eine Operation der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform zeigt;
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8 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer zweiten bevorzugten Ausführungsform zeigt;
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9 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer dritten bevorzugten Ausführungsform zeigt;
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10 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer vierten bevorzugten Ausführungsform zeigt;
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11 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer fünften bevorzugten Ausführungsform zeigt;
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12 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer sechsten bevorzugten Ausführungsform zeigt;
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13 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer siebten bevorzugten Ausführungsform zeigt;
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14 ein Zeitablaufdiagramm, das eine Operation einer Halbleitervorrichtung gemäß der siebten bevorzugten Ausführungsform zeigt;
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15 einen Schaltplan, der eine Konfiguration eines HVIC-Treibers gemäß einer achten bevorzugten Ausführungsform zeigt; und
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16 einen Schaltplan, der eine Konfiguration einer Halbleitervorrichtung gemäß einer neunten bevorzugten Ausführungsform zeigt.
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<Verwandte Halbleitervorrichtung>
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Zuerst wird vor der Erläuterung einer Halbleiteransteuervorrichtung und einer Halbleitervorrichtung mit der Halbleiteransteuervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung eine damit verwandte Halbleitervorrichtung (nachstehend als ”verwandte Halbleitervorrichtung” bezeichnet) beschrieben.
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1 ist ein Schaltplan, der eine Konfiguration der verwandten Halbleitervorrichtung zeigt, die als Invertersteuervorrichtung dient. Die verwandte Halbleitervorrichtung ist so konfiguriert, dass sie ein P-Seiten-Schaltelement (P-Seiten-SW-Element) 1a, das mit einem P-Anschluss eines hohen Potentials verbunden ist, ein N-Seiten-Schaltelement (N-Seiten-SW-Element) 1b, das mit einem N-Anschluss eines niedrigen Potentials (Massepotentials) verbunden ist, eine P-Seiten-Rückflussdiode 2a, eine N-Seiten-Rückflussdiode 2b, Leistungsversorgungen 51, 52 und 53 und einen HVIC-Treiber 11 mit acht Anschlüssen (einem VCC-Anschluss, einem HIN-Anschluss, einem LIN-Anschluss, einem GND-Anschluss, einem VB-Anschluss, einem HO-Anschluss, einem VS-Anschluss und einem LO-Anschluss) umfasst.
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Das P-Seiten-SW-Element 1a (Halbleiterschaltelement auf der Seite mit hoher Spannung) und das N-Seiten-SW-Element 1b (Halbleiterschaltelement auf der Seite mit niedriger Spannung) bilden einen Inverter und sind zwischen dem P-Anschluss und dem N-Anschluss in Reihe geschaltet. Ein Gateanschluss des P-Seiten-SW-Elements 1a ist mit dem HO-Anschluss des HVIC-Treibers 11 verbunden und ein Gateanschluss des N-Seiten-SW-Elements 1b ist mit dem LO-Anschluss des HVIC-Treibers 11 verbunden. Ein Verbindungspunkt 1c zwischen dem P-Seiten-SW-Element 1a und dem N-Seiten-SW-Element 1b ist mit dem VS-Anschluss des HVIC-Treibers 11 verbunden und ist auch mit einer Last, die nicht gezeigt ist, über einen L-Anschluss verbunden.
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Zwei Enden der P-Seiten-Rückflussdiode 2a sind mit einem Sourceanschluss und einem Drainanschluss des P-Seiten-SW-Elements 1a verbunden und zwei Enden der N-Seiten-Rückflussdiode 2b sind mit einem Sourceanschluss und einem Drainanschluss des N-Seiten-SW-Elements 1b verbunden.
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Eine positive Elektrode und eine negative Elektrode der Leistungsversorgung 51 sind mit dem P-Anschluss bzw. dem N-Anschluss verbunden. Die positive Elektrode und die negative Elektrode der Leistungsversorgung 52 sind mit dem VCC-Anschluss bzw. dem GND-Anschluss des HVIC-Treibers 11 verbunden. Die positive Elektrode und die negative Elektrode der Leistungsversorgung 53 sind mit dem VB-Anschluss des HVIC-Treibers 11 bzw. dessen VS-Anschluss verbunden.
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In der verwandten Halbleitervorrichtung mit der vorstehend beschriebenen Konfiguration steuert der HVIC-Treiber 11 eine Gatespannung des P-Seiten-SW-Elements 1a und eine Gatespannung des N-Seiten-SW-Elements 1b auf der Basis eines in den HIN-Anschluss und den LIN-Anschluss eingegebenen Eingangssignals, um das P-Seiten-SW-Element 1a und das N-Seiten-SW-Element 1b ein- und auszuschalten. Mit anderen Worten, der HVIC-Treiber 11, der als Halbleiteransteuervorrichtung dient, kann das P-Seiten-SW-Element 1a und das N-Seiten-SW-Element 1b ansteuern.
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Die Last, die nicht gezeigt ist und die mit dem Verbindungspunkt 1c durch den L-Anschluss verbunden ist, weist gewöhnlich eine Induktivität wie z. B. eine Spule auf. Selbst wenn eine Ansteuersteuerung des HVIC-Treibers 11 das P-Seiten-SW-Element 1a von ein auf aus umschaltet, fließt folglich ein Strom kontinuierlich vom Verbindungspunkt 1c durch den L-Anschluss zur Last. Der Strom, der beispielsweise durch den N-Anschluss mit dem Massepotential, die N-Seiten-Rückflussdiode 2b, den Verbindungspunkt 1c und den L-Anschluss in dieser Reihenfolge fließt, fließt kontinuierlich.
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Folglich tritt eine negative Überspannung auf, bei der ein Potential am VS-Anschluss (Verbindungspunkt 1c) um den Betrag des Werts, der als Produkt einer Streuinduktivität und von dI/dt erhalten wird, niedriger ist als am GND-Anschluss (Massepotential) (nachstehend in einigen Fällen als ”negative VS-Überspannung” bezeichnet). Überdies kann die negative VS-Überspannung abgesehen von der Zeit auftreten, in der das P-Seiten-SW-Element 1a von ein auf aus umgeschaltet wird. Das Auftreten der negativen VS-Überspannung, wie vorstehend beschrieben, ist als Ursache einer Funktionsstörung in einer Schaltung bekannt und die negative VS-Überspannung kann selbst in einem Fall auftreten, in dem der HVIC-Treiber 11 mit einer Pegelumsetzerschaltung mit hoher Spannung mit einer D-Verriegelungsschaltung 17 versehen ist, die in der letzten Zeit entwickelt wurde.
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2 ist ein Schaltplan, der ein Beispiel einer Konfiguration zeigt, in der der HVIC-Treiber 11 in 1 mit einer Pegelumsetzerschaltung 31 (immer eingeschaltete Pegelumsetzerschaltung) mit der D-Verriegelungsschaltung 17 versehen ist.
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Ein HVIC-Treiber 11, wie in 2 gezeigt, ist so konfiguriert, dass er immer eingeschaltete Steuerschaltungen 12a und 12b, Widerstände 13a und 13b, Transistoren 14a und 14b mit hoher Spannung, Dioden 15a und 15b, Logikinversionselemente 16a und 16b, die D-Verriegelungsschaltung 17 mit drei Anschlüssen (einem D-Anschluss, einem STB-Anschluss und einem Q-Anschluss) und Pufferschaltungen 18a und 18b umfasst.
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Unter diesen bilden die immer eingeschaltete Steuerschaltung 12a, die Widerstände 13a und 13b, die Transistoren 14a und 14b mit hoher Spannung, die Dioden 15a und 15b, die Logikinversionselemente 16a und 16b, die D-Verriegelungsschaltung 17 und die Pufferschaltung 18a die Pegelumsetzerschaltung 31, wie vorstehend erwähnt. Auf eine Beschreibung des Grundes wird verzichtet und die Pegelumsetzerschaltung 31 kann eine Funktionsstörung einer H-Verriegelung und einer L-Verriegelung unterdrücken und eine Schaltungsfläche verkleinern, selbst wenn eine Impulsbreite klein ist und eine zeitliche Variation der Spannung groß ist.
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Als nächstes wird jede Strukturkomponente des HVIC-Treibers 11 im Einzelnen beschrieben.
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Der HIN-Anschluss, in den ein Eingangssignal hauptsächlich zum Ansteuern des P-Seiten-SW-Elements 1a eingegeben wird, ist mit einem Ende der immer eingeschalteten Steuerschaltung 12a verbunden. Der Widerstand 13a und der Transistor 14a mit hoher Spannung sind zwischen dem VB-Anschluss und dem GND-Anschluss in Reihe geschaltet und ein Gateanschluss des Transistors 14a mit hoher Spannung ist mit dem anderen Ende der immer eingeschalteten Steuerschaltung 12a verbunden. Der Widerstand 13a und der Transistor 14a mit hoher Spannung sind mit einem Verbindungspunkt 61a verbunden und der Verbindungspunkt 61a ist mit dem VS-Anschluss über die Diode 15a verbunden. Überdies ist der Verbindungspunkt 61a mit dem D-Anschluss der D-Verriegelungsschaltung 17 durch das Logikinversionselement 16a verbunden.
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In den folgenden Beschreibungen wird ein Signal, das aus dem Logikinversionselement 16a ausgegeben wird, als ”Hauptsignal” bezeichnet. Das Hauptsignal (zweites Signal) wird auf der Basis eines Potentials (erstes Potential) am VS-Anschluss (Verbindungspunkt 1c), eines Potentials (vorbestimmtes zweites Potential) am VB-Anschluss und eines Eingangssignals des HIN-Anschlusses erzeugt.
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Der Widerstand 13b und der Transistor 14b mit hoher Spannung sind zwischen dem VB-Anschluss und dem GND-Anschluss in Reihe geschaltet und ein Gateanschluss des Transistors 14b mit hoher Spannung ist mit dem GND-Anschluss verbunden. Der Widerstand 13b und der Transistor 14b mit hoher Spannung sind mit einem Verbindungspunkt 61b verbunden und der Verbindungspunkt 61b ist mit dem VS-Anschluss über die Diode 15b verbunden. Überdies ist der Verbindungspunkt 61b mit dem STB-Anschluss der D-Verriegelungsschaltung 17 über das Logikinversionselement 16b verbunden.
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In den folgenden Beschreibungen wird ein Signal, das aus dem Logikinversionselement 16b ausgegeben wird, als ”erstes Maskensignal” bezeichnet. Das erste Maskensignal wird auf der Basis des Potentials (erstes Potential) am VS-Anschluss (Verbindungspunkt 1c), des Potentials (vorbestimmtes zweites Potential) am VB-Anschluss und eines Potentials (niedriges Potential) am GND-Anschluss erzeugt.
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3 ist ein Schaltplan, der eine Ersatzschaltung der D-Verriegelungsschaltung 17 zeigt. Die D-Verriegelungsschaltung 17 erzeugt ein Signal auf der Basis des ersten Maskensignals, das in den STB-Anschluss eingegeben wird, und des Hauptsignals, das in den D-Anschluss eingegeben wird, und gibt das erzeugte Signal aus dem Q-Anschluss aus. Die D-Verriegelungsschaltung 17 gibt ein H-Signal aus dem Q-Anschluss aus, falls das erste Maskensignal = L (niedrig) ist und das Hauptsignal = H (hoch) ist. Die D-Verriegelungsschaltung 17 gibt ein L-Signal aus dem Q-Anschluss aus, falls das erste Maskensignal = L ist und das Hauptsignal = L ist. Mit anderen Worten, in einem Fall, in dem das erste Maskensignal = L ist, gibt die D-Verriegelungsschaltung 17 aus dem Q-Anschluss ein Signal mit demselben Logikwert wie das Hauptsignal aus. Andererseits hält in einem Fall, in dem das erste Maskensignal = H ist, die D-Verriegelungsschaltung 17 einen Logikwert (H oder L) des aus dem Q-Anschluss ausgegebenen Signals zu dem Zeitpunkt aufrecht, zu dem das erste Maskensignal = H ist, bis das erste Maskensignal = L ist.
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Mit Rückbezug auf 2 ist die Pufferschaltung 18a zwischen den Q-Anschluss der D-Verriegelungsschaltung 17 und den HO-Anschluss geschaltet.
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Der LIN-Anschluss, in den ein Eingangssignal hauptsächlich zum Ansteuern des N-Seiten-SW-Elements 1b eingegeben wird, ist mit der immer eingeschalteten Steuerschaltung 12b verbunden. Die Pufferschaltung 18b erzeugt ein Signal auf der Basis einer Potentialdifferenz zwischen dem VCC-Anschluss und dem GND-Anschluss und eines Signals von der immer eingeschalteten Steuerschaltung 12b (im Wesentlichen des Eingangssignals des LIN-Anschlusses) und gibt das erzeugte Signal an den LO-Anschluss aus. Da die Potentialdifferenz zwischen dem VCC-Anschluss und dem GND-Anschluss der Spannung der Leistungsversorgung 52 entspricht, wie in 1 gezeigt, wird die Leistungsversorgung 52 (Leistungsversorgung) für das N-Seiten-SW-Element 1b verwendet.
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In der verwandten Halbleitervorrichtung mit der vorstehend erwähnten Konfiguration wird ein Modus, dem eine korrekte Ausgabe misslingt, in einem Fall erzeugt, in dem die negative VS-Überspannung auftritt. Dies wird mit Bezug auf ein Zeitablaufdiagramm von 4 beschrieben, das eine Operation der verwandten Halbleitervorrichtung zeigt. Der Modus, dem die korrekte Ausgabe misslingt, wird in einer Periode von t2 bis t4 erzeugt, wie in 4 gezeigt.
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Bei der Beschreibung in der Reihenfolge ab einem Zeitpunkt t1 wird zuerst der HIN-Anschluss zum Zeitpunkt t1 von L auf H umgeschaltet.
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Als nächstes tritt die negative Überspannung, die ein VS-Potential (Potential am VS-Anschluss) negativ macht, etwa zum Zeitpunkt t2 auf. Folglich wird das erste Maskensignal nicht invertiert und ein Signal, das mit einem Pegelumsetzungswiderstand erzeugt wird, das Hauptsignal und dergleichen werden invertiert, was zu einer Inversion eines HO-Potentials (Potential am HO-Anschluss) von H auf L führt. Mit anderen Worten, selbst wenn ein HIN-Potential (Potential am HIN-Anschluss) von etwa dem Zeitpunkt t2, zu dem die negative Überspannung auftritt, bis zu einem Zeitpunkt t3, zu dem das VS-Potential die aktive Grenze ist, H ist, wird das HO-Potential auf L invertiert.
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Zum Zeitpunkt t3 wird das Hauptsignal von L auf H umgeschaltet und das erste Maskensignal wird von L auf H umgeschaltet und es ist denkbar, dass aus irgendwelchen Gründen das erste Maskensignal umgeschaltet werden kann, bevor das Hauptsignal umgeschaltet wird. In einem solchen Fall ist es aufgrund der Operation der D-Verriegelungsschaltung 17, die mit Bezug auf 3 beschrieben wurde, denkbar, dass die Ausgabe aus dem HO-Anschluss nach dem Zeitpunkt t3, zu dem das Hauptsignal auf H umgeschaltet wird, als L aufrechterhalten wird, anstatt auf H umgeschaltet zu werden. In diesem Fall ist die Ausgabe aus dem HO-Anschluss bis zu dem Zeitpunkt instabil, zu dem das VS-Potential positiv wird (Zeitpunkt t4).
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Im Gegensatz dazu können ein HVIC-Treiber 11 und eine Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung die Probleme lösen. Als nächstes werden der HVIC-Treiber 11 und die Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform beschrieben.
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<Erste bevorzugte Ausführungsform>
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5 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer ersten bevorzugten Ausführungsform zeigt. 6 ist ein Schaltplan, der eine Konfiguration einer Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform mit dem HVIC-Treiber 11 zeigt. In der ersten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der verwandten Halbleitervorrichtung beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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Der in 5 und 6 gezeigte HVIC-Treiber 11 ist so konfiguriert, dass er ferner ein logisches Summenelement 20 und ein Schaltung 32 zur Detektion einer negativen Überspannung zusätzlich zu den Strukturkomponenten des in 2 gezeigten HVIC-Treibers 11 umfasst.
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Die Schaltung 32 zur Detektion einer negativen Überspannung detektiert, ob die negative Überspannung am VS-Anschluss, nämlich an dem in 2 gezeigten Verbindungspunkt 1c, auftritt. Die Schaltung 32 zur Detektion einer negativen Überspannung vergleicht das VS-Potential und ein VB-Potential (Potential am VB-Anschluss). Falls das VS-Potential niedriger ist als das VB-Potential, detektiert die Schaltung 32 zur Detektion einer negativen Überspannung, dass die negative VS-Überspannung nicht auftritt, und gibt ein Detektionssignal (L-Signal), das das Detektionsergebnis angibt, an das logische Summenelement 20 aus. Falls andererseits das VS-Potential größer ist als das VB-Potential, detektiert die Schaltung 32 zur Detektion einer negativen Überspannung, dass die negative VS-Überspannung auftritt, und gibt ein Detektionssignal (H-Signal), das das Detektionsergebnis angibt, an das logische Summenelement 20 aus. Nachstehend wird das aus der Schaltung 32 zur Detektion einer negativen Überspannung ausgegebene Detektionssignal als ”zweites Maskensignal” bezeichnet.
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Das logische Summenelement 20 bildet eine Pegelumsetzerschaltung 31 gemäß der ersten bevorzugten Ausführungsform mit der immer eingeschalteten Steuerschaltung 12a, den Widerständen 13a und 13b, den Transistoren 14a und 14b mit hoher Spannung, den Dioden 15a und 15b, den Logikinversionselementen 16a und 16b, der D-Verriegelungsschaltung 17 und der Pufferschaltung 18a.
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Das logische Summenelement 20 gibt ein Signal aus, das eine logische Summe des ersten Maskensignals, das aus dem Logikinversionselement 16a ausgegeben wird, und des zweiten Maskensignals, das aus der Schaltung 32 zur Detektion einer negativen Überspannung ausgegeben wird, angibt. Die Ausgabe aus dem logischen Summenelement 20 wird in den STB-Anschluss der D-Verriegelungsschaltung 17 eingegeben.
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Nachstehend wird ein Signal, das aus dem logischen Summenelement 20 ausgegeben wird, als ”drittes Maskensignal” bezeichnet. Das erste Maskensignal wird auf der Basis des Potentials am VS-Anschluss, des Potentials am VB-Anschluss und des Potentials am GND-Anschluss erzeugt. Andererseits entspricht das zweite Maskensignal einem Detektionsergebnis der Schaltung 32 zur Detektion einer negativen Überspannung. Daher wird das dritte Maskensignal (erste Signal), das auf der Basis des ersten Maskensignals und des zweiten Maskensignals erzeugt wird, auf der Basis des Potentials (ersten Potentials) am VS-Anschluss (Verbindungspunkt 1c), des Potentials am VB-Anschluss (vorbestimmtes zweites Potential), des Potentials (niedrigen Potentials) am GND-Anschluss und des Detektionsergebnisses der Schaltung 32 zur Detektion einer negativen Überspannung erzeugt.
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Die D-Verriegelungsschaltung 17 erzeugt ein Signal auf der Basis des dritten Maskensignals, das in den STB-Anschluss eingegeben wird, und des Hauptsignals, das in den D-Anschluss eingegeben wird, und gibt das erzeugte Signal aus dem Q-Anschluss aus. Mit anderen Worten, in einem Fall, in dem das dritte Maskensignal = L ist, gibt die D-Verriegelungsschaltung 17 ein Signal mit demselben Logikwert wie das Hauptsignal aus dem Q-Anschluss aus. Andererseits hält in einem Fall, in dem das dritte Maskensignal = H ist, die D-Verriegelungsschaltung 17 einen Logikwert (H oder L) des aus dem Q-Anschluss ausgegebenen Signals zu dem Zeitpunkt, zu dem das dritte Maskensignal = H ist, aufrecht, bis das dritte Maskensignal = L ist.
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Die Pegelumsetzerschaltung 31 setzt den Pegel des Hauptsignals entsprechend dem dritten Maskensignal um, wie vorstehend beschrieben. Folglich kann die Pegelumsetzerschaltung 31 eine Ansteuerspannung, die beim Ansteuern des P-Seiten-SW-Elements 1a verwendet wird, aufrechterhalten, wenn die Schaltung 32 zur Detektion einer negativen Überspannung das Auftreten der negativen VS-Überspannung detektiert. Als nächstes wird dies im Einzelnen beschrieben.
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<Operation>
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7 ist ein Zeitablaufdiagramm, das eine Operation der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform zeigt. In der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform wird ähnlich zur verwandten Halbleitervorrichtung in einem Fall, in dem das VS-Potential größer ist als die aktive VS-Grenze und das VS-Potential sich in einer positiven Richtung verschiebt (dV/dt ist positiv), das Signal, das H ist, in den STB-Anschluss der D-Verriegelungsschaltung 17 eingegeben. Zusätzlich dazu wird in der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform selbst in einem Fall, in dem sich das VS-Potential in einer negativen Richtung verschiebt (dV/dt ist negativ) und die negative VS-Überspannung auftritt, das Signal, das H ist, in den STB-Anschluss der D-Verriegelungsschaltung 17 eingegeben. Als nächstes wird die Operation der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform im Einzelnen beschrieben. Die Zeitpunkte t2, t3 und t4 in 7 entsprechen den Zeitpunkten t2, t3 und t4 in 4.
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Unter normalen Bedingungen ist das dritte Maskensignal L. Folglich schaltet das Umschalten des Transistors 14a mit hoher Spannung zwischen ein und aus das Hauptsignal zwischen H und L um. Folglich wird die Ausgabe aus dem HO-Anschluss zwischen H und L umgeschaltet. Mit anderen Worten, die HO-Ausgangslogik wird bestimmt und stabilisiert.
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In einem Fall, in dem sich das VS-Potential von einem GND-Potential (Potential am GND-Anschluss) zu einer hohen Spannung verschiebt (in einem Fall, in dem dV/dt positiv ist), fließt ein Verschiebungsstrom vom VB-Anschluss zum GND-Anschluss. Der Transistor 14b mit hoher Spannung schaltet ein, wenn die Erzeugung des Verschiebungsstroms detektiert wird, so dass zum Zeitpunkt t0 das erste Maskensignal von L auf H umgeschaltet wird und das dritte Maskensignal von L auf H umgeschaltet wird. Das dritte Maskensignal, das H ist, wird in den STB-Anschluss eingegeben und die D-Verriegelungsschaltung 17 wird logisch fixiert. Mit anderen Worten, die D-Verriegelungsschaltung 17 hält den Logikwert des aus dem Q-Anschluss ausgegebenen Signals zu diesem Zeitpunkt aufrecht. Bevor die Verschiebung des VS-Anschlusses zur hohen Spannung einen Effekt auf das Hauptsignal hat, kann folglich der Logikwert (das Potential) am HO-Anschluss fixiert werden.
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Wenn sich andererseits das VS-Potential in der negativen Richtung verschiebt (dV/dt ist negativ) und die negative VS-Überspannung etwa zum Zeitpunkt t2 auftritt, ist das VS-Potential niedriger als das GND-Potential. Folglich ist das VB-Potential, das mit dem VS-Anschluss durch die Leistungsversorgung 53 (6) verbunden ist, auch niedriger als das GND-Potential, nämlich ein Drainpotential (Potential an einem Drainanschluss) des Transistors 14b mit hoher Spannung. Folglich wird die Ordnung der Source/Drain-Potentiale des Transistors 14b mit hoher Spannung, nämlich das hohe und das niedrige Potential, umgekehrt, wodurch ein Strom vom GND-Anschluss zum VB-Anschluss fließt. Folglich ist das VS-Potential um das Produkt eines aktuellen Werts des Stroms und eines Widerstandswerts des Widerstandes 13b höher als das VB-Potential.
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Mit anderen Worten, unter normalen Bedingungen ist das VS-Potential niedriger als das VB-Potential und beim Auftreten der negativen VS-Überspannung ist das VS-Potential höher als das VB-Potential. Die Schaltung 32 zur Detektion einer negativen Überspannung ist dazu konfiguriert auf der Basis der Umkehr der Ordnung der Potentiale am VS-Anschluss und am VB-Anschluss zu detektieren, ob die negative VS-Überspannung auftritt.
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Die Schaltung 32 zur Detektion einer negativen Überspannung detektiert das Auftreten der negativen VS-Überspannung und gibt das zweite Maskensignal, das H ist, das zum Zeitpunkt t2 in 7 gezeigt ist, an das logische Summenelement 20 der Pegelumsetzerschaltung 31 aus. Folglich wird das dritte Maskensignal von L auf H umgeschaltet. Wenn das dritte Maskensignal, das H ist, in den STB-Anschluss eingegeben wird, wird die D-Verriegelungsschaltung 17 logisch fixiert und der Logikwert (das Potential) am HO-Anschluss wird fixiert.
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Mit anderen Worten, in der verwandten Halbleitervorrichtung wird der Logikwert (das Potential) am HO-Anschluss zum Zeitpunkt t3 in 4 fixiert und in der ersten bevorzugten Ausführungsform kann der Logikwert (das Potential) am HO-Anschluss zum Zeitpunkt t2 in 4 fixiert werden, zu dem die negative VS-Überspannung auftritt. Bevor die negative VS-Überspannung einen Effekt auf das Hauptsignal hat (bevor das Hauptsignal von H auf L zum Zeitpunkt t2 in 4 umgeschaltet wird), kann daher der Logikwert (das Potential) am HO-Anschluss fixiert werden, was verhindert, dass das HO-Potential zum Zeitpunkt t2 in L invertiert wird. Überdies wird das dritte Maskensignal, das H ist, vom Zeitpunkt t2 bis zum Zeitpunkt t4 aufrechterhalten und der Logikwert (das Potential) am HO-Anschluss wird während der Periode fixiert, so dass die Ausgabe aus dem HO-Anschluss vom Zeitpunkt t3 bis zum Zeitpunkt t4 stabil ist.
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In der Halbleiteransteuervorrichtung (im HVIC-Treiber 11) und der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform, wie vorstehend beschrieben, wird in einem Fall, in dem die Schaltung 32 zur Detektion einer negativen Überspannung das Auftreten der negativen VS-Überspannung detektiert, die Ansteuerspannung, die beim Ansteuern des P-Seiten-SW-Elements 1a verwendet wird, aufrechterhalten. Bevor das Auftreten der negativen VS-Überspannung einen Effekt auf das Hauptsignal hat, kann folglich die Spannung des HO-Anschlusses, die beim Ansteuern des P-Seiten-SW-Elements 1a verwendet wird, aufrechterhalten werden. Daher können die Inversion des HO-Potentials und die Ausgabeinstabilität des HO-Anschlusses, die in der verwandten Halbleitervorrichtung aufgetreten sind, unterdrückt werden. Mit anderen Worten, gemäß der ersten bevorzugten Ausführungsform kann der nachteilige Effekt der negativen VS-Überspannung in der immer eingeschalteten Pegelumsetzerschaltung mit beispielsweise der D-Verriegelungsschaltung 17 unterdrückt werden.
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Wie vorstehend beschrieben, vergleicht die Schaltung 32 zur Detektion einer negativen Überspannung das VB-Potential und das VS-Potential und detektiert auf der Basis des Ergebnisses des Vergleichs, ob die negative VS-Überspannung auftritt, aber sie ist nicht darauf begrenzt. Als Konfiguration einer zweiten bevorzugten Ausführungsform oder nachfolgender Ausführungsformen, die als nächstes beschrieben werden, kann die Schaltung 32 zur Detektion einer negativen Überspannung beispielsweise das VS-Potential und ein Drainpotential des Transistors 14b mit hoher Spannung (GND-Potential, ein Potential am Verbindungspunkt 61b) vergleichen und auf der Basis des Ergebnisses des Vergleichs detektieren, ob die negative VS-Überspannung auftritt.
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<Zweite bevorzugte Ausführungsform>
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8 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In der zweiten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der ersten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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Eine Schaltung 32 zur Detektion einer negativen Überspannung gemäß der zweiten bevorzugten Ausführungsform ist so konfiguriert, dass sie mehrere Zenerdioden 33a, 33b, 33c und 33d (hier vier), einen Umschaltkreis 34, einen Widerstand 35 und ein Logikinversionselement 36 umfasst.
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Die vier Zenerdioden 33a bis 33d sind zwischen dem Verbindungspunkt 61b und dem VS-Anschluss in Reihe geschaltet. Das Potential zwischen der Zenerdiode 33c (erste Zenerdiode) und der Zenerdiode 33d (zweite Zenerdiode) wird in den Umschaltkreis 34 eingegeben. Die Zenerdioden 33a bis 33d weisen jeweils eine Durchschlagspannung von Vz auf und in einem Fall, in dem die negative VS-Überspannung auftritt, ist das Potential zwischen der Zenerdiode 33c und der Zenerdiode 33d 3xVz (vorbestimmtes Potential).
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Der Umschaltkreis 34 und der Widerstand 35 sind zwischen dem VB-Anschluss und dem VS-Anschluss verbunden. Der Umschaltkreis 34 ist dazu konfiguriert einzuschalten, wenn das Potential zwischen der Zenerdiode 33c und der Zenerdiode 33d 3xVz (vorbestimmtes Potential) ist.
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In der Konfiguration, wie vorstehend beschrieben, ist in einem Fall, in dem die negative VS-Überspannung auftritt, das GND-Potential beträchtlich größer als das VS-Potential. Wenn die negative VS-Überspannung auftritt, ist folglich eine Spannung Vd zwischen dem Drainpotential des Transistors 14b mit hoher Spannung und dem VS-Potential beträchtlich groß und das Potential zwischen der Zenerdiode 33c und der Zenerdiode 33d wird durch 3xVz begrenzt. Der Umschaltkreis 34 schaltet ein, wenn das Potential zwischen der Zenerdiode 33c und der Zenerdiode 33d 3xVz ist (mit anderen Worten, falls die negative VS-Überspannung auftritt). Dann erzeugt der Umschaltkreis 34 ein Inversionssignal des Signals, das aus der Spannung erhalten wird, die durch das Verhältnis zwischen dem Widerstand 35 und einem Einschaltwiderstand des Umschaltkreises 34 verteilt ist, als Detektionssignal (zweites Maskensignal, das H ist), was auf das Auftreten der negativen VS-Überspannung hinweist.
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Mit anderen Worten, unter normalen Bedingungen (in einem Fall, in dem die negative VS-Überspannung nicht auftritt) ist das VS-Potential ungefähr gleich dem GND-Potential, wodurch die Spannung Vd selbst auf dem Maximum die Spannung zwischen VB und VS normalerweise nicht übersteigt. In diesem Fall schaltet der Umschaltkreis 34 nicht ein, so dass kein Detektionssignal (zweites Maskensignal, das H ist), das auf das Auftreten der negativen VS-Überspannung hinweist, an den STB-Anschluss der D-Verriegelungsschaltung 17 ausgegeben wird.
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Wenn andererseits die negative VS-Überspannung auftritt und die Spannung Vd 4xVz oder größer sein sollte, ist das Potential zwischen der Zenerdiode 33c und der Zenerdiode 33d 3xVz. In diesem Fall schaltet der Umschaltkreis 34 ein, so dass das Detektionssignal (zweites Maskensignal, das H ist), das auf das Auftreten der negativen VS-Überspannung hinweist, erzeugt wird, und das erzeugte Detektionssignal an den STB-Anschluss der D-Verriegelungsschaltung 17 ausgegeben wird.
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In der Halbleiteransteuervorrichtung (HVIC-Treiber 11) und der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform, wie vorstehend beschrieben, sind die Zenerdioden 33a bis 33d geeignet ausgewählt und folglich kann das Potential zum Einschalten des Umschaltkreises 34 leicht auf das gewünschte Potential gesetzt werden.
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<Dritte bevorzugte Ausführungsform>
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9 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In der dritten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der zweiten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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In der dritten bevorzugten Ausführungsform werden ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) 37 vom N-Typ und ein Widerstand 38, der zwischen einen Gateanschluss des MOSFET 37 vom N-Typ und den VS-Anschluss geschaltet ist, als Umschaltkreis 34 in 8 verwendet.
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Der MOSFET 37 vom N-Typ schaltet in einem Fall ein, in dem ein Potential zwischen der Zenerdiode 33c und der Zenerdiode 33d 3xVz ist (mit anderen Worten, in einem Fall, in dem die negative VS-Überspannung auftritt). Wenn der MOSFET 37 vom N-Typ einschaltet, erzeugt überdies der MOSFET 37 vom N-Typ ähnlich zum Umschaltkreis 34, wie vorstehend erwähnt, ein Inversionssignal des Signals, das aus der Spannung erhalten wird, die durch das Verhältnis zwischen dem Widerstand 35 und dem Einschaltwiderstand des Umschaltkreises 34 verteilt wird, als Detektionssignal (zweites Maskensignal, das H ist), was darauf hinweist, dass die negative VS-Überspannung auftritt.
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In der Halbleiteransteuervorrichtung (HVIC-Treiber 11) und der Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform, wie vorstehend beschrieben, kann das Inversionssignal des Signals, das von der Spannung erhalten wird, die durch das Verhältnis zwischen dem Widerstand 35 und dem Einschaltwiderstand des MOSFET 37 vom N-Typ verteilt wird, als Detektionssignal, das darauf hinweist, dass die negative VS-Überspannung auftritt, in ein Inverterelement der nächsten Stufe eingegeben werden. Folglich kann die stabile Übertragung eines Signals erreicht werden und eine Schaltungsgröße kann kompakt sein. Unter normalen Bedingungen schaltet der MOSFET 37 vom N-Typ aus, wodurch der Stromverbrauch verringert werden kann.
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<Vierte bevorzugte Ausführungsform>
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10 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In der vierten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der zweiten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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Eine Schaltung 32 zur Detektion einer negativen Überspannung gemäß der vierten bevorzugten Ausführungsform ist so konfiguriert, dass sie eine Stromspiegelschaltung 39 anstelle des Umschaltkreises 34 in 8 umfasst. Die Stromspiegelschaltung 39 ist so konfiguriert, dass sie zwei MOSFETs 40a und 40b vom N-Typ umfasst. Der MOSFET 40a vom N-Typ ist zwischen die Zenerdiode 33d und den VS-Anschluss geschaltet und der MOSFET 40b vom N-Typ ist zwischen den Widerstand 35 und den VS-Anschluss geschaltet. Überdies sind ein Gateanschluss des MOSFET 40a vom N-Typ und ein Gateanschluss des MOSFET 40b vom N-Typ miteinander verbunden und die Gateanschlüsse sind mit einem Verbindungspunkt zwischen dem MOSFET 40a vom N-Typ und der Zenerdiode 33d verbunden.
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Wenn in der vorstehend beschriebenen Konfiguration die negative VS-Überspannung auftritt, fließt ein Strom durch die Zenerdioden 33a bis 33d. Die Stromspiegelschaltung 39 schaltet in einem Fall der Detektion, dass der Strom durch die Zenerdioden 33a bis 33d fließt, ein und die Stromspiegelschaltung 39 erzeugt das Inversionssignal des Signals, das aus der Spannung erhalten wird, die durch das Verhältnis zwischen dem Widerstand 35 und dem Einschaltwiderstand des Umschaltkreises 34 verteilt wird, als Detektionssignal (zweites Maskensignal, das H ist), das darauf hinweist, dass die negative VS-Überspannung auftritt. Mit anderen Worten, eine Schaltung zum Übertragen eines Stromsignals zu einer späteren Stufe wird erreicht.
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In der Halbleiteransteuervorrichtung (HVIC-Treiber 11) und der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform, wie vorstehend beschrieben, ist die Schaltung 32 zur Detektion einer negativen Überspannung so konfiguriert, dass sie die Stromspiegelschaltung 39 umfasst, die eine Stromspiegeloperation durchführt, und folglich sind ein Spiegelverhältnis und der Widerstand 35 zum Umwandeln einer Spannung der folgenden Stufe zweckmäßig entworfen, wodurch eine gewünschte Detektionsempfindlichkeit leicht erreicht werden kann.
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<Fünfte bevorzugte Ausführungsform>
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11 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In der fünften bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der vierten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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Die Halbleiteransteuervorrichtung (der HVIC-Treiber 11) und die Halbleitervorrichtung gemäß der fünften bevorzugten Ausführungsform sind so konfiguriert, dass sie die Stromspiegelschaltung 39 ähnlich zur vierten bevorzugten Ausführungsform umfassen, so dass die fünfte bevorzugte Ausführungsform einen ähnlichen Effekt wie jenen in der vierten bevorzugten Ausführungsform erhalten kann. Überdies ist die Stromspiegelschaltung 39 so konfiguriert, dass sie zwei Bipolartransistoren 41a und 41b anstelle von zwei MOSFETs 40a und 40b vom N-Typ umfasst, und folglich kann ein Effekt auf die Klemmspannung durch die Zenerdioden 33a bis 33d gleichmäßig auf eine Durchlassspannung VF fixiert werden. Daher kann eine Spannungsschwankung im Strom unterdrückt werden.
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<Sechste bevorzugte Ausführungsform>
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12 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In der sechsten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der zweiten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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In der sechsten bevorzugten Ausführungsform weisen mehrere Zenerdioden 33a bis 33d die Funktion der Diode 15b in 8 auf, so dass die Diode 15b weggelassen ist. Die Anzahl von Stufen der Zenerdioden mit der Durchschlagspannung Vz, die geringer ist als die Klemmspannung auf der Hauptsignalseite, ist zweckmäßig entworfen, wodurch die Klemmspannung auf der Seite des dritten Maskensignals auf eine gewünschte Spannung gesetzt werden kann. Daher kann die Empfindlichkeit des dritten Maskensignals gegen eine Schwankung des VS-Potentials gegenüber der Empfindlichkeit des Hauptsignals verbessert werden. Mit anderen Worten, die Differenz der Empfindlichkeit zwischen dem Hauptsignal und dem dritten Maskensignal kann leicht auf eine gewünschte Spannung festgelegt werden und folglich kann eine stabile Operation bei der Schwankung des VS-Potentials erwartet werden.
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<Siebte bevorzugte Ausführungsform>
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13 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer siebten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In der siebten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der sechsten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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Der HVIC-Treiber 11 gemäß der siebten bevorzugten Ausführungsform ist so konfiguriert, dass er ferner eine Verzögerungsschaltung 42 zusätzlich zu den Strukturkomponenten des HVIC-Treibers 11, wie in 12 gezeigt, umfasst. Die Verzögerungsschaltung 42 verzögert das Hauptsignal, dessen Pegel durch die Umsetzerschaltung 31 umgesetzt wird, in Bezug auf das dritte Maskensignal, das für die Pegelumsetzung des Hauptsignals verwendet wird.
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14 ist ein Zeitablaufdiagramm, das eine Operation einer Halbleitervorrichtung gemäß der siebten bevorzugten Ausführungsform zeigt. Beim Auftreten der negativen VS-Überspannung ist der Zeitpunkt, zu dem das Hauptsignal, bevor es in die Verzögerungsschaltung 42 eingegeben wird (nämlich das Ausgangssignal aus dem Logikinversionselement 16a), von H auf L umgeschaltet wird, ungefähr gleich dem Zeitpunkt, zu dem das dritte Maskensignal von L auf H umgeschaltet wird. Wenn das Hauptsignal in den D-Anschluss der D-Verriegelungsschaltung 17 eingegeben wird, ist es denkbar, dass der Zeitpunkt, zu dem das Hauptsignal von H auf L umgeschaltet wird, dem Zeitpunkt, zu dem das dritte Maskensignal von L auf H umgeschaltet wird, aus irgendwelchen Gründen vorangehen kann. In diesem Fall hält die D-Verriegelungsschaltung 17 das Hauptsignal, das durch das Auftreten der negativen VS-Überspannung beeinflusst wird, als Ausgangssignal aufrecht.
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In der siebten bevorzugten Ausführungsform ist das Hauptsignal, nachdem es in die Verzögerungsschaltung 42 eingegeben wurde, so konfiguriert, dass es in die D-Verriegelungsschaltung 17 eingegeben wird. Bevor das Auftreten der negativen VS-Überspannung einen Effekt auf das Hauptsignal hat, kann folglich der Logikwert (das Potential) am HO-Anschluss zuverlässig fixiert werden. Mit anderen Worten, der Zeitpunkt des Umschaltens der D-Verriegelungsschaltung 17 kann zwangsweise in der Reihenfolge angeordnet werden, so dass in der immer eingeschalteten Pegelumsetzerschaltung mit beispielsweise der D-Verriegelungsschaltung 17 ein nachteiliger Effekt durch die negative VS-Überspannung zuverlässig unterdrückt werden kann.
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<Achte bevorzugte Ausführungsform>
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15 ist ein Schaltplan, der einen Teil einer Konfiguration eines HVIC-Treibers 11 gemäß einer achten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In der achten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der siebten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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In der achten bevorzugten Ausführungsform wird das dritte Maskensignal in eine Verzögerungsschaltung 42 eingegeben. Die Verzögerungsschaltung 42 bestimmt, ob die Schaltung 32 zur Detektion einer negativen Überspannung das Auftreten der negativen VS-Überspannung detektiert, auf der Basis des dritten Maskensignals und dergleichen. In einem Fall, in dem die Verzögerungsschaltung 42 feststellt, dass das Auftreten der negativen VS-Überspannung detektiert wird, verzögert die Verzögerungsschaltung 42 das Hauptsignal. Mit anderen Worten, die Verzögerungsschaltung 42 gemäß der achten bevorzugten Ausführungsform verzögert das Hauptsignal nur daraufhin, dass die Schaltung 32 zur Detektion einer negativen Überspannung das Auftreten der negativen VS-Überspannung detektiert.
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In der Halbleiteransteuervorrichtung (im HVIC-Treiber 11) und der Halbleitervorrichtung gemäß der achten bevorzugten Ausführungsform, wie vorstehend beschrieben, kann die Verzögerungsschaltung 42 daran gehindert werden, die Ausgabe (Hauptsignal) unter normalen Bedingungen (in einem Fall, in dem die negative VS-Überspannung nicht auftritt) zu verzögern.
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<Neunte bevorzugte Ausführungsform>
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16 ist ein Schaltplan, der eine Konfiguration einer Halbleitervorrichtung gemäß einer neunten bevorzugten Ausführungsform zeigt. In der neunten bevorzugten Ausführungsform sind dieselben oder ähnliche Strukturkomponenten wie die in der ersten bevorzugten Ausführungsform beschriebenen mit denselben Bezugszeichen bezeichnet und nachstehend werden hauptsächlich Unterschiede beschrieben.
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Die in 6 gezeigte Halbleitervorrichtung umfasst die Leistungsversorgung 53, die das VB-Potential (vorbestimmte zweite Potential) erzeugt. Dagegen ist die Halbleitervorrichtung gemäß der neunten bevorzugten Ausführungsform, die in 16 gezeigt ist, mit einer Bootstrap-Schaltung mit einer Bootstrap-Diode 46a und einem Bootstrap-Kondensator 46b anstelle der Leistungsversorgung 53 versehen.
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Eine Anode der Bootstrap-Diode 46a ist mit dem VCC-Anschluss verbunden, mit dem die Leistungsversorgung 52 (1) verbunden ist. Eine Kathode der Bootstrap-Diode 46a ist mit dem VB-Anschluss verbunden. Der Bootstrap-Kondensator 46b ist zwischen den VB-Anschluss und den VS-Anschluss geschaltet. Die Bootstrap-Schaltung mit der vorstehend beschriebenen Konfiguration kann die Leistung gleich der Leistungsversorgung 53 im Bootstrap-Kondensator 46b auf der Basis der Leistung der Leistungsversorgung 52 erzeugen. Mit anderen Worten, die Bootstrap-Schaltung kann die Leistung zum Erzeugen des VB-Potentials auf der Basis der Leistung der Leistungsversorgung 52, die für das N-Seiten-SW-Element 1b verwendet wird, erzeugen.
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In der Halbleitervorrichtung gemäß der neunten bevorzugten Ausführungsform, wie vorstehend beschrieben, nimmt bei der Detektion der negativen VS-Überspannung das VB-Potential von einem VCC-Potential (Potential am VCC-Anschluss) um die Durchlassspannung VF ab. Daher kann die Ordnung des Potentials bei der negativen VS-Überspannung bestimmt werden. Folglich kann die Detektionsempfindlichkeit der negativen VS-Überspannung verbessert werden.
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Gemäß der vorliegenden Erfindung können außerdem innerhalb des Schutzbereichs der Erfindung die obigen bevorzugten Ausführungsformen beliebig kombiniert werden oder jede bevorzugte Ausführungsform kann geeignet verändert oder weggelassen werden.
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Obwohl die Erfindung im Einzelnen gezeigt und beschrieben wurde, ist die vorangehende Beschreibung in allen Aspekten erläuternd und nicht einschränkend. Daher können selbstverständlich zahlreiche Modifikationen und Veränderungen entwickelt werden, ohne vom Schutzbereich der Erfindung abzuweichen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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