DE102011086354A1 - Multichip-baugruppe auf waferebene - Google Patents

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DE102011086354A1
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Chun Hui Yu
Chih-Hang Tung
Thung-Liang Shao
Chen-Hua Yu
Da-Yuan Shih
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Multichip-Baugruppe auf Waferebene umfasst drei gestapelte Halbleiterchips. Ein erster Halbleiterchip ist in einer ersten photosensitiven Materialschicht eingebettet. Ein zweiter Halbleiterchip ist auf den ersten Halbleiterchip gestapelt, wobei der zweite Halbleiterchip Seite an Seite mit dem ersten Halbleiterchip verbunden ist. Ein dritter Halbleiterchip ist Rückseite an Rückseite an den zweiten Halbleiterchip angebracht. Sowohl der zweite Halbleiterchip als auch der dritte Halbleiterchip sind in einer zweiten photosensitiven Materialschicht eingebettet. Die Multichip-Baugruppe auf Waferebene umfasst weiter mehrere Durchkontaktierungen, die in der ersten photosensitiven Materialschicht und der zweiten photosensitiven Materialschicht ausgebildet sind.

Description

  • HINTERGRUND
  • Seit der Erfindung der integrierten Schaltkreise hat die Halbleiterindustrie ein schnelles Wachstum erfahren, aufgrund kontinuierlicher Verbesserungen bei der Integrationsdichte von verschiedenen elektronischen Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren etc.). Diese Verbesserung in der Integrationsdichte hat hauptsächlich ihren Ursprung in einer wiederholten Reduktion der minimalen Strukturgröße, die es erlaubt, mehr Komponenten in einem vorgegebenen Bereich zu integrieren. Da der Bedarf nach noch kleineren elektronischen Vorrichtungen kürzlich gestiegen ist, besteht ein erhöhter Bedarf nach kleineren und kreativeren Packtechniken von Halbleiterchips.
  • Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren für das Herstellen einer solchen Vorrichtung anzugeben, die die Packtechniken von Halbleiterchips verbessern.
  • Diese Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Bevorzugte Ausführungsformen sind in den unabhängigen Ansprüchen angegeben.
  • Mit der Entwicklung der Halbleitertechnologie sind Halbleitervorrichtungen basierend auf Multichip-Baugruppen auf Waferebene als eine effektive Alternative aufgekommen, um die physikalischen Abmessungen eines Halbleiterchips weiter zu reduzieren. Bei einer auf Baugruppen auf Waferebene basierenden Halbleitervorrichtung werden aktive Schaltkreise wie Logik, Speicher, Prozessorschaltungen und ähnliches auf verschiedenen Wafern hergestellt, und jeder Waferchip ist unter Verwendung von Aufnahme- und Platzierungstechniken („pick-and-place techniques”) auf einen anderen Waferchip gestapelt. Durch das Verwenden von Multichip-Halbleitervorrichtungen kann eine viel höhere Dichte erreicht werden. Des Weiteren können Multichip-Halbleitervorrichtungen kleinere Formfaktoren, Kosteneffizienz, erhöhte Leistung und geringeren Energieverbrauch erreichen.
  • Eine Multichip-Halbleitervorrichtung kann eine obere Aktivschaltkreisschicht, eine untere Aktivschaltkreisschicht und mehrere Zwischenschichten umfassen. Bei einer Multichip-Halbleitervorrichtung können zwei Chips durch mehrere Mikrohöcker aneinander gebondet sein, und sie können über mehrere Siliziumdurchkontaktierungen elektrisch miteinander verbunden sein. Die Mikrohöcker und die Siliziumdurchkontaktierungen stellen eine elektrische Verbindung entlang der vertikalen Achse der Multichip-Halbleitervorrichtung bereit. Im Ergebnis sind die Signalpfade zwischen zwei Halbleiterchips kürzer als bei herkömmlichen Multichip-Vorrichtungen, bei denen verschiedene Chips unter Verwendung von Verbindungstechnologien aneinander gebondet sind, wie bei auf Drahtbonden basierenden Chipstapelbaugruppen. Eine Multichip-Halbleitervorrichtung kann verschiedene Halbleiterchips umfassen, die gestapelt sind. Die mehreren Halbleiterchips werden gepackt, bevor der Wafer geschnitten wird. Die Baugruppentechnologie auf Waferebene hat einige Vorteile. Ein Vorteil des Packens von mehreren Halbleiterchips auf Waferebene ist, dass die Multichip-Baugruppentechniken auf Waferebene die Herstellungskosten reduzieren können. Ein anderer Vorteil der auf Baugruppen auf Waferebene basierenden Multichip-Halbleitervorrichtungen ist, dass parasitäre Verluste reduziert werden, indem Mikrohöcker und Siliziumdurchkontaktierungen (Vias) verwendet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Ausführungsformen wird nun auf die vorliegende Beschreibung in Verbindung mit den angehängten Zeichnungen Bezug genommen, in denen:
  • 1 eine Schnittansicht einer Multichip-Halbleitervorrichtung gemäß einer Ausführungsform zeigt;
  • 2 eine Schnittansicht einer Multichip-Halbleitervorrichtung gemäß einer anderen Ausführungsform zeigt;
  • 3 bis 14 Schnittansichten von Zwischenstufen bei der Herstellung einer Multichip-Halbleitervorrichtung gemäß einer Ausführungsform zeigen;
  • 15 eine andere Multichip-Halbleitervorrichtung gemäß einer anderen Ausführungsform zeigt; und
  • 16 eine Schnittansicht einer anderen Multichip-Halbleitervorrichtung gemäß einer anderen Ausführungsform zeigt.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Elemente, wenn es nicht anderweitig angezeigt ist. Die Figuren sind so gezeichnet, um die relevanten Aspekte der verschiedenen Ausführungsformen klar darzustellen, und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • DETAILLIERTE BESCHREIBUNG ILLUSTRATIVER AUSFÜHRUNGSFORMEN
  • Die Herstellung und die Verwendung der gegenwärtigen Ausführungsformen werden untenstehend im Detail diskutiert. Es ist jedoch darauf hinzuweisen, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bietet, die in zahlreichen spezifischen Zusammenhängen verwendet werden können. Die diskutierten spezifischen Ausführungsformen sind lediglich illustrativ für besondere Formen, um die Erfindung herzustellen und zu verwenden, und sie grenzen den Schutzumfang der Erfindung nicht ein.
  • Bezug nehmend auf 1 ist eine Schnittansicht einer Multichip-Halbleitervorrichtung gemäß einer Ausführungsform gezeigt. Die Multichip-Halbleitervorrichtung 100 umfasst einen ersten Halbleiterchip CHIP 1, einen zweiten Halbleiterchip CHIP 2 und einen dritten Halbleiterchip CHIP 3. Wie in 1 gezeigt ist, sind der ersten Halbleiterchip CHIP 1, der zweiten Halbleiterchip CHIP 2 und der dritte Halbleiterchip CHIP 3 gestapelt, so dass sie die Multichip-Halbleitervorrichtung 100 bilden. Insbesondere sind der ersten Halbleiterchip CHIP 1 und der zweite Halbleiterchip CHIP 2 unter Verwendung von mehreren Metallhöckern 122 gestapelt. Der dritte Halbleiterchip CHIP 3 ist Rückseite an Rückseite unter Verwendung einer Epoxidschicht 124 am zweiten Halbleiterchip CHIP 2 angebracht.
  • Die Multichip-Halbleitervorrichtung 100 umfasst weiter mehrere Lötkugeln 110 als Eingangs-/Ausgangs(I/O)-Flächen, die unter Verwendung von mehreren Unterhöcker-Metallisierungsstrukturen 112 auf der Oberseite der Multichip-Halbleitervorrichtung 100 befestigt sind. Um einen grundlegenden Einblick in die erfinderischen Aspekte von verschiedenen Ausführungsformen zu geben sind der ersten Halbleiterchip CHIP 1, der zweiten Halbleiterchip CHIP 2 und der dritte Haibleiterchip CHIP 3 ohne Details gezeichnet. Es sollte jedoch angemerkt werden, dass der ersten Halbleiterchip CHIP 1, der zweite Halbleiterchip CHIP 2 und der dritte Halbleiterchip CHIP 3 Grundhalbleiterschichten umfassen können, wie aktive Schaltkreisschichten, Substratschichten, dielektrische Zwischenschichten („inter-layer dielectric (ILD) layers”) und dielektrische Metallzwischenschichten („inter-metal dielectric (IMD) layers”) (nicht gezeigt).
  • Gemäß einer Ausführungsform kann der ersten Halbleiterchip CHIP 1 mehrere logische Schaltkreise umfassen, wie eine CPU („central processing unit, CPU”), GPU („graphics processing unit, GPU”) und ähnliches. Der zweiten Halbleiterchip CHIP 2 und der dritte Halbleiterchip CHIP 3 können mehrere Speicherschaltkreise umfassen, wie einen SRAM („static random access memory”), einen DRAM („dynamic random access memory”) und ähnliche. Es sollte angemerkt werden, dass der erste Halbleiterchip CHIP 1, der zweite Halbleiterchip CHIP 2 und der dritte Halbleiterchip CHIP 3 verschiedene Ausführungen aufweisen können, die ebenfalls im Schutzumfang der vorliegenden Offenbarung liegen.
  • Die Multichip-Halbleitervorrichtung 100 kann zwei photosensitive Materialschichten 106 und 108 umfassen. Die zweite photosensitive Materialschicht 106 ist auf der ersten photosensitiven Materialschicht 108 ausgebildet. Wie in 1 gezeigt ist, ist der erste Halbleiterchip CHIP 1 in der ersten photosensitiven Materialschicht 108 eingebettet. Mehrere Durchkontaktierungen (TAVs) 104 sind durch die erste photosensitive Materialschicht 108 ausgebildet. Es sollte angemerkt werden, dass, obwohl 1 mehrere TAVs 104 zeigt, die in der ersten photosensitiven Materialschicht 108 ausgebildet sind, in einigen Ausführungsformen der vorliegenden Offenbarung keine TAVs 104 in der ersten photosensitiven Materialschicht 108 vorhanden sein können. TAVs 104 können optional sein, da es nicht notwendig ist, die aktiven Schaltkreise des ersten Halbleiterchips CHIP 1 mit den Eingangs-/Ausgangsflächen der Multichip-Vorrichtung 100 durch die TAVs 104 in der ersten photosensitiven Materialschicht 108 zu verbinden.
  • Die zweite photosensitive Materialschicht 106 kann den zweiten Halbleiterchip CHIP 2, den dritten Halbleiterchip CHIP 3, mehrere TAVs 102 und mehrere TAVs 116 einschließen. Es sollte angemerkt werden, dass, wie in 1 gezeigt ist, sowohl die TAVs 102 als auch die TAVs 116 in der zweiten photosensitiven Materialschicht 106 ausgebildet sind. Die TAVs 116 sind jedoch zwischen dem dritten Halbleiterchip CHIP 3 und der Seite der Multichip-Halbleitervorrichtung 100 mit den Lötkugeln ausgebildet. Im Gegensatz dazu sind die TAVs 102 durch die zweite photosensitive Materialschicht 106 ausgebildet und sie sind weiter mit einer ersten Umverteilungsschicht 126 verbunden, die auf einer Oberseite der ersten photosensitiven Materialschicht 108 ausgebildet ist. Die Prozesse zum Ausbilden der photosensitiven Materialschichten 106 und 108 und von entsprechenden TAVs in jeder Schicht werden unter Bezugnahme auf die 3 bis 14 im Detail beschrieben.
  • Die Aktivschaltkreisschicht (nicht gezeigt) des ersten Halbleiterchips CHIP 1 ist über die mehreren Metallhöcker 122 mit der Aktivschaltkreisschicht (nicht gezeigt) des zweiten Halbleiterchips CHIP 2 verbunden. Des Weiteren können die erste Umverteilungsschicht 126 und die TAVs 104 und TAVs 102 verschiedene Verbindungspfade bilden, so dass die aktiven Schaltkreise sowohl des ersten Halbleiterchips CHIP 1 als auch des zweiten Halbleiterchips CHIP 2 mit den Lötkugeln 110 verbunden werden können. Ähnlich können die zweite Umverteilungsschicht 114 und die TAVs 116 verschiedene Verbindungspfade bilden, so dass der aktive Schaltkreis (nicht gezeigt) des dritten Halbleiterchips CHIP 3 mit den Lötkugeln 110 verbunden werden kann.
  • Die Multichip-Halbleitervorrichtung 100 kann eine Basisebene 120 umfassen, die auf der Rückseite des ersten Halbleiterchips CHIP 1 ausgebildet ist. Die Basisebene 120 kann aus einem leitenden Material ausgebildet sein, wie aus Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen davon oder ähnlichem. Alternativ kann die Basisebene 120 aus einer breiten Vielzahl von Materialien ausgebildet sein, umfassend Glas, Silizium, Keramiken, Polymere und ähnliches. Gemäß einer Ausführungsform kann die Basisebene 120 mit einem Kleber, wie mit thermischen Schnittstellenmaterialien, umfassend Epoxid und ähnliches, an die Rückseite des Halbleiterchips CHIP 1 geklebt sein.
  • Wie in 1 gezeigt ist, ist die Basisebene 120 unmittelbar benachbart zum ersten Halbleiterchips CHIP 1 ausgebildet. Dementsprechend kann die Basisebene 120 helfen, vom ersten Halbleiterchips CHIP 1 erzeugte Wärme abzuführen. Im Ergebnis kann die Basisebene 120 helfen die Kontakttemperatur des ersten Halbleiterchips CHIP 1 zu reduzieren. Im Vergleich zu einem Halbleiterchip, der keine Basisebene aufweist, zieht der erste Halbleiterchips CHIP 1 einen Nutzen aus der Wärmeableitung der Basisebene 120, so dass die Zuverlässigkeit und die Leistung des ersten Halbleiterchips CHIP 1 verbessert werden können. Gemäß einer Ausführungsform ist die Dicke der Basisebene 120 in einem Bereich von 5 μm bis 50 μm. Es sollte angemerkt werden, dass der Bereich der Dicke der Basisebene rein für Demonstrationszwecke ausgewählt ist, und dass er nicht beabsichtigt ist, um die verschiedenen Ausführungsformen der vorliegenden Offenbarung auf irgendeine bestimmte Dicke zu begrenzen. Der Fachmann erkennt viele Variationen, Alternativen und Modifikationen.
  • 2 zeigt eine Schnittansicht einer Multichip-Halbleitervorrichtung gemäß einer anderen Ausführungsform. Wie in 2 gezeigt ist, ist die Struktur der Multichip-Halbleitervorrichtung 200 ähnlich zu der der in 1 gezeigten Multichip-Halbleitervorrichtung 100, mit Ausnahme davon, dass die erste photosensitive Materialschicht 108 durch eine Kapselungsmaterialschicht 109 ersetzt sein kann. Wie bekannt ist, kann die Kapselungsmaterialschicht eine Formmasse umfassen, wie epoxidbasiertes Harz und ähnliches. Die Formmasse, die in der Multichip-Halbleitervorrichtung 200 ausgebildet ist, kann helfen, um den ersten Halbleiterchip CHIP 1 vor Hitze, Erschütterung, Feuchtigkeit und Korrosion zu schützen. Das Ausbilden der Kapselungsmaterialschicht ist hinreichend bekannt und wird deshalb hier nicht im Detail diskutiert.
  • 3 bis 14 sind Schnittansichten von Zwischenstufen bei der Herstellung einer Multichip-Halbleitervorrichtung gemäß einer Ausführungsform. 3 zeigt eine Schnittansicht, bei der ein erster Halbleiterchip CHIP 1 auf der Basisebene 120 angeordnet ist. Wie in 3 gezeigt ist, ist die Rückseite des ersten Halbleiterchips CHIP 1 auf der Basisebene 120 befestigt. Der erste Halbleiterchip CHIP 1 kann Aktivschaltkreisschichten, Substratschichten, ILD-Schichten und IMD-Schichten (nicht gezeigt) umfassen. Der erste Halbleiterchip CHIP 1 kann weiter mehrere Metallkontaktflächen umfassen, deren Verbindungen über eine Umverteilungsschicht umverteilt sind. Im Zuge der Beschreibung wird die Seite des Halbleiterchips mit den Metallkontaktflächen alternativ als die Vorderseite des Halbleiterchips bezeichnet. Andererseits wird die Seite des Halbleiterchips ohne Metallkontaktflächen als die Rückseite des Halbleiterchips bezeichnet. Es sollte angemerkt werden, dass, obwohl 2 zwei auf der Basisebene 120 befestigte Chips zeigt, die Basisebene 120 eine beliebige Anzahl von Halbleiterchips beherbergen kann.
  • 4 zeigt eine Schnittansicht einer ersten photosensitiven Materialschicht 108. Die erste photosensitive Materialschicht 108 ist auf dem ersten Halbleiterchip CHIP 1 ausgebildet. Wie in 4 gezeigt ist, ist der erste Halbleiterchip CHIP 1 in die erste photosensitive Materialschicht 108 eingebettet. Die photosensitive Materialschicht kann Polybenzoxazole (PBO), SU-8 photosensitives Epoxid, Polymermaterialien des Filmtyps und/oder ähnliches umfassen. Es sollte angemerkt werden, dass, obwohl 4 eine photosensitive Materialschicht zeigt, die erste photosensitive Materialschicht 108 aus Polymermaterialien ausgebildet sein kann, die nicht-photosensitive Materialien wie Formmasse, Gummi und/oder ähnliches umfassen. Gemäß einer Ausführungsform ist das photosensitive Material auf mehrere der ersten Halbleiterchips CHIP 1 entweder laminiert oder beschichtet, um einen rekonfigurierten Wafer auszubilden, der mehrere Halbleiterchips CHIP 1 umfasst. Ein Vorteil davon, dass eine photosensitive Materialschicht auf den ersten Halbleiterchip CHIP 1 laminiert oder beschichtet ist, ist, dass die effektive Chipfläche von CHIP vergrößert ist, so dass ein zweiten Halbleiterchip CHIP 2 (nicht gezeigt, aber in 8 gezeigt) entweder größer oder kleiner als der erste Halbleiterchip CHIP 1 sein kann. Anders gesagt, ist die Größe des ersten Halbleiterchips CHIP 1 nicht durch die Größe des Chips begrenzt, der nachfolgend auf den ersten Halbleiterchip CHIP 1 gestapelt wird.
  • 5 zeigt eine Schnittansicht des Ausbildens von mehreren Öffnungen in der ersten photosensitiven Materialschicht 108. Unter Berücksichtigung von elektrischen und thermischen Anforderungen werden ausgewählte Bereiche der ersten photosensitiven Materialschicht 108 Licht ausgesetzt. Im Ergebnis ändern sich die physikalischen Eigenschaften der dem Licht ausgesetzten photosensitiven Bereiche. Gemäß einer Ausführungsform verursacht die Änderung der physikalischen Eigenschaften der ausgesetzten Bereiche, dass die ausgesetzten Bereiche weggeätzt werden, wenn eine Entwicklungslösung an der ersten photosensitiven Materialschicht 108 angewendet wird. Im Ergebnis wird eine Vielzahl an Öffnungen 502 ausgebildet. Das Ausbilden der Öffnungen 502 in der ersten photosensitiven Materialschicht 108 umfasst Lithografieprozesse, die wohlbekannt sind und die deshalb hier nicht in weiterem Detail diskutiert werden.
  • 6 zeigt das Ausbilden mehrerer TAVs und einer Umverteilungsschicht. Wie in 6 gezeigt ist, füllt ein leitendes Material die Öffnungen 502 (hier nicht gezeigt, aber in 5 gezeigt) durch Verwendung eines Galvanisierungsprozesses. Im Ergebnis werden mehrere TAVs 602 in der ersten photosensitiven Materialschicht 108 ausgebildet. Das leitende Material kann Kupfer sein, es kann aber jedes geeignete leitende Material sein, wie Kupferverbindungen, Aluminium, Wolfram, Silber und Kombinationen davon. Um die elektrischen Verbindungen der TAVs 602 umzuverteilen, kann eine Umverteilungsschicht 604 auf der ersten photosensitiven Materialschicht 108 ausgebildet sein. Die Umverteilungsschicht 604 kann durch einen Galvanisierungsmechanismus ausgebildet werden.
  • 7 zeigt das Ausbilden von mehreren UBM-Strukturen und Metallhöcker. Die mehreren UBM-Strukturen 702 werden auf der Umverteilungsschicht 604 ausgebildet. Die UBM-Strukturen 702 können helfen, um eine Diffusion zwischen den Lötkugeln und den integrierten Schaltkreisen der Multichip-Halbleitervorrichtung zu verhindern, wobei gleichzeitig eine elektrische Verbindung mit geringem Widerstand bereitgestellt wird. Die Metallhöcker sind ein effektiver Weg, um aktive Schaltkreise zweier Halbleiterchips in einer Multichip-Halbleitervorrichtung zu verbinden.
  • 8 zeigt das Stapeln des zweiten Halbleiterchips CHIP 2 und des dritten Halbleiterchips CHIP 3 auf den ersten Halbleiterchip CHIP 1. Die Rückseite des dritten Halbleiterchips CHIP 3 wird auf die Rückseite des zweiten Halbleiterchips CHIP 2 geklebt, in dem ein Kleber 804 verwendet wird, wie Epoxid, thermische Schnittstellenmaterialien und/oder ähnliches. Der zweite Halbleiterchip CHIP 2 ist Seite an Seite mit dem ersten Halbleiterchip CHIP 1 durch einen Verbindungspfad verbunden, der durch die Metallhöcker, die UBM-Strukturen, die Umverteilungsschicht und die Metallkontaktflächen gebildet wird.
  • Ein Unterfüllmaterial 802 kann in der Lücke zwischen der Umverteilungsschicht und dem zweiten Halbleiterchip CHIP 2 ausgebildet sein. Gemäß einer Ausführungsform kann die Unterfüllschicht 802 Epoxid sein, welches in die Lücke zwischen der Umverteilungsschicht und dem zweiten Halbleiterchip CHIP 2 gefüllt wird. Das Epoxid kann in einer flüssigen Form verwendet werden, und es kann nach einem Aushärtprozess gehärtet sein. Der Fachmann wird erkennen, dass das Einbringen des Unterfüllmaterials 802 nach dem Anbringen des zweiten Halbleiterchips CHIP 2 an den rekonfigurierten Wafer lediglich eine Weise für das Ausbilden der Unterfüllmaterialschicht ist. Der Fachmann wird verstehen, dass es viele Variationen der Ausführungsformen dieser Offenbarung gibt. Beispielsweise kann zunächst ein Epoxid in flüssiger oder halbflüssiger Form auf der Oberseite des ersten Halbleiterchips CHIP 1 verwendet werden. Anschließend wird der zweiten Halbleiterchip CHIP 2 durch die Überzugsschicht, die durch das Epoxid gebildet wird, gedrückt, bis der zweite Halbleiterchip CHIP 2 Kontakt mit den entsprechenden Höckern 704 auf dem ersten Halbleiterchip CHIP 1 herstellt. Alternativ kann ein Unterfüllmaterial auf der Oberseite des ersten Halbleiterchips CHIP 1 angewendet werden, um eine Eisschicht auszubilden. Durch einen thermischen Aushärtungsprozess stellt der zweite Halbleiterchip CHIP 2 einen Kontakt mit den entsprechenden Höckern 704 auf dem ersten Halbleiterchip CHIP 1 her. Ein Vorteil davon, dass das Unterfüllmaterial 802 vorhanden ist, ist, dass das Unterfüllmaterial helfen kann, um den mechanischen und thermischen Stress während des Herstellungsprozesses einer Multichip-Halbleitervorrichtung zu reduzieren.
  • 9 zeigt eine Schnittansicht einer zweiten photosensitiven Materialschicht 106. Die zweite photosensitive Materialschicht 106 ist auf der ersten photosensitiven Materialschicht 108 ausgebildet. Wie in 9 gezeigt ist, sind der zweite Halbleiterchip CHIP 2 und der dritte Halbleiterchip CHIP 3 in der zweiten photosensitiven Materialschicht 106 eingebettet. Der Prozess für das Ausbilden einer photosensitiven Materialschicht ist oben in Bezug auf 5 beschrieben und wird hier nicht im Detail diskutiert, um eine Wiederholung zu vermeiden.
  • 10 zeigt eine Schnittansicht des Ausbildens von mehreren Öffnungen in der zweiten photosensitiven Materialschicht 106. Unter Berücksichtigung von elektrischen und thermischen Anforderungen werden ausgewählte Bereiche der zweiten photosensitiven Materialschicht 106 Licht ausgesetzt. Im Ergebnis werden eine Vielzahl von Öffnungen mit unterschiedlichen Tiefen ausgebildet. Insbesondere werden eine Anzahl von langen Öffnungen 102 durch die zweite photosensitive Materialschicht 106 ausgebildet, und eine Anzahl an kurzen Öffnungen 116 werden zwischen der Oberseite der zweiten photosensitiven Materialschicht 106 und einer Vorderseite des dritten Halbleiterchips CHIP 3 ausgebildet.
  • 11 zeigt das Ausbilden von mehreren TAVs in der zweiten photosensitiven Materialschicht 106 und einer Umverteilungsschicht auf der Oberseite der zweiten photosensitiven Materialschicht 106. Wie in 11 gezeigt ist, füllt ein leitendes Material die Öffnungen 102 und 116 aus. Das leitende Material kann Kupfer sein, es kann aber jedes beliebige geeignete leitende Material sein, wie Kupferverbindungen, Aluminium, Wolfram, Silber und Kombinationen davon. Um die elektrischen Verbindungen der TAVs 102 und 116 umzuverteilen, kann eine Umverteilungsschicht 114 auf der zweiten photosensitiven Materialschicht 106 ausgebildet sein. Die Umverteilungsschicht kann durch einen Galvanisierungsmechanismus ausgebildet werden.
  • 12 zeigt das Ausbilden von mehreren UBM-Strukturen und Verbindungskontaktflächen. Die mehreren UBM-Strukturen sind zwischen der Umverteilungsschicht 114 und den Lötkugeln 110 ausgebildet. Die UBM-Strukturen helfen, um eine Diffusion zwischen den Lötkugeln und den integrierten Schaltkreisen der Multichip-Halbleitervorrichtung zu verhindern, wobei gleichzeitig eine elektrische Verbindung mit geringem Widerstand bereitgestellt wird. Die Verbindungskontaktflächen sind I/O-Kontaktflächen der Multichip-Halbleitervorrichtung. Gemäß einer Ausführungsform können die Verbindungskontaktflächen mehrere Lötkugeln 110 sein. Alternativ können die Verbindungskontaktflächen mehrere LGA-Kontaktflächen („land grid array pads”) sein.
  • 13 zeigt einen Prozess, bei dem die Basisebene 120 von einer Multichip-Halbleitenvorrichtung entfernt wird. Gemäß einer Ausführungsform ist die Basisebene 120 eine optionale Komponente der Multichip-Halbleitervorrichtung. Die Basisebene 120 kann von der Multichip-Halbleitervorrichtung abgenommen werden. Zahlreiche Abnehmprozesse können verwendet werden, um die Multichip-Halbleitervorrichtung von der Basisebene zu trennen. Die verschiedenen Abnehmprozesse können eine chemische Lösung umfassen, eine UV-Bestrahlung und ähnliches. 14 zeigt einen Prozess zum Trennen des rekonfigurierten Wafers in einzelne Chipbaugruppen 1402 und 1404 unter Verwendung eines Schneideprozesses. Der Schneideprozess ist wohl bekannt und wird deswegen hier nicht im Detail diskutiert.
  • 15 zeigt eine andere Multichip-Halbleitervorrichtung gemäß einer anderen Ausführungsform. Wie in 15 gezeigt ist, ist die Struktur der Multichip-Halbleitervorrichtung 1500 ähnlich zu derjenigen der Multichip-Halbleitervorrichtung 100, die in 1 gezeigt ist, mit Ausnahme davon, dass es eine zusätzliche Schicht 1504 gibt, die dieselbe Struktur wie die zweite Schicht 1502 aufweist. Die Halbleiterchips in der dritten Schicht 1504 und die Halbleiterchips in der zweiten Schicht 1502 sind durch mehrere Mikrohöcker, die zwischen der zweiten Schicht 1502 und der dritten Schicht 1504 platziert sind, elektrisch verbunden.
  • 16 zeigt eine Schnittansicht einer anderen Multichip-Halbleitervorrichtung gemäß einer anderen Ausführungsform. Wie in 16 gezeigt ist, ist die Struktur der Multichip-Halbleitervorrichtung 1600 ähnlich zu der der Multichip-Halbleitervorrichtung 100, die in 1 gezeigt ist, mit Ausnahme davon, dass mehrere Lötkugeln 1602 vorhanden sind, die auf der Rückseite der ersten photosensitiven Materialschicht 108 ausgebildet sind. Das Ausbilden der Lötkugeln auf einer photosensitiven Materialschicht wurde oben in Bezug auf 12 beschrieben und wird hier nicht nochmals diskutiert, um eine Wiederholung zu vermeiden. Ein Vorteil davon, dass eine zweite Gruppe von Lötkugeln 1602 auf der Rückseite der ersten photosensitiven Materialschicht 108 vorhanden ist, ist, dass mehrere Multichip-Halbleitervorrichtung 1600 aufeinander gestapelt und elektrisch durch die Lötkugeln 1602 miteinander verbunden werden können.
  • Obwohl Ausführungsformen und ihre Vorteile im Detail beschrieben wurden, ist zu verstehen, dass verschiedene Änderungen, Ersetzungen und Alternierungen hier durchgeführt werden können, ohne vom Geist und dem Schutzumfang der Erfindung abzuweichen, wie er durch die angehängten Ansprüche definiert ist.
  • Des Weiteren ist nicht beabsichtigt, dass der Schutzumfang der vorliegenden Anmeldungen auf die besonderen Ausführungsformen des Prozesses, der Bearbeitung, der Herstellung, der Zusammenstellung der Gegenstände, der Mittel, der Verfahren und Schritte, die in der Beschreibung beschrieben sind, begrenzt ist. Der Fachmann wird aus der Offenbarung der vorliegenden Erfindung, der Prozesse, der Bearbeitung, Herstellung, Zusammenstellung der Gegenstände, Mittel, Verfahren oder Schritte, die gegenwärtig existieren oder später entwickelt werden und die im Wesentlichen dieselben Funktionen ausführen oder im Wesentlichen dieselben Ergebnisse erreichen wie die hier beschriebenen entsprechenden Ausführungsformen, verstehen, dass diese gemäß der Erfindung verwendet werden können. Dementsprechend ist es beabsichtigt, dass die angehängten Ansprüche solche Prozesse, Bearbeitungen, Herstellung, Zusammenstellung der Gegenstände, Mittel, Verfahren oder Schritte in ihren Schutzumfang einschließen.
  • Es folgt eine Liste von Ausführungsformen.
  • Eine Vorrichtung umfasst:
    einen ersten Halbleiterchip, der in einer ersten photosensitiven Materialschicht eingebettet ist;
    einen zweiten Halbleiterchip, der auf den ersten Halbleiterchip gestapelt ist, wobei der zweite Halbleiterchip Seite an Seite mit dem ersten Halbleiterchip verbunden ist;
    eine zweite photosensitive Materialschicht, die auf der ersten photosensitiven Materialschicht ausgebildet ist, wobei der zweite Halbleiterchip in der zweiten photosensitiven Materialschicht eingebettet ist; und
    mehrere Durchkontaktierungen, die in der ersten photosensitiven Materialschicht und der zweiten photosensitiven Materialschicht ausgebildet sind.
  • Die Vorrichtung umfasst vorzugsweise weiter einen dritten Halbleiterchip, der auf dem zweiten Halbleiterchip angeordnet ist, wobei eine Rückseite des dritten Halbleiterchips durch eine erste Klebematerialschicht an die Rückseite des zweiten Halbleiterchips angehaftet ist, wobei der dritte Halbleiterchip in die zweite photosensitive Materialschicht eingebettet ist.
  • Die mehreren Durchkontaktierungen umfassen vorzugsweise eine erste Gruppe von Durchkontaktierungen, die zwischen einer Vorderseite des dritten Halbleiterchips und einer Oberseite der zweiten photosensitiven Materialschicht ausgebildet sind; eine zweite Gruppe von Durchkontaktierungen, die zwischen einer Vorderseite des ersten Halbleiterchips und einer Oberseite der ersten photosensitiven Materialschicht ausgebildet sind; und eine dritte Gruppe von Durchkontaktierungen, die durch die zweite photosensitive Materialschicht ausgebildet sind.
  • Die Vorrichtung umfasst vorzugsweise weiter eine Basisebene, die an einer Rückseite des ersten Halbleiterchips durch eine zweite Klebematerialschicht angehaftet ist; mehrere Metallhöcker, die zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip ausgebildet sind; eine erste Umverteilungsschicht, die auf der ersten photosensitiven Materialschicht ausgebildet ist; eine zweite Umverteilungsschicht, die auf der zweiten photosensitiven Materialschicht ausgebildet ist; eine Unterfüllmaterialschicht, die zwischen dem zweiten Halbleiterchip und der ersten Umverteilungsschicht ausgebildet ist; und mehrere Lötkugeln, die auf der zweiten Umverteilungsschicht ausgebildet sind.
  • Vorzugsweise sind die erste Umverteilungsschicht und die mehreren Metallhöcker so ausgelegt, dass eine Vielzahl von aktiven Schaltkreisen im ersten Halbleiterchip mit einer Vielzahl von aktiven Schaltkreisen im zweiten Halbleiterchip durch Verbindungspfade verbunden ist, die durch die erste Umverteilungsschicht und die mehreren Metallhöcker gebildet werden.
  • Vorzugsweise sind die erste Umverteilungsschicht, die mehreren Metallhöcker, die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht so ausgelegt, dass eine Vielzahl von aktiven Schaltkreisen im ersten Halbleiterchip und eine Vielzahl von aktiven Schaltkreisen im zweiten Halbleiterchip mit den mehreren Lötkugeln durch Verbindungspfade verbunden sind, die durch die erste Umverteilungsschicht, die mehreren Metallhöcker, die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht gebildet werden.
  • Vorzugsweise sind die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht so ausgelegt, dass eine Vielzahl von aktiven Schaltkreisen im dritten Halbleiterchip mit den mehreren Lötkugeln durch Verbindungspfade verbunden ist, die durch die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht gebildet werden.
  • Vorzugsweise ist eine horizontale Länge des ersten Halbleiterchips kleiner als eine horizontale Länge des zweiten Halbleiterchips.
  • Gemäß einer weiteren Ausführungsform der Erfindung umfasst eine Vorrichtung:
    eine erste Halbleiterschicht, umfassend:
    einen ersten Halbleiterchip, der in einer ersten photosensitiven Materialschicht eingebettet ist; und
    mehrere Durchkontaktierungen, die in der ersten photosensitiven Materialschicht ausgebildet sind;
    eine zweite Halbleiterschicht, umfassend:
    einen zweiten Halbleiterchip und einen dritten Halbleiterchip, die durch eine Klebematerialschicht Rückseite an Rückseite aufeinander gestapelt sind;
    eine zweite photosensitive Materialschicht, wobei der zweite Halbleiterchip und der dritte Halbleiterchip in der zweiten photosensitiven Materialschicht eingebettet sind;
    mehrere Durchkontaktierungen, die auf dem dritten Halbleiterchip ausgebildet sind;
    eine dritte Halbleiterschicht, die eine identische Struktur wie die zweite Halbleiterschicht aufweist;
    eine erste Gruppe von Metallhöckern, die zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht ausgebildet sind; und
    eine zweite Gruppe von Metallhöckern, die zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht ausgebildet sind.
  • Die Vorrichtung kann weiter eine erste Gruppe von Lötkugeln umfassen, die auf der dritten Halbleiterschicht ausgebildet sind, wobei die erste Gruppe von Lötkugeln als Eingangs/Ausgangs-Kontaktflächen der Vorrichtung verwendet wird.
  • Vorzugsweise sind die erste Gruppe von Metallhöckern und mehrere Durchkontaktierungen, die in der ersten Halbleiterschicht, der zweiten Halbleiterschicht und der dritten Halbleiterschicht ausgebildet sind, so ausgelegt, dass eine Vielzahl von aktiven Schaltkreisen im ersten Halbleiterchip mit der ersten Gruppe von Lötkugeln durch Verbindungspfade verbunden ist, die durch die erste Gruppe von Metallhöckern und die mehreren Durchkontaktierungen gebildet werden.
  • Vorzugsweise umfasst die Vorrichtung weiter eine zweite Gruppe von Lötkugeln, die auf einer Rückseite der ersten Halbleiterschicht ausgebildet sind, wobei die zweite Gruppe von Lötkugeln als Eingangs-/Ausgangs-Kontaktflächen der Vorrichtung verwendet wird.
  • Vorzugsweise sind die erste Gruppe von Metallhöckern und mehrere Durchkontaktierungen, die in der ersten Halbleiterschicht ausgebildet sind, so ausgelegt, dass eine Vielzahl von aktiven Schaltkreisen im ersten Halbleiterchip mit der zweiten Gruppe von Lötkugeln durch Verbindungspfade verbunden ist, die durch die erste Gruppe von Metallhöckern und die mehreren Durchkontaktierungen gebildet werden.
  • Es sollte angemerkt werden, dass Aspekte oder ausgewählte Elemente der zweiten Ausführungsform bei der ersten Ausführungsform verwendet oder angewendet werden können, und anders herum.
  • Ein weiterer Aspekt der Erfindung betrifft ein Verfahren, umfassend:
    Ausbilden eines rekonfigurierten Wafers durch das Einbetten eines ersten Halbleiterchips in eine erste photosensitive Materialschicht;
    Ausbilden einer ersten Gruppe von Durchkontaktierungen in der ersten photosensitiven Materialschicht;
    Verbinden eines zweiten Halbleiterchips mit dem ersten Halbleiterchip durch mehrere Metallhöcker;
    Anbringen eines dritten Halbleiterchips Rückseite an Rückseite an den zweiten Halbleiterchip unter Verwendung einer ersten Klebeschicht;
    Ausbilden einer zweiten photosensitiven Materialschicht, die den zweiten Halbleiterchip und den dritten Halbleiterchip enthält; und
    Ausbilden einer zweiten Gruppe von Durchkontaktierungen in der zweiten photosensitiven Materialschicht.
  • Vorzugsweise umfasst das Verfahren weiter das Anbringen des ersten Halbleiterchips auf einer Basisebene unter Verwendung einer Klebeschicht und das Abnehmen der Basisebene vom ersten Halbleiterchip.
  • Vorzugsweise umfasst das Verfahren weiter: Ausbilden von mehreren Metallhöckern zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip; Ausbilden einer ersten Umverteilungsschicht auf der ersten photosensitiven Materialschicht; Ausbilden einer zweiten Umverteilungsschicht auf der zweiten photosensitiven Materialschicht; Ausbilden einer Unterfüllmaterialschicht zwischen dem zweiten Halbleiterchip und der ersten Umverteilungsschicht; und Ausbilden von mehreren Lötkugeln auf der zweiten Umverteilungsschicht.
  • Vorzugsweise umfasst das Verfahren weiter das Ausbilden einer zweiten Gruppe von Lötkugeln auf einer Rückseite der ersten photosensitiven Materialschicht.
  • Vorzugsweise umfasst das Verfahren weiter: Ausbilden einer ersten Gruppe von Öffnungen zwischen einer Vorderseite des dritten Halbleiterchips und einer Vorderseite der zweiten photosensitiven Materialschicht; Ausbilden einer zweiten Gruppe von Öffnungen zwischen einer Vorderseite des ersten Halbleiterchips und einer Vorderseite der ersten photosensitiven Materialschicht; und Ausbilden einer dritten Gruppe von Öffnungen durch die zweite photosensitive Materialschicht.
  • Vorzugsweise umfasst das Verfahren weiter: Galvanisieren leitender Materialien in die erste Gruppe von Öffnungen; Galvanisieren leitender Materialien in die zweite Gruppe von Öffnungen; und Galvanisieren leitender Materialien in die dritte Gruppe von Öffnungen.
  • Vorzugsweise umfasst das Verfahren weiter das Sägen des rekonfigurierten Wafers in mehrere Baugruppen, wobei jede Baugruppe mehrere Halbleiterchips umfasst.

Claims (10)

  1. Vorrichtung, umfassend: einen ersten Halbleiterchip, der in einer ersten photosensitiven Materialschicht eingebettet ist; einen zweiten Halbleiterchip, der auf den ersten Halbleiterchip gestapelt ist, wobei der zweite Halbleiterchip Seite an Seite mit dem ersten Halbleiterchip verbunden ist; eine zweite photosensitive Materialschicht, die auf der ersten photosensitiven Materialschicht ausgebildet ist, wobei der zweite Halbleiterchip in der zweiten photosensitiven Materialschicht eingebettet ist; und mehrere Durchkontaktierungen, die in der ersten photosensitiven Materialschicht und der zweiten photosensitiven Materialschicht ausgebildet sind.
  2. Vorrichtung nach Anspruch 1, weiter umfassend: einen dritten Halbleiterchip, der auf dem zweiten Halbleiterchip angeordnet ist, wobei eine Rückseite des dritten Halbleiterchips durch eine erste Klebematerialschicht an die Rückseite des zweiten Halbleiterchips angehaftet ist, wobei der dritte Halbleiterchip in die zweite photosensitive Materialschicht eingebettet ist.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die mehreren Durchkontaktierungen umfassen: eine erste Gruppe von Durchkontaktierungen, die zwischen einer Vorderseite des dritten Halbleiterchips und einer Oberseite der zweiten photosensitiven Materialschicht ausgebildet sind; eine zweite Gruppe von Durchkontaktierungen, die zwischen einer Vorderseite des ersten Halbleiterchips und einer Oberseite der ersten photosensitiven Materialschicht ausgebildet sind; und eine dritte Gruppe von Durchkontaktierungen, die durch die zweite photosensitive Materialschicht ausgebildet sind.
  4. Vorrichtung nach einem der vorstehenden Ansprüche, weiter umfassend: eine Basisebene, die an einer Rückseite des ersten Halbleiterchips durch eine zweite Klebematerialschicht angehaftet ist; mehrere Metallhöcker, die zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip ausgebildet sind; eine erste Umverteilungsschicht, die auf der ersten photosensitiven Materialschicht ausgebildet ist; eine zweite Umverteilungsschicht, die auf der zweiten photosensitiven Materialschicht ausgebildet ist; eine Unterfüllmaterialschicht, die zwischen dem zweiten Halbleiterchip und der ersten Umverteilungsschicht ausgebildet ist; und mehrere Lötkugeln, die auf der zweiten Umverteilungsschicht ausgebildet sind.
  5. Vorrichtung nach Anspruch 4, wobei die erste Umverteilungsschicht und die mehreren Metallhöcker so ausgelegt sind, dass eine Vielzahl von aktiven Schaltkreisen im ersten Halbleiterchip mit einer Vielzahl von aktiven Schaltkreisen im zweiten Halbleiterchip durch Verbindungspfade verbunden ist, die durch die erste Umverteilungsschicht und die mehreren Metallhöcker gebildet werden.
  6. Vorrichtung nach Anspruch 4, wobei die erste Umverteilungsschicht, die mehreren Metallhöcker, die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht so ausgelegt sind, dass eine Vielzahl von aktiven Schaltkreisen im ersten Halbleiterchip und eine Vielzahl von aktiven Schaltkreisen im zweiten Halbleiterchip mit den mehreren Lötkugeln durch Verbindungspfade verbunden ist, die durch die erste Umverteilungsschicht, die mehreren Metallhöcker, die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht gebildet werden.
  7. Vorrichtung nach Anspruch 4, wobei die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht so ausgelegt sind, dass eine Vielzahl von aktiven Schaltkreisen im dritten Halbleiterchip mit den mehreren Lötkugeln durch Verbindungspfade verbunden ist, die durch die mehreren Durchkontaktierungen und die zweite Umverteilungsschicht gebildet werden.
  8. Vorrichtung, umfassend: eine erste Halbleiterschicht, umfassend: einen ersten Halbleiterchip, der in einer ersten photosensitiven Materialschicht eingebettet ist; und mehrere Durchkontaktierungen, die in der ersten photosensitiven Materialschicht ausgebildet sind; eine zweite Halbleiterschicht, umfassend: einen zweiten Halbleiterchip und einen dritten Halbleiterchip, die durch eine Klebematerialschicht Rückseite an Rückseite aufeinander gestapelt sind; eine zweite photosensitive Materialschicht, wobei der zweite Halbleiterchip und der dritte Halbleiterchip in der zweiten photosensitiven Materialschicht eingebettet sind; mehrere Durchkontaktierungen, die auf dem dritten Halbleiterchip ausgebildet sind; eine dritte Halbleiterschicht, die eine identische Struktur wie die zweite Halbleiterschicht aufweist; eine erste Gruppe von Metallhöckern, die zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht ausgebildet sind; und eine zweite Gruppe von Metallhöckern, die zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht ausgebildet sind.
  9. Verfahren, umfassend: Ausbilden eines rekonfigurierten Wafers durch das Einbetten eines ersten Halbleiterchips in eine erste photosensitive Materialschicht; Ausbilden einer ersten Gruppe von Durchkontaktierungen in der ersten photosensitiven Materialschicht; Verbinden eines zweiten Halbleiterchips mit dem ersten Halbleiterchip durch mehrere Metallhöcker; Anbringen eines dritten Halbleiterchips Rückseite an Rückseite an den zweiten Halbleiterchip unter Verwendung einer ersten Klebeschicht; Ausbilden einer zweiten photosensitiven Materialschicht, die den zweiten Halbleiterchip und den dritten Halbleiterchip enthält; und Ausbilden einer zweiten Gruppe von Durchkontaktierungen in der zweiten photosensitiven Materialschicht.
  10. Verfahren nach Anspruch 9, weiter umfassend: Ausbilden von mehreren Metallhöckern zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip; Ausbilden einer ersten Umverteilungsschicht auf der ersten photosensitiven Materialschicht; Ausbilden einer zweiten Umverteilungsschicht auf der zweiten photosensitiven Materialschicht; Ausbilden einer Unterfüllmaterialschicht zwischen dem zweiten Halbleiterchip und der ersten Umverteilungsschicht; und Ausbilden von mehreren Lötkugeln auf der zweiten Umverteilungsschicht.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3125292A1 (de) * 2015-07-30 2017-02-01 MediaTek Inc. Halbleitergehäusestruktur und verfahren zur formung davon

Families Citing this family (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11445617B2 (en) * 2011-10-31 2022-09-13 Unimicron Technology Corp. Package structure and manufacturing method thereof
KR101394203B1 (ko) * 2011-12-29 2014-05-14 주식회사 네패스 적층형 반도체 패키지 및 그 제조 방법
US9171823B2 (en) 2011-12-30 2015-10-27 Stmicroelectronics Pte Ltd Circuit module with multiple submodules
JP5728423B2 (ja) * 2012-03-08 2015-06-03 株式会社東芝 半導体装置の製造方法、半導体集積装置及びその製造方法
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9059107B2 (en) * 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9349616B2 (en) * 2013-03-13 2016-05-24 Stats Chippac, Ltd. Semiconductor device and method of forming WLCSP with semiconductor die embedded within interconnect structure
US20140264831A1 (en) * 2013-03-14 2014-09-18 Thorsten Meyer Chip arrangement and a method for manufacturing a chip arrangement
US9312198B2 (en) * 2013-03-15 2016-04-12 Intel Deutschland Gmbh Chip package-in-package and method thereof
US9190389B2 (en) 2013-07-26 2015-11-17 Infineon Technologies Ag Chip package with passives
US9070568B2 (en) * 2013-07-26 2015-06-30 Infineon Technologies Ag Chip package with embedded passive component
KR102170192B1 (ko) 2013-08-22 2020-10-26 삼성전자주식회사 본딩 방법, 본딩 장치, 그리고 기판 제조 방법
US9111870B2 (en) 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9184128B2 (en) * 2013-12-13 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package and methods of forming the same
KR102122456B1 (ko) * 2013-12-20 2020-06-12 삼성전자주식회사 실리콘 관통 비아 플러그들을 갖는 반도체 소자 및 이를 포함하는 반도체 패키지
US9870946B2 (en) 2013-12-31 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and method of forming same
US9396300B2 (en) * 2014-01-16 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
US9721852B2 (en) 2014-01-21 2017-08-01 International Business Machines Corporation Semiconductor TSV device package to which other semiconductor device package can be later attached
US9583460B2 (en) * 2014-02-14 2017-02-28 Qualcomm Incorporated Integrated device comprising stacked dies on redistribution layers
US9230936B2 (en) * 2014-03-04 2016-01-05 Qualcomm Incorporated Integrated device comprising high density interconnects and redistribution layers
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9527723B2 (en) 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
TWI517343B (zh) * 2014-03-25 2016-01-11 恆勁科技股份有限公司 覆晶堆疊封裝結構及其製作方法
US20150282367A1 (en) * 2014-03-27 2015-10-01 Hans-Joachim Barth Electronic assembly that includes stacked electronic components
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9508703B2 (en) * 2014-04-30 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked dies with wire bonds and method
KR102258743B1 (ko) 2014-04-30 2021-06-02 삼성전자주식회사 반도체 패키지의 제조 방법, 이에 의해 형성된 반도체 패키지 및 이를 포함하는 반도체 장치
TW201543641A (zh) * 2014-05-12 2015-11-16 Xintex Inc 晶片封裝體及其製造方法
US9893043B2 (en) * 2014-06-06 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a chip package
US9496196B2 (en) 2014-08-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of manufacture thereof
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
JP2016058655A (ja) * 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
US9570322B2 (en) 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
KR101654433B1 (ko) 2014-12-03 2016-09-05 앰코 테크놀로지 코리아 주식회사 센서 패키지 및 그 제조 방법
KR102156483B1 (ko) * 2014-12-19 2020-09-15 인텔 아이피 코포레이션 개선된 인터커넥트 대역폭을 갖는 적층된 반도체 디바이스 패키지
US20160240457A1 (en) * 2015-02-18 2016-08-18 Altera Corporation Integrated circuit packages with dual-sided stacking structure
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
KR101952676B1 (ko) * 2015-03-26 2019-02-27 정문기 센서 패키지 구조
US9659907B2 (en) * 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package
US9601471B2 (en) * 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
US10032756B2 (en) 2015-05-21 2018-07-24 Mediatek Inc. Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same
US9905551B2 (en) 2015-06-09 2018-02-27 Sts Semiconductor & Telecommunications Co., Ltd. Method of manufacturing wafer level packaging including through encapsulation vias
KR101705331B1 (ko) * 2015-06-09 2017-02-22 주식회사 에스에프에이반도체 반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법
KR101707172B1 (ko) * 2015-06-10 2017-02-15 주식회사 에스에프에이반도체 웨이퍼 레벨 패키지의 제조 방법
KR101694932B1 (ko) * 2015-06-09 2017-01-23 주식회사 에스에프에이반도체 반도체 패키지 및 웨이퍼 레벨 패키지의 제조 방법
US9966358B2 (en) * 2015-06-17 2018-05-08 Xintec Inc. Chip package
CN205984956U (zh) * 2015-06-26 2017-02-22 Pep创新私人有限公司 半导体封装
US9842826B2 (en) 2015-07-15 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN105261611B (zh) * 2015-10-15 2018-06-26 矽力杰半导体技术(杭州)有限公司 芯片的叠层封装结构及叠层封装方法
US9673148B2 (en) * 2015-11-03 2017-06-06 Dyi-chung Hu System in package
US9953892B2 (en) 2015-11-04 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer based-semiconductor structure with cavity
US10872879B2 (en) 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
TWI569390B (zh) * 2015-11-16 2017-02-01 矽品精密工業股份有限公司 電子封裝件及其製法
US9627365B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
KR102508551B1 (ko) * 2015-12-11 2023-03-13 에스케이하이닉스 주식회사 웨이퍼 레벨 패키지 및 제조 방법
US9837360B2 (en) * 2015-12-11 2017-12-05 SK Hynix Inc. Wafer level packages and electronics system including the same
JP2017123459A (ja) 2016-01-08 2017-07-13 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板
DE112017001101T5 (de) * 2016-03-01 2018-11-29 Sony Corporation Halbleitervorrichtung, elektronisches Modul, elektronische Einrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
US9799616B2 (en) * 2016-03-08 2017-10-24 Dyi-chung Hu Package substrate with double sided fine line RDL
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10236245B2 (en) * 2016-03-23 2019-03-19 Dyi-chung Hu Package substrate with embedded circuit
KR102473408B1 (ko) 2016-03-29 2022-12-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101966328B1 (ko) 2016-03-29 2019-04-05 삼성전기주식회사 인쇄회로기판 및 그 제조방법
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
CN105957844B (zh) * 2016-06-15 2018-07-27 通富微电子股份有限公司 封装结构
CN105870024B (zh) * 2016-06-15 2018-07-27 通富微电子股份有限公司 ***级封装方法
US9818729B1 (en) * 2016-06-16 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method
US10204884B2 (en) * 2016-06-29 2019-02-12 Intel Corporation Multichip packaging for dice of different sizes
CN107611099B (zh) * 2016-07-12 2020-03-24 晟碟信息科技（上海）有限公司 包括多个半导体裸芯的扇出半导体装置
US10332841B2 (en) * 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US10163860B2 (en) * 2016-07-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
CN106129017A (zh) * 2016-08-10 2016-11-16 江阴芯智联电子科技有限公司 双向集成埋入式pop封装结构及其制作方法
US10672741B2 (en) 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
TWI676259B (zh) * 2016-09-02 2019-11-01 矽品精密工業股份有限公司 電子封裝件及其製法
US10141276B2 (en) * 2016-09-09 2018-11-27 Powertech Technology Inc. Semiconductor package structure and manufacturing method thereof
US10157828B2 (en) * 2016-09-09 2018-12-18 Powertech Technology Inc. Chip package structure with conductive pillar and a manufacturing method thereof
US9859245B1 (en) 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
KR102576085B1 (ko) * 2016-10-10 2023-09-06 삼성전자주식회사 반도체 패키지
US20180114786A1 (en) * 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure
US10002852B1 (en) * 2016-12-15 2018-06-19 Dyi-chung Hu Package on package configuration
FR3060846B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Procede d’integration de puces de puissance et de bus barres formant dissipateurs thermiques
US11107763B2 (en) * 2016-12-30 2021-08-31 Intel Corporation Interconnect structure for stacked die in a microelectronic device
DE102017200122B4 (de) 2017-01-05 2020-07-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Wafer Level Package mit integrierten Antennen und Mittel zum Schirmen, System dieses umfassend und Verfahren zu dessen Herstellung
DE102017200124A1 (de) 2017-01-05 2018-07-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Wafer Level Packages mit integrierter oder eingebetteter Antenne
DE102017200121A1 (de) * 2017-01-05 2018-07-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Wafer Level Package mit zumindest einem integrierten Antennenelement
CN108346637B (zh) * 2017-01-24 2019-10-08 比亚迪股份有限公司 一种功率模块及其制造方法
TWI612627B (zh) * 2017-01-26 2018-01-21 矽品精密工業股份有限公司 電子封裝件及其製法
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10290584B2 (en) * 2017-05-31 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
US10763242B2 (en) * 2017-06-23 2020-09-01 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US10192843B1 (en) 2017-07-26 2019-01-29 Micron Technology, Inc. Methods of making semiconductor device modules with increased yield
US10475747B2 (en) * 2017-08-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method for fabricating the same
US11328969B2 (en) * 2017-11-16 2022-05-10 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
US10211141B1 (en) 2017-11-17 2019-02-19 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10276523B1 (en) 2017-11-17 2019-04-30 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10396053B2 (en) * 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10566301B2 (en) 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
KR102025906B1 (ko) 2017-12-06 2019-11-04 삼성전자주식회사 안테나 모듈
KR102455427B1 (ko) 2017-12-20 2022-10-17 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
TWI662695B (zh) * 2017-12-28 2019-06-11 財團法人工業技術研究院 晶圓級晶片尺寸封裝結構
US10510705B2 (en) 2017-12-29 2019-12-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a second encapsulant extending in a cavity defined by a first encapsulant
TWI800591B (zh) * 2018-01-15 2023-05-01 美商艾馬克科技公司 半導體封裝以及其製造方法
JP2019149507A (ja) * 2018-02-28 2019-09-05 東芝メモリ株式会社 半導体装置及びその製造方法
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US10658287B2 (en) * 2018-05-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a tapered protruding pillar portion
CN108831861A (zh) * 2018-08-09 2018-11-16 苏州晶方半导体科技股份有限公司 堆叠式芯片封装方法及封装结构
KR102536269B1 (ko) * 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102679997B1 (ko) * 2018-12-17 2024-07-02 삼성전기주식회사 인쇄회로기판
EP3891806A4 (de) 2019-04-15 2022-10-12 Yangtze Memory Technologies Co., Ltd. Einheitliche halbleiterbauelemente mit prozessor und heterogenen speichern und verfahren zu deren herstellung
KR20240045345A (ko) 2019-04-15 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
US10867966B2 (en) * 2019-04-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, package-on-package structure and method of fabricating the same
CN110720143B (zh) 2019-04-30 2021-01-29 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
US11189545B2 (en) * 2019-06-20 2021-11-30 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US11063019B2 (en) * 2019-07-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, chip structure and method of fabricating the same
US11251100B2 (en) * 2019-09-25 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an anti-arcing pattern disposed on a passivation layer and method of fabricating the semiconductor structure
US11145627B2 (en) 2019-10-04 2021-10-12 Winbond Electronics Corp. Semiconductor package and manufacturing method thereof
KR20210076584A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210076582A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210109179A (ko) 2020-02-27 2021-09-06 삼성전자주식회사 반도체 패키지
US20220149007A1 (en) * 2020-06-16 2022-05-12 Institute of semiconductors, Guangdong Academy of Sciences Chip packaging structure and method
US11164853B1 (en) * 2021-02-08 2021-11-02 Xintec Inc. Chip package and manufacturing method thereof
KR20220117032A (ko) 2021-02-16 2022-08-23 삼성전자주식회사 반도체 패키지
WO2023008111A1 (ja) * 2021-07-26 2023-02-02 株式会社村田製作所 インターポーザ
US20230282614A1 (en) * 2022-03-01 2023-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
JP2023140679A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体デバイス
TWI824764B (zh) * 2022-10-07 2023-12-01 力成科技股份有限公司 堆疊型封裝結構及其製造方法
CN118098994A (zh) * 2022-11-21 2024-05-28 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
CN116960108B (zh) * 2023-09-21 2023-12-08 江苏展芯半导体技术有限公司 一种芯片封装结构及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040070083A1 (en) * 2002-10-15 2004-04-15 Huan-Ping Su Stacked flip-chip package
US20050212126A1 (en) * 2002-11-05 2005-09-29 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US4990462A (en) 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US6213376B1 (en) 1998-06-17 2001-04-10 International Business Machines Corp. Stacked chip process carrier
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6271059B1 (en) 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
US6243272B1 (en) 1999-06-18 2001-06-05 Intel Corporation Method and apparatus for interconnecting multiple devices on a circuit board
JP4251421B2 (ja) 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6600222B1 (en) 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
US6790748B2 (en) 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US6908565B2 (en) 2002-12-24 2005-06-21 Intel Corporation Etch thinning techniques for wafer-to-wafer vertical stacks
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US6946384B2 (en) 2003-06-06 2005-09-20 Intel Corporation Stacked device underfill and a method of fabrication
US7320928B2 (en) 2003-06-20 2008-01-22 Intel Corporation Method of forming a stacked device filler
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7307005B2 (en) 2004-06-30 2007-12-11 Intel Corporation Wafer bonding with highly compliant plate having filler material enclosed hollow core
US7087538B2 (en) 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
TWI260056B (en) * 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7557597B2 (en) 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security
US7402515B2 (en) 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7432592B2 (en) 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
US7528494B2 (en) 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US7402442B2 (en) 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
US7279795B2 (en) 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US20080174008A1 (en) * 2007-01-18 2008-07-24 Wen-Kun Yang Structure of Memory Card and the Method of the Same
US7576435B2 (en) 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
KR100874924B1 (ko) * 2007-05-15 2008-12-19 삼성전자주식회사 칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
KR101501739B1 (ko) 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
KR100997793B1 (ko) 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR101009130B1 (ko) 2009-02-05 2011-01-18 삼성전기주식회사 웨이퍼 레벨 방열 패키지 및 그 제조방법
KR20110004120A (ko) 2009-07-07 2011-01-13 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
US8076184B1 (en) 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040070083A1 (en) * 2002-10-15 2004-04-15 Huan-Ping Su Stacked flip-chip package
US20050212126A1 (en) * 2002-11-05 2005-09-29 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3125292A1 (de) * 2015-07-30 2017-02-01 MediaTek Inc. Halbleitergehäusestruktur und verfahren zur formung davon
US9786632B2 (en) 2015-07-30 2017-10-10 Mediatek Inc. Semiconductor package structure and method for forming the same
US10256210B2 (en) 2015-07-30 2019-04-09 Mediatek Inc. Semiconductor package structure and method for forming the same

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