DE102012106892A1 - Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis - Google Patents

Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis Download PDF

Info

Publication number
DE102012106892A1
DE102012106892A1 DE102012106892A DE102012106892A DE102012106892A1 DE 102012106892 A1 DE102012106892 A1 DE 102012106892A1 DE 102012106892 A DE102012106892 A DE 102012106892A DE 102012106892 A DE102012106892 A DE 102012106892A DE 102012106892 A1 DE102012106892 A1 DE 102012106892A1
Authority
DE
Germany
Prior art keywords
layer
encapsulation component
carrier
attaching
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102012106892A
Other languages
English (en)
Other versions
DE102012106892B4 (de
Inventor
Kuo-Chung Yee
Chen-Hua Yu
Yeong-Jyh Lin
Chia-Hsiang Lin
Liang-Ju Yen
Chun Hui Yu
Lawrence Chiang Sheu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102012106892A1 publication Critical patent/DE102012106892A1/de
Application granted granted Critical
Publication of DE102012106892B4 publication Critical patent/DE102012106892B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Ein Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionale integrierte Schaltkreise umfasst Folgendes: Anbringen einer Metallschicht auf einem ersten Träger, Anbringen einer ersten Seite einer Kapselungskomponente auf der Metallschicht, wobei die Kapselungskomponente mehrere Durchkontakte umfasst. Das Verfahren umfasst des Weiteren Folgendes: Befüllen der mehreren Durchkontakte mit einem Metallmaterial mittels eines elektrochemischen Plattierungsprozesses, wobei die Metallschicht als eine Elektrode für den elektrochemischen Plattierungsprozess fungiert, Anbringen eines zweiten Trägers auf einer zweiten Seite der Kapselungskomponente, Ablösen des ersten Trägers von der Kapselungskomponente, Ausbilden einer Photoresistschicht auf der Metallschicht, Strukturieren der Photoresistschicht und Ablösen frei liegender Abschnitte der Metallschicht.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Halbleiter-Industrie hat aufgrund kontinuierlicher Verbesserungen bei der Integrationsdichte einer Vielzahl verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein enormes Wachstum erfahren. Zum größten Teil entstammt diese Verbesserung bei der Integrationsdichte wiederholten Reduzierungen der Mindestgröße von Strukturelementen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da der Bedarf an noch kleineren elektronischen Bauelementen in letzter Zeit wächst, besteht ebenfalls Bedarf an kleineren und kreativeren Verkapselungstechniken für Halbleiter-Chips.
  • Im Zuge der Weiterentwicklung der Halbleitertechnologien haben sich dreidimensionale integrierte Schaltkreise als eine effektive Alternative zur weiteren Reduzierung der physischen Größe eines Halbleiter-Chips herausgebildet. In einem dreidimensionalen integrierten Schaltkreis werden aktive Schaltkreise, wie zum Beispiel Logik, Speicher, Prozessorschaltkreise und dergleichen, auf verschiedenen Wafern hergestellt, und jeder Wafer-Chip wird mittels Pick-and-Place-Techniken auf eine Gehäusekomponente gestapelt. Eine viel höhere Dichte kann durch Verwendung dreidimensionaler integrierter Schaltkreise erreicht werden. Insgesamt können dreidimensionale integrierte Schaltkreise kleinere Formfaktoren, Kosteneffektivität, erhöhte Leistung und geringeren Stromverbrauch erreichen.
  • Ein dreidimensionaler integrierter Schaltkreis kann einen IC-Chip, einen Interposer und ein Gehäuse-Substrat umfassen. Genauer gesagt, ist der IC-Chip an einer ersten Seite des Interposers mittels mehrerer Löthöcker angebracht. Löthöcker werden verwendet, um eine elektrische Verbindung zwischen dem IC-Chip und dem Interposer herzustellen. Eine zweite Seite des Interposers ist an dem Gehäuse-Substrat mittels mehrerer Zwischenverbindungs-Bondhügel angebracht. Zwischenverbindungs-Bondhügel, wie zum Beispiel Lötperlen, können eine elektrische Verbindung zwischen dem Interposer und dem Gehäuse-Substrat herstellen, wodurch wiederum eine elektrische Verbindung zu einer gedruckten Leiterplatte über mehrere Gehäuse-Anschlussdrähte hergestellt wird.
  • Um mögliche Ausfälle von Lötstellen zwischen dem IC-Chip und dem Gehäuse-Substrat aufgrund thermischer Beanspruchungen zu reduzieren, wird der Interposer verwendet, um einen Anpassungs-Wärmeausdehnungskoeffizienten für den IC-Chip bereitzustellen. Der Interposer übernimmt außerdem die Adaptierung zwischen kleineren Kontaktinseln mit verringertem Abstand auf einem IC-Chip und größeren Kontaktinseln mit höherem Abstand an einem Gehäuse-Substrat. Außerdem kann der Interposer eine Vielzahl verschiedener Schaltkreiselemente umfassen. Diese Schaltkreiselemente können aktive, passive oder eine Kombination aus aktiven und passiven Elementen sein.
  • Dreidimensionale integrierte Schaltkreise haben einige Vorteile. Ein vorteilhaftes Merkmal des vertikalen Kapselns mehrerer Halbleiter-Chips ist, dass dreidimensionale Kapselungstechniken die Herstellungskosten reduzieren können. Ein weiteres vorteilhaftes Merkmal dreidimensionaler Halbleiter-Bauelemente ist, dass durch Verwenden verschiedener Zwischenverbindungs-Bondhügel parasitische Verluste verringert werden.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren gemäß dem unabhängigen Anspruch 1. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen 2 bis 6 definiert.
  • Die vorliegende Erfindung betrifft außerdem ein weiteres Verfahren gemäß dem unabhängigen Anspruch 7, das Folgendes umfasst: Anbringen einer Metallfolienschicht auf einem ersten Träger; Anbringen einer ersten Seite einer Kapselungskomponente auf der Metallfolienschicht, wobei die Kapselungskomponente mehrere Durchgangslöcher umfasst; und Anwenden eines elektrochemischen Plattierungsprozesses auf die Kapselungskomponente dergestalt, dass ein Metallmaterial die mehreren Durchgangslöcher füllt, um mehrere Durchkontakte zu bilden, wobei die Metallfolienschicht als eine Elektrode für den elektrochemischen Plattierungsprozess verwendet wird.
  • In einer bevorzugten Ausführungsform umfasst das weitere Verfahren des Weiteren Folgendes: Anbringen eines zweiten Trägers auf einer zweiten Seite der Kapselungskomponente; und Ablösen des ersten Trägers von der Kapselungskomponente.
  • In einer weiteren bevorzugten Ausführungsform umfasst das weitere Verfahren des Weiteren Folgendes: Ausbilden einer Photoresistschicht auf der Metallschicht; Strukturieren der Photoresistschicht; Ätzen frei liegender Abschnitte der Metallfolienschicht, um eine Umverteilungsschicht zu bilden; und Entfernen verbliebener Abschnitte der Photoresistschicht mittels eines Photoresist-Abziehprozesses.
  • In einer Ausführungsform des weiteren Verfahrens wird die weitere Metallfolienschicht aus Kupfer gebildet; die Kapselungskomponente ist ein Interposer; und das Metallmaterial ist Kupfer.
  • In einer anderen Ausführungsform des weiteren Verfahrens hat der Interposer eine Dicke in einem Bereich von etwa 50 bis etwa 800 μm.
  • In einer weiteren Ausführungsform des weiteren Verfahrens ist die Kapselungskomponente ein Halbleiter-Chip.
  • In einer weiteren Ausführungsform des weiteren Verfahrens ist die Kapselungskomponente ein Gehäuse-Substrat.
  • Die vorliegende Erfindung betrifft außerdem ein weiteres Verfahren nach Anspruch 8, das Folgendes umfasst:
    Ausbilden einer Umverteilungsschicht auf einer ersten Seite einer Kapselungskomponente, das Folgendes umfasst:
    Anbringen einer Metallschicht auf einem ersten Träger;
    Anbringen der ersten Seite einer Kapselungskomponente auf der Metallschicht, wobei die Kapselungskomponente mehrere Durchkontakte umfasst;
    Befüllen der mehreren Durchgangslöcher mit einem Metallmaterial mittels eines elektrochemischen Plattierungsprozesses, wobei die Metallschicht als eine Elektrode für den elektrochemischen Plattierungsprozess verwendet wird;
    Anbringen eines zweiten Trägers auf einer zweiten Seite der Kapselungskomponente;
    Ablösen des ersten Trägers von der Kapselungskomponente;
    Ausbilden einer Photoresistschicht auf der Metallschicht;
    Strukturieren der Photoresistschicht; und
    Ätzen frei liegender Abschnitte der Metallschicht zum Ausbilden der Umverteilungsschicht auf der ersten Seite der Kapselungskomponente;
    Ausbilden einer unter dem Bondhügel befindlichen Metallisierungsstruktur auf der Umverteilungsschicht; und
    Ausbilden eines Zwischenverbindungs-Bondhügels auf der unter dem Bondhügel befindlichen Metallisierungsstruktur.
  • Bevorzugt umfasst das weitere Verfahren des Weiteren Folgendes: Ausbilden einer zweiten Umverteilungsschicht auf der zweiten Seite der Kapselungskomponente; Anbringen eines Halbleiter-Chips auf der zweiten Seite der Kapselungskomponente durch mehrere Mikro-Zwischenverbindungs-Bondhügel; und Ausbilden einer Verkapselungsschicht auf der Kapselungskomponente.
  • In einer Ausführungsform des weiteren Verfahrens ist die Kapselungskomponente ein Interposer.
  • In einer anderen Ausführungsform des weiteren Verfahrens hat der Interposer eine Dicke in einem Bereich von etwa 50 bis etwa 800 μm.
  • In einer weiteren Ausführungsform des weiteren Verfahrens ist der Halbleiter-Chip in die Verkapselungsschicht eingebettet.
  • In einer weiteren Ausführungsform des weiteren Verfahrens ist die Metallschicht eine Kupferfolienschicht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit dem begleitenden Zeichnungen Bezug genommen, in denen Folgendes dargestellt ist:
  • 1 veranschaulicht eine Querschnittsansicht eines dreidimensionalen integrierten Schaltkreises gemäß einer Ausführungsform;
  • 2 veranschaulicht eine Querschnittsansicht des Anordnens eines Interposers auf einem ersten Träger gemäß einer Ausführungsform;
  • 3 veranschaulicht eine Querschnittsansicht des in 2 gezeigten Halbleiter-Bauelements, nachdem die Dielektrikum-Schicht entfernt wurde, gemäß einer Ausführungsform;
  • 4 veranschaulicht eine Querschnittsansicht des in 3 gezeigten Halbleiter-Bauelements, nachdem mehrere Durchkontakte in dem Interposer ausgebildet wurden, gemäß einer Ausführungsform;
  • 5 veranschaulicht eine Querschnittsansicht des in 4 gezeigten Halbleiter-Bauelements, nachdem ein zweiter Träger auf dem Interposer montiert wurde, gemäß einer Ausführungsform;
  • 6 veranschaulicht einen Prozess zum Entfernen des ersten Trägers von dem in 5 gezeigten Halbleiter-Bauelement;
  • 7 veranschaulicht eine Querschnittsansicht des Ausbildens mehrerer Öffnungen in einer Photoresistschicht, gemäß einer Ausführungsform;
  • 8 veranschaulicht eine Querschnittsansicht des in 7 gezeigten Halbleiter-Bauelements, nachdem die frei liegenden Abschnitte der Kupferfolienschicht entfernt wurden; und
  • 9 veranschaulicht eine Querschnittsansicht des in 8 gezeigten Halbleiter-Bauelements, nachdem die Photoresistschicht entfernt wurde, gemäß einer Ausführungsform.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren bezeichnen allgemein entsprechende Teile, sofern nichts anderes angegeben ist. Die Figuren sind so gezeichnet, dass die relevanten Aspekte der verschiedenen Ausführungsformen deutlich hervortreten, und sind nicht unbedingt maßstabsgetreu.
  • DETAILLIERTE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung der vorliegenden Ausführungsformen werden im Folgenden im Detail besprochen. Es versteht sich jedoch, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte hervorbringt, die in einer breiten Vielzahl verschiedener konkreter Kontexte verkörpert sein können. Die konkret besprochenen Ausführungsformen veranschaulichen lediglich konkrete Wege der Herstellung und Verwendung der Ausführungsformen der Offenbarung und beschränken nicht den Geltungsbereich der Offenbarung.
  • Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem konkreten Kontext beschrieben: einem dreidimensionalen integrierten Schaltkreis. Die Ausführungsformen der Offenbarung können aber auch auf eine Vielzahl verschiedener Halbleiter-Bauelemente angewendet werden. Im Weiteren werden verschiedene Ausführungsformen mit Bezug auf die begleitenden Zeichnungen im Detail erläutert.
  • 1 veranschaulicht eine Querschnittsansicht eines dreidimensionalen integrierten Schaltkreises gemäß einer Ausführungsform. Ein dreidimensionaler integrierter Schaltkreis 100 kann einen IC-Chip 102 umfassen, der auf eine Gehäusekomponente 106 gestapelt ist. Wie in 1 gezeigt, ist der IC-Chip 102 an einer ersten Seite der Gehäusekomponente 106 mittels mehrerer Zwischenverbindungskomponenten angebracht, die Metallpfeiler-Bondhügel 122, Mikro-Bondhügel 120 und eine Umverteilungsschicht 124 umfassen. Außerdem kann eine Verkapselungsschicht 104 vorhanden sein, die auf der Kapselungskomponente 106 ausgebildet wird. Insbesondere sind der integrierte Schaltkreis 102 und die Zwischenverbindungskomponenten (zum Beispiel Mikro-Bondhügel 120 und Umverteilungsschicht 124) in die Verkapselungsschicht 104 eingebettet.
  • Gemäß einer Ausführungsform kann die Kapselungskomponente 106 ein Interposer sein. Der Einfachheit halber kann in dieser Beschreibung die Kapselungskomponente 106 alternativ auch als ein Interposer 106 bezeichnet werden. Der Interposer 106 kann aus Silicium, Glas und/oder dergleichen bestehen. Wie in 1 gezeigt, kann der Interposer 106 mehrere Durchkontakte 116 umfassen, die in den Interposer 106 eingebettet sind. Der Interposer 106 kann des Weiteren eine auf einer ersten Seite befindliche Umverteilungsschicht 124 umfassen, die auf der ersten Seite des Interposers 106 ausgebildet ist. Nachdem der IC-Chip 102 an den Interposer 106 gebondet wurde, werden die aktiven Schaltkreise des IC-Chips 102 durch einen leitfähigen Kanal, der durch die Umverteilungsschicht 124, die Mikro-Bondhügel 120 und die Metallpfeiler-Bondhügel 122 gebildet wird, an die Durchkontakte des Interposers 106 gekoppelt.
  • Eine zweite Seite des Interposers 106 kann mittels mehrerer Zwischenverbindungs-Bondhügel 110 an einem (nicht gezeigten) Gehäuse-Substrat angebracht sein. Gemäß einer Ausführungsform können diese Zwischenverbindungs-Bondhügel 110 Lötperlen sein. Wie in 1 gezeigt, ist die Umverteilungsschicht 124 mit ihrem entsprechenden Durchkontakt 116 verbunden. Des Weiteren ist der Durchkontakt 116 mit seinem entsprechenden Zwischenverbindungs-Bondhügel 110 durch eine Umverteilungsschicht 114 und eine unter dem Bondhügel befindliche Metallisierungsstruktur 112 verbunden. Als solches können der Metallpfeiler-Bondhügel 122, die Lötperle 120, die Umverteilungsschicht 124, der Durchkontakt 116, die Umverteilungsschicht 114, die unter dem Bondhügel befindliche Metallisierungsstruktur 112 und der Zwischenverbindungs-Bondhügel 110 einen leitfähigen Pfad zwischen den aktiven Schaltkreisen des IC-Chips 102 und dem Gehäuse-Substrat (nicht gezeigt) bilden, der wiederum eine elektrische Verbindung durch mehrere Gehäuse-Anschlussdrähte zu einer gedruckten Leiterplatte oder dergleichen herstellt.
  • Die 2–9 sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Umverteilungsschichten und Durchkontakten gemäß einer Ausführungsform. 2 veranschaulicht eine Querschnittsansicht des Anordnens eines Interposers auf einem ersten Träger gemäß einer Ausführungsform.
  • Der erste Träger 202 kann aus einer breiten Vielzahl verschiedener Materialien gebildet werden, darunter Glas, Silicium, Keramik und/oder dergleichen.
  • Wie in 2 gezeigt, wird eine Metallschicht 206 vorübergehend an dem ersten Träger 202 angebracht. Gemäß einer Ausführungsform kann die Metallschicht 206 eine Kupferfolienschicht sein. Alternativ kann die Metallschicht 206 ein anderes geeignetes leitfähiges Material sein, wie zum Beispiel Kupferlegierungen, Aluminium, Wolfram, Silber und Kombinationen davon. In dieser Beschreibung wird die Metallschicht 206 der Einfachheit halber alternativ als eine Kupferfolienschicht 206 bezeichnet. Die Kupferfolienschicht 206 ist auf dem Träger 202 angebracht. Insbesondere kann die Kupferfolienschicht 206 mittels einer (nicht gezeigten) ersten Klebstoffschicht auf den ersten Träger 202 geklebt werden. Gemäß einer Ausführungsform kann die erste Klebstoffschicht aus Epoxid und/oder dergleichen gebildet werden.
  • Eine Dielektrikum-Schicht 204 wird auf der Kupferfolienschicht 206 ausgebildet. Die Dielektrikum-Schicht 204 kann aus Photoresistmaterialien oder Nicht-Photoresistmaterialien gebildet werden. Gemäß einer Ausführungsform kann die Dielektrikum-Schicht 204 aus Photoresistmaterialien gebildet werden, wie zum Beispiel Polybenzoxazol (PBO), lichtempfindlichem Epoxid SU-8, filmartigen Polymermaterialien und/oder dergleichen.
  • Der Interposer 106 kann aus Silicium, Glas und dergleichen gebildet werden. Es können mehrere Durchgangslöcher 208 in den Interposer 106 eingebettet sein. Gemäß einer Ausführungsform hat der Interposer 106 eine Dicke in einem Bereich von etwa 50 bis etwa 800 μm. Der Interposer 106 ist an dem ersten Träger 202 angebracht. Insbesondere kann der Interposer 106 mittels der Dielektrikum-Schicht 204 auf die Kupferfolienschicht 206 geklebt sein.
  • 3 veranschaulicht eine Querschnittsansicht des in 2 gezeigten Halbleiter-Bauelements, nachdem die Dielektrikum-Schicht entfernt wurde, gemäß einer Ausführungsform. Die frei liegenden Abschnitte der in 2 gezeigten Dielektrikum-Schicht können mit Hilfe geeigneter Techniken entfernt werden, wie zum Beispiel chemisches Entwickeln, Laserablation, Trockenätzen und/oder dergleichen. Die Techniken für das Entfernen sind allgemein bekannt und werden darum hier nicht näher besprochenen, um Wiederholungen zu vermeiden.
  • 4 veranschaulicht eine Querschnittsansicht des in 3 gezeigten Halbleiter-Bauelements, nachdem mehrere Durchkontakte in dem Interposer 106 ausgebildet wurden, gemäß einer Ausführungsform. Wie in 4 gezeigt, kann ein elektrochemischer Plattierungsprozess auf dem Interposer 106 ausgeführt werden, so dass ein leitfähiges Material die Durchgangslöcher füllt (zum Beispiel das in 2 gezeigte Durchgangsloch 208), um mehrere Durchkontakte 116 zu bilden. Das leitfähige Material kann Kupfer sein, kann aber ein beliebiges geeignetes leitfähiges Material sein, wie zum Beispiel Kupferlegierungen, Aluminium, Wolfram, Silber und Kombinationen davon. In einem anschließenden elektrochemischen Plattierungsprozess zum Ausbilden von Durchkontakten kann die Kupferfolienschicht 206 als eine Elektrode fungieren, um den elektrochemischen Abscheidungsprozess zu ermöglichen.
  • Gemäß einem herkömmlichen „Through Silicon Via”(TSV)-Fertigungsprozess können die Herstellungsschritte Folgendes enthalten: Abscheiden einer Keimschicht, Plattieren leitfähiger Materialien auf die Keimschicht, Anwenden eines chemisch-mechanischen Polier(CMP)-Prozesses und Ausführen eines Ausdünnungsprozesses zum Freilegen von Durchkontakten. Das oben mit Bezug auf 4 beschriebene Verfahren erfordert keine Keimschicht. Stattdessen wird ein elektrochemischer Bottom-up-Plattierungsprozess an der Kupferfolienschicht (zum Beispiel der Kupferfolienschicht 206) ausgeführt. Ein vorteilhaftes Merkmal des elektrochemischen Bottom-up-Plattierungsprozesses ist, dass sich durch ihn einige Fertigungsdefekte vermeiden lassen, wie zum Beispiel Lufteinschlüsse in den Durchkontakten, die die Gesamtzuverlässigkeit eines dreidimensionalen integrierten Schaltkreises verschlechtern können. Außerdem kann das Anwenden des elektrochemischen Bottom-up-Plattierungsprozesses auf die Kupferfolienschicht, ohne dass eine Keimschicht erforderlich ist, die Betriebskosten senken und die Effizienz verbessern. Des Weiteren kann der elektrochemische Bottom-up-Plattierungsprozess noch weitere Nutzeffekte realisieren, wie zum Beispiel Abscheidungsprozesse, die für die Seitenwandflächenrauigkeit unempfindlich sind, und weniger Einschränkungen beim Seitenverhältnis der Durchkontakte.
  • 5 veranschaulicht eine Querschnittsansicht des in 4 gezeigten Halbleiter-Bauelements, nachdem ein zweiter Träger 502 auf dem Interposer 106 montiert wurde, gemäß einer Ausführungsform. Der zweite Träger 502 ähnelt dem ersten Träger 202 und wird hier folglich nicht näher besprochen. Es kann eine (nicht gezeigte) zweite Klebstoffschicht zwischen dem zweiten Träger 502 und dem Interposer 106 vorhanden sein. Gemäß einer Ausführungsform wird die zweite Klebstoffschicht aus Epoxid und/oder dergleichen gebildet.
  • 6 veranschaulicht einen Prozess zum Entfernen des ersten Trägers von dem in 5 gezeigten Halbleiter-Bauelement. Gemäß einer Ausführungsform kann der erste Träger 202 von dem Interposer 106 abgelöst werden. Eine Vielzahl verschiedener Ablöseprozesse können verwendet werden, um den Interposer 106 von dem ersten Träger 202 zu trennen. Die Vielzahl verschiedener Ablöseprozesse kann ein chemisches Lösemittel, eine UV-Bestrahlung und dergleichen umfassen.
  • 7 veranschaulicht eine Querschnittsansicht des Ausbildens mehrerer Öffnungen in einer Photoresistschicht gemäß einer Ausführungsform. Eine Photoresistschicht 702 wird auf der Kupferfolienschicht 206 über dem Interposer 106 ausgebildet. Das Photoresistmaterial kann lichtempfindliches Epoxid SU-8, filmartige Polymermaterialien und/oder dergleichen umfassen. In Anbetracht elektrischer und thermischer Erfordernisse werden selektive Bereiche der Photoresistschicht 702 mit Licht bestrahlt. Infolge dessen wird eine Vielzahl verschiedener Öffnungen (zum Beispiel die Öffnung 704) gebildet. Das Ausbilden der Öffnungen, wie zum Beispiel der Öffnung 704, in der Photoresistschicht 702 beinhaltet Lithographieschritte, die allgemein bekannt sind und darum hier nicht ausführlich besprochen werden.
  • 8 veranschaulicht eine Querschnittsansicht des in 7 gezeigten Halbleiter-Bauelements, nachdem die frei liegenden Abschnitte der Kupferfolienschicht entfernt wurden. Gemäß einer Ausführungsform kann ein geeigneter Ätzprozess wie zum Beispiel Nassätzen, Trockenätzen oder dergleichen auf die frei liegenden Abschnitte der in 7 gezeigten Kupferfolienschicht 206 angewendet werden. Infolge dessen wurden die frei liegenden Abschnitte der Kupferfolienschicht 206 entfernt. Die genauen Verfahrensschritte des Trockenätzprozesses oder des Nassätzprozesses sind allgemein bekannt und werden darum hier nicht noch einmal besprochen, um Wiederholungen zu vermeiden.
  • 9 veranschaulicht eine Querschnittsansicht des in 8 gezeigten Halbleiter-Bauelements, nachdem die Photoresistschicht entfernt wurde, gemäß einer Ausführungsform. Die in 8 gezeigte verbleibende Photoresistschicht 702 kann durch Verwendung geeigneter Photoresist-Abziehtechniken entfernt werden, wie zum Beispiel Reinigen mit chemischen Lösemitteln, Plasma-Ashing, Trockenabziehen und/oder dergleichen. Die Photoresist-Abziehtechniken sind allgemein bekannt und werden darum hier nicht ausführlich besprochen, um Wiederholungen zu vermeiden.
  • Es versteht sich, dass 9 zwar den Interposer 106 mit einer einzelnen Umverteilungsschicht (zum Beispiel Umverteilungsschicht 114) veranschaulicht, dass der Interposer 106 aber auch jede andere Anzahl von Umverteilungsschichten aufnehmen könnte. Die im vorliegenden Text veranschaulichte Anzahl an Umverteilungsschichten ist allein für den Zweck der besseren Erkennbarkeit der erfinderischen Aspekte der verschiedenen Ausführungsformen beschränkt. Die vorliegende Offenbarung ist nicht auf irgendeine konkrete Anzahl von Umverteilungsschichten beschränkt.
  • Ein vorteilhaftes Merkmal des Ausbildens einer Umverteilungsschicht auf der Basis einer Kupferfolienschicht ist, dass die Umverteilungsschicht durch einen Ätzprozess ohne Abscheiden einer Keimschicht und Anwenden eines elektrochemischen Plattierungsprozesses erhalten werden kann. Eine solche Kupferfolie-basierte Umverteilungsschicht hilft beim Senken der Betriebskosten und der Steigerung der Effizienz.
  • Obgleich Ausführungsformen der vorliegenden Offenbarung und ihre Vorteile im Detail beschrieben wurden, versteht es sich, dass verschiedene Änderungen, Ersetzungen und Modifizierungen daran vorgenommen werden können, ohne den Geist und Geltungsbereich der Offenbarung, wie er durch die beiliegenden Ansprüche definiert wird, zu verlassen.
  • Des Weiteren ist es nicht die Absicht, dass der Geltungsbereich der vorliegenden Anmeldung auf die konkreten Ausführungsformen der Prozesse, Maschinen, Fertigungen, Stoffzusammensetzungen, Mittel, Verfahren und Schritte, die in der Spezifikation beschrieben wurden, beschränkt ist. Wie dem Durchschnittsfachmann beim Lesen der Offenbarung der vorliegenden Erfindung sofort klar ist, können auch Prozesse, Maschinen, Fertigungen, Stoffzusammensetzungen, Mittel, Verfahren und Schritte, die derzeit existieren oder später noch entwickelt werden und die im Wesentlichen die gleiche Funktion ausführen oder im Wesentlichen das gleiche Ergebnis erreichen wie die im vorliegenden Text beschriebenen entsprechenden Ausführungsformen, gemäß der vorliegenden Erfindung verwendet werden. Dementsprechend besteht die Absicht, dass die beigefügten Ansprüche in ihrem Geltungsbereich solche Prozesse, Maschinen, Fertigungen, Stoffzusammensetzungen, Mittel, Verfahren und Schritte enthalten.

Claims (10)

  1. Verfahren, das Folgendes umfasst: Anbringen einer Metallschicht auf einem ersten Träger; Anbringen einer ersten Seite einer Kapselungskomponente auf der Metallschicht, wobei die Kapselungskomponente mehrere Durchgangslöcher umfasst; Befüllen der mehreren Durchgangslöcher mit einem Metallmaterial mittels eines elektrochemischen Plattierungsprozesses, wobei die Metallschicht als eine Elektrode für den elektrochemischen Plattierungsprozess verwendet wird; Anbringen eines zweiten Trägers auf einer zweiten Seite der Kapselungskomponente; Ablösen des ersten Trägers von der Kapselungskomponente; und Entfernen frei liegender Abschnitte der Metallschicht von einer Umverteilungsschicht auf der ersten Seite der Kapselungskomponente.
  2. Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Abscheiden einer ersten Klebstoffschicht auf dem ersten Träger; und Anbringen der Metallschicht auf der ersten Klebeschicht.
  3. Verfahren nach Anspruch 1 oder 2, das des Weiteren Folgendes umfasst: Abscheiden einer Dielektrikum-Schicht auf der Metallschicht; und Anbringen der Kapselungskomponente auf der Dielektrikum-Schicht.
  4. Verfahren nach Anspruch 3, das des Weiteren Folgendes umfasst: Entfernen frei liegender Abschnitte der Dielektrikum-Schicht.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei die Kapselungskomponente ein Interposer ist und/oder wobei die Metallschicht eine Kupferfolienschicht ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren Folgendes umfasst: Ausbilden einer Polymer-Klebstoffschicht auf der Metallschicht; und Strukturieren der Polymer-Klebeschicht.
  7. Verfahren, das Folgendes umfasst: Anbringen einer Metallfolienschicht auf einem ersten Träger; Anbringen einer ersten Seite einer Kapselungskomponente auf der Metallfolienschicht, wobei die Kapselungskomponente mehrere Durchgangslöcher umfasst; und Anwenden eines elektrochemischen Plattierungsprozesses auf die Kapselungskomponente dergestalt, dass ein Metallmaterial die mehreren Durchgangslöcher füllt, um mehrere Durchkontakte zu bilden, wobei die Metallfolienschicht als eine Elektrode für den elektrochemischen Plattierungsprozess verwendet wird.
  8. Verfahren nach Anspruch 7, das des Weiteren Folgendes umfasst: Anbringen eines zweiten Trägers auf einer zweiten Seite der Kapselungskomponente; und Ablösen des ersten Trägers von der Kapselungskomponente.
  9. Verfahren, das Folgendes umfasst: Ausbilden einer Umverteilungsschicht auf einer ersten Seite einer Kapselungskomponente, das Folgendes umfasst: Anbringen einer Metallschicht auf einem ersten Träger; Anbringen der ersten Seite einer Kapselungskomponente auf der Metallschicht, wobei die Kapselungskomponente mehrere Durchkontakte umfasst; Befüllen der mehreren Durchgangslöcher mit einem Metallmaterial mittels eines elektrochemischen Plattierungsprozesses, wobei die Metallschicht als eine Elektrode für den elektrochemischen Plattierungsprozess verwendet wird; Anbringen eines zweiten Trägers auf einer zweiten Seite der Kapselungskomponente; Ablösen des ersten Trägers von der Kapselungskomponente; Ausbilden einer Photoresistschicht auf der Metallschicht; Strukturieren der Photoresistschicht; und Ätzen frei liegender Abschnitte der Metallschicht zum Ausbilden der Umverteilungsschicht auf der ersten Seite der Kapselungskomponente; Ausbilden einer unter dem Bondhügel befindlichen Metallisierungsstruktur auf der Umverteilungsschicht; und Ausbilden eines Zwischenverbindungs-Bondhügels auf der unter dem Bondhügel befindlichen Metallisierungsstruktur.
  10. Verfahren nach Anspruch 9, das des Weiteren Folgendes umfasst: Ausbilden einer zweiten Umverteilungsschicht auf der zweiten Seite der Kapselungskomponente; Anbringen eines Halbleiter-Chips auf der zweiten Seite der Kapselungskomponente durch mehrere Mikro-Zwischenverbindungs-Bondhügel; und Ausbilden einer Verkapselungsschicht auf der Kapselungskomponente.
DE102012106892.5A 2012-05-25 2012-07-30 Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis Active DE102012106892B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/481,517 2012-05-25
US13/481,517 US9583365B2 (en) 2012-05-25 2012-05-25 Method of forming interconnects for three dimensional integrated circuit

Publications (2)

Publication Number Publication Date
DE102012106892A1 true DE102012106892A1 (de) 2013-11-28
DE102012106892B4 DE102012106892B4 (de) 2021-03-11

Family

ID=49546967

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012106892.5A Active DE102012106892B4 (de) 2012-05-25 2012-07-30 Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis

Country Status (3)

Country Link
US (1) US9583365B2 (de)
DE (1) DE102012106892B4 (de)
TW (1) TWI489612B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12004295B2 (en) 2018-01-29 2024-06-04 Corning Incorporated Articles including metallized vias

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9488779B2 (en) * 2013-11-11 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method of forming laser chip package with waveguide for light coupling
TWI514490B (zh) * 2014-01-15 2015-12-21 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
US10932371B2 (en) * 2014-11-05 2021-02-23 Corning Incorporated Bottom-up electrolytic via plating method
JP2018157110A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置およびその製造方法
US20230307320A1 (en) * 2022-03-25 2023-09-28 Applied Materials, Inc. Single side via fill process for through-vias
CN114914196B (zh) * 2022-07-19 2022-10-11 武汉大学 基于芯粒概念的局部中介层2.5d扇出封装结构及工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
US20050161833A1 (en) * 2004-01-20 2005-07-28 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
DE102007022959A1 (de) * 2007-05-16 2008-11-20 Infineon Technologies Ag Halbleitervorrichtung

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3616195A (en) * 1968-12-26 1971-10-26 Richardson Co Printed circuit board having metal layer bonded to hydrocarbon base and method of making it
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US4990462A (en) 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
JPH05211239A (ja) 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5391917A (en) 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
EP2270845A3 (de) 1996-10-29 2013-04-03 Invensas Corporation Integrierte Schaltungen und Verfahren zu ihrer Herstellung
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6037822A (en) 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US5998292A (en) 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
US6213376B1 (en) 1998-06-17 2001-04-10 International Business Machines Corp. Stacked chip process carrier
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6271059B1 (en) 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6429509B1 (en) * 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6243272B1 (en) 1999-06-18 2001-06-05 Intel Corporation Method and apparatus for interconnecting multiple devices on a circuit board
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6444576B1 (en) 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
EP1472730A4 (de) 2002-01-16 2010-04-14 Mann Alfred E Found Scient Res Platzsparende kapselung elektronischer schaltungen
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6600222B1 (en) 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US6790748B2 (en) 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US6908565B2 (en) 2002-12-24 2005-06-21 Intel Corporation Etch thinning techniques for wafer-to-wafer vertical stacks
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US6946384B2 (en) 2003-06-06 2005-09-20 Intel Corporation Stacked device underfill and a method of fabrication
US7320928B2 (en) 2003-06-20 2008-01-22 Intel Corporation Method of forming a stacked device filler
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US7335972B2 (en) 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
JP4467318B2 (ja) 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7307005B2 (en) 2004-06-30 2007-12-11 Intel Corporation Wafer bonding with highly compliant plate having filler material enclosed hollow core
SG119230A1 (en) * 2004-07-29 2006-02-28 Micron Technology Inc Interposer including at least one passive element at least partially defined by a recess formed therein method of manufacture system including same and wafer-scale interposer
US7087538B2 (en) 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US7262495B2 (en) 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7557597B2 (en) 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security
US7297574B2 (en) 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
US7402515B2 (en) 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
JP4716819B2 (ja) * 2005-08-22 2011-07-06 新光電気工業株式会社 インターポーザの製造方法
JP5103724B2 (ja) * 2005-09-30 2012-12-19 富士通株式会社 インターポーザの製造方法
US7432592B2 (en) 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
US7528494B2 (en) 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US7850836B2 (en) * 2005-11-09 2010-12-14 Nanyang Technological University Method of electro-depositing a conductive material in at least one through-hole via of a semiconductor substrate
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US7402442B2 (en) 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
US7279795B2 (en) 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
JP5003082B2 (ja) * 2006-09-26 2012-08-15 富士通株式会社 インターポーザ及びその製造方法
US7576435B2 (en) 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US7960840B2 (en) 2008-05-12 2011-06-14 Texas Instruments Incorporated Double wafer carrier process for creating integrated circuit die with through-silicon vias and micro-electro-mechanical systems protected by a hermetic cavity created at the wafer level
US7915080B2 (en) 2008-12-19 2011-03-29 Texas Instruments Incorporated Bonding IC die to TSV wafers
US8237278B2 (en) 2009-11-16 2012-08-07 International Business Machines Corporation Configurable interposer
US8017439B2 (en) 2010-01-26 2011-09-13 Texas Instruments Incorporated Dual carrier for joining IC die or wafers to TSV wafers
TWM397597U (en) * 2010-04-15 2011-02-01 Di-Quan Hu Package structure of integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
US20050161833A1 (en) * 2004-01-20 2005-07-28 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
DE102007022959A1 (de) * 2007-05-16 2008-11-20 Infineon Technologies Ag Halbleitervorrichtung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12004295B2 (en) 2018-01-29 2024-06-04 Corning Incorporated Articles including metallized vias

Also Published As

Publication number Publication date
TWI489612B (zh) 2015-06-21
TW201349446A (zh) 2013-12-01
US20130313121A1 (en) 2013-11-28
DE102012106892B4 (de) 2021-03-11
US9583365B2 (en) 2017-02-28

Similar Documents

Publication Publication Date Title
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102015105981B4 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE112011103222B4 (de) Verfahren zum Ausbilden vollständig eingelassener, kontakthöckerfreier Aufbauschichtverpackungen
DE102012106892B4 (de) Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE102015105952B4 (de) Halbleitereinrichtung und Verfahren
DE102013104970B4 (de) Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren
DE102013101327B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements und Halbleiter-Bauelement
DE102019117027A1 (de) Halbleiter-package und verfahren für dessen bildung
DE102014108992A1 (de) Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen
DE102015105855A1 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102015113085A1 (de) Umverteilungsleitungen mit gestapelten Durchkontaktierungen
DE102015113437A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102014119217B4 (de) Ausbuchtungs-Bondhügel-Kontaktstellen für Bond-On-Trace-Verarbeitung und zugehörige Herstellungsverfahren
DE102015117881A1 (de) Packagestrukturen und Verfahren zu deren Bildung
DE102011086354A1 (de) Multichip-baugruppe auf waferebene
DE112006002686T5 (de) Integrierte Mikrokanäle für 3D Through-Silicon-Architekturen
DE102014119230A1 (de) Vorstehende Kontakthöckerpads für Bond-auf-Leitungs-Prozessierung
DE102014103050B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102012103784A1 (de) Chipgehäusemodul für einen Chip und Verfahren zum Bilden eines Chipgehäusemoduls
DE102019117199A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE102019123780B4 (de) Verfahren zum herstellen eines halbleiter-package und halbleiter-package
DE102019129870A1 (de) Halbleitervorrichtung und herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final