KR102568650B1 - 통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법 - Google Patents

통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법 Download PDF

Info

Publication number
KR102568650B1
KR102568650B1 KR1020180124524A KR20180124524A KR102568650B1 KR 102568650 B1 KR102568650 B1 KR 102568650B1 KR 1020180124524 A KR1020180124524 A KR 1020180124524A KR 20180124524 A KR20180124524 A KR 20180124524A KR 102568650 B1 KR102568650 B1 KR 102568650B1
Authority
KR
South Korea
Prior art keywords
voltage
clock
signal
data
selection signal
Prior art date
Application number
KR1020180124524A
Other languages
English (en)
Other versions
KR20200044256A (ko
Inventor
전진영
서은솔
이헌석
김태준
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180124524A priority Critical patent/KR102568650B1/ko
Priority to US16/566,549 priority patent/US10839730B2/en
Priority to CN201910987720.4A priority patent/CN111081178B/zh
Publication of KR20200044256A publication Critical patent/KR20200044256A/ko
Application granted granted Critical
Publication of KR102568650B1 publication Critical patent/KR102568650B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/02—Networking aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Logic Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

통신 장치는, 데이터 라인 및 클럭 라인과 연결된 제1 장치 및 상기 데이터 라인 및 상기 클럭 라인을 통해 상기 제1 장치와 통신하는 제2 장치를 포함하며, 상기 데이터 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 데이터 신호는 제1 전압과 제2 전압 사이를 스윙하는 신호이고, 상기 제2 전압은 상기 제1 전압보다 높은 전압 레벨이고, 그리고 상기 클럭 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 클럭 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화한다.

Description

통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법{COMMUNICATION DEVICE, DISPLAY DEVICE TEST SYSTEM AND TEST METHOD USING THEREOF}
본 발명은 통신 장치 및 그것을 이용한 표시 장치 검사 시스템에 관한 것이다.
유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로, 휘도 및 색순도가 뛰어나 차세대 표시 장치로 주목받고 있다. 이와 같은 유기 발광 표시 장치는 적색 화소들, 녹색 화소들 및 청색 화소들을 이용하여 표시 패널을 구성하며, 이를 통해 다양한 컬러 영상을 표시한다.
유기 발광 표시 장치는 영상을 표시하는 표시 유닛과 외부 입력을 감지하여 외부 입력의 위치나 세기 정보를 출력하는 입력 감지 유닛을 포함하는 전자 패널을 구비한다. 유기 발광 표시 장치를 제조하는 과정에서 유기 발광 표시 장치를 구성하는 표시 유닛 또는 입력 감지 유닛이 정상적으로 동작하는 지를 검사하는 단계가 필요하다.
표시 유닛 또는 입력 감지 유닛을 검사하는 검사 회로와 컴퓨터 장치는 통신 인터페이스를 통해 연결될 수 있다. 통신 인터페이스는 동작 환경에 따라 노이즈에 의해 신호가 손실될 수 있다.
본 발명은 안정적인 통신이 가능한 통신 장치 및 그것을 이용한 표시 장치 검사 시스템을 제공하는데 있다.
본 발명은 안정적인 통신이 가능한 표시 장치 검사 시스템의 검사 방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 통신 장치는: 데이터 라인 및 클럭 라인과 연결된 제1 장치 및 상기 데이터 라인 및 상기 클럭 라인을 통해 상기 제1 장치와 통신하는 제2 장치를 포함한다. 상기 데이터 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 데이터 신호는 제1 전압과 제2 전압 사이를 스윙하는 신호이고, 상기 제2 전압은 상기 제1 전압보다 높은 전압 레벨이고, 그리고 상기 클럭 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 클럭 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화한다.
이 실시예에 있어서, 상기 제1 장치는, 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압을 수신하고, 제1 전압 선택 신호에 응답해서 클럭 하이 전압, 데이터 하이 전압, 클럭 로우 전압 및 데이터 로우 전압을 출력하는 전압 제어기, 및 상기 클럭 하이 전압, 상기 데이터 하이 전압, 상기 클럭 로우 전압 및 상기 데이터 로우 전압을 수신하며, 상기 제1 전압 선택 신호, 상기 데이터 신호 및 상기 클럭 신호를 출력하는 내부 회로를 포함할 수 있다.
이 실시예에 있어서, 상기 내부 회로는 상기 데이터 하이 전압 및 상기 데이터 로우 전압 사이를 스윙하는 상기 데이터 신호를 출력할 수 있다.
이 실시예에 있어서, 상기 내부 회로는 상기 클럭 하이 전압 및 상기 클럭 로우 전압 사이를 스윙하는 상기 클럭 신호를 출력할 수 있다.
이 실시예에 있어서, 상기 내부 회로는 클럭 신호의 라이징 에지에서 상기 제3 전압을 선택하기 위한 제1 신호 레벨의 상기 제1 전압 선택 신호 및 상기 제2 전압을 선택하기 위한 제2 신호 레벨의 상기 제1 전압 선택 신호를 순차적으로 출력할 수 있다.
이 실시예에 있어서, 상기 전압 제어기는, 상기 제2 전압을 수신하는 제1 전극, 제1 노드에 연결된 제2 전극 및 상기 제1 전압 선택 신호를 수신하는 게이트 전극을 포함하는 제1 스위칭 트랜지스터, 상기 제1 전압 선택 신호를 수신하는 입력단 및 출력단을 포함하는 제1 인버터 및 상기 제3 전압을 수신하는 제1 전극, 상기 제1 노드에 연결된 제2 전극 및 상기 제1 인버터의 상기 출력단과 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터를 포함하며, 상기 제1 노드의 전압은 상기 클럭 하이 전압일 수 있다.
이 실시예에 있어서, 상기 전압 제어기는 상기 제2 전압을 상기 데이터 하이 전압으로 출력할 수 있다.
이 실시예에 있어서, 상기 전압 제어기는 상기 제1 전압을 상기 데이터 로우 전압 및 상기 클럭 로우 전압으로 각각 출력할 수 있다.
이 실시예에 있어서, 상기 클럭 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 클럭 신호는 폴링 에지에서 상기 제1 전압보다 낮은 제4 전압으로 천이한 후 상기 제1 전압으로 변화할 수 있다.
이 실시예에 있어서, 상기 전압 제어기는 상기 제4 전압 및 제2 전압 선택 신호를 더 수신하고, 상기 내부 회로는 상기 제2 전압 선택 신호를 더 출력할 수 있다.
이 실시예에 있어서, 상기 전압 제어기는, 상기 제2 전압 선택 신호와 연결된 입력단 및 출력단을 포함하는 제2 인버터, 상기 제4 전압을 수신하는 제1 전극, 제2 노드에 연결된 제2 전극 및 상기 제2 인버터의 출력단과 연결된 게이트 전극을 포함하는 제3 스위칭 트랜지스터 및 상기 제1 전압을 수신하는 제1 전극, 상기 제1 노드에 연결된 제2 전극 및 상기 제2 노드와 연결된 제4 스위칭 트랜지스터를 포함하되, 상기 제2 노드의 전압은 상기 클럭 로우 전압일 수 있다.
이 실시예에 있어서, 상기 데이터 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 데이터 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화할 수 있다.
이 실시예에 있어서, 상기 데이터 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 클럭 신호는 폴링 에지에서 상기 제1 전압보다 낮은 제4 전압으로 천이한 후 상기 제1 전압으로 변화할 수 있다.
이 실시예에 있어서, 상기 제2 전압은 1.8V이고, 상기 제3 전압은 3.3V일 수 있다.
본 발명의 다른 특징에 따른 검사 시스템은 표시 패널, 상기 표시 패널을 검사하기 위한 검사 회로 및 데이터 라인 및 클럭 라인을 통해 상기 검사 회로와 통신하는 컴퓨터 장치를 포함한다. 상기 데이터 라인을 통해 상기 컴퓨터 장치로부터 상기 검사 회로로 전송되는 데이터 신호는 제1 전압과 제2 전압 사이를 스윙하는 신호이고, 상기 제2 전압은 상기 제1 전압보다 높은 전압 레벨이고, 그리고 상기 클럭 라인을 통해 상기 컴퓨터 장치로부터 상기 검사 회로로 전송되는 상기 클럭 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화한다.
이 실시예에 있어서, 상기 컴퓨터 장치는, 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압을 수신하고, 제1 전압 선택 신호에 응답해서 클럭 하이 전압, 데이터 하이 전압, 클럭 로우 전압 및 데이터 로우 전압을 출력하는 전압 제어기, 및 상기 클럭 하이 전압, 상기 데이터 하이 전압, 상기 클럭 로우 전압 및 상기 데이터 로우 전압을 수신하며, 상기 제1 전압 선택 신호, 상기 데이터 신호 및 상기 클럭 신호를 출력하는 내부 회로를 포함할 수 있다.
이 실시예에 있어서, 상기 내부 회로는 상기 데이터 하이 전압 및 상기 데이터 로우 전압 사이를 스윙하는 상기 데이터 신호를 출력하고, 상기 클럭 하이 전압 및 상기 클럭 로우 전압 사이를 스윙하는 상기 클럭 신호를 출력할 수 있다.
이 실시예에 있어서, 상기 내부 회로는 클럭 신호의 라이징 에지에서 상기 제3 전압을 선택하기 위한 제1 신호 레벨의 상기 제1 전압 선택 신호 및 상기 제2 전압을 선택하기 위한 제2 신호 레벨의 상기 제1 전압 선택 신호를 순차적으로 출력할 수 있다.
본 발명의 다른 특징에 의하면 제1 장치 및 데이터 라인 및 클럭 라인을 통해 상기 제1 장치와 통신하는 제2 장치를 포함하는 검사 시스템의 검사 방법은: 상기 제1 장치로부터 상기 제2 장치로 상기 클럭 라인을 통해 클럭 신호를 전송하는 단계 및 상기 제1 장치로부터 상기 제2 장치로 상기 데이터 라인을 통해 검사 데이터 신호를 전송하는 단계를 포함한다. 상기 검사 데이터 신호는 제1 전압과 제2 전압 사이를 스윙하는 신호이고, 상기 제2 전압은 상기 제1 전압보다 높은 전압 레벨이고, 그리고 상기 클럭 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화한다.
이 실시예에 있어서, 상기 클럭 신호는 폴링 에지에서 상기 제1 전압보다 낮은 제4 전압으로 천이한 후 상기 제1 전압으로 변화할 수 있다.
이와 같은 구성을 갖는 통신 장치의 제1 장치에서 제2 장치로 전송되는 클럭 신호 및/또는 데이터 신호는 라이징 에지에서 노말 레벨인 제2 전압보다 높은 제3 전압으로 클럭 신호의 전압 레벨을 상승시킨 후 제2 전압으로 천이한다. 따라서, 노이즈에 의한 신호 왜곡을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 통신 장치를 나타내는 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따른 통신 장치에서 장치들 간에 송수신되는 신호들을 도시한다.
도 3은 본 발명의 일 실시예예 따른 마스터 장치의 회로 구성을 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 마스터 장치 내 전압 제어기의 회로 구성을 보여주는 도면이다.
도 5는 도 4에 도시된 전압 제어기를 포함하는 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 6은 본 발명의 예시적인 실시예에 따른 마스터 장치 내 전압 제어기의 회로 구성을 보여주는 도면이다.
도 7은 도 6에 도시된 전압 제어기를 포함하는 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 8은 본 발명의 예시적인 실시예에 따른 마스터 장치 내 전압 제어기의 회로 구성을 보여주는 도면이다.
도 9은 도 8에 도시된 전압 제어기를 포함하는 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 10은 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다 도 11은 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 12는 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 13은 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 14는 본 발명의 예시적인 실시예에 따른 표시 장치 검사 시스템을 보여주는 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 통신 장치를 나타내는 블록도이다.
도 1을 참조하면, 통신 장치(100)는 마스터 장치(110) 및 복수의 슬레이브 장치들(121-12k)을 포함한다. 통신 장치(100)는 데이터 라인(SDA) 및 클럭 라인(SCL)을 더 포함한다. 마스터 장치(110) 및 슬레이브 장치들(121-12k)은 데이터 라인(SDA) 및 클럭 라인(SCL)에 연결된다.
마스터 장치(110) 및 슬레이브 장치들(121-12k)은 데이터 라인(SDA) 및 클럭 라인(SCL)을 통해 상호 간에 데이터 통신을 수행한다. 예를 들어, 데이터 통신은 I2C(Inter-Integrated Circuit, 또는 IIC라 불리움) 통신일 수 있다.
마스터 장치(110)는 데이터 라인(SDA)에 데이터 신호를 출력할 수 있다. 마스터 장치(110)는 데이터 라인(SDA)에 데이터 신호를 출력하는 동안 데이터 라인(SDA)을 점유할 수 있다. 마스터 장치(110)가 데이터 라인(SDA)을 점유하면, 마스터 장치(110)는 데이터 라인(SDA)에 대해 출력 상태일 수 있다. 즉, 마스터 장치(110)는 데이터 라인(SDA)에 데이터 신호를 제공할 수 있다. 이 경우, 상기 슬레이브 장치들(121-12k)은 데이터 라인(SDA)에 대한 점유를 해제할 수 있다.
슬레이브 장치들(121-12k)이 데이터 라인(SDA)에 대한 점유를 해제하면, 슬레이브 장치들(121-12k)은 데이터 라인(SDA)에 대해 입력 상태일 수 있다. 즉, 슬레이브 장치들(121-12k)은 데이터 라인(SDA)으로부터 데이터 신호를 수신할 수 있다.
이와는 달리, 슬레이브 장치들(121-12k) 중 하나는 데이터 라인(SDA)에 데이터 신호를 출력할 수 있다. 슬레이브 장치들(121-12k) 중 하나는 데이터 라인(SDA)에 데이터 신호를 출력하는 동안 데이터 라인(SDA)을 점유할 수 있다. 슬레이브 장치들(121-12k) 중 하나가 데이터 라인(SDA)을 점유하면, 슬레이브 장치들(121-12k) 중 하나는 데이터 라인(SDA)에 대해 출력 상태일 수 있다. 즉, 슬레이브 장치들(121-12k) 중 하나는 데이터 라인(SDA)에 데이터 신호를 제공할 수 있다. 이 경우, 마스터 장치(110)는 데이터 라인(SDA)에 대한 점유를 해제할 수 있다. 마스터 장치(110)가 데이터 라인(SDA)에 대한 점유를 해제하면, 상기 마스터 장치(110)는 데이터 라인(SDA)에 대해 입력 상태일 수 있다. 즉, 마스터 장치(110)는 데이터 라인(SDA)으로부터 데이터 신호를 수신할 수 있다.
마스터 장치(110)는 클럭 라인(SCL)에 클럭 신호를 출력할 수 있다. 마스터 장치(110)는 클럭 라인(SCL)에 클럭 신호를 출력하는 동안 클럭 라인(SCL)을 점유할 수 있다. 마스터 장치(110)가 클럭 라인(SCL)을 점유하면, 마스터 장치(110)는 클럭 라인(SCL)에 대해 출력 상태일 수 있다. 즉, 마스터 장치(110)는 클럭 라인(SCL)에 클럭 신호를 제공할 수 있다. 이 경우, 슬레이브 장치들(121-12k)은 클럭 라인(SCL)에 대한 점유를 해제할 수 있다. 슬레이브 장치들(121-12k)이 클럭 라인(SCL)에 대한 점유를 해제하면, 슬레이브 장치들(121-12k)은 클럭 라인(SCL)에 대해 입력 상태일 수 있다. 즉, 슬레이브 장치들(121-12k)은 클럭 라인(SCL)으로부터 클럭 신호를 수신할 수 있다.
이와는 달리, 슬레이브 장치들(121-12k) 중 하나는 클럭 라인(SCL)에 클럭 신호를 출력할 수 있다. 슬레이브 장치들(121-12k) 중 하나는 클럭 라인(SCL)에 클럭 신호를 출력하는 동안 클럭 라인(SCL)을 점유할 수 있다. 슬레이브 장치들(121-12k) 중 하나가 클럭 라인(SCL)을 점유하면, 슬레이브 장치들(121-12k) 중 하나는 클럭 라인(SCL)에 대해 출력 상태일 수 있다. 즉, 슬레이브 장치들(121-12k) 중 하나는 클럭 라인(SCL)에 클럭 신호를 제공할 수 있다. 이 경우, 마스터 장치(110)는 클럭 라인(SCL)에 대한 점유를 해제할 수 있다. 마스터 장치(110)가 클럭 라인(SCL)에 대한 점유를 해제하면, 마스터 장치(110)는 클럭 라인(SCL)에 대해 입력 상태일 수 있다. 마스터 장치(110)는 클럭 라인(SCL)으로부터 클럭 신호를 수신할 수 있다.
마스터 장치(110)와 슬레이브 장치들(121-12k) 중 어느 하나의 슬레이브 장치 사이에서 수행되는 데이터 통신에 대해서 도 2를 참조하여 상세히 설명한다.
도 2는 본 발명의 예시적인 실시예에 따른 통신 장치에서 장치들 간에 송수신되는 신호들을 도시한다. 이 실시예에서, 마스터 장치(110)와 슬레이브 장치(121) 사이의 통신을 예시적으로 설명한다. 도 2에서 마스터 장치(110)로부터 슬레이브 장치(121)로 전송되는 마스터 데이터 신호(MST_DAT)와 슬레이브 장치(121)로부터 마스터 장치(110)로 전송되는 슬레이브 데이터 신호(SLV1_DAT)가 독립적으로 도시되었으나, 마스터 데이터 신호(MST_DAT) 및 슬레이브 데이터 신호(SLV1_DAT)는 모두 데이터 라인(SDA)을 통해 전송되는 신호이다.
도 1 및 도 2를 참조하면, 마스터 장치(110)는 슬레이브 장치(121)와 통신을 시작하기 위하여 스타트 신호(S)를 출력한다. 스타트 신호(S)는 클럭 라인(SCL)을 통해 전송되는 클럭 신호(CLK)가 하이 레벨인 상태에서 데이터 라인(SDA)을 하이 레벨에서 로우 레벨로 변경하는 것일 수 있다. 마스터 장치(110)는 슬레이브 장치(121)로 장치 어드레스 신호(ADDR)를 출력한다. 예를 들어, 장치 어드레스 신호(ADDR)는 7비트 신호일 수 있다. 이 실시예에서, 장치 어드레스 신호(ADDR)는 슬레이브 장치(121)를 지정할 수 있다. 이어서 마스터 장치(110)는 슬레이브 장치(121)로 읽기/쓰기 신호(R/W)를 출력한다. 슬레이브 장치(121)는 마스터 장치(110)로부터의 장치 어드레스 신호(ADDR) 및 읽기/쓰기 신호(R/W)에 응답하는 응답 신호(ACK)를 전송한다.
마스터 장치(110)는 클럭 신호(CLK)가 하이 레벨인 상태에서 데이터 라인(SDA)을 로우 레벨에서 하이 레벨로 변경하여 종료 신호(P)를 전송한다.
마스터 장치(110)와 슬레이브 장치(121) 사이의 통신에 있어서 클럭 신호(CLK)가 하이 레벨일 때 데이터 라인(SDA)을 통해 전송되는 신호는 변경되면 안된다. 따라서 데이터 셋업 타임(ts) 및 데이터 홀드 타임(th)이 요구된다. 이와 같은 방식에 의해 마스터 장치(110) 또는 슬레이브 장치(121)는 클럭 신호(CLK)가 하이 레벨일 때 데이터 라인(SDA)을 통해 전송되는 신호를 안정적으로 읽을 수 있다. 예외적으로 마스터 장치(110)는 클럭 신호(CLK)가 하이 레벨인 상태에서 데이터 라인(SDA)을 하이 레벨에서 로우 레벨로 변경하여 스타트 신호(S)를 전송하고, 클럭 신호(CLK)가 하이 레벨인 상태에서 데이터 라인(SDA)을 로우 레벨에서 하이 레벨로 변경하여 종료 신호(P)를 전송할 수 있다.
도 3은 본 발명의 일 실시예예 따른 마스터 장치의 회로 구성을 보여주는 블록도이다. 도 3에는 마스터 장치의 통신과 관련된 회로 블록만을 도시하고 설명하나, 다른 회로 구성들(예를 들면, 검사 신호 발생기, 클럭 발생기 등)을 더 포함할 수 있다. 또한 도 3은 마스터 장치만을 도시하나, 도 1에 도시된 슬레이브 장치들(121-12k)도 도 3의 마스터 장치와 유사한 회로 구성을 포함할 수 있다.
도 3을 참조하면, 마스터 장치(110)는 전압 제어기(310) 및 내부 회로(320)를 포함한다. 전압 제어기(310)는 제1 전압(V1), 제2 전압(V2) 및 제3 전압(V3)을 수신한다. 전압 제어기(310)는 제1 전압 선택 신호(VSEL1)에 응답해서 클럭 하이 전압(CHV), 데이터 하이 전압(DHV), 클럭 로우 전압(CLV) 및 데이터 로우 전압(DLV)을 출력한다. 이 실시예에서, 제1 전압(V1), 제2 전압(V2) 및 제3 전압(V3)은 서로 다른 전압 레벨을 가지며 V1<V2<V3의 관계를 가질 수 있다.
전압 제어기(310)는 제1 전압 선택 신호(VSEL1)에 응답해서 제2 전압(V2) 및 제3 전압(V3) 중 어느 하나를 클럭 하이 전압(CHV)으로 출력한다. 전압 제어기(310)는 제2 전압(V2)을 데이터 하이 전압(DHV)으로 출력한다. 전압 제어기(310)는 제1 전압(V1)을 클럭 로우 전압(CLV) 및 데이터 로우 전압(DLV)으로 출력한다.
내부 회로(320)는 전압 제어기(310)로부터의 클럭 하이 전압(CHV), 데이터 하이 전압(DHV), 클럭 로우 전압(CLV) 및 데이터 로우 전압(DLV)을 수신한다. 내부 회로(320)는 제1 전압 선택 신호(VSEL1)를 전압 제어기(310)로 출력하며, 마스터 데이터 신호(MST_DAT) 및 클럭 신호(CLK)를 출력한다.
내부 회로(320)는 데이터 하이 전압(DHV)과 데이터 로우 전압(DLV) 사이를 스윙하는 마스터 데이터 신호(MST_DAT)를 출력한다. 또한 내부 회로(320)는 클럭 하이 전압(CHV)과 클럭 로우 전압(CLV) 사이를 스윙하는 클럭 신호(CLK)를 출력한다.
마스터 데이터 신호(MST_DAT) 및 클럭 신호(CLK)는 데이터 라인(SDA) 및 클럭 라인(SCL)을 통해 도 1에 도시된 슬레이브 장치들(121-12k)로 전송될 수 있다.
도 4는 본 발명의 예시적인 실시예에 따른 마스터 장치 내 전압 제어기의 회로 구성을 보여주는 도면이다.
도 4를 참조하면, 전압 제어기(310)는 제1 스위칭 트랜지스터(ST11), 제2 스위칭 트랜지스터(ST12) 및 제1 인버터(IV11)를 포함한다.
제1 스위칭 트랜지스터(ST11)는 제2 전압(V2)을 수신하는 제1 전극, 제1 노드(N11)에 연결된 제2 전극 및 제1 전압 선택 신호(VSEL1)를 수신하는 게이트 전극을 포함한다.
제1 인버터(IV11)는 제1 전압 선택 신호(VSEL1)를 수신하는 입력단 및 출력단을 포함한다.
제2 스위칭 트랜지스터(ST12)는 제3 전압(V3)을 수신하는 제1 전극, 제1 노드(N11)에 연결된 제2 전극 및 제1 인버터(IV11)의 출력단과 연결된 게이트 전극을 포함한다.
예를 들어, 제1 전압 선택 신호(VSEL1)가 하이 레벨이면, 제1 스위칭 트랜지스터(ST11)는 턴 온되고, 제2 스위칭 트랜지스터(ST12)는 턴 오프되어서 제2 전압(V2)이 제1 노드(N11)로 전달된다. 제1 전압 선택 신호(VSEL1)가 로우 레벨이면, 제1 스위칭 트랜지스터(ST11)는 턴 오프되고, 제2 스위칭 트랜지스터(ST12)는 턴 온되어서 제3 전압(V3)이 제1 노드(N11)로 전달된다.
제1 노드(N11)의 전압은 클럭 하이 전압(CHV)으로 출력된다. 전압 제어기(310)는 제2 전압(V2)을 데이터 하이 전압(DHV)으로 출력한다. 전압 제어기(310)는 제1 전압(V1)을 클럭 로우 전압(CLV) 및 데이터 로우 전압(DLV)으로 각각 출력한다.
도 5는 도 4에 도시된 전압 제어기를 포함하는 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 3 내지 도 5를 참조하면, 데이터 하이 전압(DHV)은 제2 전압(V2)이고, 데이터 로우 전압(DLV)은 제1 전압(V1)이므로, 내부 회로(320)로부터 출력되는 마스터 데이터 신호(MST_DAT)는 제1 전압(V1)과 제2 전압(V2) 사이를 스윙하는 신호이다. 예를 들어, 제1 전압(V1)이 0V이고, 제2 전압(V2)이 1.8V이면, 제1 전압(V1)과 제2 전압(V2) 사이의 피크-투-피크(peak-to-peak) 전압(Vpp)은 1.8V이다.
클럭 로우 전압(CLV)은 제1 전압(V1)이므로 내부 회로(320)로부터 출력되는 클럭 신호(CLK)의 로우 레벨은 제1 전압(V1)이다. 내부 회로(320)는 클럭 신호(CLK)의 라이징 에지(클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이하는 시점)에서 로우 레벨의 제1 전압 선택 신호(VSEL1)를 출력한다. 제1 전압 선택 신호(VSEL1)가 로우 레벨이면, 제1 스위칭 트랜지스터(ST11)는 턴 오프되고, 제2 스위칭 트랜지스터(ST12)는 턴 온되어서 제3 전압(V3)이 제1 노드(N11)로 전달된다. 그러므로 클럭 신호(CLK)의 라이징 에지에서 클럭 하이 전압(CHV)은 제3 전압(V3)으로 설정될 수 있다. 소정의 부스팅 구간(tb)이 경과하면, 내부 회로(320)는 제1 전압 선택 신호(VSEL1)를 하이 레벨로 변경한다.
제1 전압 선택 신호(VSEL1)가 하이 레벨로 변경됨에 따라 제1 스위칭 트랜지스터(ST11)는 턴 온되고, 제2 스위칭 트랜지스터(ST12)는 턴 오프되어서 제2 전압(V2)이 제1 노드(N11)로 전달된다
그러므로 클럭 신호(CLK)의 하이 레벨 구간(Thi) 중 부스팅 구간(tb)에서 클럭 신호(CLK)는 제3 전압(V3)이고, 노말 구간(ta)에서 클럭 신호(CLK)는 제2 전압(V2)으로 설정될 수 있다. 이 실시예에서, 부스팅 구간(tb)과 노말 구간(ta)은 tb<ta의 관계를 가지나, 이에 한정되지 않는다.
예시적인 실시예에서, 제1 전압(V1)은 0V이고, 제2 전압(V2)은 1.8V 그리고 제3 전압(V3)은 3.3V이나, 이에 한정되지 않는다. 이 경우, 제2 전압(V2)과 제3 전압(V3) 사이의 피크-투-피크(peak-to-peak) 전압(Vpp)은 3.3V이다. 다른 실시예에서, 제1 전압(V1)은 0V이고, 제2 전압(V2)은 3.3V 그리고 제3 전압(V3)은 5V일 수 있다.
앞서 설명한 바와 같이, 마스터 장치(110) 또는 슬레이브 장치(121)는 클럭 신호(CLK)가 하이 레벨일 때 데이터 라인(SDA)을 통해 전송되는 데이터 신호를 판별할 수 있다. 그러나 도 1에 도시된 마스터 장치(110)와 슬레이브 장치들(121-12k) 사이의 클럭 라인(SCL)의 길이가 길어짐에 다른 신호 감쇄 또는 동작 환경에 따른 노이즈 발생 등에 의해 클럭 신호(CLK)가 왜곡될 수 있다. 클럭 신호(CLK)의 왜곡 또는 노이즈 등에 의해 도 2에 도시된 데이터 셋업 타임(ts) 및 데이터 홀드 타임(th)이 충분히 확보되지 않으면 클럭 라인(SCL)을 통해 전송되는 클럭 신호(CLK)와 데이터 라인(SDA)을 통해 전송되는 마스터 데이터 신호(MST_DAT) 또는 슬레이브 데이터 신호(SLV1_DAT) 간의 동기가 어긋나게 된다. 이 경우, 마스터 장치(110)와 슬레이브 장치들(121-12k) 간의 정상적인 통신이 어렵게 된다. 또한 마스터 장치(110)는 장치들(121-12k)이 응답할 때까지 동일한 마스터 데이터 신호(MST_DAT)를 반복적으로 출력해야 하므로 통신 속도가 저하될 수 있다.
본 발명의 예시적인 실시예에 따른 마스터 장치(110)의 전압 제어기(310)는 클럭 신호(CLK)의 라이징 에지에서 클럭 신호(CLK)의 하이 레벨을 노말 레벨인 제2 전압(V2)보다 높은 제3 전압(V3)로 설정한다. 따라서 클럭 신호(CLK)가 클럭 라인(SCL)을 통해 슬레이브 장치들(121-12k)로 전송되는 동안 다소 감쇄 또는 지연되더라도 부스팅된 전압에 의해 보상될 수 있다.
도 6은 본 발명의 예시적인 실시예에 따른 마스터 장치 내 전압 제어기의 회로 구성을 보여주는 도면이다.
도 6을 참조하면, 전압 제어기(312)는 제3 스위칭 트랜지스터(ST21), 제4 스위칭 트랜지스터(ST22) 및 제2 인버터(IV21)를 포함한다.
제3 스위칭 트랜지스터(ST21)는 제4 전압(V4)을 수신하는 제1 전극, 제1 노드(N21)에 연결된 제2 전극 및 제2 전압 선택 신호(VSEL2)를 수신하는 게이트 전극을 포함한다.
제2 인버터(IV21)는 제2 전압 선택 신호(VSEL2)를 수신하는 입력단 및 출력단을 포함한다.
제4 스위칭 트랜지스터(ST22)는 제1 전압(V1)을 수신하는 제1 전극, 제2 노드(N21)에 연결된 제2 전극 및 제2 인버터(IV21)의 출력단과 연결된 게이트 전극을 포함한다.
예를 들어, 제2 전압 선택 신호(VSEL2)가 하이 레벨이면, 제4 스위칭 트랜지스터(ST22)는 턴 온되고, 제3 스위칭 트랜지스터(ST21)는 턴 오프되어서 제1 전압(V1)이 제2 노드(N21)로 전달된다. 제2 전압 선택 신호(VSEL2)가 로우 레벨이면, 제4 스위칭 트랜지스터(ST22)는 턴 오프되고, 제3 스위칭 트랜지스터(ST21)는 턴 온되어서 제4 전압(V4)이 제2 노드(N21)로 전달된다.
제2 노드(N21)의 전압은 클럭 로우 전압(CLV)으로 출력된다. 전압 제어기(310)는 제1 전압(V1)을 데이터 로우 전압(DLV)으로 출력한다. 전압 제어기(310)는 제2 전압(V2)을 클럭 하이 전압(CHV) 및 데이터 하이 전압(DHV)으로 각각 출력한다.
도 7은 도 6에 도시된 전압 제어기를 포함하는 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 6 및 도 7을 참조하면, 데이터 하이 전압(DHV)은 제2 전압(V2)이고, 데이터 로우 전압(DLV)은 제1 전압(V1)이므로, 내부 회로(320)로부터 출력되는 마스터 데이터 신호(MST_DAT)는 제1 전압(V1)과 제2 전압(V2) 사이를 스윙하는 신호이다. 예를 들어, 제1 전압(V1)이 0V이고, 제2 전압(V2)이 1.8V이면, 제1 전압(V1)과 제2 전압(V2) 사이의 피크-투-피크(peak-to-peak) 전압(Vpp)은 1.8V이다.
클럭 하이 전압(CHV)은 제2 전압(V2)이므로 내부 회로(320)로부터 출력되는 클럭 신호(CLK)의 하이 레벨은 제2 전압(V2)이다. 도 3에 도시된 내부 회로(320)는 클럭 신호(CLK)의 폴링 에지(클럭 신호(CLK)가 하이 레벨에서 로우 레벨로 천이하는 시점)에서 로우 레벨의 제2 전압 선택 신호(VSEL2)를 출력한다. 제2 전압 선택 신호(VSEL2)가 로우 레벨이면, 제4 스위칭 트랜지스터(ST22)는 턴 오프되고, 제3 스위칭 트랜지스터(ST21)는 턴 온되어서 제4 전압(V4)이 제2 노드(N21)로 전달된다. 그러므로 클럭 신호(CLK)의 폴링 에지에서 클럭 로우 전압(CLV)은 제4 전압(V4)으로 설정될 수 있다. 소정의 시간이 경과하면, 내부 회로(320)는 제2 전압 선택 신호(VSEL2)를 하이 레벨로 변경한다.
제2 전압 선택 신호(VSEL2)가 하이 레벨로 변경됨에 따라 제4 스위칭 트랜지스터(ST22)는 턴 온되고, 제3 스위칭 트랜지스터(ST21)는 턴 오프되어서 제1 전압(V1)이 제2 노드(N21)로 전달된다
그러므로 클럭 신호(CLK)의 로우 레벨 구간동안 클럭 신호(CLK)는 제4 전압(V4)에서 제3 전압(V3)으로 변화될 수 있다. 예시적인 실시예에서, 제1 전압(V1)은 0V이고, 제2 전압(V2)은 1.8V 그리고 제4 전압(V4)은 -1.5V이다. 제2 전압(V2)과 제4 전압(V4) 사이의 피크-투-피크(peak-to-peak) 전압(Vpp)은 3.3V이다. 그러나, 제1 전압(V1), 제2 전압(V2) 및 제3 전압(V3) 각각의 전압 레벨은 이에 한정되지 않는다.
본 발명의 예시적인 실시예에 따른 마스터 장치(110)의 전압 제어기(312)는 클럭 신호(CLK)의 폴링 에지에서 클럭 신호(CLK)의 로우 레벨을 노말 레벨인 제2 전압(V2)보다 낮은 제4 전압(V4)로 설정한다. 따라서 클럭 신호(CLK)가 클럭 라인(SCL)을 통해 슬레이브 장치들(121-12k)로 전송되는 동안 다소 지연되더라도 클럭 신호(CLK)를 빠르게 디스챠지할 수 있다.
도 8은 본 발명의 예시적인 실시예에 따른 마스터 장치 내 전압 제어기의 회로 구성을 보여주는 도면이다.
도 8을 참조하면, 전압 제어기(314)는 제1 내지 제4 스위칭 트랜지스터들(ST31-ST34), 제1 인버터(IV31) 및 제2 인버터(IV32)를 포함한다.
제1 스위칭 트랜지스터(ST31)는 제2 전압(V2)을 수신하는 제1 전극, 제1 노드(N31)에 연결된 제2 전극 및 제1 전압 선택 신호(VSEL1)를 수신하는 게이트 전극을 포함한다.
제1 인버터(IV31)는 제1 전압 선택 신호(VSEL1)를 수신하는 입력단 및 출력단을 포함한다.
제2 스위칭 트랜지스터(ST32)는 제3 전압(V3)을 수신하는 제1 전극, 제1 노드(N31)에 연결된 제2 전극 및 제1 인버터(IV31)의 출력단과 연결된 게이트 전극을 포함한다.
제3 스위칭 트랜지스터(ST33)는 제4 전압(V4)을 수신하는 제1 전극, 제1 노드(N31)에 연결된 제2 전극 및 제2 전압 선택 신호(VSEL2)를 수신하는 게이트 전극을 포함한다.
제2 인버터(IV32)는 제2 전압 선택 신호(VSEL2)를 수신하는 입력단 및 출력단을 포함한다.
제4 스위칭 트랜지스터(ST34)는 제1 전압(V1)을 수신하는 제1 전극, 제2 노드(N31)에 연결된 제2 전극 및 제2 인버터(IV32)의 출력단과 연결된 게이트 전극을 포함한다.
예를 들어, 제1 전압 선택 신호(VSEL1)가 하이 레벨이면, 제1 스위칭 트랜지스터(ST31)는 턴 온되고, 제2 스위칭 트랜지스터(ST32)는 턴 오프되어서 제2 전압(V2)이 제1 노드(N31)로 전달된다. 제1 전압 선택 신호(VSEL1)가 로우 레벨이면, 제1 스위칭 트랜지스터(ST31)는 턴 오프되고, 제2 스위칭 트랜지스터(ST32)는 턴 온되어서 제3 전압(V3)이 제1 노드(N31)로 전달된다. 제1 노드(N11)의 전압은 클럭 하이 전압(CHV)으로 출력된다. 전압 제어기(314)는 제2 전압(V2)을 데이터 하이 전압(DHV)으로 출력한다.
예를 들어, 제2 전압 선택 신호(VSEL2)가 하이 레벨이면, 제3 스위칭 트랜지스터(ST33)는 턴 오프되고, 제4 스위칭 트랜지스터(ST34)는 턴 온되어서 제1 전압(V1)이 제2 노드(N31)로 전달된다. 제2 전압 선택 신호(VSEL2)가 로우 레벨이면, 제3 스위칭 트랜지스터(ST33)는 턴 온되고, 제4 스위칭 트랜지스터(ST34)는 턴 오프되어서 제4 전압(V4)이 제2 노드(N31)로 전달된다. 제2 노드(N31)의 전압은 클럭 로우 전압(CLV)으로 출력된다. 전압 제어기(314)는 제1 전압(V1)을 데이터 로우 전압(DLV)으로 출력한다.
도 9은 도 8에 도시된 전압 제어기를 포함하는 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 8 및 도 9를 참조하면, 전압 제어기(314)는 제1 전압 선택 신호(VSEL1)에 응답해서 제2 전압(V2) 및 제3 전압(V3) 중 어느 하나를 클럭 하이 전압(CHV)으로 출력한다. 또한 전압 제어기(314)는 제2 전압 선택 신호(VSEL2)에 응답해서 제1 전압(V1) 및 제4 전압(V4) 중 어느 하나를 클럭 로우 전압(CLV)으로 출력한다.
도 3에 도시된 내부 회로(320)는 클럭 신호(CLK)의 라이징 에지에서 노말 전압 레벨인 제2 전압(V2)보다 높은 제3 전압(V3)을 출력한 후, 제2 전압(V2)을 출력한다. 즉, 클럭 신호(CLK)는 하이 레벨 구간동안 제3 전압(V3)에서 제2 전압(V2)으로 변화한다.
도 3에 도시된 내부 회로(320)는 클럭 신호(CLK)의 폴링 에지에서 노말 전압 레벨인 제1 전압(V1)보다 낮은 제4 전압(V4)을 출력한 후, 제1 전압(V1)을 출력한다. 즉, 클럭 신호(CLK)는 로우 레벨 구간동안 제4 전압(V4)에서 제1 전압(V1)으로 변화한다.
예를 들어, 제1 전압(V1)이 0V, 제2 전압(V2)이 1.8V, 제3 전압(V3)이 3.3V 그리고 제4 전압(V4)이 -1.5V이면, 제1 전압(V1)과 제2 전압(V2) 사이의 피크-투-피크 전압(Vpp)은 1.8V이고, 제2 전압(V2)과 제3 전압(V3) 사이의 피크-투-피크 전압(Vpp)은 3.3V이며, 제2 전압(V2)과 제4 전압(V4) 사이의 피크-투-피크 전압(Vpp)은 3.3V이다. 그러나, 제1 내지 4 전압(V1-V4) 각각은 예시적인 레벨이며 다양하게 변경될 수 있다.
도 10은 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 10을 참조하면, 클럭 신호(CLK)는 제1 전압(V1)과 제2 전압(V2) 사이를 스윙하는 신호이다. 예를 들어, 제1 전압(V1)이 0V이고, 제2 전압(V2)이 1.8V이면, 제1 전압(V1)과 제2 전압(V2) 사이의 피크-투-피크 전압(Vpp)은 1.8V이다.
마스터 장치(110)는 마스터 데이터 신호(MST_DAT)의 라이징 에지에서 노말 전압 레벨인 제2 전압(V2)보다 높은 제3 전압(V3)을 출력한 후, 제2 전압(V2)을 출력한다. 즉, 마스터 데이터 신호(MST_DAT)는 하이 레벨 구간동안 제3 전압(V3)에서 제2 전압(V2)으로 변화할 수 있다.
도 11은 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 11을 참조하면, 클럭 신호(CLK)는 제1 전압(V1)과 제2 전압(V2) 사이를 스윙하는 신호이다. 예를 들어, 제1 전압(V1)이 0V이고, 제2 전압(V2)이 1.8V이면, 제1 전압(V1)과 제2 전압(V2) 사이의 피크-투-피크 전압(Vpp)은 1.8V이다.
마스터 장치(110)는 마스터 데이터 신호(MST_DAT)의 폴링 에지에서 노말 전압 레벨인 제1 전압(V1)보다 낮은 제4 전압(V4)을 출력한 후, 제1 전압(V1)을 출력한다. 즉, 마스터 데이터 신호(MST_DAT)는 로우 레벨 구간동안 제4 전압(V4)에서 제1 전압(V1)으로 변화한다.
도 12는 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 12를 참조하면, 클럭 신호(CLK)는 제1 전압(V1)과 제2 전압(V2) 사이를 스윙하는 신호이다. 예를 들어, 제1 전압(V1)이 0V이고, 제2 전압(V2)이 1.8V이면, 제1 전압(V1)과 제2 전압(V2) 사이의 피크-투-피크 전압(Vpp)은 1.8V이다.
마스터 장치(110)는 마스터 데이터 신호(MST_DAT)의 라이징 에지에서 노말 전압 레벨인 제2 전압(V2)보다 높은 제3 전압(V3)을 출력한 후, 제2 전압(V2)을 출력한다. 즉, 마스터 데이터 신호(MST_DAT)는 하이 레벨 구간동안 제3 전압(V3)에서 제2 전압(V2)으로 변화할 수 있다.
또한 내부 회로(320)는 마스터 데이터 신호(MST_DAT)의 폴링 에지에서 노말 전압 레벨인 제1 전압(V1)보다 낮은 제4 전압(V4)을 출력한 후, 제1 전압(V1)을 출력한다. 즉, 마스터 데이터 신호(MST_DAT)는 로우 레벨 구간동안 제4 전압(V4)에서 제1 전압(V1)으로 변화한다.
예를 들어, 제1 전압(V1)이 0V, 제2 전압(V2)이 1.8V, 제3 전압(V3)이 3.3V 그리고 제4 전압(V4)이 -1.5V이면, 제1 전압(V1)과 제2 전압(V2) 사이의 피크-투-피크 전압(Vpp)은 1.8V이고, 제2 전압(V2)과 제3 전압(V3) 사이의 피크-투-피크 전압(Vpp)은 3.3V이며, 제2 전압(V2)과 제4 전압(V4) 사이의 피크-투-피크 전압(Vpp)은 3.3V이다. 그러나, 제1 내지 4 전압(V1-V4) 각각은 예시적인 레벨이며 다양하게 변경될 수 있다.
도 13은 도 1에 도시된 마스터 장치에서 출력되는 클럭 신호 및 마스터 데이터 신호를 예시적으로 보여주는 타이밍도이다.
도 13을 참조하면, 마스터 장치(110)는 클럭 신호(CLK)의 라이징 에지에서 노말 전압 레벨인 제2 전압(V2)보다 높은 제3 전압(V3)을 출력한 후, 제2 전압(V2)을 출력한다. 즉, 클럭 신호(CLK)는 하이 레벨 구간동안 제3 전압(V3)에서 제2 전압(V2)으로 변화할 수 있다.
또한 마스터 장치(110)는 클럭 신호(CLK)의 폴링 에지에서 노말 전압 레벨인 제1 전압(V1)보다 낮은 제4 전압(V4)을 출력한 후, 제1 전압(V1)을 출력한다. 즉, 클럭 신호(CLK)는 로우 레벨 구간동안 제4 전압(V4)에서 제1 전압(V1)으로 변화한다.
마스터 장치(110)는 마스터 데이터 신호(MST_DAT)의 라이징 에지에서 노말 전압 레벨인 제2 전압(V2)보다 높은 제3 전압(V3)을 출력한 후, 제2 전압(V2)을 출력한다. 즉, 마스터 데이터 신호(MST_DAT)는 하이 레벨 구간동안 제3 전압(V3)에서 제2 전압(V2)으로 변화할 수 있다.
또한 마스터 장치(110)는 마스터 데이터 신호(MST_DAT)의 폴링 에지에서 노말 전압 레벨인 제1 전압(V1)보다 낮은 제4 전압(V4)을 출력한 후, 제1 전압(V1)을 출력한다. 즉, 마스터 데이터 신호(MST_DAT)는 로우 레벨 구간동안 제4 전압(V4)에서 제1 전압(V1)으로 변화한다.
도 14는 본 발명의 예시적인 실시예에 따른 표시 장치 검사 시스템을 보여주는 도면이다.
도 14를 참조하면, 검사 시스템은 터치 패널(1000)의 동작 상태를 검사할 수 있다. 검사 시스템은 연결부(1100), 검사 회로(1200) 및 컴퓨터 장치(1300)를 포함한다.
연결부(1100)는 복수의 신호 배선들(TL)이 배열된 연성 회로 기판(Flexible Printed Circuit Board, FPCB)으로 구현될 수 있으며, 일단에 패드들(PD)을 구비한다. 패드들(PD)은 연결부(1100)의 저면에 배치될 수 있다.
연결부(1100)는 패드들(PD)을 통해 터치 패널(1000)과 연결될 수 있다. 이 실시예에서, 연결부(1100)는 패드들(PD)을 통해 터치 패널(1000)과 연결되나 이에 한정되지 않는다. 다른 실시예에서 연결부(1100)는 패드들(PD)을 통해 표시 패널(미 도시됨)과 연결될 수 있다. 또한 다른 실시예에서, 연결부(1100)는 패드들(PD)을 통해 다른 전자 장치와 연결될 수도 있다.
터치 패널(1000)은 감지 영역(SA) 및 비감지 영역(NSA)을 포함한다. 비감지 영역(NSA)은 감지 영역(SA)에 인접한다. 비감지 영역(NSA)은 감지 영역(SA)의 가장 자리를 에워쌀 수 있다. 도면에 도시되지 않았으나, 감지 영역(SA)에는 복수의 감지 전극들이 배열될 수 있다. 복수의 감지 전극들 각각은 신호 라인(SL)을 통해 접속 패드들(미 도시됨)과 연결될 수 있다. 터치 패널(1000)의 접속 패드들은 연결부(1100)의 패드들(PD)에 전기적으로 연결될 수 있다.
검사 회로(1200)는 연결부(1100)를 통해 터치 패널(1000)로 테스트 신호를 출력하고, 터치 패널(1000)로부터 피드백 신호를 수신할 수 있다. 검사 회로(1200)는 집적 회로(integrated circuit, IC)로 구현될 수 있다.
컴퓨터 장치(1300)는 검사 회로(1200)와 인터페이스(10)를 통해 연결될 수 있다. 컴퓨터 장치(1300)는 검사 회로(1200)를 제어하기 위한 신호들을 출력하고, 검사 회로(1200)로부터 모니터링 신호를 수신할 수 있다.
컴퓨터 장치(1300)와 검사 회로(1200)를 전기적으로 연결하는 인터페이스(10)는 데이터 라인(SDA) 및 클럭 라인(SCL)을 포함할 수 있다. 이 실시예에서, 컴퓨터 장치(1300)는 도 1에 도시된 마스터 장치(110)에 대응하고, 검사 회로(1200)는 슬레이브 장치(121)에 대응할 수 있다. 컴퓨터 장치(1300)는 도 3에 도시된 전압 제어기(310) 및 내부 회로(320)를 포함할 수 있다.
컴퓨터 장치(1300)와 검사 회로(1200)를 전기적으로 연결하는 데이터 라인(SDA) 및 클럭 라인(SCL)을 통해 송수신되는 신호들은 도 5, 도 7, 도 9 내지 도 13에 도시된 바와 같은 신호 파형을 포함할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 통신 장치
110: 마스터 장치
121-12k: 슬레이브 장치

Claims (20)

  1. 데이터 라인 및 클럭 라인과 연결된 제1 장치; 및
    상기 데이터 라인 및 상기 클럭 라인을 통해 상기 제1 장치와 통신하는 제2 장치를 포함하되,
    상기 데이터 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 데이터 신호는 제1 전압과 제2 전압 사이를 스윙하는 신호이고,
    상기 제2 전압은 상기 제1 전압보다 높은 전압 레벨이고, 그리고
    상기 클럭 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 클럭 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화하고,
    상기 제1 장치는,
    상기 제1 전압, 상기 제2 전압 및 상기 제3 전압을 수신하고, 제1 전압 선택 신호에 응답해서 클럭 하이 전압, 데이터 하이 전압, 클럭 로우 전압 및 데이터 로우 전압을 출력하는 전압 제어기; 및
    상기 클럭 하이 전압, 상기 데이터 하이 전압, 상기 클럭 로우 전압 및 상기 데이터 로우 전압을 수신하며, 상기 제1 전압 선택 신호, 상기 데이터 신호 및 상기 클럭 신호를 출력하는 내부 회로를 포함하며,
    상기 내부 회로는 상기 클럭 신호의 라이징 에지에서 상기 제3 전압 및 상기 제2 전압을 순차적으로 선택하기 위한 상기 제1 전압 선택 신호를 출력하고,
    상기 전압 제어기는 상기 제1 전압 선택 신호에 응답해서 상기 제2 전압 및 상기 제3 전압 중 어느 하나를 상기 클럭 하이 전압으로 출력하는 통신 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 내부 회로는 상기 데이터 하이 전압 및 상기 데이터 로우 전압 사이를 스윙하는 상기 데이터 신호를 출력하는 통신 장치.
  4. 제 1 항에 있어서,
    상기 내부 회로는 상기 클럭 하이 전압 및 상기 클럭 로우 전압 사이를 스윙하는 상기 클럭 신호를 출력하는 통신 장치.
  5. 제 4 항에 있어서,
    상기 내부 회로는 상기 클럭 신호의 상기 라이징 에지에서 상기 제3 전압을 선택하기 위한 제1 신호 레벨의 상기 제1 전압 선택 신호 및 상기 제2 전압을 선택하기 위한 제2 신호 레벨의 상기 제1 전압 선택 신호를 순차적으로 출력하는 통신 장치.
  6. 제 1 항에 있어서,
    상기 전압 제어기는,
    상기 제2 전압을 수신하는 제1 전극, 제1 노드에 연결된 제2 전극 및 상기 제1 전압 선택 신호를 수신하는 게이트 전극을 포함하는 제1 스위칭 트랜지스터;
    상기 제1 전압 선택 신호를 수신하는 입력단 및 출력단을 포함하는 제1 인버터; 및
    상기 제3 전압을 수신하는 제1 전극, 상기 제1 노드에 연결된 제2 전극 및 상기 제1 인버터의 상기 출력단과 연결된 게이트 전극을 포함하는 제2 스위칭 트랜지스터를 포함하되,
    상기 제1 노드의 전압은 상기 클럭 하이 전압인 통신 장치.
  7. 제 6 항에 있어서,
    상기 전압 제어기는 상기 제2 전압을 상기 데이터 하이 전압으로 출력하는 통신 장치.
  8. 제 1 항에 있어서,
    상기 전압 제어기는 상기 제1 전압을 상기 데이터 로우 전압 및 상기 클럭 로우 전압으로 각각 출력하는 통신 장치.
  9. 제 1 항에 있어서,
    상기 클럭 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 클럭 신호는 폴링 에지에서 상기 제1 전압보다 낮은 제4 전압으로 천이한 후 상기 제1 전압으로 변화하는 통신 장치.
  10. 제 9 항에 있어서,
    상기 전압 제어기는 상기 제4 전압 및 제2 전압 선택 신호를 더 수신하고,
    상기 내부 회로는 상기 제2 전압 선택 신호를 더 출력하는 통신 장치.
  11. 제 10 항에 있어서,
    상기 전압 제어기는,
    상기 제2 전압 선택 신호와 연결된 입력단 및 출력단을 포함하는 제2 인버터;
    상기 제4 전압을 수신하는 제1 전극, 제2 노드에 연결된 제2 전극 및 상기 제2 인버터의 출력단과 연결된 게이트 전극을 포함하는 제3 스위칭 트랜지스터; 및
    상기 제1 전압을 수신하는 제1 전극, 상기 제2 노드에 연결된 제2 전극 및 상기 제2 노드와 연결된 제4 스위칭 트랜지스터를 포함하되,
    상기 제2 노드의 전압은 상기 클럭 로우 전압인 통신 장치.
  12. 제 1 항에 있어서,
    상기 데이터 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 데이터 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화하는 통신 장치.
  13. 제 1 항에 있어서,
    상기 데이터 라인을 통해 상기 제1 장치로부터 상기 제2 장치로 전송되는 상기 클럭 신호는 폴링 에지에서 상기 제1 전압보다 낮은 제4 전압으로 천이한 후 상기 제1 전압으로 변화하는 통신 장치.
  14. 제 1 항에 있어서,
    상기 제2 전압은 1.8V이고, 상기 제3 전압은 3.3V인 통신 장치.
  15. 표시 패널;
    상기 표시 패널을 검사하기 위한 검사 회로; 및
    데이터 라인 및 클럭 라인을 통해 상기 검사 회로와 통신하는 컴퓨터 장치를 포함하되,
    상기 데이터 라인을 통해 상기 컴퓨터 장치로부터 상기 검사 회로로 전송되는 데이터 신호는 제1 전압과 제2 전압 사이를 스윙하는 신호이고,
    상기 제2 전압은 상기 제1 전압보다 높은 전압 레벨이고, 그리고
    상기 클럭 라인을 통해 상기 컴퓨터 장치로부터 상기 검사 회로로 전송되는 클럭 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화하고,
    상기 컴퓨터 장치는,
    상기 제1 전압, 상기 제2 전압 및 상기 제3 전압을 수신하고, 제1 전압 선택 신호에 응답해서 클럭 하이 전압, 데이터 하이 전압, 클럭 로우 전압 및 데이터 로우 전압을 출력하는 전압 제어기; 및
    상기 클럭 하이 전압, 상기 데이터 하이 전압, 상기 클럭 로우 전압 및 상기 데이터 로우 전압을 수신하며, 상기 제1 전압 선택 신호, 상기 데이터 신호 및 상기 클럭 신호를 출력하는 내부 회로를 포함하며,
    상기 내부 회로는 상기 클럭 신호의 라이징 에지에서 상기 제3 전압 및 상기 제2 전압을 순차적으로 선택하기 위한 상기 제1 전압 선택 신호를 출력하고,
    상기 전압 제어기는 상기 제1 전압 선택 신호에 응답해서 상기 제2 전압 및 상기 제3 전압 중 어느 하나를 상기 클럭 하이 전압으로 출력하는 검사 시스템.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 내부 회로는 상기 데이터 하이 전압 및 상기 데이터 로우 전압 사이를 스윙하는 상기 데이터 신호를 출력하고, 상기 클럭 하이 전압 및 상기 클럭 로우 전압 사이를 스윙하는 상기 클럭 신호를 출력하는 검사 시스템.
  18. 제 15 항에 있어서,
    상기 내부 회로는 상기 클럭 신호의 상기 라이징 에지에서 상기 제3 전압을 선택하기 위한 제1 신호 레벨의 상기 제1 전압 선택 신호 및 상기 제2 전압을 선택하기 위한 제2 신호 레벨의 상기 제1 전압 선택 신호를 순차적으로 출력하는 검사 시스템.
  19. 제1 장치 및 데이터 라인 및 클럭 라인을 통해 상기 제1 장치와 통신하는 제2 장치를 포함하는 검사 시스템의 검사 방법에 있어서:
    제1 전압, 제2 전압 및 제3 전압을 수신하고, 제1 전압 선택 신호에 응답해서 클럭 하이 전압, 데이터 하이 전압, 클럭 로우 전압 및 데이터 로우 전압을 출력하는 단계;
    상기 클럭 하이 전압, 상기 데이터 하이 전압, 상기 클럭 로우 전압 및 상기 데이터 로우 전압을 수신하며, 상기 제1 전압 선택 신호, 데이터 신호 및 클럭 신호를 출력하는 단계;
    상기 제1 장치로부터 상기 제2 장치로 상기 클럭 라인을 통해 상기 클럭 신호를 전송하는 단계; 및
    상기 제1 장치로부터 상기 제2 장치로 상기 데이터 라인을 통해 검사 데이터 신호를 전송하는 단계를 포함하되,
    상기 검사 데이터 신호는 제1 전압과 제2 전압 사이를 스윙하는 신호이고,
    상기 제2 전압은 상기 제1 전압보다 높은 전압 레벨이고, 그리고
    상기 클럭 신호는 라이징 에지에서 상기 제2 전압보다 높은 제3 전압으로 천이한 후 상기 제2 전압으로 변화하고,
    상기 제1 전압 선택 신호는 상기 클럭 신호의 라이징 에지에서 상기 제3 전압 및 상기 제2 전압을 순차적으로 선택하기 위한 신호인 검사 시스템의 검사 방법.
  20. 제 19 항에 있어서,
    상기 클럭 신호는 폴링 에지에서 상기 제1 전압보다 낮은 제4 전압으로 천이한 후 상기 제1 전압으로 변화하는 검사 시스템의 검사 방법.
KR1020180124524A 2018-10-18 2018-10-18 통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법 KR102568650B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180124524A KR102568650B1 (ko) 2018-10-18 2018-10-18 통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법
US16/566,549 US10839730B2 (en) 2018-10-18 2019-09-10 Communication device, display device test system using the same, and display device test method using the communication device
CN201910987720.4A CN111081178B (zh) 2018-10-18 2019-10-17 通信装置以及使用该通信装置的显示装置测试***和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180124524A KR102568650B1 (ko) 2018-10-18 2018-10-18 통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법

Publications (2)

Publication Number Publication Date
KR20200044256A KR20200044256A (ko) 2020-04-29
KR102568650B1 true KR102568650B1 (ko) 2023-08-23

Family

ID=70280210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180124524A KR102568650B1 (ko) 2018-10-18 2018-10-18 통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법

Country Status (3)

Country Link
US (1) US10839730B2 (ko)
KR (1) KR102568650B1 (ko)
CN (1) CN111081178B (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193854A1 (en) * 2010-02-11 2011-08-11 Apple Inc. Synchronous bus driving method

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101074417B1 (ko) 2005-06-14 2011-10-18 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치
KR101448904B1 (ko) * 2007-08-07 2014-10-13 삼성디스플레이 주식회사 표시장치
KR101542506B1 (ko) * 2009-03-02 2015-08-06 삼성디스플레이 주식회사 액정 표시 장치
KR101559501B1 (ko) * 2009-04-08 2015-10-15 삼성전자주식회사 지터를 보상하는 반도체 집적 회로 및 지터 보상 방법
KR101045071B1 (ko) 2009-11-30 2011-06-29 주식회사 하이닉스반도체 데이터 출력회로
JP2011158864A (ja) * 2010-02-04 2011-08-18 Casio Computer Co Ltd 発光駆動装置、発光装置及びその駆動制御方法、並びに、電子機器
KR101329506B1 (ko) * 2010-08-12 2013-11-13 엘지디스플레이 주식회사 영상표시장치
KR101285541B1 (ko) * 2010-12-07 2013-07-23 엘지디스플레이 주식회사 입체 영상 표시장치
KR101773195B1 (ko) * 2010-12-24 2017-08-31 엘지디스플레이 주식회사 표시장치와 그 구동방법
KR101966862B1 (ko) * 2011-09-06 2019-04-09 엘지디스플레이 주식회사 유기전계발광표시장치
KR102066091B1 (ko) 2013-08-20 2020-01-15 엘지디스플레이 주식회사 I2c 통신을 이용한 영상 표시장치의 구동장치와 그 구동방법
EP3176770B1 (en) * 2014-07-31 2019-03-27 LG Display Co., Ltd. Display device
KR20160072337A (ko) * 2014-12-12 2016-06-23 삼성디스플레이 주식회사 표시 장치
JP6341852B2 (ja) 2014-12-26 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及びそれを備えた半導体システム
KR102253623B1 (ko) * 2015-01-14 2021-05-21 삼성디스플레이 주식회사 게이트 구동 회로
CN104952420A (zh) * 2015-07-29 2015-09-30 武汉华星光电技术有限公司 多路选择器及应用其的数据驱动电路和液晶显示面板
US10360863B2 (en) * 2015-10-14 2019-07-23 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
KR102519397B1 (ko) * 2016-05-25 2023-04-12 삼성디스플레이 주식회사 표시 장치의 구동 방법 및 이를 수행하는 표시 장치
CN109307963B (zh) * 2017-07-28 2022-04-29 群创光电股份有限公司 显示面板以及其驱动方法
KR102471313B1 (ko) * 2017-12-29 2022-11-28 엘지디스플레이 주식회사 터치 센서를 갖는 표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193854A1 (en) * 2010-02-11 2011-08-11 Apple Inc. Synchronous bus driving method

Also Published As

Publication number Publication date
US20200126463A1 (en) 2020-04-23
KR20200044256A (ko) 2020-04-29
CN111081178A (zh) 2020-04-28
CN111081178B (zh) 2023-06-09
US10839730B2 (en) 2020-11-17

Similar Documents

Publication Publication Date Title
CN105938698B (zh) 显示面板及测试该显示面板的方法
CN113160738B (zh) 选通驱动器和包括该选通驱动器的显示装置
KR102395869B1 (ko) 스테이지 회로 및 이를 이용한 주사 구동부
US10096281B2 (en) Display device, driving method thereof, and timing controller thereof
US20150067430A1 (en) Semiconductor integtrated circuit including test pads
US20160275849A1 (en) Display devices
US10699654B2 (en) Reset circuit, display device, and driving method therefor
US8643582B2 (en) Driving apparatus for liquid crystal display
KR20170135543A (ko) 유기발광 표시장치
KR20160128538A (ko) 표시 장치
JP6513447B2 (ja) 半導体装置、電子機器及び制御方法
US8717343B2 (en) Repair amplification circuit and method for repairing data line
KR20190138394A (ko) 디스플레이 장치 및 그것의 인터페이스 동작
KR102568650B1 (ko) 통신 장치, 그것을 이용한 표시 장치 검사 시스템 및 검사 방법
CN112767890A (zh) 电力管理电路及具有电力管理电路的显示设备
KR102433041B1 (ko) 유기발광표시장치 및 그의 구동방법
CN109949770B (zh) 显示器的数据驱动装置及其驱动器
US9739817B2 (en) Test board and driving method thereof
WO2018163554A1 (ja) 画像センサ、および伝送システム
US11657763B2 (en) Display device and method of driving the same
US20240038118A1 (en) Display apparatus
KR20180038611A (ko) 게이트구동회로 및 게이트클럭생성회로
CN114512079A (zh) 电子装置
KR20220030683A (ko) 집적 회로 및 이를 포함하는 표시장치
CN118430434A (zh) 显示装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant