DE102010060503A1 - Laminatelektronikbauelement - Google Patents
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
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Abstract
Ein Verfahren zum Herstellen eines Laminatelektronikbauelements umfasst das Bereitstellen eines Trägers (10), wobei der Träger eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (14) gegenüber der ersten Hauptoberfläche definiert. Der Träger (10) weist ein in der ersten Hauptoberfläche (12) ausgebildetes Ausnehmungsmuster (16) auf. Ein erster Halbleiterchip (20) wird an der ersten (12) oder der zweiten Hauptoberfläche (14) angebracht. Eine erste Isolierschicht (30) wird ausgebildet, die über der Hauptoberfläche des Trägers, auf der der Halbleiterchip (20) angebracht ist, und dem ersten Halbleiterchip (20) liegt. Der Träger (10) wird dann entlang des Ausnehmungsmusters (16) in mehrere Teile getrennt.
Description
- Die Erfindung betrifft ein Verfahren zum Herstellen eines Laminatelektronikbauelements sowie ein Laminatelektronikbauelement.
- Das Einbetten von Halbleiterbauelementen in ein Laminat wird als eine vielversprechende Technologie für Anwendungen realisiert, bei denen Größe, Dicke, Kosten und Gewicht von Elektronikbauelementen minimiert werden sollen. Solche Anforderungen werden oftmals in portablen Anwendungen wie etwa Mobiltelefonen, Laptop-PCs, Palms, PDAs (Personal Digital Assistants) usw. angetroffen und sie sind auch bei vielen anderen Elektronikanwendungen wie etwa Leistungsbauelementen relevant.
- Jüngst wurden Halbleiterchips direkt in PCBs (Printed Circuit Boards – gedruckte Leiterplatten) und Aufbauschichten von SBU-Laminatsubstraten (Sequential Build-Up) eingebettet. Vielversprechende Technologien für eingebettete aktive Elemente sollten niedrige Produktionskosten, ein effizientes und zuverlässiges elektrisches Verbindungsverfahren und eine hohe Vielseitigkeit hinsichtlich Schaltungsdesign und Leitungsführungsfähigkeit gestatten.
- Eine der Erfindung zugrunde liegende Aufgabenstellung kann daher darin gesehen werden, ein kostengünstiges Verfahren zum Herstellen eines Laminatelektronikbauelements sowie ein kostengünstiges Laminatelektronikbauelement zur Verfügung zu stellen.
- Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
- Die beiliegenden Zeichnungen vermitteln ein eingehenderes Verständnis von Ausführungsformen. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne Weiteres verstehen, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
- Die
1A bis1E zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements100 veranschaulichen. - Die
2A bis2D zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements200 veranschaulichen. - Die
3A bis3E zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements300 veranschaulichen. - Die
4A bis4D zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements400 veranschaulichen. - Die
5A bis5C zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements500 veranschaulichen. - Die
6A und6B zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements600 veranschaulichen. - Die
7A und7B zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements700 veranschaulichen. -
8 zeigt eine Mikroskopaufnahme einer Schnittansicht einer Wand einer Ausnehmung oder eines Schlitzes in einem aus Metall hergestellten Träger, wobei die Ausnehmung oder der Schlitz durch einen Ätzprozess erzeugt wird. - Aspekte und Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei allgemein gleiche Bezugszahlen verwendet werden, um sich durchweg auf gleiche Elemente zu beziehen. In der folgenden Beschreibung sind zu Zwecken der Erläuterung zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis von einem oder mehreren Aspekten der Ausführungsformen zu vermitteln. Für einen Fachmann kann es jedoch offensichtlich sein, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details ausgeführt werden können. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form dargestellt, um das Beschreiben von einem oder mehreren Aspekten der Ausführungsformen zu erleichtern. Die folgende Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen. Es sei außerdem angemerkt, dass die Darstellungen der verschiedenen Schichten, Lagen oder Substrate in den Figuren nicht notwendigerweise maßstabsgetreu sind.
- In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oberer”, „unterer”, „Oberseite”, „Unterseite”, „linker”, „rechter”, „Vorderseite”, „Rückseite” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen.
- Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
- Die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” sollen, wie sie in dieser Beschreibung verwendet werden, nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen; dazwischen liegende Elemente können zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
- Die weiter unten beschriebenen Halbleiterchips können von unterschiedlichen Arten sein, können durch verschiedene Technologien hergestellt sein und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Elemente enthalten. Die Halbleiterchips können beispielsweise als Leistungshalbleiterchips konfiguriert sein, wie etwa Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), Leistungsbipolartransistoren oder Leistungsdioden. Weiterhin können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Bei einer Ausführungsform können Halbleiterchips mit einer vertikalen Struktur verwendet werden, das heißt, dass die Halbleiterchips derart hergestellt sein können, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann bei einer Ausführungsform auf seinen beiden Hauptoberflächen Kontaktpads aufweisen, d. h. auf seiner Vorderseite und Rückseite. Bei einer Ausführungsform können Leistungshalbleiterchips eine vertikale Struktur aufweisen. Als Beispiel können sich die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Weiterhin können die unten beschriebenen Bauelemente integrierte Logikschaltungen zum Steuern der integrierten Schaltungen von anderen Halbleiterchips enthalten, beispielsweise die integrierten Schaltungen von Leistungshalbleiterchips. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein, beispielsweise Si, SiC, SiGe, GaAs, und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle.
- Weiterhin können die hier beschriebenen Halbleiterchips Elektrodenpads (oder Kontaktpads) auf einer oder mehreren ihrer äußeren Oberflächen enthalten, wobei die Elektrodenpads zum elektrischen Kontaktieren der Halbleiterchips oder in den Halbleiterchip integrierten Schaltungen dienen. Die Elektrodenpads können die Form von Kontaktflecken aufweisen, das heißt flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiterchips. Die Elektrodenpads können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf beiden Hauptoberflächen befinden. Als Material kann allgemein jedes gewünschte Metall oder jede gewünschte Metalllegierung verwendet werden, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium.
- Die Metallschichten brauchen nicht homogen oder nur aus einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
- Ein oder mehrere Halbleiterchips sind auf einem Träger montiert und in mindestens eine elektrisch isolierende Schicht oder in einen Schichtstapel eingebettet, um ein Laminatelektronikbauelement auszubilden. Die elektrisch isolierende Schicht kann die Gestalt einer Folie oder einer Lage aufweisen, die auf den oder die Halbleiterchips und den Träger laminiert ist. Die Folie kann aus einem Polymermaterial hergestellt sein. Bei einer Ausführungsform kann die Folie aus einem Polymermaterial hergestellt sein, das mit einer Metallschicht beschichtet ist, zum Beispiel einer Kupferschicht (RCC-Folie (Resin Coated Copper) – harzbeschichtetes Kupfer). Wärme und Druck können für eine Zeit angewendet werden, die sich dafür eignet, die Polymerfolie oder -lage an der darunter liegenden Struktur anzubringen. Während der Laminierung kann die elektrisch isolierende Folie oder Lage fließen (d. h., sie befindet sich in einem plastischen Zustand), was dazu führt, dass Spalten zwischen den Halbleiterchips oder anderen topologischen Strukturen auf dem Träger mit dem Polymermaterial der elektrisch isolierenden Folie oder Lage gefüllt werden. Die elektrisch isolierende Folie oder Lage kann aus einem beliebigen geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material bzw. Laminat hergestellt sein. Bei einer Ausführungsform kann die isolierende Folie oder Lage aus einem Prepreg hergestellt sein (abgekürzt für vorimprägnierte Fasern), das z. B. aus einer Kombination aus einer Fasermatte, beispielsweise Glas- oder Kohlenstofffasern und einem Harz, beispielsweise einem duroplastischen Material, hergestellt ist. Das duroplastische Harz kann zum Beispiel auf der Basis eines Epoxidharzes hergestellt sein. Prepreg-Materialien sind in der Technik bekannt und werden typischer Weise zum Herstellen von PCBs (Printed Circuit Boards) verwendet. Bei einer weiteren Ausführungsform kann die isolierende Folie oder Lage aus einer mit Partikeln verstärkten Laminatharzschicht hergestellt sein. Die Partikel können aus den gleichen Materialien wie die Fasern einer Prepreg-Schicht hergestellt sein. Bei einer Ausführungsform kann die isolierende Folie oder Lage aus einer ungefüllten Laminatharzschicht bestehen. Wie oben erwähnt, kann das Harz z. B. ein wärmehärtendes Harz sein. Bei noch einer weiteren Ausführungsform kann die isolierende Folie oder Lage aus einem thermoplastischen Material hergestellt sein, das bei der Einwirkung von Druck und Wärme während der Laminierung schmilzt und bei Abkühlung und Entfernen des Drucks (reversibel) härtet. Aus einem thermoplastischen Material hergestellte Laminatharzschichten können ebenfalls ungefüllt, mit Fasern verstärkt oder mit Partikeln verstärkt sein. Das thermoplastische Material kann eines oder mehrere Materialien der Gruppe von Polyetherimid (PEI), Polyethersulfon (PES), Polyphenylensulfid (PPS) oder Polyamidimid (PAI) sein.
- Der Träger, auf dem der oder die Halbleiterchips montiert sind, bildet einen Teil des Laminatelektronikbauelements. Bei einer Ausführungsform kann der Träger eine Metallplatte oder -lage wie zum Beispiel ein Systemträger (d. h. Leadframe) sein. Die Metallplatte oder -lage kann eine Ausnehmungsstruktur oder ein Ausnehmungsmuster auf einer ihrer Hauptoberflächen aufweisen. Die Ausnehmungsstruktur oder das Ausnehmungsmuster kann in der strukturierten Hauptoberfläche des Trägers verlaufende Gräben enthalten. Die strukturierte Metallplatte oder -lage kann eine ausreichende Dicke aufweisen, um starr zu sein. Der oder die Halbleiterchips sind auf einer Hauptoberfläche der strukturierten Metallplatte montiert. Sie können entweder auf der mit Gräben strukturierten Hauptoberfläche oder auf der Hauptoberfläche gegenüber der mit Gräben strukturierten Hauptoberfläche montiert sein. Die elektrisch isolierende Schicht oder ein Schichtstapel ist auf die strukturierte Metallplatte und den oder die darauf montierten Halbleiterchips laminiert, um eine Aufbaulaminatstruktur auszubilden, die den oder die Halbleiterchips bedeckt und einbettet.
- Bei anderen Ausführungsformen kann der Träger aus Kunststoff oder Keramik hergestellt sein. Beispielsweise kann der Träger so hergestellt sein, dass er eine Schicht aus Kunststoff oder eine mit einer Metallschicht beschichtete Schicht aus Kunststoff enthält. Beispielhaft kann ein derartiger Träger eine Einschichten-PCB oder eine Mehrschichten-PCB sein. Die PCB kann mindestens eine Isolierschicht und eine an der Isolierschicht angebrachte strukturierte Metallfolienschicht aufweisen. Die Isolierschicht ist in der Regel auf der Basis von Epoxidharz, Polytetrafluorethylen, Aramidfasern oder Kohlenstofffasern hergestellt und kann Verstärkungsmittel wie etwa Fasermatten, beispielsweise Glas- oder Kohlenstofffasern, enthalten. Bei anderen Ausführungsformen kann der Träger so hergestellt sein, dass er eine Platte aus Keramik oder eine mit einer Metallschicht beschichtete Platte aus Keramik enthält. Beispielhaft kann ein derartiger Träger ein DCB-Keramiksubstrat (direct copper bonded) sein.
- Die Ausnehmungsstruktur oder das Ausnehmungsmuster in einer der Hauptoberflächen des Trägers kann hergestellt werden, bevor der Halbleiterchip an den Träger angebracht wird. In diesem Dokument bedeutet der Ausdruck „Ausnehmungsmuster”, dass die Querschnittsabmessung des Trägers in Richtung seiner Dicke innerhalb der ausgenommenen Gebiete (z. B. Gräben) im Vergleich zu den nicht ausgenommenen Gebieten reduziert ist. Beispielsweise kann der Reduktionsgrad innerhalb eines Bereichs von 10% bis 80% liegen, insbesondere zwischen 30% und 70%. Das Strukturieren kann über verschiedene Techniken bewerkstelligt werden, unter ihnen Teilätztechniken oder herkömmliche Techniken der maschinellen Bearbeitung wie etwa z. B. Fräsen, Stanzen, Sägen.
- Nach dem Anbringen des oder der Halbleiterchips auf dem Träger und Einbetten des oder der Halbleiterchips in eine Isolierschicht, um ein Laminatelektronikbauelement auszubilden, wird der Träger entlang des im Voraus hergestellten Ausnehmungsmusters (z. B. Gräben) in mehrere Teile getrennt. Das Trennen kann durch die gleichen Techniken erfolgen, wie sie für das Vorstrukturieren verwendet werden, z. B. Ätz- oder Zerspahnungstechniken wie etwa z. B. Fräsen oder Stanzen. Weiterhin können Sägetechniken angewendet werden.
- Durch die hierin beschriebenen Techniken kann eine Vielfalt an unterschiedlichen Arten von Laminatelektronikbauelementen hergestellt werden. Beispielsweise kann ein Laminatelektronikbauelement gemäß einer Ausführungsform eine Stromversorgung darstellen, die einen oder mehrere Leistungs-MOSFETs und optional eine integrierte Logikschaltung enthält. Beispielsweise kann das Laminatelektronikbauelement eine Halbbrückenschaltungsanordnung enthalten, die z. B. in Elektronikschaltungen zum Umwandeln von Gleichspannungen, DC-DC-Wandlern, implementiert sein kann. DC-DC-Wandler können verwendet werden, um eine von einer Batterie oder einem Akkumulator gelieferte Eingangsgleichspannung in eine Ausgangsgleichspannung umzuwandeln, die an die Bedürfnisse von dahinter geschalteten Elektronikschaltungen angepasst ist.
- Die
1A bis1E zeigen Prozessstadien einer Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements100 . Es ist anzumerken, dass die in Figuren1A bis1E dargestellten Produktionsstadien als Vereinfachungen verstanden werden können, da möglicherweise weitere Schritte verwendet werden, die in diesen Figuren nicht dargestellt sind. Beispielsweise können weitere Dielektrikumsschichten oder strukturierte Metallschichten während der Montage des Laminatelektronikbauelements100 aufgebracht werden. Weiterhin können elektrisch leitende Vias in dem Laminat hergestellt werden, um Kontaktpads des Halbleiterchips elektrisch mit äußeren Anschlüssen des Laminatelektronikbauelements100 zu verbinden. Einige der möglichen Variationen werden unten in Verbindung mit den in2A bis2D und5A bis5C dargestellten Ausführungsformen näher erläutert. - Gemäß
1A kann ein Träger10 bereitgestellt werden. Bei einer Ausführungsform kann der Träger10 aus einer flachen Metallplatte hergestellt sein. Das Metall kann Kupfer, Aluminium oder irgendein anderes geeignetes Material sein. Bei einer anderen Ausführungsform kann, wie oben erwähnt, der Träger10 aus einer Kunststoffplatte oder einer Keramikplatte hergestellt sein. - Der Träger
10 weist eine erste Hauptoberfläche12 und eine zweite Hauptoberfläche14 auf. Gemäß einer in1B dargestellten Ausführungsform wird in der ersten Hauptoberfläche12 des Trägers10 eine Vertiefungs- oder Ausnehmungsstruktur16 hergestellt. Die Ausnehmungsstruktur16 kann die Form von einem oder mehreren Gräben oder Kanälen aufweisen, die sich in der ersten Hauptoberfläche12 erstrecken. - Die Ausnehmungsstruktur
16 kann über verschiedene Techniken erzeugt werden. Bei einer Ausführungsform wird die Ausnehmungsstruktur16 durch (teilweises) Ätzen hergestellt. Je nach dem Material des Trägers können verschiedene Ätzmittel verwendet werden, unter ihnen Kupferchlorid (bei einer Ausführungsform für einen aus Kupfer hergestellten Träger), Eisenchlorid (bei einer Ausführungsform für einen aus Eisen hergestellten Träger), HF, NaOH, HNO3, K3Fe(CN)6 und KI. In diesem Dokument besitzt Ätzen eine breite Bedeutung, und umfasst z. B. das Ätzen durch den Einsatz von Flüssigkeiten und das Ätzen durch den Einsatz von Gasen oder Plasmen. - Das Ätzen kann bewerkstelligt werden, indem eine Maske verwendet wird, um die Gebiete der Hauptoberfläche
12 zu maskieren, die nicht geätzt werden sollen. Die (in den Figuren nicht dargestellte) Maske kann aufgebracht werden, indem auf der ersten Hauptoberfläche12 des Trägers10 eine strukturierte organische Maskenschicht hergestellt wird. Die strukturierte organische Maskenschicht kann durch Drucktechniken wie etwa Schablonendruck, Siebdruck oder Tintenstrahldruck aufgebracht werden. Es sind auch andere Techniken für das Aufbringen der strukturierten organischen Maskenschicht möglich, wie etwa z. B. Dispensiertechniken. Bei einer anderen Ausführungsform kann eine kontinuierliche Schicht aus einem organischen Material, z. B. ein Fotolack, auf der ersten Hauptoberfläche12 aufgebracht und danach z. B. durch Fotolithographie strukturiert werden, um die strukturierte organische Maskenschicht herzustellen. Beispielsweise kann Aufschleudern (sein coating) verwendet werden, um die kontinuierliche Schicht aus organischem Material aufzubringen. Für die Massenproduktion eines Bandes von vorgeätzten Trägern10 können auch Spule-zu-Spule-Prozesse angewendet werden. - Bei einer anderen Ausführungsform kann die Ausnehmungsstruktur
16 durch Materialbearbeitungstechniken wie etwa z. B. Fräsen oder Stanzen hergestellt werden. Falls bei einer Ausführungsform der Träger10 aus Keramik hergestellt ist, sind Zerspahnungstechniken wie etwa Fräsen günstig. Spule-zu-Spule-Prozesse können für die Massenproduktion von vorgeätzten Trägern10 angewendet werden. Spule-zu-Spule-Prozesse können für die Massenproduktion eines Bandes von vorbearbeiteten Trägern10 angewendet werden. - Der Träger
10 kann eine Dicke (Abstand zwischen den beiden Hauptoberflächen12 und14 ) von etwa 50 bis 2000 μm aufweisen, insbesondere zwischen z. B. 150 und 500 μm. Die Tiefe der Ausnehmungsstruktur16 (d. h. der Abstand von der ersten Hauptoberfläche12 zu dem Boden der Ausnehmungsstruktur16 ) kann etwa 10% bis 80%, insbesondere etwa 30% bis 70%, der Dicke des Trägers10 betragen. - Gemäß
1C wird ein Halbleiterchip20 dann auf der zweiten Hauptoberfläche14 des Trägers10 aufgebracht. Der Halbleiterchip20 wird an einer seitlich von der Ausnehmungsstruktur16 beabstandeten Position platziert, d. h. in einer Position, bei der sich die Ausnehmungsstruktur16 in einer senkrecht zu der Ebene des Trägers10 verlaufenden Projektion über den Umriss des Halbleiterchips20 hinaus erstreckt. - Der Halbleiterchip
20 kann, wie oben erwähnt, von einem beliebigen Typ sein. Beispielhaft kann der Halbleiterchip20 ein vertikales Halbleiterbauelement mit auf seinen beiden Hauptoberflächen angeordneten (nicht gezeigten) Elektrodenpads sein. Beispielhaft kann der Halbleiterchip20 ein Leistungs-MOSFET mit einem auf einer ersten Fläche22 des Halbleiterchips20 angeordneten (nicht gezeigten) Drain-Elektrodenpad sein, wobei die erste Fläche22 dem Träger10 zugewandt ist, und mit auf einer zweiten Fläche24 des Halbleiterchips20 angeordneten (nicht gezeigten) Gate- und Source-Elektrodenpads, wobei die zweite Fläche24 von dem Träger10 abgewandt ist. - Das Elektrodenpad auf der ersten Fläche
22 des Halbleiterchips20 kann an den Träger10 durch eine (nicht gezeigte) Bondschicht gebondet sein, die aus einem Diffusionslotmaterial hergestellt ist, wie zum Beispiel AuSn, AgSn, CuSn, AgIn, AuIn, CuIn, AuSi, Sri oder Au, oder durch eine Paste, die in einem Polymermaterial oder Harz wie etwa z. B. α-Terpineol verteilte Metallpartikel enthält. Pasten, die Metallpartikel enthalten, können beispielsweise von den Firmen Coocson Electronic (Produktname: N 1000), Advanced Nano-Particles (ANP), Harima Chemicals (Produktnamen: NPS-H und NHD-1) oder NBE Technologies (Produktname: NBE Tech) erstanden werden. Die Metallpartikel können beispielsweise aus Silber, Gold, Kupfer, Zinn oder Nickel hergestellt sein. Die Erstreckungen (mittlerer Durchmesser) der Metallpartikel können kleiner als 100 nm und bei einer Ausführungsform kleiner als 50 nm oder 10 nm sein. Diese Pasten werden in der Technik auch als Nanopasten bezeichnet. In vielen Fällen (falls zum Beispiel Diffusionslöten oder das Auftragen von Nanopaste verwendet wird) wird zwischen dem Träger10 und einem Elektrodenpad des Halbleiterchips20 eine elektrisch leitende Verbindung hergestellt. - Bei einer weiteren Ausführungsform kann der Halbleiterchip
20 ein Chip ohne Elektrodenpad auf seiner ersten Fläche22 sein, z. B. eine integrierte Logikschaltung, bei der alle Elektrodenpads auf der zweiten Fläche24 angeordneten sind. In diesem Fall kann die (nicht gezeigte) Bondschicht aus den gleichen Materialien (z. B. Diffusionslot oder Nanopaste) wie oben erwähnt hergestellt sein oder kann aus elektrisch isolierenden Materialien wie etwa z. B. Polymerklebstoffen hergestellt sein. - Wie in
1D dargestellt, wird dann eine erste Isolierschicht30 so aufgebracht, dass sie über dem Träger10 und dem Halbleiterchip20 liegt. Bei einer Ausführungsform kann die erste Isolierschicht30 eine Prepreg-Harzschicht (d. h. faserverstärkt) oder eine durch Partikel verstärkte Harzschicht aus ungehärtetem Harz sein, das unter Druck und Wärme aufgebracht wird. Die erste Isolierschicht30 kann aus bekannten Prepreg-Materialien auf der Basis von Epoxid, Polyester oder anderen Kunststoffmaterialien hergestellt sein, beispielsweise mit Baumwollpapier verstärktem Epoxid, mit Glasgewebe verstärktem Epoxid, mit Mattglas verstärktem Polyester, mit Glasgewebe verstärktem Polyester usw. Bei einer anderen Ausführungsform kann die erste Isolierschicht30 aus einem thermoplastischen Material bestehen. - Die erste Isolierschicht
30 kann eine Folie sein, die etwa die gleichen seitlichen Abmessungen wie der Träger10 aufweisen kann. Während der Laminierung verflüssigt sich die Folie und kapselt den Halbleiterchip20 und/oder eine andere togologische Struktur auf dem Träger10 . Nach der Laminierung ist die obere Oberfläche der ersten Isolierschicht30 im Wesentlichen flach oder plan, das heißt, sie reproduziert so gut wie nicht die Topologie unter der ersten Isolierschicht30 . Somit ist die Anordnung aus dem Träger10 und dem darauf montierten Halbleiterchip20 ohne Hohlräume vollständig von der Isolierschicht30 bedeckt und darin eingebettet. - Die Dicke des Halbleiterchips
20 kann unter 100 μm und bei einer Ausführungsform unter 60 oder sogar 50 oder 30 μm betragen. Die Dicke der ersten Isolierschicht30 kann beispielsweise unter 200 μm oder bei einer Ausführungsform etwa oder weniger als 100 μm betragen, kann aber auch größer sein als diese Zahlen. - In einem späteren Stadium des Herstellungsprozesses können in der oberen Oberfläche der ersten Isolierschicht
30 Öffnungen oder Vias ausgebildet werden. Dies wird in Verbindung mit2A bis2D ausführlicher erläutert. - Wie in
1E dargestellt, wird der Träger10 in mehrere Teile10A und10B getrennt, indem das restliche Trägermaterial innerhalb der Ausnehmungsstruktur16 entfernt wird, um einen durch den Träger10 verlaufenden Schlitz40 zu erzeugen. Mit anderen Worten wird die Ausnehmungsstruktur16 vertieft, um die zweite Hauptoberfläche14 des Trägers10 zu öffnen. Dies kann dazu führen, dass die Teile10A und10B mechanisch und elektrisch getrennt werden. Im Allgemeinen können mindestens einige der auf diese Weise hergestellten Teile10A und10B des Trägers10 inselförmig werden, das heißt, sie können vollständig von umgebenden Teilen des Trägers10 getrennt werden. - Das Trennen des Trägers
10 in Teile10A ,10B kann durch die gleichen Techniken bewerkstelligt werden, wie sie für die Herstellung der Ausnehmungsstruktur16 verwendet werden. Diese Techniken wurden oben beschrieben, und der Kürze halber wird auf diese Beschreibung Bezug genommen. - Falls als Beispiel Ätzen verwendet wird, um den oder die Schlitze
40 herzustellen, kann zum Herstellen des oder der Schlitze eine während der Vorstrukturierung des Trägers10 (siehe1B ) verwendete strukturierte organische Maskenschicht wieder verwendet werden. Falls für das Strukturieren des Trägers10 keine strukturierte organische Maskenschicht verwendet wurde, kann es auch möglich sein, das Ätzmittel über die ganze erste Hauptoberfläche12 des Trägers10 aufzubringen, bis die zweite Hauptoberfläche14 des Trägers10 geöffnet ist. In diesem Fall wird die Dicke des Trägers10 in den Gebieten außerhalb der Ausnehmungsstruktur16 etwa auf das gleiche Ausmaß reduziert wie die Dicke des restlichen Trägermaterials innerhalb der Ausnehmungsstruktur16 (d. h. um den Abstand zwischen dem Boden der Ausnehmungsstruktur16 und der zweiten Hauptoberfläche14 des Trägers10 ). - Die
2A bis2D veranschaulichen Stadien einer Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements200 . Ohne dies zu erwähnen, können die oben beschriebenen Techniken, Materialien und Verfahren auch auf die weiter unten in Verbindung mit den2A bis2D erläuterten Verfahren und Bauelemente angewendet werden. In diesem Kontext wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden. - Wie in
2A gezeigt, wird die erste Isolierschicht30 mit einer ersten Metallschicht50 beschichtet. Beispielhaft kann die erste Isolierschicht30 eine Folie sein, die aus einem Polymermaterial besteht, das mit einer Metallschicht beschichtet ist, z. B. einer Kupferschicht (RCC-Folie (Resin Coated Copper)). Wärme und Druck können für eine Zeit angewendet werden, die geeignet ist, diese Polymer-Metall-Verbundfolie oder -lage an der darunter liegenden Struktur zu fixieren. Außer der ersten Metallschicht50 ist die in2A dargestellte Struktur ähnlich der in1D dargestellten Struktur, und bezüglich der Materialien und des Prozesses der Fabrikation der in2A dargestellten Struktur wird auf die Beschreibung von Figuren1A bis1D Bezug genommen. - Öffnungen
32A ,32B können in der ersten Isolierschicht30 und der ersten Metallschicht50 beispielsweise durch herkömmliches Bohren, Laserbohren, chemisches Ätzen oder irgendein anderes geeignetes Verfahren hergestellt werden. Die Breite der Öffnungen32A ,32B kann beispielsweise im Bereich zwischen 20 und 300 μm liegen. Wie in2B gezeigt, kann eine Öffnung32A ausgebildet werden, um einen Bereich eines (nicht gezeigten) Elektrodenpads des Halbleiterchips20 freizulegen. Die Öffnung32B kann z. B. ausgebildet werden, um die zweite Oberfläche14 des Trägers10 freizulegen. Die Öffnungen32A ,32B werden in der Technik als Vias (Vertical Interconnect Access) oder Durchverbindungen bezeichnet. - Wie in
2C dargestellt, können die Öffnungen32A ,32B dann durch ein elektrisch leitendes Material60 gefüllt werden. Beispielsweise können die Öffnungen32A ,32B durch galvanische oder stromlose Plattierungstechniken leitend gemacht werden. Weiterhin ist es auch möglich, die Öffnungen32A ,32B mit einem Material zu füllen, das aus einer Metallpartikel enthaltenden Paste besteht. Im Ergebnis wird das elektrisch leitende Material60 elektrisch mit der ersten Metallschicht50 verbunden. Auf diese Weise kann ein (nicht gezeigtes) Elektrodenpad auf der zweiten Fläche24 des Halbleiterchips10 hoch zur ersten Metallschicht50 und herunter zu einem zweiten Teilgebiet10B des Trägers10 kontaktiert werden. Als Beispiel kann der Halbleiterchip20 ein vertikaler MOSFET sein, und das mit dem Träger10 verbundene Elektrodenpad kann das Source- oder Gate-Pad des MOSFET sein. In diesem Fall kann das (nicht gezeigte) Drain-Elektrodenpad des MOSFET hinunter zu einem ersten Teil-10A-Gebiet des Trägers10 kontaktiert werden. Es ist anzumerken, dass die ersten und zweiten Teile10A ,10B des Trägers10 , wie in2D dargestellt, zu dieser Zeit immer noch durch das restliche Trägermaterial innerhalb der Ausnehmungsstruktur16 verbunden sind. - Vor oder nach der Erzeugung der Öffnungen
32A ,32B oder dem Füllen der Öffnungen32A ,32B wird die erste Metallschicht50 strukturiert. Das Strukturieren kann über verschiedene Techniken erfolgen. So kann etwa beispielsweise unerwünschtes Metall durch Ätzen oder andere Techniken entfernt werden, wobei nur die gewünschten Metallbahnen oder Kontaktflecken auf der ersten Isolierschicht30 zurückbleiben. Alle üblichen subtraktiven Verfahren wie etwa Siebdruck, Fotogravur, PCB-Fräsen, können verwendet werden. Weiterhin ist es auch möglich, additive Prozesse zu verwenden, um die erste Metallschicht50 zu strukturieren. In diesem Fall kann eine erste Isolierschicht30 ohne eine Metallbeschichtung (d. h. ohne erste Metallschicht50 ) verwendet werden, um eine Struktur wie in2C gezeigt zu erhalten. Additive Prozesse sind in der Regel Plattierungsprozesse, bei denen Kupfer oder ein anderes Metallmaterial in unmaskierten Bereichen auf die erste Isolierschicht30 plattiert wird. - Weiterhin kann die erste Metallschicht
50 z. B. durch galvanisches Plattieren vor oder nach dem Füllen oder während des Füllens der Öffnungen32A ,32B verstärkt werden. Es ist auch möglich, dass die erste Metallschicht50 und das elektrisch leitende Material60 zum gleichen Zeitpunkt während ein und desselben Abscheidungsschritts aufgebracht werden. - Gemäß
2D wird der Träger10 dann in den ersten und zweiten Teil10A ,10B getrennt. In diesem Kontext wird der Kürze halber auf die Beschreibung von1E Bezug genommen. - Die
3A bis3E zeigen Stadien einer weiteren Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements300 . Ohne dies zu erwähnen, können die oben beschriebenen Techniken, Materialien, Abmessungen, Verfahren und anderes auch auf die weiter unten erläuterten Verfahren und Bauelemente angewendet werden. In diesem Kontext wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden. - Die in
3A und3B dargestellten Prozessschritte sind identisch mit den entsprechenden Prozessschritten der ersten Ausführungsform (Figuren1A und1B ). Dann wird gemäß3C der Halbleiterchip20 an der ersten Hauptoberfläche12 des vorstrukturierten Trägers10 angebracht. - Wie in
3D gezeigt, wird die erste Isolierschicht30 dann aufgebracht, so dass sie über dem Träger10 und dem Halbleiterchip20 liegt. Bei dieser Ausführungsform wird die erste Isolierschicht30 auf die erste Hauptoberfläche12 des vorstrukturierten Trägers10 laminiert. Wieder kann, wie bereits oben erwähnt, die erste elektrisch isolierende Schicht30 die Gestalt einer Folie oder einer Lage aufweisen und kann aus einem Polymermaterial hergestellt sein. Während der Laminierung fließt die elektrisch isolierende Folie oder Lage, was dazu führt, dass die Ausnehmungsstruktur16 und Spalten zwischen den Halbleiterchips20 oder anderen topologischen Strukturen auf dem Träger10 mit dem Polymermaterial der ersten elektrisch isolierenden Schicht30 gefüllt werden. - Wie in
3E gezeigt, wird der Träger10 dann in zwei Trägerteile10A und10B getrennt. Die Trennung erfolgt durch Entfernen des restlichen Trägermaterials innerhalb der Ausnehmungsstruktur16 . Dies kann ausgeführt werden, indem die ganze (d. h. vollständige) zweite Hauptoberfläche14 des Trägers10 geätzt wird, bis die geätzte zweite Hauptoberfläche14 die Ausnehmungsstruktur16 erreicht, die dann den Träger10 als ein Schlitz40 durchdringt. Auf diese Weise kann die Dicke des Trägers10 an jeder beliebigen Querschnittsposition um etwa das gleiche Ausmaß reduziert werden. Bei einer Ausführungsform ist es auch möglich, dass Trägermaterial nur an der Ausnehmungsstruktur16 entfernt wird. In diesem Fall wird eine (nicht gezeigte) weitere Ausnehmungsstruktur an der zweiten Hauptoberfläche14 des Trägers10 gegenüber der Ausnehmungsstruktur16 erzeugt, um die Ausnehmungsstruktur16 zu verbinden und um einen Schlitz40 auszubilden. Die andere Ausnehmungsstruktur kann durch die gleichen Techniken wie oben für das Herstellen der Ausnehmungsstruktur16 erwähnt, ausgebildet werden. - Die
4A bis4D zeigen Herstellungsstadien einer Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements400 . Ähnlich der in2A bis2D dargestellten Ausführungsform zeigt die in4A bis4D gezeigte Ausführungsform die Einbringung von Öffnungen oder Vias32A ,32B in die erste Isolierschicht30 . Weiter ist, immer noch ähnlich den2A bis2D , die erste Isolierschicht30 (optional) mit einer als eine erste Metallschicht50 bezeichneten Metallbeschichtung ausgestattet. Wiederum können oben erwähnte Techniken, Materialien, Abmessungen, Verfahren und anderes auf die in4A bis4D gezeigten Verfahren und Bauelemente angewendet werden, und es wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden. - Bei allen Ausführungsformen kann die Ausnehmungsstruktur
16 des Trägers10 in nachfolgenden Bearbeitungsschritten als eine Ausrichtmarke verwendet werden. Beispielhaft kann der Die-Attach-Schritt (1C und3C ) die Ausnehmungsstruktur16 verwenden, um die relative Position des Trägers10 zu dem oder den auf dem Träger10 zu montierenden Halbleiterchips20 auszurichten. - Ein weiteres Laminatelektronikbauelement
500 und ein Verfahren zu dessen Herstellung gemäß einer Ausführungsform ist in den5A bis5C dargestellt. Das Laminatelektronikbauelement500 implementiert eine Halbbrückenschaltungsanordnung z. B. eines DC-DC-Spannungswandlers. - Gemäß
5A enthält ein Träger510 , der dem Träger10 der oben erwähnten Ausführungsformen entspricht, eine Ausnehmungsstruktur16 . Die Ausnehmungsstruktur16 definiert vier Teile510A ,510B ,510C ,510D des Trägers510 vor, die den Teilen10A und10B in den Figuren1A bis4D entsprechen. Wie oben erwähnt, kann der Träger510 aus einem strukturierten Blech oder einer strukturierten Metallplatte514 , z. B. einem Systemträger, hergestellt sein oder kann aus einer Isolierschicht z. B. aus Kunststoff, Keramik usw., die mit einer Metallschicht beschichtet sind, hergestellt sein. - Die Halbleiterchips
120_1 ,120_2 und120_3 werden auf dem Träger510 montiert. Der erste und zweite Halbleiterchip120_1 und120_2 können Leistungs-MOSFETs sein, und der dritte Halbleiterchip120_3 kann ein Logik-IC sein. Der erste Halbleiterchip120_1 wird an einer zweiten Oberfläche514 des Trägers510 an dem Teil510E davon angebracht, der zweite Halbleiterchip120_2 wird an der zweiten Oberfläche514 des Trägers510 an dem Teil510D davon angebracht, und der dritte Halbleiterchip120_3 wird an der zweiten Oberfläche514 des Trägers510 an dem Teil510A davon angebracht. Die Anordnung des Trägers510 und der Halbleiterchips120_1 ,120_2 und120_3 entspricht der in1A bis2D gezeigten Anordnung des Trägers10 und des Halbleiterchips20 , und auf die entsprechende Beschreibung wird Bezug genommen. - Dann werden z. B. zwei Aufbauisolierschichten
530 ,570 auf den Träger510 und die Halbleiterchips120_1 ,120_2 ,120_3 laminiert. Beide Isolierschichten530 ,570 können aus den gleichen Materialien hergestellt sein und können gemäß den gleichen Verfahren, wie oben unter Bezugnahme auf die vorausgegangenen Ausführungsformen beschrieben, verarbeitet werden. Ähnlich der ersten Isolierschicht30 kann die erste Isolierschicht530 eine Prepreg- oder durch Partikel verstärkte Harzschicht sein, die mit einer ersten strukturierten Metallschicht550 beschichtet ist (die der ersten Metallschicht50 entspricht – auf die Beschreibung dieser Schicht wird Bezug genommen). Bei dieser Ausführungsform jedoch ist die erste strukturierte Metallschicht550 eine interne Metallschicht. Die zweite Isolierschicht570 liegt über der ersten strukturierten Metallschicht550 und kann gleichermaßen durch eine Prepreg- oder durch Partikel verstärkte Harzschicht bereitgestellt werden. Sie bildet eine Stütze für eine zweite strukturierte Metallschicht580 , die externe Anschlüsse des Laminatelektronikbauelements500 bilden kann und/oder Leiterbahnen bilden kann, die zu externen Anschlüssen des Laminatelektronikbauelements500 führen. Die erste und zweite strukturierte Metallschicht können auf der ersten und zweiten Isolierschicht530 ,570 hergestellt werden, indem ein beliebiger, in der Technik bekannter oder oben beschriebener subtraktiver oder additiver Prozess verwendet wird. - Beide Halbleiterchips
120_1 und120_2 können vertikale Leistungsbauelemente sein. Beispielhaft kann ein Gate-Elektrodenpad122 des ersten Halbleiterchips120_1 über eine Bahn550A der ersten strukturierten Metallschicht550 elektrisch mit einem Elektrodenpad des dritten Halbleiterchips120_3 verbunden sein, ein Source-Elektrodenpad124 des ersten Halbleiterchips120_1 kann elektrisch mit einem durch die zweite strukturierte Metallschicht580 gebildeten Anschlusspad580A verbunden sein, und ein Drain-Elektrodenpad126 des ersten Halbleiterchips120_1 kann elektrisch mit dem Teil510B des Trägers510 verbunden sein. Unter Bezugnahme auf den zweiten Halbleiterchip1202 kann ein Drain-Elektrodenpad126 elektrisch mit dem Teil510D des Trägers510 verbunden sein, kann ein Source-Elektrodenpad124 elektrisch mit dem Teil510C des Trägers510 durch eine erste Durchverbindung535 verbunden sein, die hinunter durch die erste Isolierschicht530 zu der ersten strukturierten Metallschicht550 verbindet, und ein Gate-Elektrodenpad122 kann elektrisch über eine zweite Durchverbindung555 mit einem durch die zweite strukturierte Metallschicht580 ausgebildeten Anschlusspad580B verbunden sein. Weiterhin wird ein Anschlusspad580C durch die zweite strukturierte Metallschicht580 ausgebildet und ist hinunter zum Teil510D des Trägers510 durch eine dritte Durchverbindung575 verbunden, die durch die erste und zweite Isolierschicht530 ,570 verläuft. Der dritte Halbleiterchip120_3 kann ein Logik-IC sein. Wie in5B dargestellt, können mindestens einige der Elektrodenpads des dritten Halbleiterchips120_3 elektrisch mit einem durch die zweite strukturierte Metallschicht580 ausgebildeten Anschlusspad580D verbunden sein. - Wie in
5C dargestellt, werden die Teile510A ,510B ,510C ,510D des Trägers510 dann entlang der Ausnehmungsstruktur16 getrennt. Dies kann über einen beliebigen der oben erwähnten Prozesse geschehen, bei einer Ausführungsform durch einen lokalen (d. h. maskierten) oder globalen (d. h. unmaskierten) Ätzprozess. Infolgedessen entstehen in dem Träger510 Schlitze40 , die sich von der ersten zu der zweiten Hauptoberfläche512 ,514 des Trägers510 erstrecken. - Es ist anzumerken, dass einige der Teile
510A ,510B ,510C ,510D infolge des spezifischen Musters durch Schlitze40 elektrisch verbunden bleiben können, wohingegen andere Teile510A ,510B ,510C ,510D elektrisch getrennt werden können. Beispielsweise bleiben die Teile510B und510C elektrisch verbunden (was in dem in5C gezeigten Schnitt nicht zusehen ist). Somit können Anschlusspads580A ,580C die E/A-Anschlüsse des Laminatelektronikbauelements500 bilden, zwischen denen die beiden Leistungs-MOSFETs120_1 ,120_2 in Reihe angeordnet sind und zwei Schalter implementieren, die von dem Logik-IC120_3 gesteuert werden. Das Laminatelektronikbauelement500 kann eine Halbbrückenschaltungsanordnung darstellen. Die Ausdrücke „Low Side” (untere Seite) und „High Side” (obere Seite) der Leistungs-MOSFETs120_1 ,120_2 beziehen sich auf diese bekannte Schaltungsanordnung. - Das Laminatelektronikbauelement
500 kann auf einem (nicht gezeigten) Bauelementträger wie etwa z. B. einer Kunden-PCB montiert werden. Dazu werden die Anschlusspads580A ,580B ,580C ,580D gegenüber Montagebereichen des Bauelementträgers platziert und durch Löten oder irgendeinen anderen elektrischen Bondansatz an Trägerpads auf dem Bauelementträger gebondet. - Die
6A und6B zeigen eine Ausführungsform eines Laminatelektronikbauelements600 und ein Verfahren zu dessen Herstellung. Ähnlich dem Laminatelektronikbauelement500 implementiert das Laminatelektronikbauelement600 eine Halbbrükkenschaltungsanordnung beispielsweise eines DC-DC-Spannungswandlers. - Gemäß
6A enthält ein Träger610 , der dem Träger10 der oben erwähnten Ausführungsformen entspricht, eine Ausnehmungsstruktur16 . Die Ausnehmungsstruktur16 kann wie oben beschrieben hergestellt worden sein. Die Ausnehmungsstruktur16 definiert vier Teile610A ,610B ,610C ,610D des Trägers610 . Der Träger610 kann mit dem in5A bis5B gezeigten Träger510 identisch sein. - Halbleiterchips
120_1 ,120_2 und120_3 werden auf dem Träger610 montiert. Die Halbleiterchips120_1 ,120_2 und120_3 können von dem gleichen Typ sein, wie oben in Verbindung mit der in5A bis5C veranschaulichten Ausführungsform erläutert. Im Unterschied zu dieser Ausführungsform jedoch werden die Halbleiterchips120_1 ,120_2 und120_3 auf der ersten Hauptoberfläche612 (die der ersten Hauptoberfläche512 in5A bis5C entspricht) anstatt auf der zweiten Hauptoberfläche614 (die der zweiten Hauptoberfläche514 in5A bis5C entspricht) des Trägers610 montiert. Diese Anordnung ist ähnlich der in3A bis4D dargestellten Anordnung, und es wird auf die Beschreibung der in diesen Figuren dargestellten Ausführungsformen Bezug genommen. - Nachdem die Halbleiterchips
120_1 ,120_2 und120_3 auf dem Träger610 montiert sind, werden zwei aufgebaute Isolierschichten630 ,670 auf die erste Hauptoberfläche612 des Trägers610 und die Halbleiterchips120_1 ,120_2 ,120_3 laminiert. Die Isolierschichten630 ,670 können mit den Isolierschichten530 ,570 identisch sein, auf die der Kürze halber Bezug genommen wird. - Weiterhin wird eine Schaltungsanordnung zum Zusammenschalten der Halbleiterchips
120_1 ,120_2 und120_3 und der Anschlusspads aus einer ersten strukturierten Metallschicht650 und einer zweiten strukturierten Metallschicht680 auf die gleiche Weise ausgebildet, wie oben unter Bezugnahme auf die erste strukturierte Metallschicht550 und die zweite strukturierte Metallschicht580 der oben erwähnten Ausführungsform erläutert. Somit entsprechen die mit den Bezugszeichen680A bis680D ,650A ,635 ,655 ,675 bezeichneten Teile den durch die Bezugszeichen580A bis580D ,550A ,535 ,555 bzw.575 der in5A bis5C dargestellten Ausführungsform bezeichneten Teilen. - Wie in
6B gezeigt, werden die Teile610A ,610B ,610C ,610D des Trägers610 dann entlang der Ausnehmungsstruktur16 getrennt. Dies kann durch einen beliebigen der oben erwähnten Prozesse geschehen, bei einer Ausführungsform durch einen globalen (d. h. unmaskierten) oder einen lokalen (d. h. maskierten) Ätzprozess. In6B beispielsweise wird ein globaler Ätzprozess verwendet und es wird auf die entsprechende Beschreibung in Verbindung mit den in3E und4D gezeigten Ausführungsformen Bezug genommen. Wieder können die Teile610B und610C während des Trägertrennprozesses elektrisch verbunden bleiben. - Bei allen Ausführungsformen können die Träger
10 ,510 ,610 zusätzlich als ein Kühlkörper und/oder eine Montageplattform für zusätzliche passive Elemente wie etwa Kondensatoren, Induktionsspulen, Widerstände oder aktive Komponenten dienen. Die Halbleiterchips20 ,120_1 ,120_2 ,120_3 sowie die interne erste strukturierte Metallschicht550 ,650 können vollständig in das Laminat eingebettet und von ihm bedeckt werden, so dass nur Anschlüsse60 ,580A –D,680A –D und die Teile10A ,10B ,510A –D,610A –D des Trägers10 ,510 ,610 an dem Laminatelektronikbauelementpackage freiliegend sind und zur externen Verwendung zur Verfügung stehen. - Die
7A und7B zeigen eine Ausführungsform eines Laminatelektronikbauelements700 und Stadien eines Verfahrens zu dessen Herstellung. Identische Bezugszeichen und Bezugszeichen mit identischen letzten beiden Ziffern betreffen in allen Ausführungsformen ähnliche Teile, und es wird der Kürze halber auf die obige Beschreibung Bezug genommen. In7A wurde eine temporäre Folie790 an der zweiten Hauptoberfläche714 des Trägers710 angebracht. Zu dieser Zeit kann der Träger710 noch eine unstrukturierte Platte oder Lage sein, wie in3A dargestellt und durch Bezugszeichen10 bezeichnet. - In einem nachfolgenden Prozess werden Schlitze
40 in dem Träger710 hergestellt. Die Schlitze40 erstrecken sich von der ersten Hauptoberfläche712 des Trägers710 zu der zweiten Hauptoberfläche714 des Trägers710 . An der zweiten Hauptoberfläche714 werden die Schlitze40 durch die temporäre Folie790 bedeckt. Die Schlitze40 können durch ein beliebiges der oben erwähnten Verfahren hergestellt werden (z. B. durch Aufbringen einer strukturierten Maskenschicht auf der ersten Hauptoberfläche712 und Aufbringen eines Ätzmittels auf dieser Oberfläche), und der Träger710 kann von jedem Typ sein, wie zuvor beschrieben. - Danach werden die Halbleiterchips
120_1 ,120_2 und120_3 auf der ersten Hauptoberfläche712 des Trägers710 montiert. Bei einer Ausführungsform kann das Montieren der Halbleiterchips120_1 ,120_2 und120_3 erfolgen, bevor die Schlitze40 hergestellt werden. - Dann werden die erste und zweite Isolierschicht
730 ,770 auf die Halbleiterchips120_1 ,120_2 ,120_3 und die erste Hauptoberfläche712 des Trägers710 laminiert. Während der Laminierung werden die Schlitze40 mit isolierendem Polymermaterial gefüllt. - In einem nächsten Schritt wird die Schaltungsanordnung, die die erste und zweite strukturierte Metallschicht
750 ,780 und die Durchverbindungen735 ,755 und775 enthält, hergestellt, wie in Verbindung mit den obigen Ausführungsformen beschrieben. - Schließlich wird die temporäre Folie
790 von dem Laminatelektronikbauelement700 entfernt. Dadurch wird ein Laminatelektronikbauelement700 hergestellt, das dem Laminatelektronikbauelement600 ähnlich ist, siehe7B . - Weiterhin zeigt
7B , dass die durch die Schlitze40 strukturierte zweite Hauptoberfläche714 als eine Montageplattform für zusätzliche passive oder aktive Komponenten795 verwendet werden kann. Beispielhaft wird ein Kondensator C auf der zweiten Hauptoberfläche714 platziert, um einen Kontakt zum Teil710B des Trägers710 und zum Teil710C des Trägers710 herzustellen. - Ausnehmungen
16 und Schlitze40 , die durch Ätzen eines aus einer Metallplatte hergestellten Trägers produziert werden, lassen sich leicht von Ausnehmungen oder Schlitzen unterscheiden, die durch andere Techniken der maschinellen Bearbeitung hergestellt werden, wie etwa z. B. Stanzen, Sägen oder Fräsen. Eine Charakteristik von solchen geätzten Strukturen sind abgerundete Kanten, die nicht durch herkömmliche Techniken der maschinellen Bearbeitung hergestellt werden, wie oben angeführt. Weiterhin sind die Kanten von durch Einsatz eines Ätzmittels hergestellten Ausnehmungen oder Schlitzen frei von Graten, was nicht der Fall ist, wenn solche Strukturen z. B. durch Stanz-, Säge- oder Frästechniken hergestellt werden. - Weiterhin zeigen Schlitze oder Ausnehmungen, die durch die Anwendung eines Ätzmittels hergestellt worden sind, in der Regel eine charakteristische Wandstruktur. Die Rauheit der Wand ist signifikant größer als die Rauheit einer Wand, die durch herkömmliche Techniken der maschinellen Bearbeitung erzeugt worden ist, wie etwa z. B. Stanzen, Sägen oder Fräsen. Beispielhaft bewirkt das Anwenden eines Ätzmittels typischerweise, dass die Wände der geätzten Schlitze eine mittlere Rauheit von über 1,0 μm aufweisen.
-
8 zeigt eine REM-Aufnahme (Reflektionselektronenmikroskop) einer Schnittansicht einer Wand einer Ausnehmung16 oder eines Schlitzes40 , die oder der durch Anwenden eines Ätzmittels auf einen aus Metall (z. B. eine Kupferplatte) hergestellten Träger hergestellt worden ist. Die Teilung der Skala beträgt 5,0 μm. Wie zu sehen ist, ist die mittlere Rauheit der Wand signifikant größer als 1,0 μm. Zusammengefasst kann das Verfahren zum Herstellen (d. h. Ätzen) eines geätzten Schlitzes oder einer geätzten Ausnehmung durch Untersuchungen klar identifiziert werden. - Das Ätzen des Ausnehmungsmusters
16 und/oder der Schlitze40 ist ein vielseitiger Ansatz, weil es die Möglichkeit liefert, flexible Schlitzmusterdesigns zu erzeugen, und das volle Schlitzmuster kann zur gleichen Zeit hergestellt werden, d. h. parallel. Weiterhin ist es vergleichsweise leicht, einen zweistufigen Prozess durchzuführen (wobei zuerst die Ausnehmungsstruktur16 und dann die Schlitzstruktur40 hergestellt wird). Dieser zweistufige Prozess gestattet das Laminieren von einer oder mehreren Isolierschichten30 ,50 ,530 ,550 ,630 ,650 ,730 ,750 auf den Träger10 ,510 ,610 ,710 , ohne dass das Polymermaterial der Isolierschicht durch die Schlitze40 in dem Träger10 ,510 ,610 ,710 aus dem Bauelement herausgequetscht wird, weil die Trägertrennung (d. h. die Erzeugung der Schlitze40 ) erst nach dem Laminierungsprozess durchgeführt wird. - Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Beispielsweise können die verschiedenen Träger
110 (z. B. doppelseitige PCB),410 (z. B. einseitige PCB),510 (z. B. Systemträger),610 (z. B. mit Polymer gefüllter Systemträger) mit einer beliebigen Schaltungsanordnung oder einem Laminatschichtstapel kombiniert werden, die in den verschiedenen Ausführungsformen offenbart sind. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „enthalten”, „haben”, „mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „enthalten” einschließend sein. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt werden und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können. - Wenngleich hier spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken.
Claims (25)
- Verfahren zum Herstellen eines Laminatelektronikbauelements, umfassend: Bereitstellen eines Trägers (
10 ,510 ,610 ,710 ), wobei der Träger (10 ,510 ,610 ) eine erste Hauptoberfläche (12 ) und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche (14 ) definiert, wobei der Träger (10 ,510 ,610 ,710 ) ein in der ersten Hauptoberfläche (12 ) ausgebildetes Ausnehmungsmuster (16 ) aufweist; Anbringen eines ersten Halbleiterchips (20 ,120_1 ) an der ersten (12 ) oder der zweiten Hauptoberfläche (14 ); Ausbilden einer ersten elektrisch isolierenden Schicht (30 ,530 ,630 ,730 ), die über der Hauptoberfläche des Trägers, auf der der erste Halbleiterchip angebracht ist, und dem ersten Halbleiterchip (20 ,120_1 ) liegt; und danach Trennen des Trägers (10 ,510 ,610 ,710 ) in mehrere Teile entlang des Ausnehmungsmusters (16 ). - Verfahren nach Anspruch 1, wobei das Bereitstellen eines Trägers (
10 ,510 ,610 ) das Erzeugen eines Ausnehmungsmusters (16 ) in der ersten Hauptoberfläche (12 ) des Trägers (10 ,510 ,610 ,710 ) umfasst. - Verfahren nach Anspruch 1 oder 2, wobei das Ausnehmungsmuster (
16 ) durch Ätzen erzeugt wird. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Trennen des Trägers (
10 ,510 ,610 ,710 ) durch Ätzen durchgeführt wird. - Verfahren nach Anspruch 4, wobei der erste Halbleiterchip (
20 ,120_1 ) an der zweiten Hauptoberfläche (14 ) angebracht wird; und nur ausgenommene Teile der ersten Hauptoberfläche (12 ) geätzt werden. - Verfahren nach Anspruch 4, wobei der erste Halbleiterchip (
20 ,120_1 ) an der zweiten Hauptoberfläche (14 ) angebracht wird; und ausgenommene und nicht ausgenommene Teile der ersten Hauptoberfläche (12 ) geätzt werden. - Verfahren nach einem der Ansprüche 1 bis 4, wobei der erste Halbleiterchip (
20 ,120_1 ) an der ersten Hauptoberfläche (12 ) angebracht wird. - Verfahren nach Anspruch 7, wobei die zweite Hauptoberfläche (
14 ) geätzt wird. - Verfahren nach einem der vorhergehenden Ansprüche, umfassend: Ausbilden der ersten Isolierschicht (
30 ,530 ,630 ,730 ) durch Laminieren einer faserverstärkten Schicht aus wärmehärtendem Harz oder einer mit Partikeln verstärkten Schicht aus wärmehärtendem Harz oder einer ungefüllten Laminatschicht aus wärmehärtendem Harz oder einer gefüllten oder ungefüllten Schicht aus thermoplastischem Harz auf der Hauptoberfläche des Trägers (10 ,510 ,610 ,710 ), auf der der erste Halbleiterchip (20 ,120_1 ) angebracht ist, und auf dem ersten Halbleiterchip (20 ,120_1 ). - Verfahren nach einem der vorhergehenden Ansprüche, umfassend: Bereitstellen einer ersten strukturierten Metallschicht (
50 ,550 ,650 ,750 ) über der ersten Isolierschicht (30 ,530 ,630 ,730 ); und Erzeugen mindestens einer ersten Durchverbindung, die sich von der ersten strukturierten Metallschicht (50 ,550 ,650 ,750 ) zu einem Elektrodenpad auf einer oberen Fläche des ersten Halbleiterchips (20 ,120_1 ), die von dem Träger (10 ,510 ,610 ,710 ) abgewandt ist, erstreckt. - Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Bereitstellen einer ersten strukturierten Metallschicht (
50 ,550 ,650 ,750 ) über der ersten Isolierschicht (30 ); und Erzeugen mindestens einer zweiten Durchverbindung, die sich von der ersten strukturierten Metallschicht (50 ,550 ,650 ,750 ) zu dem Träger (10 ,510 ,610 ,710 ) streckt. - Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Ausbilden einer zweiten Isolierschicht (
570 ,670 ,770 ) durch Laminieren einer faserverstärkten Schicht aus wärmehärtendem Harz oder einer mit Partikeln verstärkten Schicht aus wärmehärtendem Harz oder einer ungefüllten Laminatschicht aus wärmehärtendem Harz oder einer gefüllten oder ungefüllten Schicht aus thermoplastischem Harz auf der ersten Isolierschicht (30 ,530 ,630 ,730 ). - Verfahren nach Anspruch 12, weiterhin umfassend: Bereitstellen einer zweiten strukturierten Metallschicht (
580 ,680 ,780 ) über der zweiten Isolierschicht (570 ,670 ,770 ); und Erzeugen mindestens einer dritten Durchverbindung, die sich von der zweiten strukturierten Metallschicht (580 ,680 ,780 ) zu dem Träger (10 ,510 ,610 ,710 ) erstreckt. - Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Anbringen eines zweiten Halbleiterchips (
120_2 ,120_3 ) auf der Hauptoberfläche des Trägers (10 ,510 ,610 ,710 ), auf der der erste Halbleiterchip (20 ,120_1 ) angebracht ist. - Verfahren zum Herstellen eines Laminatelektronikbauelements, umfassend: Bereitstellen eines Trägers (
10 ,510 ,610 ,710 ), wobei der Träger (10 ,510 ,610 ,710 ) eine erste Hauptoberfläche (12 ) und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche (14 ) definiert; Anbringen einer temporären Folie (790 ) an der ersten Hauptoberfläche (12 ) des Trägers (10 ,510 ,610 ,710 ); Ausbilden eines Schlitzmusters in dem Träger (10 ,510 ,610 ,710 ), wobei sich die Schlitze von der ersten Hauptoberfläche (12 ) zu der zweiten Hauptoberfläche (14 ) erstrecken; Anbringen eines ersten Halbleiterchips (20 ,120_1 ) auf der zweiten Hauptoberfläche (14 ); Ausbilden einer ersten elektrisch isolierenden Schicht, die über der zweiten Hauptoberfläche des Trägers (10 ,510 ,610 ,710 ) und dem ersten Halbleiterchip (20 ,120_1 ) liegt; und Entfernen der temporären Folie (790 ) von dem Träger (10 ,510 ,610 ,710 ). - Verfahren nach Anspruch 15, wobei das Ausbilden des Schlitzmusters in dem Träger (
10 ,510 ,610 ,710 ) durch Ätzen durchgeführt wird. - Laminatelektronikbauelement, umfassend: einen Träger (
10 ,510 ,610 ,710 ), wobei der Träger eine erste Hauptoberfläche (12 ) und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche (14 ) definiert, wobei der Träger (10 ,510 ,610 ,710 ) ein Schlitzmuster aufweist, das sich von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche erstreckt, wobei die Schlitze durch Ätzen ausgebildet werden; einen ersten Halbleiterchip (20 ,120_1 ), der an der ersten (12 ) oder der zweiten (14 ) Hauptoberfläche angebracht ist; und eine erste elektrisch isolierende Schicht (30 ,530 ,630 ,730 ), die über der Hauptoberfläche des Trägers (10 ,510 ,610 ,710 ), auf der der erste Halbleiterchip (20 ,120_1 ) angebracht ist, und dem ersten Halbleiterchip liegt. - Laminatelektronikbauelement nach Anspruch 17, wobei die Schlitze des Schlitzmusters abgerundete Kanten aufweisen, die für ihre Erzeugung durch Ätzen charakteristisch sind.
- Laminatelektronikbauelement nach Anspruch 17 oder 18, wobei die Kanten der Schlitze frei von Graten sind.
- Laminatelektronikbauelement nach einem der Ansprüche 17 bis 19, wobei die Schlitze des Schlitzmusters Wände aufweisen, die eine mittlere Rauheit von mindestens 1,0 μm darstellen.
- Laminatelektronikbauelement nach einem der Ansprüche 17 bis 20, weiterhin umfassend: eine erste strukturierte Metallschicht (
50 ,550 ,650 ,750 ), die sich über der ersten Isolierschicht (30 ,530 ,630 ,730 ) erstreckt; und eine erste Durchverbindung, die sich von der ersten strukturierten Metallschicht zu einem Elektrodenpad auf einer oberen Fläche des ersten Halbleiterchips, von dem Träger (10 ,510 ,610 ,710 ) abgewandt, erstreckt. - Laminatelektronikbauelement nach einem der Ansprüche 17 bis 21, weiterhin umfassend: eine zweite Isolierschicht (
570 ,670 ,770 ), die sich über der ersten Isolierschicht erstreckt; eine zweite strukturierte Metallschicht, die sich über der zweiten Isolierschicht (570 ,670 ,770 ) erstreckt; und eine zweite Durchverbindung, die sich von der zweiten strukturierten Metallschicht zu dem Träger erstreckt. - Laminatelektronikbauelement nach einem der Ansprüche 17 bis 22, weiterhin umfassend: einen zweiten Halbleiterchip (
120_2 ,120_3 ), der auf der Hauptoberfläche des Trägers (10 ,510 ,610 ,710 ), auf der der erste Halbleiterchip (20 ,120_1 ) angebracht ist, angebracht ist. - Laminatelektronikbauelement nach einem der Ansprüche 17 bis 23, wobei der Träger (
10 ,510 ,610 ,710 ) eine Metallplatte ist. - Laminatelektronikbauelement nach einem der Ansprüche 17 bis 24, wobei der erste Halbleiterchip (
20 ,120_1 ) ein vertikales Bauelement ist.
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