DE102010060503A1

DE102010060503A1 - Laminatelektronikbauelement

Info

Publication number: DE102010060503A1
Application number: DE102010060503A
Authority: DE
Inventors: Henrik Ewe; Joachim Mahler; Anton Prueckl; Stefan Landau
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2009-12-01
Filing date: 2010-11-11
Publication date: 2011-06-09
Anticipated expiration: 2030-11-12
Also published as: US20110127675A1; US20140117565A1; CN102142401B; US8664043B2; US10020245B2; CN102142401A; DE102010060503B4

Abstract

Ein Verfahren zum Herstellen eines Laminatelektronikbauelements umfasst das Bereitstellen eines Trägers (10), wobei der Träger eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (14) gegenüber der ersten Hauptoberfläche definiert. Der Träger (10) weist ein in der ersten Hauptoberfläche (12) ausgebildetes Ausnehmungsmuster (16) auf. Ein erster Halbleiterchip (20) wird an der ersten (12) oder der zweiten Hauptoberfläche (14) angebracht. Eine erste Isolierschicht (30) wird ausgebildet, die über der Hauptoberfläche des Trägers, auf der der Halbleiterchip (20) angebracht ist, und dem ersten Halbleiterchip (20) liegt. Der Träger (10) wird dann entlang des Ausnehmungsmusters (16) in mehrere Teile getrennt.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Laminatelektronikbauelements sowie ein Laminatelektronikbauelement.
Das Einbetten von Halbleiterbauelementen in ein Laminat wird als eine vielversprechende Technologie für Anwendungen realisiert, bei denen Größe, Dicke, Kosten und Gewicht von Elektronikbauelementen minimiert werden sollen. Solche Anforderungen werden oftmals in portablen Anwendungen wie etwa Mobiltelefonen, Laptop-PCs, Palms, PDAs (Personal Digital Assistants) usw. angetroffen und sie sind auch bei vielen anderen Elektronikanwendungen wie etwa Leistungsbauelementen relevant.
Jüngst wurden Halbleiterchips direkt in PCBs (Printed Circuit Boards – gedruckte Leiterplatten) und Aufbauschichten von SBU-Laminatsubstraten (Sequential Build-Up) eingebettet. Vielversprechende Technologien für eingebettete aktive Elemente sollten niedrige Produktionskosten, ein effizientes und zuverlässiges elektrisches Verbindungsverfahren und eine hohe Vielseitigkeit hinsichtlich Schaltungsdesign und Leitungsführungsfähigkeit gestatten.
Eine der Erfindung zugrunde liegende Aufgabenstellung kann daher darin gesehen werden, ein kostengünstiges Verfahren zum Herstellen eines Laminatelektronikbauelements sowie ein kostengünstiges Laminatelektronikbauelement zur Verfügung zu stellen.
Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
Die beiliegenden Zeichnungen vermitteln ein eingehenderes Verständnis von Ausführungsformen. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne Weiteres verstehen, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
Die 1A bis 1E zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 100 veranschaulichen.
Die 2A bis 2D zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 200 veranschaulichen.
Die 3A bis 3E zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 300 veranschaulichen.
Die 4A bis 4D zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 400 veranschaulichen.
Die 5A bis 5C zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 500 veranschaulichen.
Die 6A und 6B zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 600 veranschaulichen.
Die 7A und 7B zeigen Schnittansichten, die eine Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 700 veranschaulichen.
8 zeigt eine Mikroskopaufnahme einer Schnittansicht einer Wand einer Ausnehmung oder eines Schlitzes in einem aus Metall hergestellten Träger, wobei die Ausnehmung oder der Schlitz durch einen Ätzprozess erzeugt wird.
Aspekte und Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei allgemein gleiche Bezugszahlen verwendet werden, um sich durchweg auf gleiche Elemente zu beziehen. In der folgenden Beschreibung sind zu Zwecken der Erläuterung zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis von einem oder mehreren Aspekten der Ausführungsformen zu vermitteln. Für einen Fachmann kann es jedoch offensichtlich sein, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details ausgeführt werden können. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form dargestellt, um das Beschreiben von einem oder mehreren Aspekten der Ausführungsformen zu erleichtern. Die folgende Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen. Es sei außerdem angemerkt, dass die Darstellungen der verschiedenen Schichten, Lagen oder Substrate in den Figuren nicht notwendigerweise maßstabsgetreu sind.
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oberer”, „unterer”, „Oberseite”, „Unterseite”, „linker”, „rechter”, „Vorderseite”, „Rückseite” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” sollen, wie sie in dieser Beschreibung verwendet werden, nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen; dazwischen liegende Elemente können zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
Die weiter unten beschriebenen Halbleiterchips können von unterschiedlichen Arten sein, können durch verschiedene Technologien hergestellt sein und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Elemente enthalten. Die Halbleiterchips können beispielsweise als Leistungshalbleiterchips konfiguriert sein, wie etwa Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), Leistungsbipolartransistoren oder Leistungsdioden. Weiterhin können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Bei einer Ausführungsform können Halbleiterchips mit einer vertikalen Struktur verwendet werden, das heißt, dass die Halbleiterchips derart hergestellt sein können, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann bei einer Ausführungsform auf seinen beiden Hauptoberflächen Kontaktpads aufweisen, d. h. auf seiner Vorderseite und Rückseite. Bei einer Ausführungsform können Leistungshalbleiterchips eine vertikale Struktur aufweisen. Als Beispiel können sich die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Weiterhin können die unten beschriebenen Bauelemente integrierte Logikschaltungen zum Steuern der integrierten Schaltungen von anderen Halbleiterchips enthalten, beispielsweise die integrierten Schaltungen von Leistungshalbleiterchips. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein, beispielsweise Si, SiC, SiGe, GaAs, und können weiterhin anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise Isolatoren, Kunststoffe oder Metalle.
Weiterhin können die hier beschriebenen Halbleiterchips Elektrodenpads (oder Kontaktpads) auf einer oder mehreren ihrer äußeren Oberflächen enthalten, wobei die Elektrodenpads zum elektrischen Kontaktieren der Halbleiterchips oder in den Halbleiterchip integrierten Schaltungen dienen. Die Elektrodenpads können die Form von Kontaktflecken aufweisen, das heißt flache Kontaktschichten auf einer äußeren Oberfläche des Halbleiterchips. Die Elektrodenpads können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf beiden Hauptoberflächen befinden. Als Material kann allgemein jedes gewünschte Metall oder jede gewünschte Metalllegierung verwendet werden, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium.
Die Metallschichten brauchen nicht homogen oder nur aus einem Material hergestellt zu sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
Ein oder mehrere Halbleiterchips sind auf einem Träger montiert und in mindestens eine elektrisch isolierende Schicht oder in einen Schichtstapel eingebettet, um ein Laminatelektronikbauelement auszubilden. Die elektrisch isolierende Schicht kann die Gestalt einer Folie oder einer Lage aufweisen, die auf den oder die Halbleiterchips und den Träger laminiert ist. Die Folie kann aus einem Polymermaterial hergestellt sein. Bei einer Ausführungsform kann die Folie aus einem Polymermaterial hergestellt sein, das mit einer Metallschicht beschichtet ist, zum Beispiel einer Kupferschicht (RCC-Folie (Resin Coated Copper) – harzbeschichtetes Kupfer). Wärme und Druck können für eine Zeit angewendet werden, die sich dafür eignet, die Polymerfolie oder -lage an der darunter liegenden Struktur anzubringen. Während der Laminierung kann die elektrisch isolierende Folie oder Lage fließen (d. h., sie befindet sich in einem plastischen Zustand), was dazu führt, dass Spalten zwischen den Halbleiterchips oder anderen topologischen Strukturen auf dem Träger mit dem Polymermaterial der elektrisch isolierenden Folie oder Lage gefüllt werden. Die elektrisch isolierende Folie oder Lage kann aus einem beliebigen geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material bzw. Laminat hergestellt sein. Bei einer Ausführungsform kann die isolierende Folie oder Lage aus einem Prepreg hergestellt sein (abgekürzt für vorimprägnierte Fasern), das z. B. aus einer Kombination aus einer Fasermatte, beispielsweise Glas- oder Kohlenstofffasern und einem Harz, beispielsweise einem duroplastischen Material, hergestellt ist. Das duroplastische Harz kann zum Beispiel auf der Basis eines Epoxidharzes hergestellt sein. Prepreg-Materialien sind in der Technik bekannt und werden typischer Weise zum Herstellen von PCBs (Printed Circuit Boards) verwendet. Bei einer weiteren Ausführungsform kann die isolierende Folie oder Lage aus einer mit Partikeln verstärkten Laminatharzschicht hergestellt sein. Die Partikel können aus den gleichen Materialien wie die Fasern einer Prepreg-Schicht hergestellt sein. Bei einer Ausführungsform kann die isolierende Folie oder Lage aus einer ungefüllten Laminatharzschicht bestehen. Wie oben erwähnt, kann das Harz z. B. ein wärmehärtendes Harz sein. Bei noch einer weiteren Ausführungsform kann die isolierende Folie oder Lage aus einem thermoplastischen Material hergestellt sein, das bei der Einwirkung von Druck und Wärme während der Laminierung schmilzt und bei Abkühlung und Entfernen des Drucks (reversibel) härtet. Aus einem thermoplastischen Material hergestellte Laminatharzschichten können ebenfalls ungefüllt, mit Fasern verstärkt oder mit Partikeln verstärkt sein. Das thermoplastische Material kann eines oder mehrere Materialien der Gruppe von Polyetherimid (PEI), Polyethersulfon (PES), Polyphenylensulfid (PPS) oder Polyamidimid (PAI) sein.
Der Träger, auf dem der oder die Halbleiterchips montiert sind, bildet einen Teil des Laminatelektronikbauelements. Bei einer Ausführungsform kann der Träger eine Metallplatte oder -lage wie zum Beispiel ein Systemträger (d. h. Leadframe) sein. Die Metallplatte oder -lage kann eine Ausnehmungsstruktur oder ein Ausnehmungsmuster auf einer ihrer Hauptoberflächen aufweisen. Die Ausnehmungsstruktur oder das Ausnehmungsmuster kann in der strukturierten Hauptoberfläche des Trägers verlaufende Gräben enthalten. Die strukturierte Metallplatte oder -lage kann eine ausreichende Dicke aufweisen, um starr zu sein. Der oder die Halbleiterchips sind auf einer Hauptoberfläche der strukturierten Metallplatte montiert. Sie können entweder auf der mit Gräben strukturierten Hauptoberfläche oder auf der Hauptoberfläche gegenüber der mit Gräben strukturierten Hauptoberfläche montiert sein. Die elektrisch isolierende Schicht oder ein Schichtstapel ist auf die strukturierte Metallplatte und den oder die darauf montierten Halbleiterchips laminiert, um eine Aufbaulaminatstruktur auszubilden, die den oder die Halbleiterchips bedeckt und einbettet.
Bei anderen Ausführungsformen kann der Träger aus Kunststoff oder Keramik hergestellt sein. Beispielsweise kann der Träger so hergestellt sein, dass er eine Schicht aus Kunststoff oder eine mit einer Metallschicht beschichtete Schicht aus Kunststoff enthält. Beispielhaft kann ein derartiger Träger eine Einschichten-PCB oder eine Mehrschichten-PCB sein. Die PCB kann mindestens eine Isolierschicht und eine an der Isolierschicht angebrachte strukturierte Metallfolienschicht aufweisen. Die Isolierschicht ist in der Regel auf der Basis von Epoxidharz, Polytetrafluorethylen, Aramidfasern oder Kohlenstofffasern hergestellt und kann Verstärkungsmittel wie etwa Fasermatten, beispielsweise Glas- oder Kohlenstofffasern, enthalten. Bei anderen Ausführungsformen kann der Träger so hergestellt sein, dass er eine Platte aus Keramik oder eine mit einer Metallschicht beschichtete Platte aus Keramik enthält. Beispielhaft kann ein derartiger Träger ein DCB-Keramiksubstrat (direct copper bonded) sein.
Die Ausnehmungsstruktur oder das Ausnehmungsmuster in einer der Hauptoberflächen des Trägers kann hergestellt werden, bevor der Halbleiterchip an den Träger angebracht wird. In diesem Dokument bedeutet der Ausdruck „Ausnehmungsmuster”, dass die Querschnittsabmessung des Trägers in Richtung seiner Dicke innerhalb der ausgenommenen Gebiete (z. B. Gräben) im Vergleich zu den nicht ausgenommenen Gebieten reduziert ist. Beispielsweise kann der Reduktionsgrad innerhalb eines Bereichs von 10% bis 80% liegen, insbesondere zwischen 30% und 70%. Das Strukturieren kann über verschiedene Techniken bewerkstelligt werden, unter ihnen Teilätztechniken oder herkömmliche Techniken der maschinellen Bearbeitung wie etwa z. B. Fräsen, Stanzen, Sägen.
Nach dem Anbringen des oder der Halbleiterchips auf dem Träger und Einbetten des oder der Halbleiterchips in eine Isolierschicht, um ein Laminatelektronikbauelement auszubilden, wird der Träger entlang des im Voraus hergestellten Ausnehmungsmusters (z. B. Gräben) in mehrere Teile getrennt. Das Trennen kann durch die gleichen Techniken erfolgen, wie sie für das Vorstrukturieren verwendet werden, z. B. Ätz- oder Zerspahnungstechniken wie etwa z. B. Fräsen oder Stanzen. Weiterhin können Sägetechniken angewendet werden.
Durch die hierin beschriebenen Techniken kann eine Vielfalt an unterschiedlichen Arten von Laminatelektronikbauelementen hergestellt werden. Beispielsweise kann ein Laminatelektronikbauelement gemäß einer Ausführungsform eine Stromversorgung darstellen, die einen oder mehrere Leistungs-MOSFETs und optional eine integrierte Logikschaltung enthält. Beispielsweise kann das Laminatelektronikbauelement eine Halbbrückenschaltungsanordnung enthalten, die z. B. in Elektronikschaltungen zum Umwandeln von Gleichspannungen, DC-DC-Wandlern, implementiert sein kann. DC-DC-Wandler können verwendet werden, um eine von einer Batterie oder einem Akkumulator gelieferte Eingangsgleichspannung in eine Ausgangsgleichspannung umzuwandeln, die an die Bedürfnisse von dahinter geschalteten Elektronikschaltungen angepasst ist.
Die 1A bis 1E zeigen Prozessstadien einer Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 100. Es ist anzumerken, dass die in Figuren 1A bis 1E dargestellten Produktionsstadien als Vereinfachungen verstanden werden können, da möglicherweise weitere Schritte verwendet werden, die in diesen Figuren nicht dargestellt sind. Beispielsweise können weitere Dielektrikumsschichten oder strukturierte Metallschichten während der Montage des Laminatelektronikbauelements 100 aufgebracht werden. Weiterhin können elektrisch leitende Vias in dem Laminat hergestellt werden, um Kontaktpads des Halbleiterchips elektrisch mit äußeren Anschlüssen des Laminatelektronikbauelements 100 zu verbinden. Einige der möglichen Variationen werden unten in Verbindung mit den in 2A bis 2D und 5A bis 5C dargestellten Ausführungsformen näher erläutert.
Gemäß 1A kann ein Träger 10 bereitgestellt werden. Bei einer Ausführungsform kann der Träger 10 aus einer flachen Metallplatte hergestellt sein. Das Metall kann Kupfer, Aluminium oder irgendein anderes geeignetes Material sein. Bei einer anderen Ausführungsform kann, wie oben erwähnt, der Träger 10 aus einer Kunststoffplatte oder einer Keramikplatte hergestellt sein.
Der Träger 10 weist eine erste Hauptoberfläche 12 und eine zweite Hauptoberfläche 14 auf. Gemäß einer in 1B dargestellten Ausführungsform wird in der ersten Hauptoberfläche 12 des Trägers 10 eine Vertiefungs- oder Ausnehmungsstruktur 16 hergestellt. Die Ausnehmungsstruktur 16 kann die Form von einem oder mehreren Gräben oder Kanälen aufweisen, die sich in der ersten Hauptoberfläche 12 erstrecken.
Die Ausnehmungsstruktur 16 kann über verschiedene Techniken erzeugt werden. Bei einer Ausführungsform wird die Ausnehmungsstruktur 16 durch (teilweises) Ätzen hergestellt. Je nach dem Material des Trägers können verschiedene Ätzmittel verwendet werden, unter ihnen Kupferchlorid (bei einer Ausführungsform für einen aus Kupfer hergestellten Träger), Eisenchlorid (bei einer Ausführungsform für einen aus Eisen hergestellten Träger), HF, NaOH, HNO₃, K₃Fe(CN)₆ und KI. In diesem Dokument besitzt Ätzen eine breite Bedeutung, und umfasst z. B. das Ätzen durch den Einsatz von Flüssigkeiten und das Ätzen durch den Einsatz von Gasen oder Plasmen.
Das Ätzen kann bewerkstelligt werden, indem eine Maske verwendet wird, um die Gebiete der Hauptoberfläche 12 zu maskieren, die nicht geätzt werden sollen. Die (in den Figuren nicht dargestellte) Maske kann aufgebracht werden, indem auf der ersten Hauptoberfläche 12 des Trägers 10 eine strukturierte organische Maskenschicht hergestellt wird. Die strukturierte organische Maskenschicht kann durch Drucktechniken wie etwa Schablonendruck, Siebdruck oder Tintenstrahldruck aufgebracht werden. Es sind auch andere Techniken für das Aufbringen der strukturierten organischen Maskenschicht möglich, wie etwa z. B. Dispensiertechniken. Bei einer anderen Ausführungsform kann eine kontinuierliche Schicht aus einem organischen Material, z. B. ein Fotolack, auf der ersten Hauptoberfläche 12 aufgebracht und danach z. B. durch Fotolithographie strukturiert werden, um die strukturierte organische Maskenschicht herzustellen. Beispielsweise kann Aufschleudern (sein coating) verwendet werden, um die kontinuierliche Schicht aus organischem Material aufzubringen. Für die Massenproduktion eines Bandes von vorgeätzten Trägern 10 können auch Spule-zu-Spule-Prozesse angewendet werden.
Bei einer anderen Ausführungsform kann die Ausnehmungsstruktur 16 durch Materialbearbeitungstechniken wie etwa z. B. Fräsen oder Stanzen hergestellt werden. Falls bei einer Ausführungsform der Träger 10 aus Keramik hergestellt ist, sind Zerspahnungstechniken wie etwa Fräsen günstig. Spule-zu-Spule-Prozesse können für die Massenproduktion von vorgeätzten Trägern 10 angewendet werden. Spule-zu-Spule-Prozesse können für die Massenproduktion eines Bandes von vorbearbeiteten Trägern 10 angewendet werden.
Der Träger 10 kann eine Dicke (Abstand zwischen den beiden Hauptoberflächen 12 und 14) von etwa 50 bis 2000 μm aufweisen, insbesondere zwischen z. B. 150 und 500 μm. Die Tiefe der Ausnehmungsstruktur 16 (d. h. der Abstand von der ersten Hauptoberfläche 12 zu dem Boden der Ausnehmungsstruktur 16) kann etwa 10% bis 80%, insbesondere etwa 30% bis 70%, der Dicke des Trägers 10 betragen.
Gemäß 1C wird ein Halbleiterchip 20 dann auf der zweiten Hauptoberfläche 14 des Trägers 10 aufgebracht. Der Halbleiterchip 20 wird an einer seitlich von der Ausnehmungsstruktur 16 beabstandeten Position platziert, d. h. in einer Position, bei der sich die Ausnehmungsstruktur 16 in einer senkrecht zu der Ebene des Trägers 10 verlaufenden Projektion über den Umriss des Halbleiterchips 20 hinaus erstreckt.
Der Halbleiterchip 20 kann, wie oben erwähnt, von einem beliebigen Typ sein. Beispielhaft kann der Halbleiterchip 20 ein vertikales Halbleiterbauelement mit auf seinen beiden Hauptoberflächen angeordneten (nicht gezeigten) Elektrodenpads sein. Beispielhaft kann der Halbleiterchip 20 ein Leistungs-MOSFET mit einem auf einer ersten Fläche 22 des Halbleiterchips 20 angeordneten (nicht gezeigten) Drain-Elektrodenpad sein, wobei die erste Fläche 22 dem Träger 10 zugewandt ist, und mit auf einer zweiten Fläche 24 des Halbleiterchips 20 angeordneten (nicht gezeigten) Gate- und Source-Elektrodenpads, wobei die zweite Fläche 24 von dem Träger 10 abgewandt ist.
Das Elektrodenpad auf der ersten Fläche 22 des Halbleiterchips 20 kann an den Träger 10 durch eine (nicht gezeigte) Bondschicht gebondet sein, die aus einem Diffusionslotmaterial hergestellt ist, wie zum Beispiel AuSn, AgSn, CuSn, AgIn, AuIn, CuIn, AuSi, Sri oder Au, oder durch eine Paste, die in einem Polymermaterial oder Harz wie etwa z. B. α-Terpineol verteilte Metallpartikel enthält. Pasten, die Metallpartikel enthalten, können beispielsweise von den Firmen Coocson Electronic (Produktname: N 1000), Advanced Nano-Particles (ANP), Harima Chemicals (Produktnamen: NPS-H und NHD-1) oder NBE Technologies (Produktname: NBE Tech) erstanden werden. Die Metallpartikel können beispielsweise aus Silber, Gold, Kupfer, Zinn oder Nickel hergestellt sein. Die Erstreckungen (mittlerer Durchmesser) der Metallpartikel können kleiner als 100 nm und bei einer Ausführungsform kleiner als 50 nm oder 10 nm sein. Diese Pasten werden in der Technik auch als Nanopasten bezeichnet. In vielen Fällen (falls zum Beispiel Diffusionslöten oder das Auftragen von Nanopaste verwendet wird) wird zwischen dem Träger 10 und einem Elektrodenpad des Halbleiterchips 20 eine elektrisch leitende Verbindung hergestellt.
Bei einer weiteren Ausführungsform kann der Halbleiterchip 20 ein Chip ohne Elektrodenpad auf seiner ersten Fläche 22 sein, z. B. eine integrierte Logikschaltung, bei der alle Elektrodenpads auf der zweiten Fläche 24 angeordneten sind. In diesem Fall kann die (nicht gezeigte) Bondschicht aus den gleichen Materialien (z. B. Diffusionslot oder Nanopaste) wie oben erwähnt hergestellt sein oder kann aus elektrisch isolierenden Materialien wie etwa z. B. Polymerklebstoffen hergestellt sein.
Wie in 1D dargestellt, wird dann eine erste Isolierschicht 30 so aufgebracht, dass sie über dem Träger 10 und dem Halbleiterchip 20 liegt. Bei einer Ausführungsform kann die erste Isolierschicht 30 eine Prepreg-Harzschicht (d. h. faserverstärkt) oder eine durch Partikel verstärkte Harzschicht aus ungehärtetem Harz sein, das unter Druck und Wärme aufgebracht wird. Die erste Isolierschicht 30 kann aus bekannten Prepreg-Materialien auf der Basis von Epoxid, Polyester oder anderen Kunststoffmaterialien hergestellt sein, beispielsweise mit Baumwollpapier verstärktem Epoxid, mit Glasgewebe verstärktem Epoxid, mit Mattglas verstärktem Polyester, mit Glasgewebe verstärktem Polyester usw. Bei einer anderen Ausführungsform kann die erste Isolierschicht 30 aus einem thermoplastischen Material bestehen.
Die erste Isolierschicht 30 kann eine Folie sein, die etwa die gleichen seitlichen Abmessungen wie der Träger 10 aufweisen kann. Während der Laminierung verflüssigt sich die Folie und kapselt den Halbleiterchip 20 und/oder eine andere togologische Struktur auf dem Träger 10. Nach der Laminierung ist die obere Oberfläche der ersten Isolierschicht 30 im Wesentlichen flach oder plan, das heißt, sie reproduziert so gut wie nicht die Topologie unter der ersten Isolierschicht 30. Somit ist die Anordnung aus dem Träger 10 und dem darauf montierten Halbleiterchip 20 ohne Hohlräume vollständig von der Isolierschicht 30 bedeckt und darin eingebettet.
Die Dicke des Halbleiterchips 20 kann unter 100 μm und bei einer Ausführungsform unter 60 oder sogar 50 oder 30 μm betragen. Die Dicke der ersten Isolierschicht 30 kann beispielsweise unter 200 μm oder bei einer Ausführungsform etwa oder weniger als 100 μm betragen, kann aber auch größer sein als diese Zahlen.
In einem späteren Stadium des Herstellungsprozesses können in der oberen Oberfläche der ersten Isolierschicht 30 Öffnungen oder Vias ausgebildet werden. Dies wird in Verbindung mit 2A bis 2D ausführlicher erläutert.
Wie in 1E dargestellt, wird der Träger 10 in mehrere Teile 10A und 10B getrennt, indem das restliche Trägermaterial innerhalb der Ausnehmungsstruktur 16 entfernt wird, um einen durch den Träger 10 verlaufenden Schlitz 40 zu erzeugen. Mit anderen Worten wird die Ausnehmungsstruktur 16 vertieft, um die zweite Hauptoberfläche 14 des Trägers 10 zu öffnen. Dies kann dazu führen, dass die Teile 10A und 10B mechanisch und elektrisch getrennt werden. Im Allgemeinen können mindestens einige der auf diese Weise hergestellten Teile 10A und 10B des Trägers 10 inselförmig werden, das heißt, sie können vollständig von umgebenden Teilen des Trägers 10 getrennt werden.
Das Trennen des Trägers 10 in Teile 10A, 10B kann durch die gleichen Techniken bewerkstelligt werden, wie sie für die Herstellung der Ausnehmungsstruktur 16 verwendet werden. Diese Techniken wurden oben beschrieben, und der Kürze halber wird auf diese Beschreibung Bezug genommen.
Falls als Beispiel Ätzen verwendet wird, um den oder die Schlitze 40 herzustellen, kann zum Herstellen des oder der Schlitze eine während der Vorstrukturierung des Trägers 10 (siehe 1B) verwendete strukturierte organische Maskenschicht wieder verwendet werden. Falls für das Strukturieren des Trägers 10 keine strukturierte organische Maskenschicht verwendet wurde, kann es auch möglich sein, das Ätzmittel über die ganze erste Hauptoberfläche 12 des Trägers 10 aufzubringen, bis die zweite Hauptoberfläche 14 des Trägers 10 geöffnet ist. In diesem Fall wird die Dicke des Trägers 10 in den Gebieten außerhalb der Ausnehmungsstruktur 16 etwa auf das gleiche Ausmaß reduziert wie die Dicke des restlichen Trägermaterials innerhalb der Ausnehmungsstruktur 16 (d. h. um den Abstand zwischen dem Boden der Ausnehmungsstruktur 16 und der zweiten Hauptoberfläche 14 des Trägers 10).
Die 2A bis 2D veranschaulichen Stadien einer Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 200. Ohne dies zu erwähnen, können die oben beschriebenen Techniken, Materialien und Verfahren auch auf die weiter unten in Verbindung mit den 2A bis 2D erläuterten Verfahren und Bauelemente angewendet werden. In diesem Kontext wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden.
Wie in 2A gezeigt, wird die erste Isolierschicht 30 mit einer ersten Metallschicht 50 beschichtet. Beispielhaft kann die erste Isolierschicht 30 eine Folie sein, die aus einem Polymermaterial besteht, das mit einer Metallschicht beschichtet ist, z. B. einer Kupferschicht (RCC-Folie (Resin Coated Copper)). Wärme und Druck können für eine Zeit angewendet werden, die geeignet ist, diese Polymer-Metall-Verbundfolie oder -lage an der darunter liegenden Struktur zu fixieren. Außer der ersten Metallschicht 50 ist die in 2A dargestellte Struktur ähnlich der in 1D dargestellten Struktur, und bezüglich der Materialien und des Prozesses der Fabrikation der in 2A dargestellten Struktur wird auf die Beschreibung von Figuren 1A bis 1D Bezug genommen.
Öffnungen 32A, 32B können in der ersten Isolierschicht 30 und der ersten Metallschicht 50 beispielsweise durch herkömmliches Bohren, Laserbohren, chemisches Ätzen oder irgendein anderes geeignetes Verfahren hergestellt werden. Die Breite der Öffnungen 32A, 32B kann beispielsweise im Bereich zwischen 20 und 300 μm liegen. Wie in 2B gezeigt, kann eine Öffnung 32A ausgebildet werden, um einen Bereich eines (nicht gezeigten) Elektrodenpads des Halbleiterchips 20 freizulegen. Die Öffnung 32B kann z. B. ausgebildet werden, um die zweite Oberfläche 14 des Trägers 10 freizulegen. Die Öffnungen 32A, 32B werden in der Technik als Vias (Vertical Interconnect Access) oder Durchverbindungen bezeichnet.
Wie in 2C dargestellt, können die Öffnungen 32A, 32B dann durch ein elektrisch leitendes Material 60 gefüllt werden. Beispielsweise können die Öffnungen 32A, 32B durch galvanische oder stromlose Plattierungstechniken leitend gemacht werden. Weiterhin ist es auch möglich, die Öffnungen 32A, 32B mit einem Material zu füllen, das aus einer Metallpartikel enthaltenden Paste besteht. Im Ergebnis wird das elektrisch leitende Material 60 elektrisch mit der ersten Metallschicht 50 verbunden. Auf diese Weise kann ein (nicht gezeigtes) Elektrodenpad auf der zweiten Fläche 24 des Halbleiterchips 10 hoch zur ersten Metallschicht 50 und herunter zu einem zweiten Teilgebiet 10B des Trägers 10 kontaktiert werden. Als Beispiel kann der Halbleiterchip 20 ein vertikaler MOSFET sein, und das mit dem Träger 10 verbundene Elektrodenpad kann das Source- oder Gate-Pad des MOSFET sein. In diesem Fall kann das (nicht gezeigte) Drain-Elektrodenpad des MOSFET hinunter zu einem ersten Teil-10A-Gebiet des Trägers 10 kontaktiert werden. Es ist anzumerken, dass die ersten und zweiten Teile 10A, 10B des Trägers 10, wie in 2D dargestellt, zu dieser Zeit immer noch durch das restliche Trägermaterial innerhalb der Ausnehmungsstruktur 16 verbunden sind.
Vor oder nach der Erzeugung der Öffnungen 32A, 32B oder dem Füllen der Öffnungen 32A, 32B wird die erste Metallschicht 50 strukturiert. Das Strukturieren kann über verschiedene Techniken erfolgen. So kann etwa beispielsweise unerwünschtes Metall durch Ätzen oder andere Techniken entfernt werden, wobei nur die gewünschten Metallbahnen oder Kontaktflecken auf der ersten Isolierschicht 30 zurückbleiben. Alle üblichen subtraktiven Verfahren wie etwa Siebdruck, Fotogravur, PCB-Fräsen, können verwendet werden. Weiterhin ist es auch möglich, additive Prozesse zu verwenden, um die erste Metallschicht 50 zu strukturieren. In diesem Fall kann eine erste Isolierschicht 30 ohne eine Metallbeschichtung (d. h. ohne erste Metallschicht 50) verwendet werden, um eine Struktur wie in 2C gezeigt zu erhalten. Additive Prozesse sind in der Regel Plattierungsprozesse, bei denen Kupfer oder ein anderes Metallmaterial in unmaskierten Bereichen auf die erste Isolierschicht 30 plattiert wird.
Weiterhin kann die erste Metallschicht 50 z. B. durch galvanisches Plattieren vor oder nach dem Füllen oder während des Füllens der Öffnungen 32A, 32B verstärkt werden. Es ist auch möglich, dass die erste Metallschicht 50 und das elektrisch leitende Material 60 zum gleichen Zeitpunkt während ein und desselben Abscheidungsschritts aufgebracht werden.
Gemäß 2D wird der Träger 10 dann in den ersten und zweiten Teil 10A, 10B getrennt. In diesem Kontext wird der Kürze halber auf die Beschreibung von 1E Bezug genommen.
Die 3A bis 3E zeigen Stadien einer weiteren Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 300. Ohne dies zu erwähnen, können die oben beschriebenen Techniken, Materialien, Abmessungen, Verfahren und anderes auch auf die weiter unten erläuterten Verfahren und Bauelemente angewendet werden. In diesem Kontext wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden.
Die in 3A und 3B dargestellten Prozessschritte sind identisch mit den entsprechenden Prozessschritten der ersten Ausführungsform (Figuren 1A und 1B). Dann wird gemäß 3C der Halbleiterchip 20 an der ersten Hauptoberfläche 12 des vorstrukturierten Trägers 10 angebracht.
Wie in 3D gezeigt, wird die erste Isolierschicht 30 dann aufgebracht, so dass sie über dem Träger 10 und dem Halbleiterchip 20 liegt. Bei dieser Ausführungsform wird die erste Isolierschicht 30 auf die erste Hauptoberfläche 12 des vorstrukturierten Trägers 10 laminiert. Wieder kann, wie bereits oben erwähnt, die erste elektrisch isolierende Schicht 30 die Gestalt einer Folie oder einer Lage aufweisen und kann aus einem Polymermaterial hergestellt sein. Während der Laminierung fließt die elektrisch isolierende Folie oder Lage, was dazu führt, dass die Ausnehmungsstruktur 16 und Spalten zwischen den Halbleiterchips 20 oder anderen topologischen Strukturen auf dem Träger 10 mit dem Polymermaterial der ersten elektrisch isolierenden Schicht 30 gefüllt werden.
Wie in 3E gezeigt, wird der Träger 10 dann in zwei Trägerteile 10A und 10B getrennt. Die Trennung erfolgt durch Entfernen des restlichen Trägermaterials innerhalb der Ausnehmungsstruktur 16. Dies kann ausgeführt werden, indem die ganze (d. h. vollständige) zweite Hauptoberfläche 14 des Trägers 10 geätzt wird, bis die geätzte zweite Hauptoberfläche 14 die Ausnehmungsstruktur 16 erreicht, die dann den Träger 10 als ein Schlitz 40 durchdringt. Auf diese Weise kann die Dicke des Trägers 10 an jeder beliebigen Querschnittsposition um etwa das gleiche Ausmaß reduziert werden. Bei einer Ausführungsform ist es auch möglich, dass Trägermaterial nur an der Ausnehmungsstruktur 16 entfernt wird. In diesem Fall wird eine (nicht gezeigte) weitere Ausnehmungsstruktur an der zweiten Hauptoberfläche 14 des Trägers 10 gegenüber der Ausnehmungsstruktur 16 erzeugt, um die Ausnehmungsstruktur 16 zu verbinden und um einen Schlitz 40 auszubilden. Die andere Ausnehmungsstruktur kann durch die gleichen Techniken wie oben für das Herstellen der Ausnehmungsstruktur 16 erwähnt, ausgebildet werden.
Die 4A bis 4D zeigen Herstellungsstadien einer Ausführungsform eines Verfahrens zum Herstellen eines Laminatelektronikbauelements 400. Ähnlich der in 2A bis 2D dargestellten Ausführungsform zeigt die in 4A bis 4D gezeigte Ausführungsform die Einbringung von Öffnungen oder Vias 32A, 32B in die erste Isolierschicht 30. Weiter ist, immer noch ähnlich den 2A bis 2D, die erste Isolierschicht 30 (optional) mit einer als eine erste Metallschicht 50 bezeichneten Metallbeschichtung ausgestattet. Wiederum können oben erwähnte Techniken, Materialien, Abmessungen, Verfahren und anderes auf die in 4A bis 4D gezeigten Verfahren und Bauelemente angewendet werden, und es wird auf die obige Beschreibung Bezug genommen, um eine Wiederholung zu vermeiden.
Bei allen Ausführungsformen kann die Ausnehmungsstruktur 16 des Trägers 10 in nachfolgenden Bearbeitungsschritten als eine Ausrichtmarke verwendet werden. Beispielhaft kann der Die-Attach-Schritt (1C und 3C) die Ausnehmungsstruktur 16 verwenden, um die relative Position des Trägers 10 zu dem oder den auf dem Träger 10 zu montierenden Halbleiterchips 20 auszurichten.
Ein weiteres Laminatelektronikbauelement 500 und ein Verfahren zu dessen Herstellung gemäß einer Ausführungsform ist in den 5A bis 5C dargestellt. Das Laminatelektronikbauelement 500 implementiert eine Halbbrückenschaltungsanordnung z. B. eines DC-DC-Spannungswandlers.
Gemäß 5A enthält ein Träger 510, der dem Träger 10 der oben erwähnten Ausführungsformen entspricht, eine Ausnehmungsstruktur 16. Die Ausnehmungsstruktur 16 definiert vier Teile 510A, 510B, 510C, 510D des Trägers 510 vor, die den Teilen 10A und 10B in den Figuren 1A bis 4D entsprechen. Wie oben erwähnt, kann der Träger 510 aus einem strukturierten Blech oder einer strukturierten Metallplatte 514, z. B. einem Systemträger, hergestellt sein oder kann aus einer Isolierschicht z. B. aus Kunststoff, Keramik usw., die mit einer Metallschicht beschichtet sind, hergestellt sein.
Die Halbleiterchips 120_1, 120_2 und 120_3 werden auf dem Träger 510 montiert. Der erste und zweite Halbleiterchip 120_1 und 120_2 können Leistungs-MOSFETs sein, und der dritte Halbleiterchip 120_3 kann ein Logik-IC sein. Der erste Halbleiterchip 120_1 wird an einer zweiten Oberfläche 514 des Trägers 510 an dem Teil 510E davon angebracht, der zweite Halbleiterchip 120_2 wird an der zweiten Oberfläche 514 des Trägers 510 an dem Teil 510D davon angebracht, und der dritte Halbleiterchip 120_3 wird an der zweiten Oberfläche 514 des Trägers 510 an dem Teil 510A davon angebracht. Die Anordnung des Trägers 510 und der Halbleiterchips 120_1, 120_2 und 120_3 entspricht der in 1A bis 2D gezeigten Anordnung des Trägers 10 und des Halbleiterchips 20, und auf die entsprechende Beschreibung wird Bezug genommen.
Dann werden z. B. zwei Aufbauisolierschichten 530, 570 auf den Träger 510 und die Halbleiterchips 120_1, 120_2, 120_3 laminiert. Beide Isolierschichten 530, 570 können aus den gleichen Materialien hergestellt sein und können gemäß den gleichen Verfahren, wie oben unter Bezugnahme auf die vorausgegangenen Ausführungsformen beschrieben, verarbeitet werden. Ähnlich der ersten Isolierschicht 30 kann die erste Isolierschicht 530 eine Prepreg- oder durch Partikel verstärkte Harzschicht sein, die mit einer ersten strukturierten Metallschicht 550 beschichtet ist (die der ersten Metallschicht 50 entspricht – auf die Beschreibung dieser Schicht wird Bezug genommen). Bei dieser Ausführungsform jedoch ist die erste strukturierte Metallschicht 550 eine interne Metallschicht. Die zweite Isolierschicht 570 liegt über der ersten strukturierten Metallschicht 550 und kann gleichermaßen durch eine Prepreg- oder durch Partikel verstärkte Harzschicht bereitgestellt werden. Sie bildet eine Stütze für eine zweite strukturierte Metallschicht 580, die externe Anschlüsse des Laminatelektronikbauelements 500 bilden kann und/oder Leiterbahnen bilden kann, die zu externen Anschlüssen des Laminatelektronikbauelements 500 führen. Die erste und zweite strukturierte Metallschicht können auf der ersten und zweiten Isolierschicht 530, 570 hergestellt werden, indem ein beliebiger, in der Technik bekannter oder oben beschriebener subtraktiver oder additiver Prozess verwendet wird.
Beide Halbleiterchips 120_1 und 120_2 können vertikale Leistungsbauelemente sein. Beispielhaft kann ein Gate-Elektrodenpad 122 des ersten Halbleiterchips 120_1 über eine Bahn 550A der ersten strukturierten Metallschicht 550 elektrisch mit einem Elektrodenpad des dritten Halbleiterchips 120_3 verbunden sein, ein Source-Elektrodenpad 124 des ersten Halbleiterchips 120_1 kann elektrisch mit einem durch die zweite strukturierte Metallschicht 580 gebildeten Anschlusspad 580A verbunden sein, und ein Drain-Elektrodenpad 126 des ersten Halbleiterchips 120_1 kann elektrisch mit dem Teil 510B des Trägers 510 verbunden sein. Unter Bezugnahme auf den zweiten Halbleiterchip 1202 kann ein Drain-Elektrodenpad 126 elektrisch mit dem Teil 510D des Trägers 510 verbunden sein, kann ein Source-Elektrodenpad 124 elektrisch mit dem Teil 510C des Trägers 510 durch eine erste Durchverbindung 535 verbunden sein, die hinunter durch die erste Isolierschicht 530 zu der ersten strukturierten Metallschicht 550 verbindet, und ein Gate-Elektrodenpad 122 kann elektrisch über eine zweite Durchverbindung 555 mit einem durch die zweite strukturierte Metallschicht 580 ausgebildeten Anschlusspad 580B verbunden sein. Weiterhin wird ein Anschlusspad 580C durch die zweite strukturierte Metallschicht 580 ausgebildet und ist hinunter zum Teil 510D des Trägers 510 durch eine dritte Durchverbindung 575 verbunden, die durch die erste und zweite Isolierschicht 530, 570 verläuft. Der dritte Halbleiterchip 120_3 kann ein Logik-IC sein. Wie in 5B dargestellt, können mindestens einige der Elektrodenpads des dritten Halbleiterchips 120_3 elektrisch mit einem durch die zweite strukturierte Metallschicht 580 ausgebildeten Anschlusspad 580D verbunden sein.
Wie in 5C dargestellt, werden die Teile 510A, 510B, 510C, 510D des Trägers 510 dann entlang der Ausnehmungsstruktur 16 getrennt. Dies kann über einen beliebigen der oben erwähnten Prozesse geschehen, bei einer Ausführungsform durch einen lokalen (d. h. maskierten) oder globalen (d. h. unmaskierten) Ätzprozess. Infolgedessen entstehen in dem Träger 510 Schlitze 40, die sich von der ersten zu der zweiten Hauptoberfläche 512, 514 des Trägers 510 erstrecken.
Es ist anzumerken, dass einige der Teile 510A, 510B, 510C, 510D infolge des spezifischen Musters durch Schlitze 40 elektrisch verbunden bleiben können, wohingegen andere Teile 510A, 510B, 510C, 510D elektrisch getrennt werden können. Beispielsweise bleiben die Teile 510B und 510C elektrisch verbunden (was in dem in 5C gezeigten Schnitt nicht zusehen ist). Somit können Anschlusspads 580A, 580C die E/A-Anschlüsse des Laminatelektronikbauelements 500 bilden, zwischen denen die beiden Leistungs-MOSFETs 120_1, 120_2 in Reihe angeordnet sind und zwei Schalter implementieren, die von dem Logik-IC 120_3 gesteuert werden. Das Laminatelektronikbauelement 500 kann eine Halbbrückenschaltungsanordnung darstellen. Die Ausdrücke „Low Side” (untere Seite) und „High Side” (obere Seite) der Leistungs-MOSFETs 120_1, 120_2 beziehen sich auf diese bekannte Schaltungsanordnung.
Das Laminatelektronikbauelement 500 kann auf einem (nicht gezeigten) Bauelementträger wie etwa z. B. einer Kunden-PCB montiert werden. Dazu werden die Anschlusspads 580A, 580B, 580C, 580D gegenüber Montagebereichen des Bauelementträgers platziert und durch Löten oder irgendeinen anderen elektrischen Bondansatz an Trägerpads auf dem Bauelementträger gebondet.
Die 6A und 6B zeigen eine Ausführungsform eines Laminatelektronikbauelements 600 und ein Verfahren zu dessen Herstellung. Ähnlich dem Laminatelektronikbauelement 500 implementiert das Laminatelektronikbauelement 600 eine Halbbrükkenschaltungsanordnung beispielsweise eines DC-DC-Spannungswandlers.
Gemäß 6A enthält ein Träger 610, der dem Träger 10 der oben erwähnten Ausführungsformen entspricht, eine Ausnehmungsstruktur 16. Die Ausnehmungsstruktur 16 kann wie oben beschrieben hergestellt worden sein. Die Ausnehmungsstruktur 16 definiert vier Teile 610A, 610B, 610C, 610D des Trägers 610. Der Träger 610 kann mit dem in 5A bis 5B gezeigten Träger 510 identisch sein.
Halbleiterchips 120_1, 120_2 und 120_3 werden auf dem Träger 610 montiert. Die Halbleiterchips 120_1, 120_2 und 120_3 können von dem gleichen Typ sein, wie oben in Verbindung mit der in 5A bis 5C veranschaulichten Ausführungsform erläutert. Im Unterschied zu dieser Ausführungsform jedoch werden die Halbleiterchips 120_1, 120_2 und 120_3 auf der ersten Hauptoberfläche 612 (die der ersten Hauptoberfläche 512 in 5A bis 5C entspricht) anstatt auf der zweiten Hauptoberfläche 614 (die der zweiten Hauptoberfläche 514 in 5A bis 5C entspricht) des Trägers 610 montiert. Diese Anordnung ist ähnlich der in 3A bis 4D dargestellten Anordnung, und es wird auf die Beschreibung der in diesen Figuren dargestellten Ausführungsformen Bezug genommen.
Nachdem die Halbleiterchips 120_1, 120_2 und 120_3 auf dem Träger 610 montiert sind, werden zwei aufgebaute Isolierschichten 630, 670 auf die erste Hauptoberfläche 612 des Trägers 610 und die Halbleiterchips 120_1, 120_2, 120_3 laminiert. Die Isolierschichten 630, 670 können mit den Isolierschichten 530, 570 identisch sein, auf die der Kürze halber Bezug genommen wird.
Weiterhin wird eine Schaltungsanordnung zum Zusammenschalten der Halbleiterchips 120_1, 120_2 und 120_3 und der Anschlusspads aus einer ersten strukturierten Metallschicht 650 und einer zweiten strukturierten Metallschicht 680 auf die gleiche Weise ausgebildet, wie oben unter Bezugnahme auf die erste strukturierte Metallschicht 550 und die zweite strukturierte Metallschicht 580 der oben erwähnten Ausführungsform erläutert. Somit entsprechen die mit den Bezugszeichen 680A bis 680D, 650A, 635, 655, 675 bezeichneten Teile den durch die Bezugszeichen 580A bis 580D, 550A, 535, 555 bzw. 575 der in 5A bis 5C dargestellten Ausführungsform bezeichneten Teilen.
Wie in 6B gezeigt, werden die Teile 610A, 610B, 610C, 610D des Trägers 610 dann entlang der Ausnehmungsstruktur 16 getrennt. Dies kann durch einen beliebigen der oben erwähnten Prozesse geschehen, bei einer Ausführungsform durch einen globalen (d. h. unmaskierten) oder einen lokalen (d. h. maskierten) Ätzprozess. In 6B beispielsweise wird ein globaler Ätzprozess verwendet und es wird auf die entsprechende Beschreibung in Verbindung mit den in 3E und 4D gezeigten Ausführungsformen Bezug genommen. Wieder können die Teile 610B und 610C während des Trägertrennprozesses elektrisch verbunden bleiben.
Bei allen Ausführungsformen können die Träger 10, 510, 610 zusätzlich als ein Kühlkörper und/oder eine Montageplattform für zusätzliche passive Elemente wie etwa Kondensatoren, Induktionsspulen, Widerstände oder aktive Komponenten dienen. Die Halbleiterchips 20, 120_1, 120_2, 120_3 sowie die interne erste strukturierte Metallschicht 550, 650 können vollständig in das Laminat eingebettet und von ihm bedeckt werden, so dass nur Anschlüsse 60, 580A–D, 680A–D und die Teile 10A, 10B, 510A–D, 610A–D des Trägers 10, 510, 610 an dem Laminatelektronikbauelementpackage freiliegend sind und zur externen Verwendung zur Verfügung stehen.
Die 7A und 7B zeigen eine Ausführungsform eines Laminatelektronikbauelements 700 und Stadien eines Verfahrens zu dessen Herstellung. Identische Bezugszeichen und Bezugszeichen mit identischen letzten beiden Ziffern betreffen in allen Ausführungsformen ähnliche Teile, und es wird der Kürze halber auf die obige Beschreibung Bezug genommen. In 7A wurde eine temporäre Folie 790 an der zweiten Hauptoberfläche 714 des Trägers 710 angebracht. Zu dieser Zeit kann der Träger 710 noch eine unstrukturierte Platte oder Lage sein, wie in 3A dargestellt und durch Bezugszeichen 10 bezeichnet.
In einem nachfolgenden Prozess werden Schlitze 40 in dem Träger 710 hergestellt. Die Schlitze 40 erstrecken sich von der ersten Hauptoberfläche 712 des Trägers 710 zu der zweiten Hauptoberfläche 714 des Trägers 710. An der zweiten Hauptoberfläche 714 werden die Schlitze 40 durch die temporäre Folie 790 bedeckt. Die Schlitze 40 können durch ein beliebiges der oben erwähnten Verfahren hergestellt werden (z. B. durch Aufbringen einer strukturierten Maskenschicht auf der ersten Hauptoberfläche 712 und Aufbringen eines Ätzmittels auf dieser Oberfläche), und der Träger 710 kann von jedem Typ sein, wie zuvor beschrieben.
Danach werden die Halbleiterchips 120_1, 120_2 und 120_3 auf der ersten Hauptoberfläche 712 des Trägers 710 montiert. Bei einer Ausführungsform kann das Montieren der Halbleiterchips 120_1, 120_2 und 120_3 erfolgen, bevor die Schlitze 40 hergestellt werden.
Dann werden die erste und zweite Isolierschicht 730, 770 auf die Halbleiterchips 120_1, 120_2, 120_3 und die erste Hauptoberfläche 712 des Trägers 710 laminiert. Während der Laminierung werden die Schlitze 40 mit isolierendem Polymermaterial gefüllt.
In einem nächsten Schritt wird die Schaltungsanordnung, die die erste und zweite strukturierte Metallschicht 750, 780 und die Durchverbindungen 735, 755 und 775 enthält, hergestellt, wie in Verbindung mit den obigen Ausführungsformen beschrieben.
Schließlich wird die temporäre Folie 790 von dem Laminatelektronikbauelement 700 entfernt. Dadurch wird ein Laminatelektronikbauelement 700 hergestellt, das dem Laminatelektronikbauelement 600 ähnlich ist, siehe 7B.
Weiterhin zeigt 7B, dass die durch die Schlitze 40 strukturierte zweite Hauptoberfläche 714 als eine Montageplattform für zusätzliche passive oder aktive Komponenten 795 verwendet werden kann. Beispielhaft wird ein Kondensator C auf der zweiten Hauptoberfläche 714 platziert, um einen Kontakt zum Teil 710B des Trägers 710 und zum Teil 710C des Trägers 710 herzustellen.
Ausnehmungen 16 und Schlitze 40, die durch Ätzen eines aus einer Metallplatte hergestellten Trägers produziert werden, lassen sich leicht von Ausnehmungen oder Schlitzen unterscheiden, die durch andere Techniken der maschinellen Bearbeitung hergestellt werden, wie etwa z. B. Stanzen, Sägen oder Fräsen. Eine Charakteristik von solchen geätzten Strukturen sind abgerundete Kanten, die nicht durch herkömmliche Techniken der maschinellen Bearbeitung hergestellt werden, wie oben angeführt. Weiterhin sind die Kanten von durch Einsatz eines Ätzmittels hergestellten Ausnehmungen oder Schlitzen frei von Graten, was nicht der Fall ist, wenn solche Strukturen z. B. durch Stanz-, Säge- oder Frästechniken hergestellt werden.
Weiterhin zeigen Schlitze oder Ausnehmungen, die durch die Anwendung eines Ätzmittels hergestellt worden sind, in der Regel eine charakteristische Wandstruktur. Die Rauheit der Wand ist signifikant größer als die Rauheit einer Wand, die durch herkömmliche Techniken der maschinellen Bearbeitung erzeugt worden ist, wie etwa z. B. Stanzen, Sägen oder Fräsen. Beispielhaft bewirkt das Anwenden eines Ätzmittels typischerweise, dass die Wände der geätzten Schlitze eine mittlere Rauheit von über 1,0 μm aufweisen.
8 zeigt eine REM-Aufnahme (Reflektionselektronenmikroskop) einer Schnittansicht einer Wand einer Ausnehmung 16 oder eines Schlitzes 40, die oder der durch Anwenden eines Ätzmittels auf einen aus Metall (z. B. eine Kupferplatte) hergestellten Träger hergestellt worden ist. Die Teilung der Skala beträgt 5,0 μm. Wie zu sehen ist, ist die mittlere Rauheit der Wand signifikant größer als 1,0 μm. Zusammengefasst kann das Verfahren zum Herstellen (d. h. Ätzen) eines geätzten Schlitzes oder einer geätzten Ausnehmung durch Untersuchungen klar identifiziert werden.
Das Ätzen des Ausnehmungsmusters 16 und/oder der Schlitze 40 ist ein vielseitiger Ansatz, weil es die Möglichkeit liefert, flexible Schlitzmusterdesigns zu erzeugen, und das volle Schlitzmuster kann zur gleichen Zeit hergestellt werden, d. h. parallel. Weiterhin ist es vergleichsweise leicht, einen zweistufigen Prozess durchzuführen (wobei zuerst die Ausnehmungsstruktur 16 und dann die Schlitzstruktur 40 hergestellt wird). Dieser zweistufige Prozess gestattet das Laminieren von einer oder mehreren Isolierschichten 30, 50, 530, 550, 630, 650, 730, 750 auf den Träger 10, 510, 610, 710, ohne dass das Polymermaterial der Isolierschicht durch die Schlitze 40 in dem Träger 10, 510, 610, 710 aus dem Bauelement herausgequetscht wird, weil die Trägertrennung (d. h. die Erzeugung der Schlitze 40) erst nach dem Laminierungsprozess durchgeführt wird.
Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Beispielsweise können die verschiedenen Träger 110 (z. B. doppelseitige PCB), 410 (z. B. einseitige PCB), 510 (z. B. Systemträger), 610 (z. B. mit Polymer gefüllter Systemträger) mit einer beliebigen Schaltungsanordnung oder einem Laminatschichtstapel kombiniert werden, die in den verschiedenen Ausführungsformen offenbart sind. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „enthalten”, „haben”, „mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „enthalten” einschließend sein. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt werden und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.
Wenngleich hier spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken.

Claims

Verfahren zum Herstellen eines Laminatelektronikbauelements, umfassend: Bereitstellen eines Trägers (10, 510, 610, 710), wobei der Träger (10, 510, 610) eine erste Hauptoberfläche (12) und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche (14) definiert, wobei der Träger (10, 510, 610, 710) ein in der ersten Hauptoberfläche (12) ausgebildetes Ausnehmungsmuster (16) aufweist; Anbringen eines ersten Halbleiterchips (20, 120_1) an der ersten (12) oder der zweiten Hauptoberfläche (14); Ausbilden einer ersten elektrisch isolierenden Schicht (30, 530, 630, 730), die über der Hauptoberfläche des Trägers, auf der der erste Halbleiterchip angebracht ist, und dem ersten Halbleiterchip (20, 120_1) liegt; und danach Trennen des Trägers (10, 510, 610, 710) in mehrere Teile entlang des Ausnehmungsmusters (16).
Verfahren nach Anspruch 1, wobei das Bereitstellen eines Trägers (10, 510, 610) das Erzeugen eines Ausnehmungsmusters (16) in der ersten Hauptoberfläche (12) des Trägers (10, 510, 610, 710) umfasst.
Verfahren nach Anspruch 1 oder 2, wobei das Ausnehmungsmuster (16) durch Ätzen erzeugt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Trennen des Trägers (10, 510, 610, 710) durch Ätzen durchgeführt wird.
Verfahren nach Anspruch 4, wobei der erste Halbleiterchip (20, 120_1) an der zweiten Hauptoberfläche (14) angebracht wird; und nur ausgenommene Teile der ersten Hauptoberfläche (12) geätzt werden.
Verfahren nach Anspruch 4, wobei der erste Halbleiterchip (20, 120_1) an der zweiten Hauptoberfläche (14) angebracht wird; und ausgenommene und nicht ausgenommene Teile der ersten Hauptoberfläche (12) geätzt werden.
Verfahren nach einem der Ansprüche 1 bis 4, wobei der erste Halbleiterchip (20, 120_1) an der ersten Hauptoberfläche (12) angebracht wird.
Verfahren nach Anspruch 7, wobei die zweite Hauptoberfläche (14) geätzt wird.
Verfahren nach einem der vorhergehenden Ansprüche, umfassend: Ausbilden der ersten Isolierschicht (30, 530, 630, 730) durch Laminieren einer faserverstärkten Schicht aus wärmehärtendem Harz oder einer mit Partikeln verstärkten Schicht aus wärmehärtendem Harz oder einer ungefüllten Laminatschicht aus wärmehärtendem Harz oder einer gefüllten oder ungefüllten Schicht aus thermoplastischem Harz auf der Hauptoberfläche des Trägers (10, 510, 610, 710), auf der der erste Halbleiterchip (20, 120_1) angebracht ist, und auf dem ersten Halbleiterchip (20, 120_1).
Verfahren nach einem der vorhergehenden Ansprüche, umfassend: Bereitstellen einer ersten strukturierten Metallschicht (50, 550, 650, 750) über der ersten Isolierschicht (30, 530, 630, 730); und Erzeugen mindestens einer ersten Durchverbindung, die sich von der ersten strukturierten Metallschicht (50, 550, 650, 750) zu einem Elektrodenpad auf einer oberen Fläche des ersten Halbleiterchips (20, 120_1), die von dem Träger (10, 510, 610, 710) abgewandt ist, erstreckt.
Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Bereitstellen einer ersten strukturierten Metallschicht (50, 550, 650, 750) über der ersten Isolierschicht (30); und Erzeugen mindestens einer zweiten Durchverbindung, die sich von der ersten strukturierten Metallschicht (50, 550, 650, 750) zu dem Träger (10, 510, 610, 710) streckt.
Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Ausbilden einer zweiten Isolierschicht (570, 670, 770) durch Laminieren einer faserverstärkten Schicht aus wärmehärtendem Harz oder einer mit Partikeln verstärkten Schicht aus wärmehärtendem Harz oder einer ungefüllten Laminatschicht aus wärmehärtendem Harz oder einer gefüllten oder ungefüllten Schicht aus thermoplastischem Harz auf der ersten Isolierschicht (30, 530, 630, 730).
Verfahren nach Anspruch 12, weiterhin umfassend: Bereitstellen einer zweiten strukturierten Metallschicht (580, 680, 780) über der zweiten Isolierschicht (570, 670, 770); und Erzeugen mindestens einer dritten Durchverbindung, die sich von der zweiten strukturierten Metallschicht (580, 680, 780) zu dem Träger (10, 510, 610, 710) erstreckt.
Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Anbringen eines zweiten Halbleiterchips (120_2, 120_3) auf der Hauptoberfläche des Trägers (10, 510, 610, 710), auf der der erste Halbleiterchip (20, 120_1) angebracht ist.
Verfahren zum Herstellen eines Laminatelektronikbauelements, umfassend: Bereitstellen eines Trägers (10, 510, 610, 710), wobei der Träger (10, 510, 610, 710) eine erste Hauptoberfläche (12) und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche (14) definiert; Anbringen einer temporären Folie (790) an der ersten Hauptoberfläche (12) des Trägers (10, 510, 610, 710); Ausbilden eines Schlitzmusters in dem Träger (10, 510, 610, 710), wobei sich die Schlitze von der ersten Hauptoberfläche (12) zu der zweiten Hauptoberfläche (14) erstrecken; Anbringen eines ersten Halbleiterchips (20, 120_1) auf der zweiten Hauptoberfläche (14); Ausbilden einer ersten elektrisch isolierenden Schicht, die über der zweiten Hauptoberfläche des Trägers (10, 510, 610, 710) und dem ersten Halbleiterchip (20, 120_1) liegt; und Entfernen der temporären Folie (790) von dem Träger (10, 510, 610, 710).
Verfahren nach Anspruch 15, wobei das Ausbilden des Schlitzmusters in dem Träger (10, 510, 610, 710) durch Ätzen durchgeführt wird.
Laminatelektronikbauelement, umfassend: einen Träger (10, 510, 610, 710), wobei der Träger eine erste Hauptoberfläche (12) und eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche (14) definiert, wobei der Träger (10, 510, 610, 710) ein Schlitzmuster aufweist, das sich von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche erstreckt, wobei die Schlitze durch Ätzen ausgebildet werden; einen ersten Halbleiterchip (20, 120_1), der an der ersten (12) oder der zweiten (14) Hauptoberfläche angebracht ist; und eine erste elektrisch isolierende Schicht (30, 530, 630, 730), die über der Hauptoberfläche des Trägers (10, 510, 610, 710), auf der der erste Halbleiterchip (20, 120_1) angebracht ist, und dem ersten Halbleiterchip liegt.
Laminatelektronikbauelement nach Anspruch 17, wobei die Schlitze des Schlitzmusters abgerundete Kanten aufweisen, die für ihre Erzeugung durch Ätzen charakteristisch sind.
Laminatelektronikbauelement nach Anspruch 17 oder 18, wobei die Kanten der Schlitze frei von Graten sind.
Laminatelektronikbauelement nach einem der Ansprüche 17 bis 19, wobei die Schlitze des Schlitzmusters Wände aufweisen, die eine mittlere Rauheit von mindestens 1,0 μm darstellen.
Laminatelektronikbauelement nach einem der Ansprüche 17 bis 20, weiterhin umfassend: eine erste strukturierte Metallschicht (50, 550, 650, 750), die sich über der ersten Isolierschicht (30, 530, 630, 730) erstreckt; und eine erste Durchverbindung, die sich von der ersten strukturierten Metallschicht zu einem Elektrodenpad auf einer oberen Fläche des ersten Halbleiterchips, von dem Träger (10, 510, 610, 710) abgewandt, erstreckt.
Laminatelektronikbauelement nach einem der Ansprüche 17 bis 21, weiterhin umfassend: eine zweite Isolierschicht (570, 670, 770), die sich über der ersten Isolierschicht erstreckt; eine zweite strukturierte Metallschicht, die sich über der zweiten Isolierschicht (570, 670, 770) erstreckt; und eine zweite Durchverbindung, die sich von der zweiten strukturierten Metallschicht zu dem Träger erstreckt.
Laminatelektronikbauelement nach einem der Ansprüche 17 bis 22, weiterhin umfassend: einen zweiten Halbleiterchip (120_2, 120_3), der auf der Hauptoberfläche des Trägers (10, 510, 610, 710), auf der der erste Halbleiterchip (20, 120_1) angebracht ist, angebracht ist.
Laminatelektronikbauelement nach einem der Ansprüche 17 bis 23, wobei der Träger (10, 510, 610, 710) eine Metallplatte ist.
Laminatelektronikbauelement nach einem der Ansprüche 17 bis 24, wobei der erste Halbleiterchip (20, 120_1) ein vertikales Bauelement ist.