DE102009000541A1 - Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche (11) eines Körpers (10). Hierzu wird ein Körper (10) bereitgestellt, der eine metallische Oberfläche (11) mit Erhöhungen (12) und Vertiefungen (13) aufweist. Auf die Oberfläche (11) wird ein metallisches Füllmaterial (16) aufgebracht, wobei vor dem Aufbringen des metallischen Füllmaterials (16) im Bereich der Erhöhungen (12), nicht jedoch im Bereich der Vertiefungen (13) ein Mittel (15) auf die Oberfläche (11) aufgetragen wird, welches die Anhaftung des metallischen Füllmaterials (16) an der Oberfläche (11) im Bereich des Auftrags verhindert oder zumindest verringert.
Description
- Die Erfindung betrifft metallische Oberflächen, die mittels einer Verbindungsschicht, beispielsweise mittels einer Lot- oder Sinterschicht, mit einer anderen metallischen Oberfläche verbunden werden sollen. Derartige Verbindungen werden beispielsweise an verschiedenen Stellen in Leistungshalbleitermodulen eingesetzt.
- Bei einer solchen Verbindung zwischen metallischen Oberflächen hängt die Dicke der Verbindungsschicht wesentlich von der Oberflächenrauigkeit der beteiligten Oberflächen ab. Bei Leistungshalbleitermodulen liegen die Dicken der Verbindungsschicht, mit der die Leistungshalbleiterchips verlötet sind, im Bereich von etwa 50 μm bis 150 μm.
- Generell sollen solche Verbindungsschichten eine möglichst geringe Dicke aufweisen. Dies hat zum Einen den Vorteil, dass der Wärmeübergangswiderstand zwischen den miteinander verbundenen metallischen Oberflächen gering ist. Zum Anderen lassen sich die zur Herstellung der Verbindung erforderlichen Prozesszeiten drastisch reduzieren. Weiterhin werden insbesondere bei der Herstellung hochtemperaturfester Verbindungen Diffusionslote eingesetzt, deren Schmelzpunkt unter dem Schmelzpunkt der damit erzeugten Verbindungsschicht liegt. Zur Ausbildung einer solchen hochtemperaturfesten Verbindungsschicht ist es erforderlich, dass Material aus zumindest einer der miteinander zu verbindenden metallischen Oberflächen in das aufgeschmolzene Lot diffundiert, um zusammen mit diesem hochschmelzende intermetallische Phasen auszubilden. Damit die gesamte, auf diese Weise hergestellte Verbindungsschicht hochschmelzend ist, muss die Diffusion möglichst alle Bereiche des aufgeschmolzenen Lotes erfassen. Die dafür erforderlichen Prozesszeiten steigen mit der Menge des erforderlichen Lotes, die wiederum durch die Oberflächenrauigkeit bestimmt ist. Je geringer die Oberflächenrauigkeit ist, desto weniger Lot ist erforderlich und desto höher ist die Qualität der erzeugten Verbindungsschicht.
- Grundsätzlich besteht die Möglichkeit, die Oberflächenrauigkeit einer Metalloberfläche mittels Poliertechniken zu verringern. Dies ist jedoch technisch aufwändig und erfordert lange Prozesszeiten.
- Die Aufgabe der vorliegenden Erfindung besteht darin, ein einfaches und wirtschaftliches Verfahren bereitzustellen, mit dem die Oberflächenrauigkeit einer metallischen Oberfläche reduziert werden kann. Eine weitere Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung eines Leistungshalbleitermoduls bereitzustellen, bei dem zwei metallische Oberflächen mittels einer sehr dünnen Verbindungsschicht miteinander verbunden sind. Diese Aufgaben werden durch ein Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche gemäß Patentanspruch 1 sowie durch Verfahren zur Herstellung eines Leistungshalbleitermoduls gemäß den Patentansprüchen 14 und 15 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
- Gemäß einem ersten Aspekt der Erfindung wird bei dem Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche eines Körpers zunächst ein Körper bereitgestellt, der eine metallische Oberfläche mit Erhöhungen und Vertiefungen aufweist. Auf die Oberfläche wird ein metallisches Füllmaterial aufgebracht, wobei vor dem Aufbringen dieses metallischen Füllmaterials im Bereich der Erhöhungen, nicht jedoch im Bereich der Vertiefungen ein Mittel auf die Oberfläche aufgetragen wird, welches die Anhaftung des metallischen Füllmaterials an der Oberfläche im Bereich des Auftrags verhindert oder zumindest verringert.
- Gemäß einem zweiten Aspekt der Erfindung wird ein Leistungshalbleitermodul hergestellt, indem ein Leistungshalbleiterchip mit einer metallischen Anschlussfläche bereitgestellt wird, sowie ein Keramiksubstrat, das auf zumindest einer Seite mit einer Metallisierung versehen ist. Die Oberflächenrauigkeit der metallischen Anschlussfläche und/oder die Oberflächenrauigkeit der Metallisierung werden mittels eines Verfahren gemäß dem ersten Aspekt der Erfindung reduziert. Danach wird mittels einer Verbindungsschicht, die die Anschlussfläche und die metallische Oberfläche kontaktiert, eine flächige, elektrisch leitende Verbindung zwischen der Anschlussfläche und der metallischen Oberfläche hergestellt.
- Gemäß einem dritten Aspekt der Erfindung wird ein Leistungshalbleitermodul hergestellt, indem eine Bodenplatte für ein Leistungshalbleitermodul bereitgestellt wird, die eine metallische Oberfläche aufweist, sowie ein Keramiksubstrat, das auf zumindest einer Seite mit einer Metallisierung versehen ist. Die Oberflächenrauigkeit der metallischen Oberfläche der Bodenplatte und/oder die Oberflächenrauigkeit der Metallisierung des Keramiksubstrates werden mittels eines Verfahren gemäß dem ersten Aspekt der Erfindung reduziert. Danach wird mittels einer Verbindungsschicht, die die metallische Oberfläche und die Metallisierung kontaktiert, eine flächige, elektrisch leitende Verbindung zwischen der metallischen Oberfläche und der Metallisierung hergestellt.
- Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf Figuren näher erläutert. Es zeigen:
-
1A –1D verschiedene Schritte eines Verfahrens zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche; -
2 einen mit Leistungshalbleiterchips bestückten keramischen Schaltungsträger, der eine Metallisierung aufweist, die mittels einer Verbindungs schicht mit einer metallischen Anschlussfläche des Leistungshalbleiterchips verbunden ist, wobei die Oberflächenrauigkeiten der Metallisierung des Schaltungsträgers und der Anschlussfläche vor der Herstellung der Verbindungsschicht gemäß den anhand von1 erläuterten Verfahren reduziert wurden; -
3 den mit Leistungshalbleiterchips bestückten keramischen Schaltungsträger gemäß2 , der auf seiner den Leistungshalbleiterchips abgewandten Seite eine weitere Metallisierung aufweist, die mittels einer weiteren Verbindungsschicht mit einer metallischen Oberfläche einer Bodenplatte eines Leistungshalbleitermoduls verbunden ist, wobei die Oberflächenrauigkeiten der weiteren metallischen Oberfläche einer Bodenplatte vor der Herstellung der weiteren Verbindungsschicht gemäß den anhand von1 erläuterten Verfahren reduziert wurden; -
4 eine Grafik zur Veranschaulichung der Ermittlung der Oberflächenrauigkeit einer Oberfläche; und -
5 einen Querschnitt durch ein Leistungshalbleitermodul, das eine bestückte Bodenplatte gemäß3 aufweist. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche Elemente mit gleicher oder einander entsprechender Funktion.
-
1A zeigt einen Querschnitt durch einen Abschnitt eines metallischen Körpers10 . Bei dem metallischen Körper10 kann es sich beispielsweise um eine Bodenplatte für ein Leistungshalbleitermodul oder um eine metallische Beschichtung z. B. eines keramischen Substrates oder eines Leistungshalbleiterchips handeln. Der metallische Körper10 weist eine metalli sche Oberfläche11 mit Erhöhungen12 und Vertiefungen13 auf. Durch die Geometrie der Erhöhungen12 und der Vertiefungen13 ist die Oberflächenrauigkeit der Oberfläche11 bestimmt. - Um diese Oberflächenrauigkeit zu reduzieren, ist es vorgesehen, in die Vertiefungen
13 ein metallisches Füllmaterial einzubringen und damit die Vertiefungen13 teilweise zu verfüllen, so dass sich die Oberflächenrauigkeit der Oberfläche11 verringert. Hierzu wird zunächst in einem in1B gezeigten Schritt im Bereich der Erhöhungen12 , nicht jedoch im Bereich der Vertiefungen13 ein Mittel15 auf die Oberfläche11 aufgetragen, welches die Anhaftung des nachfolgend auf die Oberfläche aufgebrachten Füllmaterials an der Oberfläche11 im Bereich des Auftrags des Mittels15 , d. h. im Bereich der Erhöhungen12 , verhindert oder zumindest verringert. - Bei dem Mittel
15 , welches zumindest einen organischen Zusatz enthalten kann, der als funktionelle Gruppe wirkt, kann es sich beispielsweise um eine Flüssigkeit handeln, mit dem die Oberfläche11 in Kontakt gebracht wird. Hierzu kann die Oberfläche11 mit dem Mittel15 besprüht oder in ein Bad aus dem Mittel15 eingetaucht werden. - Um zu erreichen, dass sich das Mittel
15 bevorzugt im Bereich der Erhöhungen12 , nicht jedoch im Bereich der Vertiefungen13 auf der Oberfläche11 anhaftet, weist das Mittel15 polare und/oder polarisierbare Moleküle auf, oder es besteht aus polaren und/oder aus polarisierbaren Molekülen. Durch Anlegen einer hohen elektrischen Spannung an die Oberfläche11 bildet sich ein elektrisches Feld aus, das im Bereich der Erhöhungen12 größer ist als im Bereich der Vertiefungen13 . Durch diese lokale Variation der elektrischen Feldstärke lagern sich die polaren und/oder die unter dem Einfluss des elektrischen Feldes polarisierten polarisierbaren Moleküle bevorzugt im Bereich der Erhöhungen ab. Vor allem bei polarisierbaren Molekülen steigt deren Polarisierung mit dem auf sie einwirkenden elektrischen Feld signifikant, was eine bevorzugte Anlagerung der Moleküle im Bereich der Erhöhungen12 begünstigt. - Optional kann ein Mittel
15 noch Zusätze, z. B. Einebner und/oder Glanzbildner und/oder Beschleuniger enthalten. Als Mittel15 kann beispielsweise Cupracid® der Fa. Atotech verwendet werden. - In einem nachfolgenden Schritt wird auf den Körper
10 , d. h. auf dessen Oberfläche11 , an den Stellen ein metallisches Füllmaterial16 aufgebracht, die nicht mit dem Mittel15 bedeckt sind. Das Mittel15 verhindert also, dass das metallische Füllmaterial16 auch im Bereich der Erhebungen12 auf die Oberfläche11 gelangt. In der Folge kommt es zu einem teilweisen Auffüllen der Vertiefungen13 mit dem metallischen Füllmaterial16 , was im Ergebnis in1C gezeigt ist. Zwischen dem aufgebrachten Füllmaterial16 und der Oberfläche11 etabliert sich eine feste Verbindung, d. h. das Füllmaterial16 verbindet sich mit dem Körper10 zu einer festen Einheit. - Nach dem Entfernen des Mittels
15 weist der Körper10 aufgrund des aufgebrachten Füllmaterials16 eine neue Oberfläche11' auf, deren Oberflächenrauigkeit deutlich geringer ist als die Oberflächenrauigkeit der Oberfläche11 des in1A gezeigten Ausgangskörpers10 . Der Verlauf der Oberfläche11 des Ausgangskörpers10 nach dem Entfernen des Mittels15 ist in1D gestrichelt dargestellt. - Das Entfernen des Mittels
15 kann beispielsweise in einem Reinigungsbad unter Verwendung eines Lösungsmittels erfolgen, in das der Körper10 nach dem Aufbringen des Füllmaterials eingetaucht wird. - Das Füllmaterial
16 kann beispielsweise aus Kupfer oder aus Nickel oder aus Silber oder aus Gold bestehen oder zumindest eines dieser Metalle aufweisen. Der Körper10 kann einen Stoff umfassen oder – von eventuellen Verunreinigungen abgesehen – aus einem Stoff bestehen, der identisch ist mit dem Stoff des Füllmaterials16 . Grundsätzlich kann der Körper10 jedoch auch einen oder mehrere Stoffe umfassen, die von einem anderen Stoff sind als das Füllmaterial16 . Das Aufbringen des Füllmaterials auf den Körper10 bzw. die Oberfläche11 kann z. B. mittels stromloser Abscheidung oder mittels elektrolytischer Abscheidung erfolgen. -
2 zeigt eine Seitenansicht eines Schaltungsträgers2 , auf dem ein oder mehrere Leistungshalbleiterchips1 , z. B. IGBTs, MOSFETs, JFETs, Dioden, angeordnet sind. Der Schaltungsträger2 umfasst einen Isolationsträger20 , der mit zumindest oberseitig eine strukturierte Metallisierung21 aufweist. Die oberseitige Metallisierung21 kann zu Leiterbahnen und/oder Lötflächen strukturiert sein und dient zu elektrischen Verschaltung der Leistungshalbleiterchips1 sowie optional weiterer elektrischer Komponenten des mit der gezeigten Baugruppe herzustellenden Leistungshalbleitermoduls. - Die Leistungshalbleiterchips
1 weisen auf ihren dem Schaltungsträger2 zugewanden Seiten jeweils eine metallische Anschlussfläche1b auf, die mittels Verbindungsschichten3 flächig, d. h. im wesentlichen über die gesamte metallische Anschlussfläche1b , mit der oberseitigen Metallisierung21 verbunden ist. Jede der Verbindungsschichten3 kontaktiert sowohl die oberseitige Metallisierung21 als auch die metallische Anschlussfläche1b des betreffenden Leistungshalbleiterchips1 . - Um diese Verbindungsschichten
3 möglichst dünn herstellen zu können, ist von den einander zugewandten und mittels der dazwischen angeordneten Verbindungsschicht3 verbundenen Oberflächen der metallischen Anschlussfläche1b eines Leistungshalbleiterchips1 und der oberseitigen Metallisierung21 zumindest eine mittels des anhand der1A bis1D erläuterten Verfahrens behandelt worden und weist demgemäß eine sehr geringe Oberflächenrauigkeit auf. Die mittlere Dicke d3 der Verbindungsschicht3 kann beispielsweise weniger als 4 μm betragen. - Optional können die Leistungshalbleiterchips
1 auch auf ihren dem Schaltungsträger2 abgewanden Obersseiten mit metallischen Anschlussflächen1a versehen sein. Bei den Anschlussflächen1a ,1b kann es sich beispielsweise um Anoden-, Kathoden, Drain-, oder Source-Anschlüsse handeln. Oberseitig kann die elektrische Verschaltung der Leistungshalbleiterchips1 beispielsweise mittels Bonddrähten4 , z. B. auf Aluminum-, Kupfer-, Aluminium/Magnesium- oder Goldbasis, erfolgen. Eine Anordnung, wie sie anhand von2 erläutert wurde, kann beispielsweise mit einem Gehäusedeckel versehen werden, der zusammen mit dem Isolationsträger20 ein Gehäuse eines Leistungshalbleitermoduls bildet, in dem die Leistungshalbleiterchips1 geschützt angeordnet sind. Die den Leistungshalbleiterchips1 abgewandte Unterseite des Isolationsträgers20 kann dann mit einem Kühlkörper in thermischen Kontakt gebracht werden. - Die Anordnung gemäß
3 unterscheidet sich von der Anordnung gemäß2 dadurch, dass der Isolationsträger20 auf seiner der oberseitigen Metallisierung21 abgewandten Seite eine unterseitige Metallisierung22 aufweist, die mittels einer flächigen Verbindungsschicht6 mit einer metallischen Bodenplatte5 für ein Leistungshalbleitermodul verbunden ist. Die Verbindungsschicht6 , die sowohl die Bodenplatte5 als auch die unterseitige Metallisierung22 kontaktiert, erstreckt sich im wesentlichen über die gesamte der Bodenplatte5 zugewandte Oberfläche der unterseitigen Metallisierung22 . - Um die Verbindungsschicht
6 möglichst dünn herstellen zu können, ist von den einander zugewandten und mittels der dazwischen angeordneten Verbindungsschicht3 verbundenen Oberflächen der unterseitigen Metallisierung22 und dem Isolationsträger20 zugewandten Oberfläche des51 der Bodenplatte5 zu mindest eine mittels des anhand der1A bis1D erläuterten Verfahrens behandelt worden und weist demgemäß eine sehr geringe Oberflächenrauigkeit auf. Die mittlere Dicke d6 der Verbindungsschicht6 kann beispielsweise weniger als 4 μm betragen. Anstelle mit nur einem bestückten Schaltungsträger2 können auf einer gemeinsamen Bodenplatte5 natürlich auch mehrere derartiger Schaltungsträger2 angeordnet und auf die beschriebene Weise mit dieser verbunden sein. - Bei einem im Sinne der vorliegenden Erfindung hergestellten Leistungshalbleitermodul ist zumindest eine metallische Oberfläche einer beliebigen Komponente des Leistungshalbleitermoduls mit einem anhand der
1A bis1D erläuterten Verfahren behandelt worden und weist demgemäß eine geringe Oberflächenrauigkeit, beispielsweise weniger als 3 μm, auf. - Bei einem Isolationsträger
20 , wie er anhand der2 und3 erläutert wurde, kann es sich beispielsweise um eine Keramik, z. B. aus Aluminiumoxid (Al2O3) oder Aluminiumnitrid (AlN) oder Siliziumnitrid (Si3N4) handeln. Die Dicke des Isolationsträgers20 kann z. B. 0,2 mm bis 2,0 mm betragen. - Als Materialien für die oberseitige Metallisierung
21 (siehe die2 und3 ) und/oder die unterseitige Metallisierung22 (siehe3 ) des Isolationsträgers20 eignen sich beispielsweise Kupfer oder Aluminium oder Legierungen mit zumindest einem dieser Metalle. Die Dicken der oberseitigen Metallisierung21 und/oder der unterseitigen Metallisierung22 kann – unabhängig voneinander – beispielsweise 0,1 mm bis 0,6 mm betragen. Als Materialien für die Bodenplatte eignen sich z. B. Kupfer oder Aluminium, Legierungen mit zumindest einem dieser Metalle, oder Metall-Matrix Verbundmaterialien (MMC = metal matrix composite) wie z. B. Aluminium-Silizium-Karbid (AlSiC) oder Kupfer-Silizium-Karbid (CuSiC) oder Aluminium-Karbid (AlC). - Die Schaltungsträger
2 können z. B. als DCB-Träger (DCB = direct copper bonding) oder als DAB-Träger (DAB = direct aluminum brazing) ausgebildet sein. Solche Träger sind kommerziell verfügbar, allerdings weisen deren Metallisierungen Oberflächenrauigkeiten Rz von wenigstens 7 μm bis etwa 50 μm und Rmax von wenigstens 10 μm auf. Mit dem anhand der1A bis1D erläuterten Verfahren können die Oberflächenrauigkeiten der Metallisierungen derartiger kommerziell verfügbarer Schaltungsträger deutlich reduziert werden. Rz bezeichnet dabei die mittlere Rautiefe, Rmax die maximale Rautiefe im Sinne der DIN EN ISO 4287:1998. - Die Verbindungsschichten
3 (siehe2 und3 ) und die Verbindungsschicht6 (siehe3 ) können – unabhängig voneinander – beispielsweise als Lotschichten unter Verwendung eines Lotes auf Zinn-Blei-Basis (SnPb) oder unter Verwendung eines bleifreien Lotes, beispielsweise auf Zinn-Silber-Basis oder auf Zinn-Silber-Kupfer-Basis, eingesetzt werden. - Um Hochtemperaturanwendungen zu ermöglichen, bei denen die Verbindungsschichten
3 bzw.6 auch bei Temperaturen von 175°C oder mehr nicht geschädigt werden, ist es vorteilhaft, wenn die Verbindungsschichten3 bzw.6 einen Schmelzpunkt aufweisen, der deutlich über dem Schmelzpunkt (ca. 180°C bis 220°C) üblicher Weichlote liegt. Dies gilt in besonderem Maße für die direkt unter den Leistungshalbleiterchips1 befindlichen Verbindungsschichten3 , da diese aufgrund ihrer räumlichen Nähe zu den Leistungshalbleiterchips1 besonders hohen Temperaturen ausgesetzt sind. - Um möglichst hohe Temperaturfestigkeiten der Verbindungsschichten
3 bzw.6 zu erhalten, ist es vorteilhaft, wenn diese wie erläutert durch Diffusionslöten erzeugt werden. Hierbei bildet dass Metall, welches aus den miteinander zu verlötenden Fügepartnern (also beispielsweise unterseitige Anschlussfläche1b des Leistungshalbleiterchips1 und die oberseitige Metallisierung21 des Schaltungsträgers20 , oder die unterseitige Metallisierung22 des Schaltungsträgers20 und die Bodenplatte5 ) in das aufgeschmolzene Lot diffundiert, zusammen mit diesem eine oder mehrere intermetallische Phasen aus, deren Schmelzpunkt über dem ursprünglichen Schmelzpunkt des verwendeten Lotes liegt. Bei den intermetallischen Phasen kann es sich beispielsweise um eine oder mehrere intermetallische Kupfer-Zinn-Phasen handeln, z. B. um Cu6Sn5 oder um Cu3Sn. Diese Phasen können in einer Verbindungsschicht3 bzw.6 einzeln oder gemischt auftreten. - Voraussetzung für die Ausbildung einer derartigen hochtemperaturfesten Verbindungsschicht
3 bzw.6 ist also, dass das aus den Fügepartnern in das aufgeschmolzene Lot diffundierende Metall das flüssige Lot möglichst vollständig durchdringt. Diese Durchdringung ist umso höher, je dünner die Verbindungsschichten3 bzw.6 sind, d. h. je geringer die Oberflächenrauigkeiten der Fügepartner an ihren Verbindungsflächen sind. Hierdurch verkürzen sich außerdem die für den Diffusionslötprozess erforderlichen Prozesszeiten. So beträgt die erforderliche Prozesszeit bei einer Dicke der Verbindungsschicht von 1,2 μm etwa 350 ms. Bei einer Dicke der Verbindungsschicht von 7 μm (dies entspricht etwa der Dicke der Verbindungsschicht bei herkömmlichen kommerziell verfügbaren Keramikschaltungsträgern unter optimalen Voraussetzungen) liegt die erforderliche Prozesszeit mehr als eine Größenordnung höher. - Als alternative Ausgestaltung können eine oder mehrere Verbindungsschichten
3 bzw.6 eines Leistungshalbleitermoduls auch mittels einer Niedertemperaturverbindungstechnik (NTV; engl.: LTJT = low temperature joining technique) hergestellt werden. Hierbei wird eine silberhaltige, ein Lösungsmittel aufweisende Paste zwischen die Fügepartner eingebracht. Durch Aneinanderpressen der Fügepartner unter Druck, z. B. im Bereich von 10 MPa bis 40 MPa, bei gleichzeitig hoher Temperatur, z. B. im Bereich von 250°C bis 300°C, für eine vorgegebene Dauer, z. B. 10 s bis 100 s, kommt es zur Ausbildung ei ner hochtemperaturfesten Verbindungsschicht3 bzw.6 . Auch bei dieser Verbindungstechnik kann eine möglichst dünne Verbindungsschicht3 bzw.6 dadurch erreicht werden, dass die Oberflächenrauigkeit zumindest einer der Metalloberflächen der Fügepartner vor der Herstellung der Verbindungsschichten3 bzw.6 mittels dem anhand der1A bis1D erläuterten Verfahren reduziert wird. -
4 zeigt eine Grafik zur Veranschaulichung der Ermittlung der Oberflächenrauigkeit einer Oberfläche gemäß DIN EN ISO 4287:1998. Hierzu wird auf der Oberfläche eine Messtrecke in festgelegt und in fünf Einzelmessstrecken lr unterteilt. Für jede dieser Einzelmessstrecke wird eine Einzelrautiefe Rz1, Rz2, Rz3, Rz4 bzw. Rz5 ermittelt, die für jede Einzelmessstrecke durch die Summe aus der (positiv zu messenden) Höhe der höchsten Profilspitze R1max, R2max, R3max, R4max bzw. R5max, und der (positiv zu messenden) Tiefe des tiefsten Profiltals R1min, R2min, R3min, R4min bzw. R5min, jeweils bezogen auf das Niveau eine mittleren Profillinie m, innerhalb der betreffenden Messstrecke gegeben ist. -
5 zeigt einen Querschnitt durch ein Leistungshalbleitermodul100 , das mittels einer Schaltungsanordnung, wie sie in3 gezeigt ist, realisiert ist. Das Leistungshalbleitermodul100 umfasst eine Bodenplatte5 , auf der mehrere mit Leistungshalbleiterchips1 bestückte Schaltungsträger2 angeordnet und mit dieser fest verbunden sind. Die Leistungshalbleiterchips1 können mit der oberseitigen Metallisierung21 der betreffenden Schaltungsträger2 mittels einer Verbindungsschicht3 verbunden sein, wie dies vorangehend anhand der2 und3 erläutert wurde. Entsprechend können die unterseitigen Metallisierungen22 der Schaltungsträger2 mittels Verbindungsschichten6 mit der Bodenplatte5 verbunden sein, wie dies anhand der3 erläutert wurde. - Das Leistungshalbleitermodul
100 weist weiterhin Laststromanschlüsse71 ,72 sowie Steueranschlüsse81 ,82 ,83 ,84 ,85 auf, die modulintern beispielsweise mittels Verschienungen7 mit den oberseitigen Metallisierungen21 der entsprechenden Schaltungsträger2 und/oder mit den Leistungshalbleiterchips1 verbunden sein können. Optional kann eine Steuerplatine vorgesehen sein, auf sich z. B. Treiberbausteine zur Ansteuerung der Leistungshalbleiterchips1 befinden können. - Das Modul
100 weist außerdem einen Gehäuserahmen25 sowie einen Gehäusedeckel26 auf, die zusammen mit der Bodenplatte5 das Modulgehäuse bilden. Zum Schutz gegen das Eindringen von Feuchtigkeit sowie zur Erhöhung der Isolationsfestigkeit ist das Modul mittels einer Weichvergussmasse30 , z. B. auf Silikonbasis, vergossen. Die Weichvergussmasse30 kann sich beispielsweise bis wenigstens über alle Leistungshalbleiterchips1 erstrecken. Oberhalb der Weichvergussmasse30 kann außerdem eine optionale Hartvergussmasse31 , beispielsweise auf Harzbasis, vorgesehen sein. Um die beim Betrieb des Leistungshalbleitermoduls1 in den Leistungshalbleiterchips1 anfallende Abwärme abzuführen, kann das Modul100 mit der den Leistungshalbleiterchips1 abgewandten Unterseite gegen einen Kühlkörper200 gepresst werden. - Die Erfindung wurde vorangehend unter Bezugnahme auf Figuren anhand von Beispielen näher erläutert. Merkmale, die anhand verschiedener Beispiele erläutert wurden, können in beliebiger Weise miteinander kombiniert werden, auch wenn diese nicht in Kombination miteinander gezeigt wurden, solange sich diese Merkmale nicht gegenseitig ausschließen.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Nicht-Patentliteratur
-
- - DIN EN ISO 4287:1998 [0034]
- - DIN EN ISO 4287:1998 [0040]
Claims (23)
- Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche (
11 ) eines Körpers (5 ,10 ,21 ,22 ) mit folgenden Schritten: Bereitstellen eines Körpers (5 ,10 ,21 ,22 ), der eine metallische Oberfläche (11 ) mit Erhöhungen (12 ) und Vertiefungen (13 ) aufweist; Aufbringen eines metallischen Füllmaterials (16 ) auf die Oberfläche (11 ), wobei vor dem Aufbringen des metallischen Füllmaterials (16 ) im Bereich der Erhöhungen (12 ), nicht jedoch im Bereich der Vertiefungen (13 ) ein Mittel (15 ) auf die Oberfläche (11 ) aufgetragen wird, welches die Anhaftung des metallischen Füllmaterials (16 ) an der Oberfläche (11 ) im Bereich des Auftrags verhindert oder zumindest verringert. - Verfahren nach Anspruch 1, bei dem das Aufbringen des metallischen Füllmaterials (
16 ) mittels stromloser Abscheidung erfolgt. - Verfahren nach Anspruch 1, bei dem das Aufbringen des metallischen Füllmaterials (
16 ) mittels elektrolytischer Abscheidung erfolgt. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das metallische Füllmaterial (
16 ) aus Kupfer oder aus Nickel oder aus Silber oder aus Gold besteht oder zumindest eines dieser Metalle aufweist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem der Körper (
5 ,10 ,21 ,22 ) einen Stoff enthält, der identisch ist mit dem Stoff des metallischen Füllmaterials (16 ). - Verfahren nach Anspruch 5, bei dem der Körper (
5 ,10 ,21 ,22 ) aus einem Stoff besteht, der identisch ist mit dem Stoff des metallischen Füllmaterials (16 ). - Verfahren nach einem der vorangehenden Ansprüche, bei dem das Mittel (
15 ) zumindest einen organischen Zusatz enthält. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das metallische Füllmaterial (
16 ) so lange aufgebracht wird, bis die Oberflächenrauigkeit (RZ) kleiner oder gleich 4 μm ist. - Verfahren nach Anspruch 8, bei dem das metallische Füllmaterial (
16 ) so lange aufgebracht wird, bis die Oberflächenrauigkeit (RZ) kleiner oder gleich 3 μm ist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das Mittel (
15 ) nach dem Aufbringen des Füllmaterials (16 ) wieder entfernt wird. - Verfahren nach einem der vorangehenden Ansprüche, bei dem der Körper (
5 ,10 ,21 ,22 ) als Keramiksubstrat (20 ) ausgebildet ist, das auf zumindest einer Seite mit einer Metallisierung (21 ,22 ) versehen ist, wobei die metallische Oberfläche (11 ) durch die Oberfläche der Metallisierung (21 ,22 ) gegeben ist. - Verfahren nach einem der Ansprüche 1 bis 10, bei dem der Körper (
5 ,10 ,21 ,22 ) als metallische Bodenplatte (5 ) für ein Leistungshalbleitermodul (100 ) ausgebildet ist, und wobei die metallische Oberfläche (11 ) durch eine Oberfläche der Bodenplatte (5 ) gegeben ist. - Verfahren nach einem der Ansprüche 1 bis 10, bei dem der Körper (
5 ,10 ,21 ,22 ) als Leistungshalbleiterchip (1 ) ausgebildet ist, der auf zumindest einer Seite eine metallische Anschlussfläche (1a ,1b ) aufweist, wobei die metallische Oberfläche (11 ) durch die Oberfläche der Anschlussfläche (1b ) gegeben ist. - Verfahren zur Herstellung eines Leistungshalbleitermoduls (
100 ) mit folgenden Schritten: Bereitstellen eines eine metallische Anschlussfläche (1b ) aufweisenden Leistungshalbleiterchips (1 ); Bereitstellen eines Keramiksubstrates (20 ), das auf zumindest einer Seite mit einer Metallisierung (21 ,22 ) versehen ist; Reduzieren der Oberflächenrauigkeit (Rz) der metallischen Anschlussfläche (1b ) gemäß dem Verfahren nach Anspruch 13 und/oder Reduzieren der Oberflächenrauigkeit (Rz) der Metallisierung (21 ,22 ) gemäß dem Verfahren nach Anspruch 11; Herstellen einer flächigen elektrisch leitenden Verbindung zwischen der Anschlussfläche (1b ) und der metallischen Oberfläche (11 ) mittels einer Verbindungsschicht (3 ), die die Anschlussfläche (1b ) und die metallische Oberfläche (11 ) kontaktiert. - Verfahren zur Herstellung eines Leistungshalbleitermoduls (
100 ) mit folgenden Schritten: Bereitstellen einer Bodenplatte (5 ) für ein Leistungshalbleitermodul (100 ), die eine metallische Oberfläche (51 ) aufweist; Bereitstellen eines Keramiksubstrates (20 ), das auf zumindest einer Seite mit einer Metallisierung (21 ,22 ) versehen ist; Reduzieren der Oberflächenrauigkeit einer metallischen Oberfläche (51 ) der Bodenplatte (5 ) gemäß dem Verfahren nach Anspruch 12 und/oder Reduzieren der Oberflächenrauigkeit der Metallisierung (22 ) gemäß dem Verfahren nach Anspruch 11; Herstellen einer flächigen elektrisch leitenden Verbindung zwischen der Metallisierung (22 ) und der metallischen Oberfläche (51 ) der Bodenplatte (5 ) mittels einer Verbin dungsschicht (6 ), die die Metallisierung (22 ) und die metallische Oberfläche (51 ) der Bodenplatte (5 ) kontaktiert. - Verfahren nach Anspruch 14 oder 15, bei dem die Verbindungsschicht (
3 ,6 ) eine Dicke (d3, d6) von weniger als 4 μm aufweist. - Verfahren nach einem der Ansprüche 14 bis 16, bei dem die Verbindungsschicht (
3 ,6 ) als gesinterte Schicht ausgebildet ist. - Verfahren nach Anspruch 17, bei dem die gesinterte Schicht (
3 ,6 ) aus Kupfer oder aus Nickel oder aus Silber oder aus Gold oder aus einer Legierung mit zumindest einem dieser Metalle besteht. - Verfahren nach einem der Ansprüche 14 bis 16, bei dem die Verbindungsschicht (
3 ,6 ) als Lotschicht ausgebildet ist. - Verfahren nach Anspruch 19, bei dem die Verbindungsschicht (
3 ,6 ) einen Schmelzpunkt aufweist, der höher ist als der Schmelzpunkt des zur Herstellung der Verbindungsschicht (3 ,6 ) verwendeten Lotes. - Verfahren nach Anspruch 19 oder 20, bei dem das zur Herstellung der Verbindungsschicht (
3 ,6 ) verwendete Lot ein Zinn basiertes Lot ist. - Verfahren nach einem der Ansprüche 19 bis 21, bei dem jede intermetallische Phase, die die Verbindungsschicht (
3 ,6 ) aufweist, eine Kupfer-Zinn-Phase ist. - Verfahren nach Anspruch 22, bei dem jede intermetallische Phase, die die Verbindungsschicht (
3 ,6 ) aufweist, entweder Cu6Sn5 oder Cu3Sn ist.
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Non-Patent Citations (1)
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DIN EN ISO 4287:1998 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014116030A1 (de) * | 2014-11-04 | 2016-05-04 | Infineon Technologies Ag | Verfahren zur Herstellung einer Verbindung und Anordnung für eine Chipzusammenstellung mit Direktverbindung |
DE102016117841A1 (de) | 2016-09-21 | 2018-03-22 | HYUNDAI Motor Company 231 | Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung |
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