DE102008030853B4

DE102008030853B4 - Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration

Info

Publication number: DE102008030853B4
Application number: DE102008030853.6A
Authority: DE
Inventors: Frank Wirbeleit
Original assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Current assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries US Inc
Priority date: 2008-06-30
Filing date: 2008-06-30
Publication date: 2014-04-30
Anticipated expiration: 2028-07-01
Also published as: US20090321835A1; US8164145B2; DE102008030853A1

Abstract

Feldeffekttransistor mit: einem Draingebiet und einem Sourcegebiet mit einer ersten Leitfähigkeitsart; einem Körpergebiet, das zumindest zwischen dem Draingebiet und dem Sourcegebiet ausgebildet ist, wobei das Körpergebiet eine zweite Leitfähigkeitsart, die sich von der ersten Leitfähigkeitsart unterscheidet, aufweist und wobei das Körpergebiet mindestens zwei nicht-koplanare Oberflächenbereiche besitzt; einem Gateisolationsmaterial, das auf den zwei nicht-koplanaren Oberflächenbereichen ausgebildet ist; einer Gateelektrode, die auf dem Gateisolationsmaterial gebildet ist, um ein erstes Kanalgebiet in dem Körpergebiet zumindest benachbart zu den beiden nicht-koplaraneren Oberflächenbereichen zu bilden; und einem zweiten Kanalgebiet, das zumindest teilweise in dem Körpergebiet eingebettet ist und die erste Leitfähigkeitsart aufweist.

Description

Gebiet der vorliegenden Erfindung
Die vorliegende Offenbarung betrifft im Allgemeinen die Herstellung integrierter Schaltungen und betrifft insbesondere Transistorarchitekturen, die eine erweiterte Funktion von Transistorbauelementen ermöglichen, wodurch die Möglichkeit geschaffen wird, die Struktur der Schaltungselemente, etwa von Registern, statischen RAM-Zellen und dergleichen zu vereinfachen.
Beschreibung des Stands der Technik
In modernen integrierten Schaltungen, etwa Mikroprozessoren, Speicherbauelementen und dergleichen, wird eine große Anzahl an Schaltungselementen, insbesondere Transistoren, auf einem beschränkten Chipbereich bereitgestellt und betrieben. Obwohl in den letzten Jahrzehnten große Fortschritte im Hinblick auf ein besseres Leistungsverhalten und geringere Strukturgrößen der Schaltungselemente erreicht wurden, bringt die ständige Forderung nach mehr Funktionen in elektrischen Bauelementen die Halbleiterhersteller dazu, die Abmessungen der Schaltungselemente zu verringern und die Arbeitsgeschwindigkeit zu erhöhen. Jedoch bringt die ständige Verringerung der Strukturgrößen einen großen Aufwand mit sich im erneuten Gestalten von Prozesstechniken und dem Entwickeln neuer Prozessstrategien und Prozessanlagen, um mit den neuen Entwurfsregeln kompatibel zu sein. Im Allgemeinen ist für komplexe Schaltungen mit komplexen Logikbereichen, die MOS-Technologie aktuell eine bevorzugte Fertigungstechnologie im Hinblick auf das Leistungsverhalten und/oder die Leistungsaufnahme und/oder die Kosteneffizienz. In integrierten Schaltungen mit Logikbereichen, die mittels der MOS-Technologie hergestellt werden, wird eine große Anzahl an Feldeffekttransistoren (FET) vorgesehen, die typischerweise im geschalteten Modus betrieben werden, d. h. diese Bauelemente besitzen einen gut leitenden Zustand (Ein-Zustand) und einen Hochimpedanzzustand (Aus-Zustand). Der Zustand des Feldeffekttransistors wird durch eine Gateelektrode gesteuert, die beim Anlegen einer geeigneten Steuerspannung die Leitfähigkeit eines Kanalgebiets beeinflusst, das zwischen einem Drainanschluss und einem Sourceanschluss gebildet ist.
Auf der Grundlage von Feldeffekttransistoren werden komplexere Schaltungskomponenten hergestellt. Beispielsweise sind Speicherelemente in Form von Registern, statischen RAM-Elementen (Speicher mit wahlfreiem Zugriff) und dynamischen RAM-Elementen eine wichtige Komponente in komplexen Logikschaltungen. Beispielsweise muss beim Betrieb eines komplexen CPU-Kerns eine große Menge an Daten zeitweilig gespeichert und abgerufen werden, wobei die Arbeitsgeschwindigkeit und die Kapazität der Speicherelemente wesentlich das Gesamtleistungsverhalten der CPU beeinflussen. Abhängig von der verwendeten Speicherhierarchie in einer komplexen integrierten Schaltung werden unterschiedliche Arten an Speicherelementen eingesetzt. Z. B. werden Register und statische RAM-Zellen typischerweise im CPU-Kern auf Grund ihrer besseren Zugriffszeit verwendet, während dynamische RAM-Elemente vorzugsweise als Arbeitsspeicher auf Grund der größeren Bitdichte im Vergleich zu Registern oder statischen RAM-Zellen verwendet werden. Typischerweise umfasst eine dynamische RAM-Zelle einen Speicherkondensator und einen einzelnen Transistor, wobei jedoch ein komplexes Speicherverwaltungssystem erforderlich ist, um periodisch die in den Speicherkondensatoren gespeicherte Ladung aufzufrischen, die ansonsten auf Grund unvermeidbarer Leckströme verloren gehen würde. Obwohl die Bitdichte von DRAM-Bauelementen sehr hoch ist, muss Ladung von den Speicherkondensatoren entnommen oder in diese eingeladen werden in Verbindung mit periodischen Auffrischimpulsen, wodurch diese Bauelemente weniger effizient im Hinblick auf Geschwindigkeit und Leistungsaufnahme im Vergleich zu statischen RAM-Zellen sind. Andererseits erfordern statische RAM-Zellen mehrere Transistorelemente, um ein Informationsbit zu speichern.
Um die Anzahl an Transistorelementen in statischen RAM-Zellen zu verringern, wurde daher z. B. in der Patentanmeldung DE 10 2004 037 087 A1 vorgeschlagen, planare Feldeffekttransistoren mit einer erweiterten Funktionsbandbreite im Vergleich zu konventionellen Feldeffekttransistoren zu verwenden, indem ein modifiziertes Körpergebiet der Feldeffekttransistoren auf der Grundlage eines zusätzlichen dotierten Gebiets eingesetzt wird, um ein „zweites” Kanalgebiet vorzusehen, um diesen sogenannten planaren Doppelkanalfeldeffekttransistoren andere Transistoreigenschaften zu verleihen. D. h., durch Vorsehen eines zusätzlichen zweiten Kanalgebiets im Körper des planaren Feldeffekttransistors wird die Transkonduktanz bzw. Steilheit des Transistors so modifiziert, dass ein lokales Maximum des Drain-Source-Stromes erzeugt wird, wodurch eine Übertragungskurve mit dreifachem Zustand erreicht wird, die zum Bereitstellen grundlegender Transistorschaltungen mit erhöhter Funktionalität verwendet werden kann. Beispielsweise kann mit konventionellen planaren Transistorarchitekturen eine RAM-Zelle mit einer geringeren Anzahl an Transistoren bereitgestellt werden.
1a zeigt schematisch eine Querschnittsansicht eines konventionellen planaren Transistorelements 100, das zur Herstellung einer elektronischen Schaltung, etwa einer RAM-Zelle mit erweiterter Funktion oder mit einer geringen Anzahl an Schaltungselementen im Vergleich zu konventionellen Strategien verwendet werden kann, indem die Transistortransferkurve mit dreifachem Zustand vorteilhaft ausgenutzt wird. Das Transistorelement 100 umfasst ein Substrat 101, das ein beliebiges geeignetes Substrat sein kann, etwa ein Halbleitervollsubstrat, ein isolierendes Substrat mit einer darauf ausgebildeten kristallinen Halbleiterschicht und dergleichen. Beispielsweise repräsentiert das Substrat 101 ein Siliziumvollsubstart oder ein SOI-(Silizium-auf-Isolator-)Substrat, da gegenwärtig und in der näheren Zukunft der Hauptteil komplexer integrierter Schaltungen auf Grundlage von Silizium hergesellt wird. Ein im wesentlichen kristallines Halbleitergebiet 102 ist auf dem Substrat 101 ausgebildet und enthält ein spezifiziertes Dotierstoffmaterial, um eine gewünschte Leitfähigkeitsart des Gebiets 101 zu schaffen. In dem in 1a gezeigten Beispiel ist das Halbleitergebiet 102 so dotiert, dass eine p-Leitfähigkeit erreicht wird. Des weiteren sind Drain- und Sourcegebiete 104 benachbart zu dem Gebiet 102 ausgebildet und enthalten ein Dotierstoffmaterial, das den Drain- und Sourcegebieten 104 eine Leitfähigkeit verleiht, die in entgegengesetzter Leitfähigkeitsart des Halbleitergebiets 102 ist. In dem gezeigten Beispiel sind die Drain- und Sourcegebiete 104 stark dotiert, so dass entsprechende pn-Übergänge entlang den Grenzflächen zwischen den Drain- und Sourcegebieten 104 und dem Halbleitergebiet 102 entstehen. Des weiteren ist ein Kanalgebiet 103 zwischen dem Draingebiet und dem Sourcegebiet 104 gemäß einer typischen planaren Transistorkonfiguration angeordnet und enthält ein erstes Kanalteilgebiet 103a, das entgegengesetzt dotiert ist in Bezug auf die Drain- und Sourcegebiete 104. Beispielsweise kann das erste Kanalteilgebiet 103a als ein „konventionelles” Kanalgebiet eines konventionellen Anreicherungstransistors betrachtet werden. Des weiteren umfasst das Kanalgebiet 103 ein zweites Kanalteilgebiet 103b, das in Bezug auf das erste Kanalteilgebiet 103a invers dotiert ist und daher als ein „Verarmungskanal” bezeichnet werden kann. In dem gezeigten Beispiel repräsentiert der planare Feldeffekttransistor 100 aus 1a einen n-Transistor und daher ist das erste Kanalteilgebiet 103a p-dotiert und das zweite Kanalteilgebiet 103 ist n-dotiert. Das Transistorelement 100 umfasst ferner eine Gateelektrode 105, die über dem Kanalgebiet 103 angeordnet ist, d. h. über dem ersten und dem zweiten Kanalteilgebiet 103a, 103b, wodurch eine kapazitive Ankopplung der Gateelektrode 105 an das Kanalgebiet 103 ermöglicht wird. Ferner ist in dem gezeigten Beispiel die Gateelektrode 105 von dem Kanalgebiet 103 durch eine Gateisolationsschicht 106 getrennt, die auf der oberen Fläche der Halbleiterbasisschicht ausgebildet ist, in der die Drain- und Sourcegebiete 104 und das Kanalgebiet 103 vorgesehen sind. Die Gateisolationsschicht 106 ist aus Siliziumdioxid und/oder Siliziumnitrid und/oder Siliziumoxinitrid und/oder dielektrischen Materialien mit großem e und dergleichen entsprechend gut etablierter planarer Transistorachitekturen aufgebaut. Das Transistorelement 100, das auf Grund der Konfiguration des Kanalgebiets 103 auch als ein Doppelkanaltransistor bezeichnet werden kann, umfasst ferner Seitenwandabstandshalter 107, die an Seitenwänden der Gateelektrode 105 gemäß gut etablierter planarer Transistorstrukturen gebildet sind. Des weiteren können andere Komponenten, etwa Metallsilizidgebiete in den Drain- und Sourcegebieten 104 und in der Gateelektrode 105 vorgesehen sein, um die Gesamtleitfähigkeit und damit das Transistorleistungsverhalten zu verbessern. Der Einfachheit halber sind derartige leistungssteigernde Komponenten nicht dargestellt. In einigen konventionellen Vorgehensweisen zur Herstellung eines planaren Doppelkanaltransistors, wie sie z. B. in der Patentanmeldung DE 10 2006 004 409 A1 vorgeschlagen wurden, wird ein Kontaktbereich 108 vorgesehen, der eine Verbindung zu einem Bereich des Halbleitergebiets 102, der in Kombination mit dem Kanalgebiet 103 auch als das Körpergebiet des Transistors 100 bezeichnet wird, herstellt. Der Kontaktbereich 108 ist somit elektrisch mit dem Körpergebiet verbunden, während er gleichzeitig von den Drain- und Sourcegebieten 104 durch die entsprechenden pn-Übergänge elektrisch isoliert ist. Mittels des Kontaktbereichs 108 kann das Körpergebiet des Transistors 100 mit einer geeigneten Referenzspannung verbunden werden, wodurch die Steuerbarkeit des Transistors 100 verbessert werden kann.
Der Transistor 100 kann auf der Grundlage gut etablierter konventioneller Transistorherstellungsprozessablaufe gebildet werden, wozu die Herstellung geeigneter Isolationsstrukturen (nicht gezeigt) gehört, um entsprechende aktive Bereiche für mehrere Transistoren, etwa dem Transistor 100, zu definieren. Als nächstes wird die grundlegende Dotierung des Körpergebiets des Transistors durch gut etablierte Implantationsverfahren hergestellt, woran sich der Einbau einer inversen Dotierstoffsorte anschließt, um das zweite Kanalgebiet 103b in dem Körpergebiet zu bilden. Als nächstes wird die Gateelektrode 105 in Kombination mit der Gateisolationsschicht 104 gebildet, beispielsweise durch Herstellen des Gatedielektrikummaterials durch Oxidation und/oder Abscheidung gefolgt von der Abscheidung eines geeigneten Gateelektrodenmaterials, etwa Polysilizium und dergleichen, das nachfolgend auf der Grundlage aufwendiger Lithographieverfahren strukturiert wird. Danach wird ein Versatzabstandshalter (nicht gezeigt) gebildet, falls dieser erforderlich ist, und es wird eine Implantationssequenz ausgeführt, um einen ersten Bereich der Drain- und Sourcegebiete 104 zu bilden, wobei auch ein entsprechender Halo-Implantationsprozess enthalten sein kann. D. h., während der Halo-Implantation wird eine Leitfähigkeitsart erzeugt, beispielsweise auf der Grundlage eines geneigten Implantationsprozesses, die von inverser Leitfähigkeitsart ist, im Vergleich zu jener, die durch die Dotierstoffsorte für die Drain- und Sourcegebiete erreicht wird. Folglich wird zusätzlich zur Einstellung des Dotierstoffgradienten an den pn-Übergängen auch das zweite Kanalgebiet 103b von den Drain- und Sourcegebieten auf Grund der Gegendotierung „isoliert”, die durch die Halo-Implantation erreicht wird, was zu einer höheren Dotierstoffkonzentration an Bereichen zwischen dem zweiten Kanalgebiet 103b und den Drain- und Sourcegebieten führen kann, um damit diesen Bereichen eine Gesamtleitfähigkeit zu verleihen, die der Leitfähigkeitsart des verbleibenden Körpergebiets entspricht. Anschließend wird die Abstandshalterstruktur 107 gemäß gut etablierter Abstandshaltertechniken hergestellt. Die Drain- und Sourcegebiete 104 werden durch entsprechende Ionenimplantationsprozesse vervollständigt, woran sich geeignet gestaltete Ausheizzyklen anschließen, um die Dotierstoffsorten zu aktivieren und durch Implantation hervorgerufene Schäden zu rekristallisieren, wodurch auch das endgültige Dotierstoffprofil eingestellt wird.
1b zeigt schematisch das Funktionsverhalten des Doppelkanaltransistors 100. In 1b ist die Leitfähigkeit des Transistors 100, d. h. die Leitfähigkeit des Kanalgebiets 103, entlang der vertikalen Achse in willkürlichen Einheiten aufgetragen und die Steuerspannung VG, die der Gateelektrode 105 zugeführt wird, ist auf der horizontalen Achse dargestellt. Der Doppelkanaltransistor 100 zeigt eine deutlich modifizierte Transkonduktanz bzw. Steilheit im Vergleich zu konventionellen planaren Einzelkanalfeldeffekttransistoren auf Grund des Vorhandenseins des zweiten Kanalgebiets, wobei die Leitfähigkeit des Transistors 100 ein mehr oder minder ausgeprägtes lokales Maximum aufweist. Wie gezeigt, wird, wenn die Steuerspannung VG einen ersten Schwellwert VT1 übersteigt, ein typischer Anstieg der Leitfähigkeit erreicht, wie dies für konventionelle planare Anreicherungstransistoren der Fall ist. Bei einer zweiten Schwellwertspannung VT2 ergibt sich jedoch ein merklicher Abfall der Leitfähigkeit mit zunehmender Steuerspannung VG, woraus sich ein lokales Minimum bei einer dritten Schwellwertspannung VT3 ergibt, bei der ein weiterer Anstieg der Leitfähigkeit mit zunehmender Steuerspannung VG beobachtet werden kann. Folglich sorgt das lokale Maximum bzw. Minimum bei den Spannungen VT2 bzw. VT3 für einen stabilen Zwischenzustand in der Übertragungskurve des Transistors 100, was vorteilhafterweise ausgenutzt werden kann, um grundlegende elektronische Schaltungen mit erweiterter Funktion bei gleicher Anzahl an Schaltungselementen wie in konventionellen Gestaltungen aufzubauen, während in anderen Fällen eine gewünschte Funktion auf der Grundlage einer geringeren Anzahl an Schaltungselementen erreicht werden kann, indem ein oder mehrere der konventionellen planaren Feldeffekttransistor durch einen planaren Doppelkanaltransistor, etwa dem Transistor 100, ersetzt werden.
Obwohl deutliche Vorteile im Hinblick auf eine erweiterte Funktionsvielfalt und/oder auf eine geringere eingenommene Fläche von grundlegenden elektronischen Schaltungen, etwa RAM-Zellen erreicht wird, die auf der Grundlage von weniger als 6 planaren Doppelkanaltransistoren aufgebaut werden, kann ein weiterer Fortschritt auf eine erhöhte Informationsdichte pro Chipeinheitsfläche nur schwer erreicht werden auf Grund der Beschränkungen einer geeigneten Steuerung des Stromflusses zwischen den Source- und Draingebieten in planaren Transistorkonfigurationen. Insbesondere für Bauteilgenerationen mit Transistorelementen mit extrem kleinen Abmessungen mit einer Gateelektrodenstruktur, die eine Länge von 30 nm oder weniger aufweist, sind äußerst komplexe Fertigungsverfahren anzuwenden, um damit der geringeren Steuerbarkeit des Transistorverhaltens Rechnung zu tragen. In den entsprechenden Transistorelementen sind äußerst komplexe Dotierstoffprofile in Verbindung mit anspruchsvollen Gateelektrodenstrukturen zu verwenden, möglicherweise in Verbindung mit einer Vielzahl zusätzlicher Mechanismen, etwa verformungsinduzierenden Mechanismen und dergleichen, um das erforderliche Leistungsverhalten im Hinblick auf den Durchlassstrom und die Steuerbarkeit zu erreichen. Folglich kann das Vorsehen eines zweiten Kanalgebiets zu einem entsprechend hohen Maße an Komplexität beim Erzeugen eines geeigneten Dotierstoffprofils in planaren Feldeffekttransistoren, die ein zweites Kanalgebiet besitzen, beitragen. Daher ist im Hinblick auf eine weitere Größenreduzierung der gesamten Bauteilabmessungen der Durchlassstrom und/oder die Kanalsteuerbarkeit schwierig gemäß konventioneller Techniken, wie sie zuvor beschrieben sind, schwer erreichbar.
Die Patentanmeldung DE 10 2005 038 943 A1 offenbart einen Feldeffekttransistor mit mehreren Leitungskanälen, die jeweils von einer Gateisolationsschicht und einer Gateelektrode umgeben sind.
Die Patentschrift US 6 583 014 B1 offenbart einen Feldeffekttransistor mit einem zylinderförmigen Kanalgebiet, das von einer ringförmigen Gateelektrode umgeben ist.
Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Halbleiterbauelemente und Techniken, in denen Bauteilabmessungen von Feldeffekttransistoren mit erweiterter Funktion reduziert werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest verringert werden.
Überblick über die Offenbarung
Im Allgemeinen betrifft der hierin offenbarte Gegenstand Transistorbauelemente mit einer erweiterten Funktion in Verbindung mit der Fähigkeit, dass eine weitere Größenreduzierung stattfindet, indem eine dreidimensionale Transistorkonfiguration bereitgestellt wird, in der das Körpergebiet des Transistors ein zusätzliches dotiertes Gebiet aufweist, wodurch ein Volumen innerhalb des Körpergebiets gebildet wird, das als ein „zweites” Kanalgebiet dient. Folglich kann durch geeignetes Positionieren des „zweiten” Kanalgebiets innerhalb des Körpers eines dreidimensionalen Transistors, etwa eines FinFET, eines Tri-Gatetransistors, eines Nano-Drahtfeldeffekttransistors oder eines Nano-Röhrenfeldeffekttransistors und dergleichen, eine verbesserte Steuerbarkeit des Körpergebiets, d. h. des Kanals der dreidimensionalen Transistorarchitektur erreicht werden, wobei dennoch für eine modifizierte Transkonduktanz des Transistors gesorgt wird, die zu einem Dreizustandsverhalten führt, wie dies auch zuvor für konventionelle planare Doppelkanaltransistoren erläutert ist. Unter Anwendung einer dreidimensionalen Konfiguration, d. h. durch Bereitstellen einer Gateelektrodenstruktur auf nicht-koplanaren Oberflächenbereichen des Körpergebiets oder einer gekrümmten Oberfläche, im Falle von Nano-Draht-FET's oder Nano-Röhren-FET's, können die Gesamtsteuerbarkeit und der Stromfluss verbessert werden, wobei dennoch die lateralen Abmessungen der Transistoren effizienter im Vergleich zu konventionellen planaren Transistorarchitekturen verringert werden. In einigen anschaulichen hierin offenbarten Aspekten wird das Verhalten mit drei Zuständen der Transistorkurve angewendet, um eine Speicherzelle zu bilden, die eine geringere Anzahl an Transistorelementen auf Grund der inneren Eigenschaften der dreidimensionalen Transistoren mit einem zusätzlichen Kanalvolumen aufweisen, wobei auch eine weitere Größenreduzierung auf Grund der allgemein dreidimensionalen Architektur ermöglicht wird.
Ein anschaulicher hierin offenbarter Feldeffekttransistor umfasst ein Draingebiet und ein Sourcegebiet mit einer ersten Leitfähigkeitsart. Der Feldeffekttransistor umfasst ferner ein Körpergebiet, das zumindest zwischen dem Drain- und dem Sourcegebiet ausgebildet, wobei das Körpergebiet eine zweite Leitfähigkeitsart aufweist, die sich von der ersten Leitfähigkeitsart unterscheidet, und wobei das Körpergebiet mindestens zwei nicht-koplanare Oberflächenbereiche besitzt. Des weiteren ist ein Gateisolationsmaterial auf den mindestens zwei nicht-koplanaren Oberflächenbereichen gebildet, und eine Gateelektrode ist auf dem Gateisolationsmaterial ausgebildet, um ein erstes Kanalgebiet in dem Körpergebiet an zumindest den beiden nicht-koplanaren Oberflächenbereichen zu bilden. Schließlich ist ein zweites Kanalgebiet in dem Körpergebiet ausgebildet und besitzt die erste Leitfähigkeitsart.
Ein weiterer anschaulicher hierin offenbarter Feldeffekttransistor umfasst ein Draingebiet und ein Sourcegebiet mit einer ersten Leitfähigkeitsart. Des weiteren ist ein röhrenförmiges Körpergebiet zwischen dem Draingebiet und dem Sourcegebiet ausgebildet, wobei das Körpergebiet eine zweite Leitfähigkeitsart besitzt, die sich von der ersten Leitfähigkeitsart unterscheidet. Des weiteren ist ein Gateisolationsmaterial auf einem Oberflächebereich des röhrenförmigen Körpergebiets ausgebildet, und eine Gateelektrode ist auf dem Gateisolationsmaterial gebildet, um ein erstes Kanalgebiet in dem Körpergebiet zumindest benachbart zu dem Oberflächenbereich zu bilden. Schließlich umfasst der Feldeffekttransistor ein zweites Kanalgebiet, das in dem Körpergebiet ausgebildet ist, wobei das zweite Kanalgebiet die erste Leitfähigkeitsart besitzt.
Eine anschauliche hierin offenbarte Speicherzelle umfasst mindestens einen dreidimensionalen Feldeffekttransistor, der ein Körpergebiet mit einem ersten Bereich mit einer ersten Leitfähigkeitsart und einen zweiten Bereich mit einer zweiten Leitfähigkeitsart, die invers zur ersten Leitfähigkeitsart ist, aufweist, wobei der dreidimensionale Feldeffekttransistor ferner einen Körperkontakt besitzt, der mit dem ersten Bereich verbunden ist.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a schematisch eine Querschnittsansicht eines planaren Doppelkanalfeldeffekttransistors mit einem zweiten Kanalgebiet im Körper gemäß konventioneller Techniken zeigt;
1b schematisch ein Verhalten mit drei Zuständen eines Doppelkanal-Feldeffekttransistors darstellt, der bei der Herstellung von Schaltungen, etwa Speicherzellen, mit einer geringeren Anzahl an Transistorelementen verwendet werden kann;
2a schematisch eine perspektivische Ansicht einer dreidimensionalen Transistorkonfiguration in Form eines FinFET oder eines Tri-Gatetransistors mit einem zusätzlichen Kanalbereich gemäß anschaulicher Ausführungsformen;
2b schematisch eine Querschnittsansicht des dreidimensionalen Transistors aus 2a gemäß anschaulicher Ausführungsformen zeigt;
2c schematisch eine Querschnittsansicht entlang einer Längsrichtung eines Stegs des dreidimensionalen Transistors zeigt;
2d schematisch eine Draufsicht zeigt, in der mehrere Transistorzellen eines dreidimensionalen Transistors dargestellt sind, wobei jede Transistorzelle einen zweiten Kanalbereich gemäß anschaulicher Ausführungsformen aufweist;
2e bis 2i schematisch diverse Schnittansichten des dreidimensionalen Transistors mit einer Doppelkanalkonfiguration während diverser Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen;
2j schematisch eine Querschnittsansicht eines dreidimensionalen Transistors mit einer anfänglichen „Vollsubstratkonfiguration” und einem entsprechenden Körperkontakt gemäß weiterer anschaulicher Ausführungsformen zeigt;
3a bis 3c schematisch Querschnittsansichten einer röhrenartigen Transistorstruktur, etwa eines Nano-Drahttransistors oder eines Nano-Röhrentransistors, mit einer Doppelkanalkonfiguration gemäß weiterer anschaulicher Ausführungsformen zeigen;
4 schematisch eine Speicherzelle in Form einer statischen RAM-Zelle mit dreidimensionalen Doppelkanaltransistoren mit einem Körperkontakt zeigt, wobei eine geringere Anzahl an Transistorelementen gemäß noch weiterer anschaulicher Ausführungsformen verwendet wird.
Detaillierte Beschreibung
Im Allgemeinen betrifft der hierin offenbarte Gegenstand Halbleiterbauelemente mit einer dreidimensionalen Architektur, in der ein Körpergebiet dieser Transistoren so modifiziert ist, dass es ein „zweites” Kanalgebiet aufweist, um damit ein Dreizustandsverhalten in der Transistorübertragungskurve zu erreichen. Zu diesem Zweck wird im Körpergebiet eines dreidimensionalen Transistors, beispielsweise in Form eines Halbleiterstegs, eines röhrenförmigen Halbleitermaterials und dergleichen, ein „isoliertes” Volumen mit entgegengesetzter Leitfähigkeitsart positioniert, beispielsweise durch geeignet gestaltete Implantationsprozesssequenzen, um damit eine deutlich modifizierte Gesamttransistoreigenschaft zu erhalten. Auf Grund der dreidimensionalen Natur der grundlegenden Transistorkonfiguration kann die Gesamtsteuerbarkeit sowie der Durchlassstrom bei einer gegebenen lateralen Abmessung im Vergleich zu konventionellen planaren Transistorarchitekturen verbessert werden. Gleichzeitig wird die „Doppelkanalkonfiguration” effizient implementiert, um damit die gewünschte erweiterte Funktion mit der Möglichkeit zu schaffen, die Transistorarchitektur weiter in der Größe zu verringern, wodurch die Herstellung mächtiger Halbleiterbauelemente möglich ist. Beispielsweise können Speicherzellen, etwa statische RAM-Zellen auf der Grundlage von n- und p-Kanaltransistoren mit dreidimensionaler Struktur mit einem Dreizustandsverhalten hergestellt werden, so dass die Anzahl der Transistorelemente verringert werden, während die dreidimensionale Architektur ferner den Einbau in modernste Halbleiterbauelemente ermöglicht, die auf der Grundlage von FinFET-Tansistoren und dergleichen hergestellt werden.
Mit Bezug zu den 2a bis 2j, den 3a bis 3c und 4 werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
2a zeigt schematisch eine perspektivische Ansicht eines dreidimensionalen Transistors 200 mit einem Dreizustandsverhalten, wie es beispielsweise zuvor mit Bezug zu 1b beschrieben ist. Der Transistor 200 umfasst ein Substrat 201, das ein beliebiges geeignetes Trägermaterial repräsentiert, etwa ein Halbleitermaterial, ein isolierendes Material und dergleichen. Beispielsweise ist das Substrat 201 aus einem Siliziummaterial aufgebaut, da, wie zuvor erläutert ist, durch die nahezu unbeschränkte Verfügbarkeit in Verbindung mit der technologischen Erfahrung, die über die letzten Jahrzehnte gewonnen wurde, Silizium ein bevorzugter Kandidat für komplexe integrierte Schaltungen für künftige Bauteilgenerationen ist. Es sollte jedoch beachtet werden, dass ein beliebiges anderes geeignetes Halbleitermaterial verwendet werden kann. Des weiteren repräsentiert in der gezeigten Ausführungsform der Transistor 200 eine „SOI-Konfiguration”, in der ein isolierendes Material 202, etwa ein Siliziumdioxidmaterial und dergleichen als eine Plattform verwendet wird, um darauf die grundlegende Transistorstruktur vorzusehen, wie dies ähnlich in konventionellen planaren SOI-Techniken der Fall ist. Wie nachfolgend erläutert ist, werden in einigen anschaulichen Ausführungsformen zumindest Teile des Transistors 200 in einer „Vollsubstratkonfiguration” vorgesehen, in denen ein größeres Siliziumvolumen in der Tiefenrichtung bereitgestellt werden kann. Des weiteren ist ein Halbleitersteg 210 auf der Schicht 202 ausgebildet, wobei der Steg 210 mit geeigneten Abmessungen vorgesehen ist, wie dies für die grundlegenden Transistoreigenschaften erforderlich ist. D. h., typischerweise besitzt der Steg 210 eine spezifizierte Höhe 210h und eine Breite 210w, während eine Länge 210l weniger kritisch für das gesamte Bauteilverhalten ist. Der Steg 210 umfasst Drain- und Sourcegebiete oder zumindest Teile davon, die als 204 angegeben sind, die von einem Körpergebiet (in 2a nicht gezeigt) getrennt sind, was eine „Doppelkanalkonfiguration” aufweist, wie dies nachfolgend detailliert mit Bezug zu den 2b und 2c erläutert ist. Des weiteren ist eine Gateelektrodenstruktur 205 vorgesehen, die ein geeignetes Gateelektrodenmaterial aufweist, etwa Polysilizium und dergleichen, in Verbindung mit einem Gateisolationsmaterial (nicht gezeigt), etwa konventionellen Dielektrika in Form von Siliziumdioxid und dergleichen, Dielektrika mit großem ε oder einer Kombination davon. Die Gateelektrodenstruktur 205 wird zumindest an Seitenwandbereichen 210a, 210b des Stegs 210 gebildet. Des weiteren ist in der gezeigten Ausführungsform die Gateelektrode 205 auch effizient mit einer oberen Fläche des Stegs 210c gekoppelt, so dass eine effektive kapazitive Ankopplung über den Oberflächenbereich 210c an das Körpergebiet erreicht wird. In anderen Ausführungsformen (nicht gezeigt) wird eine dielektrische Deckschicht mit größerer Dicke auf der oberen Fläche 210c vorgesehen, wodurch ein deutlich größerer Abstand zwischen der Gateelektrodenstruktur 205 und der Oberfläche 210c geschaffen wird, wodurch der Einfluss der Gateelektrodenstruktur 205 auf das Körpergebiet über die Oberfläche 210c reduziert oder im Wesentlichen vermieden wird. Eine entsprechende Transistorkonfiguration, in der die kapazitive Kopplung mittels der beiden Seitenflächen 210a, 210b erreicht wird, wird als eine FinFET- bzw. Steg-FET-Architektur bezeichnet, während die in 2a gezeigte Ausführungsform auch als eine Tri-Gate-Transistorarchitektur bezeichnet wird. Folglich ist der dreidimensionale Transistor 200 sowie die Gateelektrodenstruktur 205 auf zwei Oberflächenbereichen gebildet, die nicht in einer einzelnen Linie liegen, was im Weiteren als nicht-koplanare Oberflächenbereiche bezeichnet wird. Somit können die Seitenwandoberflächen 210a, 210b als nicht-koplanare Oberflächenbereiche betrachtet werden und auch die Seitenwandoberflächen 210a, 210c können als nicht-koplanare Oberflächenbereiche bezeichnet werden. Es sollte beachtet werden, dass ein Stromfluss entlang der Längsrichtung des Stegs 210 erzeugt wird, so dass eine entsprechende Transistorlänge im Wesentlichen durch die Abmessung 205l der Gateelektrodenstruktur 205 bestimmt ist, während die effektive „Transistorbereite” im Wesentlichen durch die Höhe 210h und die Breite 210w des Stegs 210 festgelegt ist.
2b zeigt schematisch eine Querschnittsansicht entlang des Schnitts IIb der 2a. Wie gezeigt, repräsentiert der Bereich des Stegs 210, der von der Gateelektrodenstruktur 205 bedeckt ist, den Kanalbereich oder das Körpergebiet 203, das eine spezielle Leitfähigkeitsart gemäß der gesamten Transistorkonfiguration besitzt. Beispielsweise besitzt für einen n-Kanaltransistor das Gebiet 203 eine grundlegende p-Dotierung, während für einen p-Kanaltransistor eine grundlegende n-Dotierung in dem Körpergebiet 203 erzeugt ist. Somit besitzt das Körpergebiet eine spezielle Leitfähigkeitsart, etwa eine p-Leitfähigkeitsart für einen n-Kanaltransistor und eine n-Leitfähigkeitsart für einen p-Kanaltransistor. Ferner ist ein „zweites” Kanalgebiet 203b in dem Körpergebiet 203 eingebettet, das ein erstes Kanalgebiet repräsentiert, zumindest in der Nähe entsprechender Oberflächenbereiche 210a, 210b und 210c. Es sollte beachtet werden, dass obwohl in der 2b gezeigten Ausführungsform das zweite Kanalgebiet 203b so dargestellt ist, dass es vollständig in dem Körpergebiet 203 eingebettet ist, kann in anderen anschaulichen Ausführungsformen die entsprechende Dotierstoffkonzentration des zweiten Kanalgebiets 203b sich bis zu einer der Oberflächenbereiche 210a, 210b, 210c erstrecken, solange das gewünschte Dreizustandsverhalten erreicht wird. Beispielsweise kann sich das zweite Kanalgebiet 203b entlang der horizontalen Richtung in 2b erstrecken, um damit eine Verbindung zu den entsprechenden Seitenwandoberflächenbereichen 210a, 210b herzustellen.
Wie ferner gezeigt ist, umfasst die Gateelektrodenstruktur 205 ein Gateelektrodenmaterial 205a, das von den entsprechenden Oberflächenbereichen 210a, 210b und 210c durch eine Gateisolationsschicht 205b getrennt ist. Es sollte beachtet werden, dass auf Grund der besseren Steuerbarkeit des Kanalgebiets 203, das das zweite Kanalgebiet 203b enthält, weniger strenge Erfordernisse im Hinblick auf die Dicke des Gateisolationsmaterials 205 im Vergleich zu einer planaren Transistorkonfiguration, die einen ähnlichen Durchlassstrom liefert, zu erfüllen sind. Dennoch können im Hinblick auf eine weitere Größenreduzierung des Bauelements auch anspruchsvollste Gateelektrodenstrukturen, beispielsweise in Form von metallenthaltenden Gateelektrodenmaterialien in Verbindung mit dielektrischen Materialien mit großem ε eingesetzt werden.
2c zeigt schematisch den Transistor 200 entlang des Schnitts IIc aus 2a. Wie gezeigt, ist das Körpergebiet 203 zwischen dem Drain- und dem Sourcegebiet 204 angeordnet, wobei in der gezeigten Ausführungsform das zweite Kanalgebiet 203b von den Drainund Sourcegebieten 204 durch das Körpergebiet 203 isoliert” ist. Des weiteren kann, wenn das zweite Kanalgebiet 203b als eine „isolierte” Konfiguration vorgesehen ist, wie in 2b gezeigt ist, das zweite Kanalgebiet 203b als vollständig in das Körpergebiet 203 eingebettet betrachtet werden.
Auf Grund des Vorsehens des zweiten Kanalgebiets 203b sind die Transistoreigenschaften des Bauelements 200 vollkommen unterschiedlich zu konventionellen dreidimensionalen Transistorarchitekturen, dahingehend dass das ausgeprägte lokale Maximum oder Minimum in der Transistorübertragungskurve während des Transistorbetriebs erreicht wird, wie dies auch mit Bezug zu 1d erläutert ist. Folglich ergibt der dreidimensionale Transistor 200 eine erweiterte Funktion im Vergleich zu konventionellen dreidimensionalen Transistorstrukturen, wobei gleichzeitig die Skalierbarkeit bekannter planarer Doppelkanaltransistoren erweitert wird.
2d zeigt schematisch eine Draufsicht des Transistors 200, in der mehrere Transistorzellen vorgesehen sind, wovon jede einen entsprechenden Steg 210 und eine kombinierte Gateelektrodenstruktur 205 aufweist, wobei auch ein gemeinsamer Drain- und Sourcebereich in jedem Drain- und Sourcegebiet 204, die an den Endbereichen der Stege 210 vorgesehen sind, wie dies zuvor beschrieben ist, verbunden ist. Somit kann der gesamte Durchlassstrom des Transistors 200 eingestellt werden, indem eine gewünschte Anzahl an individuellen Transistorzellen bereitgestellt wird, wovon jede das zweite Kanalgebiet 203b in dem Körpergebiet 203 aufweist.
Der in den 2a bis 2d gezeigte Transistor 200 kann auf der Grundlage von Prozesstechniken hergestellt werden, wie sie mit Bezug zu den 2e bis 2i beschrieben sind.
2e zeigt schematisch das Halbleiterbauelement 200 in einer frühen Fertigungsphase. Wie gezeigt, ist der Steg 210 auf er isolierenden Schicht 202 gebildet, das durch anspruchsvolle Lithographie- und Ätztechniken erreicht werden kann. Beispielsweise wird eine Siliziumbasisschicht oder eine andere Halbleiterschicht, die auf der isolierenden Schicht 202 gebildet ist, die auch als vergrabene isolierende Schicht bezeichnet wird, geeignet strukturiert, um die Stege 210 in einer geeigneten Anzahl bereitzustellen, wie dies für das Einstellen des gesamten Durchlassstromes erforderlich ist, wie dies auch zuvor mit Bezug zu 2d erläutert ist. In 2e wurde die grundlegende Dotierung oder „Wannendotierung” bzw. „Potentialtopfdotierung” des Körpergebiets 203 beispielsweise auf der Grundlage gut etablierter Implantationstechniken erreicht. Vor oder nach dem Erzeugen der grundlegenden Wannendotierung zum Definieren des Körpergebiets 203 kann ein weiterer Implantationsprozess 211 auf der Grundlage geeignet ausgewählter Parameter, etwa Dosis und Energie, ausgeführt werden, um damit ein gewisses Maß an Gegendotierung zu schaffen, wodurch für eine Leitfähigkeitsart gesorgt wird, die invers ist zur Leitfähigkeitsart des Körpergebiets 203. D. h., während des Implantationsprozesses 211 werden entsprechende Prozessparameter so eingestellt, dass die Dotierstoffkonzentration auf einem geeigneten Höhenniveau innerhalb des Stegs 210 angeordnet ist, um damit eine vertikale Position des zweiten Kanalgebiets 203b zu definieren, während auch dessen vertikale Ausdehnung unter Anwendung geeignet ausgewählter Parameter eingestellt wird.
2f zeigt schematisch den Transistor 200 gemäß anschaulicher Ausführungsformen, in denen eine laterale Beschränkung des zweiten Kanalgebiets 203 erreicht wird, wenn dies durch die gesamten Bauteil- und Prozesserfordernisse notwendig ist. Zu diesem Zweck wird ein weiterer Implantationsprozess 212 auf der Grundlage eines Neigungswinkels a ausgeführt. D. h., der Ionenstrahl während des Implantationsprozesses 212 wird mit dem Winkel α in Bezug auf eine Oberflächennormale 202n der Oberfläche 202s der Schicht 202 ausgerichtet. Des weiteren wird die Implantationsenergie geeignet so gewählt, dass die mittlere Eindringtiefe beschränkt ist, so dass ein gewünschter Grad an „Gegendotierung” des zweiten Kanalgebiets 203b an der Seitenwandoberfläche 210a, 201b erreicht wird. Es sollte beachtet werden, dass der Implantationsprozess 212 in Verbindung mit dem Prozess 211 so ausgeführt werden kann, dass ein gewünschtes Maß an Dotierung in dem Körpergebiet 203 erreicht wird. Wie zuvor erläutert ist, kann der geneigte Implantationsprozess 212 optional sein, wenn eine laterale Ausdehnung des zweiten Kanalgebiets 203b im Wesentlichen über die gesamte Breite des Stegs 210 als geeignet erachtet wird.
2g zeigt schematisch eine Querschnittsansicht des Transistors 200 entlang der Längsrichtung des Stegs 210. Wie gezeigt, ist das zweite Kanalgebiet 203b geeignet innerhalb des Körpergebiets 203 positioniert, wobei auch eine laterale Beschränkung im Hinblick auf die Breitenrichtung des Stegs 210 vorgesehen ist, wenn der Implantationsprozess 212 ausgeführt wurde (siehe 2e). Ferner können in dieser Fertigungsphase das Körpergebiet 203 und das zweite Kanalgebiet 203b mit Bereichen verbunden sein, in denen die Drain- und Sourcegebiete 204 noch zu bilden sind.
2h zeigt schematisch eine Schnittansicht entlang der Längsrichtung des Stegs 210 in einer weiter fortgeschrittenen Fertigungsphase des Transistors 200. Wie gezeigt, ist die Gateelektrodenstruktur 205 um einen zentralen Bereich des Stegs 210 herum ausgebildet, was durch gut etablierte dreidimensionale Transistorfertigungstechniken erreicht werden kann. D. h., das Gateisolationsmaterial 205b wird durch Abscheiden, Oxidation und dergleichen gebildet, woran sich die Abscheidung des Gateelektrodenmaterials 205a anschließt, was aus Polysilizium und dergleichen aufgebaut sein kann. Als nächstes werden aufwendige Strukturierungstechniken eingesetzt, um die Gateelektrodenstruktur 205 in der gezeigten Form zu erhalten. Anschließend wird eine geeignet gestaltete Implantationssequenz ausgeführt, um die gewünschte Dotierstoffkonzentration in den Drain- und Sourcegebieten 204 zu schaffen, wobei eine Halo-Implantationsprozess 213 enthalten sein kann, d. h. ein Implantationsprozess, in welchem die Eigenschaften der pn-Übergänge zwischen dem Körpergebiet 203 und den Drain- und Sourcegebieten 204 eingestellt werden. Somit wird während der Halo-Implantation 213 eine Dotierstoffsorte eingeführt, die die gleiche Leitfähigkeitsart wie das Körpergebiet 203 hervorruft. In einigen anschaulichen Ausführungsformen ist die Halo-Implantation 213 geeignet so gestaltet, dass das zweite Kanalgebiet 203b, das die gleiche Leitfähigkeitsart besitzt, wie sie auch in den Drain- und Sourcegebieten 204 herzustellen ist, von den Drain- und Sourcebereichen 204 getrennt ist, wie dies in 2h gezeigt ist. Folglich ist das zweite Kanalgebiet 203b in dem Körpergebiet 203 eingebettet, zumindest in der Transistorlängsrichtung, d. h. der Längsrichtung des Stegs 210, wobei dies mittels der Halo-Implantation 213 gelingt.
2i zeigt schematisch den Transistor 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst der Transistor 200 eine Abstandshalterstruktur 207, die an Endbereichen der Gateelektrodenstruktur 205 ausgebildet ist und die das laterale Profil der Dotierstoffkonzentration der Drain- und Sourcegebiete 204, die in den Endbereichen des Stegs 210 gebildet sind, definieren. Ferner ist, wie dies zuvor auch in Bezug zu 2d erläutert ist, ein entsprechender gemeinsamer Drain- und Sourcebereich 204a über der Schicht 202 so gebildet, dass eine Verbindung zu dem Steg 210 erreicht wird und somit auch zu den Drain- und Sourcegebieten 204. Des weiteren ist eine Kontaktstruktur 220 über dem Steg 210 und der Gateelektrodenstruktur 205 ausgebildet, die ein geeignetes dielektrisches Material 221, etwa Siliziumdioxid, Siliziumnitrid und dergleichen aufweist, in welchem entsprechende Kontaktelemente 221a und 221b vorgesehen sind. Beispielsweise ist das Kontaktelement 221a mit dem Drain- und/oder Sourcebereich 204a verbunden, während das Kontaktelement 222b mit einem Teil eines Halbleitermaterials verbunden ist, das mit dem Körpergebiet 203 verbunden ist, wodurch ein Körperkontakt eingerichtet wird.
Der in 2i gezeigte Transistor 200 kann auf der Grundlage gut etablierter dreidimensionaler Transistorfertigungsprozesse hergestellt werden. Beispielsweise werden die gemeinsamen Drain- und Sourcebereiche 204a auf der Grundlage epitaktischer Aufwachstechniken hergestellt, woran sich das Herstellen der Abstandshalterstruktur 207 anschließt, die als eine Implantationsmaske zum Definieren eines geeigneten Konzentrationsgradienten zwischen den Drain- und Sourcebereichen 204 und dem Körpergebiet 203 verwendet wird. Nach dem Bilden der Drain- und Sourcegebiete 204 und der Bereiche 204a durch Ionenimplantation werden weitere leistungssteigernde Techniken bei Bedarf ausgeführt, etwa das Vorsehen von Metallsilizidgebieten (nicht gezeigt) und dergleichen. Anschließend wird die Kontaktschicht 220 gebildet, indem das dielektrische Material 221 abgeschieden wird und die Kontaktelemente 222a, 222b darin mittels gut etablierter Strukturierungsschemata hergestellt werden.
Es sollte beachtet werden, dass eine andere Prozesssequenz eingesetzt werden kann, um den Transistor 200 zu bilden, solange das zweite Kanalgebiet 203b in dem Körpergebiet 203 vorgesehen wird. Beispielsweise kann der Körperkontakt 222b auf der Grundlage anderer Prozesstechniken hergestellt werden, beispielsweise durch Verbinden des Körpergebiets 203 über einen erweiterten Bereich der Gateelektrodenstruktur 205 und dergleichen.
2j zeigt schematisch eine Querschnittsansicht des Transistors 200 gemäß noch weiterer anschaulicher Ausführungsformen, in denen der Steg 210 in einer „Vollsubstratkonfiguration” vorgesehen wird, in der das Körpergebiet 203 mit einer darunter liegenden Halbleiterschicht 203a verbunden ist, indem geeignete Vertiefungen in der Schicht 203a gebildet werden und eine Isolationsstruktur 202 an einem unteren Bereich der Stege 210 vorgesehen wird, wodurch in geeigneter Weise die effektive Höhe des Stegs 210 eingestellt wird, wobei gleichzeitig ein leitender Weg in der verbleibenden Halbleiterschicht 203a bereitgestellt wird. Folglich kann eine elektrische Verbindung mit dem Körpergebiet 203 über die Halbeleiterschicht 203a mittels des Kontaktelements 222 geschaffen werden.
Mit Bezug zu den 3a bis 3c werden nunmehr weitere anschauliche Ausführungsformen in einer dreidimensionalen Transistorstruktur beschrieben.
3a zeigt schematisch eine Querschnittsansicht eines dreidimensionalen Transistors 300 mit einer röhrenförmigen Struktur. Wie gezeigt, ist ein Körpergebiet 203b von einer Gateelektrodenstruktur 305 umschlossen, die ein Gateelektrodenmaterial 305a und ein Gateisolationsmaterial 305b aufweist. Ferner ist ein zweites Kanalgebiet 303b in dem Körpergebiet 303 eingebettet. In der gezeigten Ausführungsform umschließt die Gateelektrodenstruktur 305 nahezu vollständig das Körpergebiet 303, wodurch ein hohes Maß an Steuerbarkeit des Körpergebiets 303, das als ein erstes Kanalgebiet dient, und des zweiten Kanalgebiets 303b erreicht wird.
3b zeigt schematisch einen Schnitt entlang der Transistorlängsrichtung. Wie gezeigt, sind die Drain- und Sourcegebiete 304 in dem röhrenförmigen Halbleiterbasismaterial vorgesehen und sind mit dem Körpergebiet 303 verbunden, während das zweite Kanalgebiet 303b von den Drain- und Sourcegebieten 304 getrennt ist, wie dies auch zuvor mit Bezug zu dem Transistor 200 erläutert ist. Wie zuvor erläutert ist, besitzt das Körpergebiet 303 eine erste Leitfähigkeitsart, die sich von der Leitfähigkeitsart der Drain- und Sourcegebiete 304 unterscheidet, um damit das erforderliche grundlegende Transistorverhalten zu ermöglichen. Des weiteren besitzt das zweite Kanalgebiet 303b die inverse Leitfähigkeitsart in Bezug auf das Körpergebiet 303. Folglich wird auch in diesem Falle das gewünschte Verhalten mit drei Zuständen erreicht, wie dies auch zuvor mit Bezug zu 1b erläutert ist.
3c zeigt schematisch den Transistor 300 gemäß anschaulicher Ausführungsformen, in denen ein Schnitt entlang der Linie IIIc aus 3b dargestellt ist. Es ist ein Kontaktgebiet oder Körperkontakt 308 in den Drain- und/oder Sourcebereichen vorgesehen, beispielsweise unter Anwendung einer Dotierstoffkonzentration, um damit die erste Leitfähigkeitsart einzurichten, wodurch der Körperkontakt 308 von den Drain- und/oder Sourcegebieten 304 getrennt wird. Des weiteren ist das Gebiet 308 mit dem Körpergebiet 303 verbunden, so dass das Körpergebiet 303 auf einem gewünschten Potential gehalten werden kann.
Der dreidimensionale Transistor 300 kann gemäß gut etablierter Prozesstechniken hergestellt werden, wobei zusätzlich ein entsprechender Implantationsprozess ausgeführt wird, bevor die Gateelektrodenstruktur 305 gebildet wird, um damit die erforderliche Dotierstoffkonzentration und damit Leitfähigkeitsart für das zweite Kanalgebiet 303b zu erhalten. Nach dem Herstellen der Gateelektrodenstruktur 305 wird das zweite Kanalgebiet 303b ggf. im Hinblick auf die Drain- und Sourcebereiche 304 auf der Grundlage einer Halo-Implantation abgetrennt, wie dies auch zuvor in ähnlicher Weise mit Bezug zu dem Bauelement 200 beschrieben ist. Somit können die Fertigungsschritte zur Herstellung des zweiten Kanalgebiets 303b effizient in den gesamten gut etablierten Prozessablauf zur Herstellung bogenförmiger Transistorkonfigurationen eingerichtet werden, ohne dass im Wesentlichen zu einer weiteren Prozesskomplexität beigetragen wird.
4 zeigt schematisch eine elektronische Schaltung 450, die einen oder mehrere dreidimensionale Doppelkanaltransistoren zeigt, etwa die Transistoren 200 und 300, wie sie zuvor beschrieben sind. Die elektronische Schaltung 450 ist in Form eines Schaltbilds dargestellt, wobei zu beachten ist, dass die Schaltung 450 in Form einer integrierten Schaltung bereitgestellt werden kann, in der die einzelnen Schaltungselemente auf einer einzelnen Chipfläche hergestellt sind, während in anderen Fällen separate Halbleiterbauelemente extern verbunden werden, um die elektronische Schaltung 450 zu realisieren. In einer anschaulichen Ausführungsform repräsentiert die Schaltung 450 eine statische RAM-Speicherzelle, die so gestaltet ist, dass die Speicherung zumindest eines Informationsbits möglich ist. Wie gezeigt, umfasst die Speicherzelle 450 einen ersten Transistor 400n, der einen dreidimensionalen n-Kanaltransistor repräsentiert, und der ein Verhalten mit drei Zuständen besitzt, wie dies auch zuvor erläutert ist. Beispielsweise besitzt der n-Kanaltransistor 400n einen Aufbau, wie er zuvor mit Bezug zu den Transistoren 200 und 300 beschrieben ist. Somit besitzt der Transistor 400n eine Gateelektrodenstruktur 405, ein Sourcegebiet 404s, das mit der Gateelektrodenstruktur 405 verbunden ist. Des weiteren ist ein Draingebiet 404d vorgesehen und dieses ist mit der Versorgungsspannung verbindbar. Des weiteren ist ein Körperkontakt vorgesehen, der mit einem Körpergebiet 403 verbunden ist, in welchem ein zweites Kanalgebiet 403 eingebettet ist. Es sollte beachtet werden, dass obwohl die diversen Komponenten dem Schaltbild angegeben sind, die Komponenten in einer Form vorgesehen werden können, wie dies auch zuvor mit Bezug zu den Bauelementen 200 und 300 erläutert ist. In ähnlicher Weise ist ein zweiter Transistor 400p vorgesehen, beispielsweise in Form eines p-Kanaltransistors, der ebenfalls ein Dreizustandsverhalten besitzt, wie dies auch zuvor dargestellt ist. Somit umfasst der Transistor 400p eine Gateelektrode 405, ein Sourcegebiet 404s, das mit der Gateelektrodenstruktur 405 des p-Kanaltransistors 400p verbunden ist und das auch mit dem Sourcegebiet 404s des Transistors 400n verbunden ist. Des weiteren ist ein Draingebiet 404d mit der negativen Versorgungsspannung verbunden. In ähnlicher Weise stellt ein Körperkontakt 408 eine Verbindung zu einem Körpergebiet 403 her, in welchem ein zweites Kanalgebiet 403 eingebettet ist. Es sollte beachtet werden, dass die diversen Komponenten des p-Kanaltransistors 400p, etwa die Drain- und Sourcegebiete 404s, 404d, das Körpergebiet 403 und das zweite Kanalgebiet 403b die inverse Leitfähigkeitsart im Vergleich zu den entsprechenden Komponenten des n-Kanaltransistors 400n aufweisen.
Die Speicherzelle 450 umfasst ferner einen Transistor 400s, der einen Auswahltransistor repräsentiert und der in Form eines dreidimensionalen n-Doppelkanaltransistors oder in Form eines konventionellen dreidimensionalen Transistors und dergleichen vorgesehen ist. Wie gezeigt, ist eine Gateelektrode 405 des Transistors 400s mit einer Auswahlleitung (nicht gezeigt) verbunden, während das Draingebiet oder das Sourcegebiet 404 mit einer Bitleitung (nicht gezeigt) verbunden ist, während der andere Anschluss des Drain- und Sourcegebiets 404 des Transistors 400s mit einem gemeinsamen Knotenpunkt 408a der jeweiligen Körperkontakte 408 der Transistoren 400n, 400p verbunden ist.
Es sollte beachtet werden, dass die elektronische Schaltung 450, beispielsweise in Form einer statischen RAM-Zelle, wie sie in 4 gezeigt ist, auf der Grundlage von Fertigungstechniken hergestellt werden kann, wie sie zuvor mit Bezug zu den dreidimensionalen Transistoren 200 und 300 erläutert sind. Während des Betriebs der Speicherzelle 450 ergibt das Dreizustandsverhalten der Transistoren 400n, 400p in Verbindung miteinander stabile Zustände am Signalknoten 408a in Abhängigkeit von geeigneten Eingangsspannungspulsen, um damit den Signalknoten 408a zu setzen oder zurückzusetzen. Somit kann während des Schreibvorgangs für die Speicherzelle 450 die Auswahlleitung eine geeignete Spannung erhalten, um damit den Auswahltransistor 400s durchzuschalten, während ein geeignet ausgewählter Schreibimpuls, der über die Bitleitung zugeführt wird, den Signalknoten 408a auf einen logisch hohen Pegel oder einen tiefen Pegel abhängig von dem Informationsbit, das in die Speicherzelle 450 zu schreiben ist, gesetzt wird. Auf Grund des Dreizustandsverhaltens der Transistoren 400n, 400p wird ein entsprechender Pegel beibehalten und kann während eines Lesevorgangs ausgelesen werden, indem der Auswahltransistor 400s eingeschaltet wird und der Signalknoten 408a mit einem entsprechenden Verstärker (nicht gezeigt) verbunden wird, um den Zustand des Signalknotens 408a zu detektieren.
Folglich kann eine statische RAM-Zelle mit drei Transistoren bereitgestellt werden, wobei zumindest zwei dreidimensionale Transistoren mit einer internen Doppelkanalkonfiguration verwendet werden, um damit ein hohes Maß an Skalierbarkeit im Hinblick auf aufwendige Bauteilgenerationen zu schaffen, in denen reduzierte laterale Transistorabmessungen mittels einer dreidimensionalen Konfiguration erreicht werden.

Claims

Feldeffekttransistor mit: einem Draingebiet und einem Sourcegebiet mit einer ersten Leitfähigkeitsart; einem Körpergebiet, das zumindest zwischen dem Draingebiet und dem Sourcegebiet ausgebildet ist, wobei das Körpergebiet eine zweite Leitfähigkeitsart, die sich von der ersten Leitfähigkeitsart unterscheidet, aufweist und wobei das Körpergebiet mindestens zwei nicht-koplanare Oberflächenbereiche besitzt; einem Gateisolationsmaterial, das auf den zwei nicht-koplanaren Oberflächenbereichen ausgebildet ist; einer Gateelektrode, die auf dem Gateisolationsmaterial gebildet ist, um ein erstes Kanalgebiet in dem Körpergebiet zumindest benachbart zu den beiden nicht-koplaraneren Oberflächenbereichen zu bilden; und einem zweiten Kanalgebiet, das zumindest teilweise in dem Körpergebiet eingebettet ist und die erste Leitfähigkeitsart aufweist.
Feldeffekttransistor nach Anspruch 1, wobei das Kanalgebiet von dem Draingebiet und dem Sourcegebiet durch Material des Körpergebiets, das die erste Leitfähigkeitsart aufweist, getrennt ist.
Feldeffekttransistor nach Anspruch 1, der ferner einen Körperkontakt besitzt, der mit dem Körpergebiet verbunden ist.
Feldeffekttransistor nach Anspruch 3, wobei der Körperkontakt von dem zweiten Kanalgebiet durch Material des Körpergebiets, das die erste Leitfähigkeitsart besitzt, getrennt ist.
Feldeffekttransistor nach Anspruch 1, wobei das Körpergebiet mindestens eine weitere Oberfläche aufweist, die nicht-koplanar zu den mindestens zwei nicht-koplanaren Oberflächebereichen ist und wobei das Gateisolationsmaterial auf der mindestens einen weiteren Oberfläche ausgebildet ist.
Feldeffekttransistor nach Anspruch 1, wobei das Körpergebiet eine untere Fläche, die auf einer dielektrischen Schicht mit einer Dicke gebildet ist, die größer ist als eine Dicke des Gateisolationsmaterials.
Feldeffekttransistor nach Anspruch 6, wobei das Draingebiet und das Sourcegebiet auf der dielektrischen Schicht gebildet sind.
Feldeffekttransistor nach Anspruch 1, wobei das Körpergebiet auf einem Halbleitersubstratmaterial gebildet ist.
Feldeffekttransistor nach Anspruch 8, wobei das Draingebiet und das Sourcegebiet auf dem Halbleitersubstratmaterial ausgebildet sind.
Feldeffekttransistor nach Anspruch 1, wobei das Körpergebiet in einem Halbleitersteg mit zwei Seitenwandoberflächen als die mindestens zwei Oberflächenbereiche enthalten ist und wobei eine Breite des Stegs ungefähr 30 nm oder weniger beträgt.
Feldeffekttransistor nach Anspruch 10, wobei eine Höhe des Stegs ungefähr 50 nm oder weniger beträgt.
Feldeffekttransistor nach Anspruch 10, der mehrere Stege aufweist, wovon jeder ein entsprechendes zweites Kanalgebiet enthält.
Feldeffekttransistor mit: einem Draingebiet und einem Sourcegebiet mit einer ersten Leitfähigkeitsart; einem röhrenförmigen Körpergebiet, das zwischen dem Draingebiet und dem Sourcegebiet ausgebildet ist, wobei das Körpergebiet eine zweite Leitfähigkeitsart, die sich von der ersten Leitfähigkeitsart unterscheidet, besitzt; einem Gateisolationsmaterial, das auf einem Oberflächenbereich des röhrenförmigen Körpergebiets ausgebildet ist; einer Gateelektrode, die auf dem Gateisolationsmaterial gebildet ist; und einem zweiten Kanalgebiet, das in dem Körpergebiet gebildet ist und die erste Leitfähigkeitsart besitzt.
Feldeffekttransistor nach Anspruch 13, wobei das zweite Kanalgebiet von den Drain- und Sourcegebieten durch Material des Körpergebiets, das die erste Leitfähigkeitsart besitzt, getrennt ist.
Feldeffekttransistor nach Anspruch 13, das ferner einen Körperkontakt aufweist, der eine Verbindung zu dem Körpergebiet herstellt.
Feldeffekttransistor nach Anspruch 15, wobei der Körperkontakt von dem zweiten Kanalgebiet durch Material des Körpergebiets, das die erste Leitfähigkeitsart besitzt, getrennt ist.
Feldeffekttransistor nach Anspruch 13, wobei die Gateelektrode vollständig das Körpergebiet entlang einer Umfangsrichtung umschließt.
Speicherzelle mit: mindestens einem dreidimensionalen Feldeffekttransistor, der ein Körpergebiet mit einem ersten Bereich einer ersten Leitfähigkeitsart und einem zweiten Bereich mit einer zweiten Leitfähigkeitsart invers zur ersten Leitfähigkeitsart aufweist, wobei der dreidimensionale Feldeffekttransistor ferner einen Körperkontakt aufweist, der eine Verbindung mit dem ersten Bereich herstellt.
Speicherzelle nach Anspruch 18, wobei der dreidimensionale Feldeffekttransistor einen Steg aufweist, der das Körpergebiet enthält.
Speicherzelle nach Anspruch 18, wobei der dreidimensionale Feldeffekttransistor ein röhrenförmiges Halbleiterelement aufweist, das das Körpergebiet enthält.
Speicherzelle nach Anspruch 18, wobei die Speicherzelle eine statische RAM-Zelle ist.
Speicherzelle nach Anspruch 21, wobei die Speicherzelle weniger als sechs Transistoren aufweist.
Speicherzelle nach Anspruch 22, wobei die Speicherzelle aus drei Transistoren aufgebaut ist.