-
HINTERGRUND
DER ERFINDUNG
-
Diese
Erfindung bezieht sich im allgemeinen auf Halbleitervorrichtungen,
welche einen Massenhalbleiter verwenden, um hochminiaturisierte
Transistoren mit einer verbesserten Leistung zu erreichen.
-
Die
US-A-5 583 361 beschreibt einen Transistoraufbau mit Silizium auf
einer Verarmungszone.
-
Heutzutage
sind Metallisolator-Halbleiter-Feldeffekt-Transistoren (MISFETs), welche Silizium-auf-Isolator
(SOI)-Substrate
mit einem vollständig
verarmten Kanal-Bereich verwenden, bei einigen führenden Firmen und Laboren
zur Verwendung als Transistoren, welche für Mikro-Fabrikations- und Leistungsverbesserungsschemata
geeignet sind, unter sorgfältiger
Forschung und Entwicklung. Die MOSFETs dieses Typs werden als vollständig verarmte
SOIFETs oder einfach als FD-SOIFETs bezeichnet. Typischerweise sind
diese FD-SOIFETs derart entworfen, dass sie eine spezifische Dicke
und Störstellen-Konzentration
haben, welche ausreichend niedrig ist, um zu erlauben, dass eine
Siliziumschicht, welche oberhalb eines Oxidfilms liegt, zur Verwendung
als ein Kanal-Bereich
vollständig
verarmt ist.
-
Bei
solchen FD-SOIFETs wird ein vertikales elektrisches Feld von einer
Gate-Elektrode teilweise durch einen gebrannten Oxidfilm am Boden
eines Kanal-Bereiches zugewiesen, welches zu einer ähnlichen
Abnahme eines vertikalen elektrischen Feldes führt, welches dem Kanal-Bereich
angelegt wird. Als Ergebnis einer solchen Abnahme oder „Entspannung" des vertikalen elektrischen
Feldes dieses Kanal-Bereichs, nimmt der Kanal-Bereich in einer Trägermobilität zu, welches zu einem Vorteil
oder Verdienst hinsichtlich der Erlangbarkeit von einer höheren Stromantriebsfähigkeit
oder „Antriebsfähigkeit" führt.
-
Unglücklicherweise,
angesichts des Strebens nach einer höheren Integration und Miniaturisierung,
geht der Vorteil von FD-SOIFETs
nicht ohne die Begleitung von einigen Nachteilen einher. Beispiele
dieser Nachteile sind wie folgt. Zunächst ist es, um den sogenannten „Kurzkanal"-Effekt zu unterdrücken, unumgänglich,
SOI-Substrate mit ultradünnen Siliziumschichten
zu verwenden. Zweitens wird die Verwendung von solchen ultradünnen Siliziumschichten
zu einer ungewünschten
Zunahme von parasitären
Widerstandswerten führen.
Drittens wird, da ein Kanal-Bereich, welcher von Oxidfilmen umgeben
ist, welche für
gewöhnlich
in ihrer thermischen Leitfähigkeit
geringer als Silizium sind, die Leitfähigkeit von Wärme, welche
in selbsterwärmenden
Bereichen nahe eines Drains erzeugt wird, tiefer gestellt, welches
zu einer Zunahme einer Leistungsverschlechterung führt. Ein
weiterer Nachteil ist ein Problem dahingehend, dass die SOI-Substrate
in ihrer Qualität
relativ gering sind, wohingegen Gate-Dielektrikumfilme in ihrer
Zuverlässigkeit
geringer sind, welches demgemäß zu einer
Zunahme von möglichen Plasmaschäden führt. Ein
weiterer Nachteil liegt im hohen Preis von SOI-Substraten, zumindest
zur derzeitigen Zeit.
-
Im
Gegensatz dazu wurden Bemühungen unternommen,
um die oben erwähnten
Probleme oder Mängel
von FD-SOIFETs zu vermeiden, indem Massenhalbleiter (engl. bulk
semiconductors) verwendet werden, während zugelassen wird, dass
sie den FD-SOIFETs ähnliche
Wirkungen anbieten. Ein Beispiel dieser heutzutage vorgeschlagenen
Annäherung
liegt in der Realisierung eines Pseudo-SOIFET durch Verwendung eines „p/n–/p"-Mehrfachschichtaufbaus, welcher einen
p-Typ-Kanal-Bereich enthält,
und dessen unterliegende leicht dotierte n (n–)-Typ-Schicht aufgrund
eines eingebauten Potentials verarmt ist. Beispiele des p/n–/p-Aufbaus
werden in mehreren Dokumenten gefunden, beispielsweise 1) T. Mizuno
et al., 1991 Symp. on VLSI Tech. auf S. 109 (1991), 2) M. Miyamoto
et al., IEDM Tech. Digest, S. 411 (1998), und 3) Ishii und Miyamoto,
veröffentliche
ungeprüfte
japanische Patentanmeldung Nr. 7-335837.
-
Die
vorgeschlagenen Pseudo-SOIFET-Aufbauten sind immer noch mit vielen
zu lösenden
Problemen behaftet, eines unter denen ist die Schwierigkeit darin,
jegliche ausreichende Leistung im Bereich von Submikrons von minimaler
Merkmalsgröße zu erlangen.
Genauer gesagt, sind die Pseudo-SOIFETs, wie in den oben erwähnten drei
Dokumenten („D1-D3") gelehrt, so angeordnet,
dass ein Kanal-Bereich in seiner Tiefe (Dicke) größer ist
als dessen damit in Zusammenhang stehende Source- und Drain-Diffusionsschichten. Dies
ist eine ernste Hürde bei
der Unterdrückung
von Kurzkanaleffekten im Falle einer weiteren Miniaturisierung oder
Verkleinerung. Zusätzlich,
wenn eine Halbleiterschicht eines solchen Kanal-Bereichs aus einer
störstellendotierten
Schicht ausgebildet ist, welche in ihrer Störstellen-Konzentration niedrig
genug ist, um ein vollständig
verarmtes Element zu realisieren, dann kann ein Durchgriff in nachteiliger
Weise in Fällen
auftreten, bei welchen die Gate-Länge (Kanallänge) derart verkürzt ist,
um im Bereich von Submikrons zu sein. Zusätzlich, um diesen Durchgriff
zu verhindern, sollten komplizierte Drain-Aufbauten erforderlich
sein, beispielsweise jene, wie in den Dokumenten D2-D3 offenbart.
-
Es
ist ebenfalls zu erwähnen,
dass bei den Aufbauten, wie durch D2-D3 gelehrt, die Bodenbereiche
von Source/Drain-Diffusionsschichten,
welche durch Gegendotierungstechniken herzustellen sind, tief genug
erstellt werden, um die p-Typ-Schicht
neben der n–-Typ-Schicht
zu erreichen. Dies würde
zu einer ungewünschten
Zunahme in der Verbindungskapazität von dem Source-Drain führen, wodurch
ein Erlangen von Hochgeschwindigkeitsbetrieben schwierig wird.
-
Es
ist ferner zu erwähnen,
dass die Dokumente D2-D3 lediglich die Verwendung von Ionendotierungs-
oder Implantierungsverfahren als das Verfahren zum Erlangen des
p/n–/p-Aufbaus
des Kanal-Bereichs vorschlagen. Eine einfache Verwendung von solchen
Ionenimplantierungsverfahren, um den p/n–/p-Kanal-Aufbau
zu erlangen, kann eine Beschränkung
bei einer weiteren Reduktion von einer Kanal-Bereichs-Störstellen-Konzentration und
Dicke führen.
-
Es
ist daher eine Aufgabe dieser Erfindung, eine Halbleitervorrichtung
bereitzustellen, welche zu einer Mikrofabrikation von einfach aufgebauten
Transistoren einer höheren
Leistung unter Verwendung eines Massenhalbleiters in der Lage ist.
-
Gemäß eines
Aspektes dieser Erfindung ist eine Halbleitervorrichtung bereitgestellt,
welche ein Halbleitersubstrat und einen im Halbleitersubstrat ausgebildeten
ersten und zweiten Transistor hat, wobei jeder Transistor eine Gate-Elektrode,
welche über dem
Halbleitersubstrat mit einem dazwischen eingelegten Gate-Dielektrikumfilm
ausgebildet ist, und Source- und Drain-Diffusionsschichten, welche im Halbleitersubstrat
gegenüberliegend
mit einem dazwischen eingeschobenen Kanal-Bereich an einer Stelle unmittelbar
neben der Gate-Elektrode ausgebildet sind, enthält, dadurch gekennzeichnet,
dass: der erste Transistor ferner eine erste mit Störstellen dotierte
Schicht von einem ersten Leitfähigkeitstyp, welche
in einem Oberflächen-Kanal-Bereich
zwischen den Source-/Drain-Diffusionsschichten
ausgebildet ist, eine zweite mit Störstellen dotierte Schicht von
einem zweiten Leitfähigkeitstyp,
welche unterhalb der ersten mit Störstellen dotierten Schicht
ausgebildet ist, und eine dritte mit Störstellen dotierte Schicht vom
ersten Leitfähigkeitstyp,
welche unterhalb der zweiten mit Störstellen dotierten Schicht ausgebildet
ist, enthält;
wobei die Source-/Drain-Diffusionsschichten
des ersten Transistors jeweils aus einem Niedrigwiderstands-Bereich
und einem Erstreckungs-Bereich, welcher derart ausgebildet ist,
dass er sich von diesem Niedrigwiderstands-Bereich aus zur Kanal-Bereichsseite
erstreckt, ausgebildet sind, wobei der Erstreckungs-Bereich eine
niedrigere Störstellen-Konzentration
und eine geringere Tiefe als der Niedrigwiderstands-Bereich hat;
wobei die erste mit Störstellen
dotierte Schicht eine Verbindungstiefe hat, welche gleich oder kleiner
ist als der Erstreckungs-Bereich, und eine Störstellen-Konzentration und
Dicke hat, welche derart bestimmt sind, um zu bewirken, dass diese
Schicht beim Ausbilden einer Kanal-Inversionsschicht vollständig oder
teilweise erschöpft
ist; und wobei die zweite mit Störstellen
dotierte Schicht derart ausgebildet ist, dass die Tiefe von ihrem
Kontakt mit der dritten mit Störstellen
dotierten Schicht größer als
die Kontakt-Tiefe der Source-/Drain-Diffusionsschichten ist, während ihre
Störstellen-Konzentration und
Dicke derart bestimmt sind, um sicherzustellen, dass diese Schicht
aufgrund eines eingebauten Potentials, welches zwischen der ersten
und dritten mit Störstellen
dotierten Schicht erzeugbar ist, vollständig erschöpft ist.
-
Zum
besseren Verständnis
der Erfindung und um anzuzeigen, wie dieselbe in eine Wirkung umgesetzt
werden kann, wird nun mittels Beispiel Bezug genommen auf die begleitenden
Zeichnungen, in denen:
-
1 ein
Schaubild ist, welches im Querschnitt einen Hauptteil eines FD-SOIFET-Aufbaus gemäß einer
Ausführungsform
dieser Erfindung darstellt;
-
2 ein
Kurvenverlauf ist, welcher Störstellen-Konzentrations-Verteilungsmuster
in einer Richtung entlang der Tiefe von einem Kanal-Bereich des in 1 gezeigten
FD-SOIFET zeigt;
-
3 ein
Kurvenverlauf ist, welcher eine Beziehung eines Schwellwertspannungs-Roll-Off-Wertes δVth gegen
eine p-Typ-Schichtdicke
von einem SODELFET, welcher die Erfindung ausführt, im Vergleich mit der eines
SOIFET zeigt;
-
4 ein
Kurvenverlauf ist, welcher eine Beziehung von einem Schwellwertspannungs-Roll-Off-Wertes δVth und einer
Elektronenmobilität μe gegen eine
n–-Typ-Schichtdicke
des SODELFET, welcher die Erfindung ausführt, im Vergleich zu der des
SOIFET zeigt;
-
5A–5D im
Querschnitt einige der Hauptverarbeitungsschritte bei der Herstellung
eines p/n–/p-Mehrfachschichtaufbaus
des FD-SODELFET der Ausführungsform
darstellen;
-
6A–6E im
Querschnitt einige Hauptverarbeitungsschritte eines weiteren Fabrikationsverfahrens
des p/n–/p-Mehrfachschichtaufbaus des
ausgeführten
FD-SODELFET anzeigen;
-
7 eine
Teilansicht eines Vorrichtungsaufbaus bei einem Verarbeitungsschritt
zum Ausbilden des p/n–/p-Aufbaus und einen
Schritt einer Elementisolation zur Integration des ausgeführten FD-SODELFET
zeigt;
-
8 eine
Teilansicht eines Vorrichtungsaufbaus bei einem Gate-Elektrode Ausbildungsschritt
und einem Source/Drain-Erstreckungs-Bereich
Ausbildungsschritt bei der Herstellung des FD-SODELFET ist;
-
9 eine
Teilansicht eines Vorrichtungsaufbaus bei einem Gate-Seitenwand-Dielektrikumfilm
Ausbildungsschritt bei der Herstellung des FD-SODELFET ist;
-
10 eine
Teilansicht eines Vorrichtungsaufbaus bei einem Schritt eines selektiven
Epitaxie-Wachstums von Source/Drain-Bereichen bei der Herstellung des FD-SODELFET
ist;
-
11 eine
Teilansicht eines Vorrichtungsaufbaus bei einem Source/Drain-Niedrigwiderstandsbereich
Ausbildungsschritt bei der Herstellung des FD-SODELFET ist;
-
12 eine
Teilansicht eines Vorrichtungsaufbaus bei einem Schritt einer Ausbildung
eines Zwischenschicht- Dielektrikumfilms
und von Kontaktsteckern bei der Herstellung des FD-SODELFET ist;
-
13 ein
Kurvenverlauf ist, welcher einen Ausdruck eines Schwellwertspannungs-Roll-Off-Wertes
als eine Funktion von einer Gate-Länge zeigt;
-
14 ein
Schaubild ist, welches eine Teilansicht eines FD-SODELFET-Aufbaus gemäß einer weiteren Ausführungsform
dieser Erfindung zeigt;
-
15 ein
Schaubild ist, welches eine Teilansicht eines FD-SODELFET-Aufbaus gemäß einer weiteren Ausführungsform
der Erfindung zeigt;
-
16 eine
Teilansicht eines Vorrichtungsaufbaus mit einem FD-SODELFET und
einem Massen-FET anzeigt, welche zusammen integriert sind;
-
17 eine
Teilansicht eines Vorrichtungsaufbaus mit einem FD-SODELFET und
einem PD-SODELFET zeigt, welche zusammen integriert sind;
-
18 ein
Kurvenverlauf ist, welcher Störstellen-Konzentrations-Verteilungsmuster
in einem Kanal-Bereich des PD-SODELFET von 17 zeigt;
-
19 ein
Kurvenverlauf ist, welcher statische Eigenschaften des PD-SODELFET
von 17 zeigt;
-
20 ein
Kurvenverlauf ist, welcher die Drain-Spannungsabhängigkeit eines Körperpotentials
des PD-SODELFET von 18 zeigt;
-
21 eine
Teilansicht eines Vorrichtungsaufbaus mit einem PD-SODELFET und
einem Massen-FET anzeigt, welche zusammen integriert sind;
-
22 ein
Kurvenverlauf ist, welcher einen Aufbau von einem bevorzugten Schaltungsbeispiel zeigt,
welches zur Anwendung von dieser Erfindung anpassbar ist;
-
23 ein
Schaubild ist, welches ein weiteres bevorzugtes Schaltungsbeispiel
zeigt, welches zur Anwendung von dieser Erfindung anpassbar ist;
-
24 ein
Kurvenverlauf ist, welcher die Wirkung von einer Substratvorspannungs-Anwendung
des FD-SODELFET gemäß dieser
Erfindung demonstriert; und
-
25 eine
Teilansicht eines Vorrichtungsaufbaus mit einem SOIFET und einem
Massen-FET anzeigt, welche zusammen integriert sind.
-
Im
folgenden werden einzelne Ausführungsformen
dieser Erfindung detailliert mit Bezug auf die begleitenden Zeichnungen
dargelegt. Es ist zu erwähnen,
dass, obwohl die folgenden Ausführungsformen
alle auf n-Kanal Metallisolator-Halbleiter
Feldeffektransistoren (MISFETs) bezogen sind, diese Erfindung ebenfalls
ohne jegliche Materialabwechslungen auf p-Kanal-MISFETs mit jeweiligen Abschnitten
anwendbar sein kann, welche durch jene von entgegengesetzten Leitfähigkeitstypen
ersetzt sind.
-
ERSTE AUSFÜHRUNGSFORM
-
Bezugnehmend
auf 1 ist eine Teilansicht eines Aufbaus von einem
Hauptteil eines MISFET gemäß einer
ersten Ausführungsform
der Erfindung dargestellt.
-
Ein
Siliziumsubstrat 1 hat eine obere Oberfläche, in
welcher eine p-Typ-störstellendotierte Schicht 2 durch
Well-Ion-Implantationstechniken ausgebildet
ist. Auf dieser p-Typ-Schicht 2 sind
eine leicht dotierte n (n–)-Typ-störstellendotierte
Schicht einer geringen Störstellen-Konzentration und
ferner eine p-Typ-störstellendotierte Schicht 4 zur
Verwendung als ein Kanal-Bereich ausgebildet. Diese Schichten 2–4 bilden
einen Mehrfachschicht-Laminieraufbau
mit p/n–/p-Verbindung
aus. Bestimmte Abschnitte dieses p/n–/p-Verbindungs-Mehrfachschichtaufbaus,
zumindest die obere p-Typ-Schicht 4 und ihre unterliegende
n–-Typ-Schicht 3,
sind durch eine Epitaxie-Wachstumsverarbeitung und eine Ionenimplantationsverarbeitung
in Kombination hergestellt, wie später in der Beschreibung detailliert
beschrieben.
-
Wie
in 1 gezeigt, ist eine Gate-Elektrode oberhalb der
p-Typ-Schicht 4 zur Verwendung als Kanal-Bereich mit einem
Gate-Dielektrikumfilm 5 dazwischen eingelegt, ausgebildet.
Die Gate-Elektrode 6 enthält im wesentlichen eine Metallelektrode 6a,
welche eine vorspezifizierte Arbeitsfunktion hat, und ein polykristallines
Silizium oder eine „Poly-Silizium"-Elektrode 6b,
welche auf der Metallelektrode 6a gestapelt ist.
-
Der
darstellhafte MISFET-Aufbau enthält ebenfalls
Source- und Drain-Diffusionsschichten 7. Diese Source-/Drain-Diffusionsschichten 7 sind
jeweils aus einem stark dotierten n (n+)-Typ-Bereich 7a eines
geringen elektrischen Widerstandes und einem schmalen n-Typ-Erstreckungs-Bereich 7b,
welcher in seiner Störstellen-Konzentration
niedriger ist als der n+-Typ-Bereich 7a.
Die Niedrigwiderstand n+-Typ-Schicht 7a wird
durch Ionenimplantation mit sowohl der Gate-Elektrode 6 als
auch dem Seitenwand-Dielektrikumfilm 8 hergestellt sowie
an einer lateralen Wand der Gate-Elektrode 6 bereitgestellt, welche
als eine Maske dafür
verwendet wird. Der schmale n-Typ-Erstreckungs-Bereich 7b wird
durch Ionenimplantation mit einer Gate-Elektrode 6 als
eine Maske vor der Herstellung eines Seitenwand-Dielektrikumfilms 8 auf
eine solche Weise ausgebildet, dass er sich vom n+-Typ-Niedrigwiderstandsbereich 7a zum
Kanal-Bereich erstreckt. Der Niedrigwiderstandsbereich 7a wird
in dem Zustand ausgebildet, dass er sich nach oben als Pegel eines
Gate-Dielektrikumfilms projiziert. Wie später dargelegt, ist dieser Aufbau
durch Wirkung eines selektiven Epitaxie-Wachstums, nachdem die Gate-Elektrode 6 ausgebildet
ist, erlangbar. Zusätzlich
erlaubt die Verwendung dieses Aufbaus eine Verbindungsebene oder Oberfläche am Boden
des Niedrigwiderstandsbereiches 7a, welcher sich an einer
Position befindet, welche die unterliegende p-Typ-Schicht 2 nicht
erreicht, d.h. innerhalb der n–-Typ-Schicht 3.
-
Die
n–Typ-Schicht 3 des
p/n–/p-Verbindungs-Mehrfachschichtaufbaus
neben der Gate-Elektrode 6 ist sorgsam derart entworfen,
dass sie eine spezifische Störstellen-Konzentration und Dicke
hat, welche bei der Schicht 3 verursacht, komplett oder
vollständig
verarmt zu sein, und zwar aufgrund eines eingebauten Potentials
zwischen der oberen und unteren p-Typ-Schicht 4, 2.
Durch die Einstellungen einer solchen Störstellen-Konzentration/Dicke,
wird der Transistor dieser Ausführungsform ein „Pseudo"-Silizium-auf-Isolator
(SOI)-FET, welcher ähnlich
einem SOI-Aufbau mit einem eingebrannten Oxidfilm unterhalb eines
Kanal-Bereiches ist. Dieser eindeutige Typ eines Transistors kann
als jener betrachtet werden, welcher Silizium, oberhalb einer Verarmungsschicht
liegend, verwendet. In dieser Hinsicht wird der Transistor im folgenden
als „Silizium-auf-Verarmungsschicht"-FET oder einfach
als „SODEL" FET bezeichnet.
-
Die
p-Typ Kanal-Bereich-Schicht 4 wird sorgsam sowohl in ihrer
Störstellen-Konzentration
als auch in ihrer Dicke eingestellt, um sicherzustellen, dass Schicht 4 nach
einer Ausbildung von einer Kanal-Inversionsschicht vollständig verarmt
ist. Durch eine solche Anordnung wird der darstellhafte Aufbau ein
vollständig
verarmtes (FD)-Element, das heißt, ein
FD-SODELFET. Insbesondere
sollte von der p-Typ-Schicht 4 erforderlich sein, dass
sie ausreichend dünn
ist, um die sogenannten Kurzkanalwirkungen zu unterdrücken oder
zu minimieren. Bis hierhin wird ihre Verbindungstiefe (die Position
von einer Verbindungsebene mit einer n–-Typ-Schicht 3)
derart eingestellt, dass sie geringer oder gleich der von den Source-/Drain-Erstreckungs-Bereichen 7b ist.
Das Beispiel von 1 ist darstellhaft derart, dass
die p-Typ-Schicht 4 in ihrer Verbindungstiefe kleiner oder „schmaler" ist als die Source-/Drain-Erstreckungs-Bereiche 7b.
-
Es
wird auf 3 Bezug genommen. Dieser Kurvenverlauf
zeigt eine Beziehung von einem Roll-Off-Wert einer Schwellwertspannung δVth (eine Differenz
zwischen einer Schwellwertspannung nach Auftreten eines Kurzkanals
und einer Schwellwertspannung während
eines Langkanals) gegen die Dicke von der p-Typ-Schicht 4 im
Kanal-Bereich, mit der Störstellen-Konzentration von
der p-Typ-Schicht 4 als ein Parameter. Zusätzlich ist
dem Fachmann im Bereich der Halbleitervorrichtung bekannt, dass
der Schwellwertspannungs-Roll-Off-Wert δVth mit einer Abnahme
in der Gate-Länge
Lg (d.h. Kanallänge)
zunimmt, wie in 13 gezeigt. Die Daten von 3 wurden
durch eine Berechnung erlangt, während eine
n–-Typ-Schicht 3 in
ihrer Störstellen-Konzentration
auf 1E16/cm3 eingestellt wurde, und eine Gate-Oxidfilmdicke
auf 3 Nanometer (nm) eingestellt wurde, unter Anlegung einer Versorgungsspannung Vdd
von 1,2 Volt (V). Aus Vergleichsgründen zeigt der Kurvenverlauf
von 3 Daten eines SOIFET durch gepunktete Linien;
zusätzlich
stellen Daten, welche als Rechteck auf gestrichelten Linien aufgedruckt
sind, den Fall eines Standard oder „herkömmlichen" Massen-FET unter Verwendung eines gleichförmig dotierten
p-Typ Massen-Siliziums dar.
-
Wie
anhand der Darstellung des Kurvenverlaufes von 3 zu
erkennen, nimmt der Schwellwertspannungs-Roll-Off-Wert δVth ab und
kommt mit einer Abnahme in der Dicke der p-Typ-Schicht 4 dem Wert
von Null näher,
wodurch eine Unterdrückung von
Kurzkanalwirkungen ermöglicht
wird. Dies ist eine ähnliche
Wirkung wie beim SOIFET, und ist mit der Tatsache zu begründen, dass
eine dünnere
Erstellung des Kanal-Bereichs die zweidimensionale Wirkung einer
Potentialverteilung entlang einer Drain-Form abschwächt, welches
zu einer Bestimmung der Schwellwertspannung lediglich durch eine eindimensionale
Potentialverteilung in der vertikalen Richtung führt.
-
3 stellt
ebenfalls dar, dass, wenn der δVth-Wert
identisch gehalten wird, der FD-SODELFET dieser Ausführungsform
in der Dicke der p-Typ-Schicht 4 größer sein kann als SOIFETs.
Dies wiederum schlägt
die Bereitstellung folgender Vorteile vor: eine Möglichkeit,
den gedachten MISFET ohne in Zusammenhang stehende Schwierigkeiten bei
der Ausbildung von extradünnen
Filmen zu erstellen, und eine Möglichkeit,
jegliche ungewünschte Schwankung
oder Abweichung der Schwellwertspannung zu unterdrücken oder
zu minimieren, welche andererseits aufgrund einer innewohnenden
Abweichung von einer Filmdicke von einer p-Typ-Schicht 4 auftritt.
Diese Vorteile erstellen den ausgeführten Aufbau in seiner Implementierung
als Massenprodukt von erforderlichen realen Vorrichtungen wirksamer.
-
Es
sollte erwähnt
werden, dass die oben erwähnten
Wirkungen und Vorteile von der Störstellen-Konzentration der
p-Typ-Schicht abhängen. Wie in 3 gezeigt,
wenn die Störstellen-Konzentration der
p-Typ-Schicht 4 größer oder
gleich ungefähr 1E17/cm3 wird, dann wird die beabsichtigte Unterdrückungswirksamkeit
einer auf Verdünnung
basierenden Kurzkanalwirkung kaum erlangbar. Dies lehrt, dass ein
erfolgreicher Aufbau der Wirkungen nicht strikt die Ausführung einer
wesentlichen Größe einer Verdünnungsverarbeitung
erfordert. Dies ist durch die Tatsache begründet, dass eine Verdünnung zu
einer Abnahme in der Erstreckung oder Langstreckung einer Verarmungsschicht
an einer Stelle führen muss,
welche unmittelbar neben dem Transistor-Kanal-Bereich liegt. Somit
sollte es erforderlich sein, dass die p-Typ-Schicht 4 zur Verwendung als
Kanal-Bereich sowohl in der Störstellen-Konzentration als
auch in der Dicke optimiert ist.
-
Alternativ
wird es ebenfalls möglich
sein, die Störstellen-Konzentration der
p-Typ-Kanal-Bereich-Schicht 4 zu erhöhen oder die Arbeitsfunktion der
Gate-Elektrode 6 auszuwählen,
wodurch sichergestellt wird, dass Schicht 4 nach einer
Ausbildung von einer Kanal-Inversionsschicht teilweise verarmt ist.
Dies ermöglicht
die Erlangung eines teilweise verarmbaren SODELFET, welcher ebenfalls
Teilverarmung (PD)-SODELFET genannt wird.
-
In
Anbetracht der n–-Typ-Schicht 3,
von welcher erforderlich ist, aufgrund eines eingebauten Potentials
vollständig
verarmt zu sein, liegt hier ebenfalls eine Optimierung in einer
Störstellen-Konzentration
und Dicke. Dies kann daher behauptet werden, weil, wenn ein Versagen
darin liegt, dass ein Teil der n–-Typ-Schicht
verarmt ist, dann ein elektrischer Kurzschluss zwischen der Source
und dem Drain auftreten kann, welches zu einer Zunahme eines Kriechstroms
dazwischen führt.
Andererseits kann, in Anbetracht der Tatsache, dass ein exakter
Grad einer Entspannung eines vertikalen elektrischen Feldes im Kanal-Bereich
lediglich in Abhängigkeit
von der Dicke dieser n–-Typ-Schicht 3 bestimmbar
ist, die Filmdicke der n–-Typ-Schicht 3 relativ
größer eingestellt werden,
um den Kanal-Bereich in seiner Trägermobilität größer beizubehalten.
-
4 zeigt
einen Kurvenverlauf, welcher eine Beziehung eines δVth-Wertes
und einer Trägermobilität (Elektronenmobilität μe) zur Anzeige
von Kurzkanaleffekten gegen eine Dicke dieser n–-Typ-Schicht 3 zeigt.
Wie hier gezeigt, gilt, dass, je dicker die n–-Typ-Schicht 3 wird,
desto größer wird die
Elektronenmobilität μe, und desto
größer wird
somit ebenfalls der δVth-Wert.
Kurz gesagt, wird bestätigt,
dass es ein Abwiegen zwischen der Unterdrückbarkeit des Kurzkanaleffektes
und der Verbesserung der Trägermobilität gibt.
-
Wie
zuvor erwähnt,
wird die Verbindungstiefe der n+-Typ-Schichten 7a zur
Verwendung als die Source-/Drain-Niedrigwiderstandsbereiche
speziell schmaler, d.h. im Pegel höher, eingestellt als die Verbindung
zwischen der n–-Typ-Schicht 3 und der p-Typ-Schicht 2.
Durch eine solche eindeutige Einstellung der Verbindungstiefe ist
es möglich,
die Source-/Drain-Verbindungskapazitätswerte als auch ein Verbindungslecken
wesentlicher zu unterdrücken als
dies möglich
ist bei einer, welche n+-Typ-Schichten 7a hat,
welche tief genug ausgebildet sind, um die unterliegende p-Typ-Schicht 2 zu
erreichen, zusätzlich
wird es möglich,
eine höhere
Durchgriffsimmunität
zu erlangen, sogar dann, wenn die Schwellwertspannung auf niedrigen
Pegeln beibehalten wird. Ein weiterer Vorteil liegt in einer Möglichkeit
darin, einen Betrieb des resultierenden Transistors zu beschleunigen,
und zwar aufgrund einer Abnahme in der Source-/Drain-Verbindungskapazität.
-
Anhand
der vorhergehenden Diskussionen ist es zu erkennen, dass eine Optimierung
der Störstellen-Konzentrationsverteilung
und Dicke des p/n–/p-Mehrfachschicht-Aufbaus
nach einer Optimierung von betreffenden Verarbeitungsbedingungen verlangt.
Eine Prozesssimulation, welche durch den hier genannten Erfinder
durchgeführt
wurde, hat die Tatsache enthüllt,
dass es eher schwierig ist, den p/n–/p-Verbindung
Drei-Schicht-Laminierungsaufbau lediglich durch Ionenimplantations-Techniken
wie im Stand der Technik herzustellen. Genauer gesagt, wann immer
ein Versuch unternommen wird, durch Ionenimplantation die p-Typ-Schicht 2 von 1 auszubilden,
um eine Störstellen-Konzentration
von ungefähr
1E18/cm3 zu haben, muss dieser Prozess mit
einer größeren Dosierungsmenge
unter Anwendung von höheren
Beschleunigungsenergien vorgenommen werden, welches zum Störstellen-Verteilungsmuster
führen
würde,
welches einen langen Nachlauf hat, d.h. welches an seinem Randgebiet oder
seinen „Saum"-Abschnitten in einer
Richtung entlang der Tiefe davon wesentlich ausgedehnt ist. Wenn
dies der Fall ist, ist das resultierende Störstellenprofil vom anfänglich gewünschten
weit entfernt, sogar wenn die n–-Typ-Schicht 3 und
p-Typ-Schicht 4 von
niedrigen Störstellen-Konzentrationswerten
ausgebildet werden, indem ferner eine Extra-Ionenimplantation in
einem Oberflächenabschnitt
der somit ausgebildeten p-Typ-Schicht
bewirkt wird.
-
Um
dieses Risiko zu vermeiden, ist ein SODELFET-Fabrikationsverfahren dieser Erfindung speziell
dazu angeordnet, Epitaxie-Wachstumsschichten mit Bezug auf die p- Typ-Schicht 4 zur
Verwendung als den Kanal-Bereich in 1 und deren unterliegenden
n–-Typ-Schicht 3 zu
verwenden. Beispielhafte Fabrikationsprozesse zum Erlangen des p/n–/p-Mehrfachschicht-Aufbaus
von 1 werden im folgenden dargelegt.
-
Bezugnehmend
auf 5A–5D sind
einige Hauptschritte bei einem p/n–/p-Verbindungs-Mehrfachschichtaufbau-Fabrikationsprozess, welcher
einen Element-Isolationsprozess bzw. -prozesse enthält, angesichts
der Anwendbarkeit auf praktische reduzierte Integrierte Schaltung(IC)-Chips mit
Komplexitäten
von einer groß skalierten
Integration (LSI) zu einer sehr groß skalierten Integration (VLSI),
und ebenfalls auf eine ultragroß skalierte
Integration (ULSI) gezeigt. Zunächst
wird, wie in 5A gezeigt, ein Siliziumsubstrat 1 vorbereitet,
dann wird in einer oberen Oberfläche
des Siliziumsubstrats 1 eine Mehrfachschicht-Maske, welche
einen Puffer-Oxidfilm 21 und einen darüber liegenden Silizium-Nitritfilm 22 hat,
ausgebildet. Es werden reaktive Ionen-Ätz (RIE)-Techniken verwendet,
um Gräben
in Element-Isolationsbereichen
zu bestimmen. In den Gräben
wird ein Dielektrikumfilm 23 zur Verwendung als ein Elementisolator
eingebettet oder eingegraben.
-
Danach
werden der Silizium-Nitritfilm 22 und der Puffer-Oxidfilm 23 vom
Substrat 1 entfernt; dann wird eine Ionenimplantation von
Bor (B) durchgeführt,
um somit eine p-Typ-Wellschicht 2 in
einem Substrat 1 auszubilden, wie in 5B gezeigt.
In der Praxis werden Bor(B)-Ionen mit einer Dosis von 1013/cm2 unter Anwendung
von einer Beschleunigungsspannung von 20 KeV implantiert. Zusätzlich wird
eine undotierte oder „nicht-dotierte" Siliziumschicht 10 unter
Epitaxie-Wachstum auf dieser p-Typ-Schicht 2, beispielsweise
auf eine vorbestimmte Dicke von ungefähr 80 Nanometer (nm), zugelassen.
-
Dann
wird, wie in 5C gezeigt, eine Ionenimplantation
von Arsen (As) in diese Siliziumschicht durchgeführt, welches eine n–-Typ-Schicht 3 auf
Schicht 2 im Substrat 1 ausbildet. Beispielhafte Bedingungen
dieser As-Ionenimplantation sind wie folgt: eine Beschleunigungsspannung
wird auf 20 KeV eingestellt, wobei eine Dosierung bei 5 × 1011/cm2 ist. Danach
folgend wird, wie in 5D gezeigt, eine B-Ionenimplantation
durchgeführt,
um somit in einem Oberflächenabschnitt
der n–-Typ-Schicht 3 eine
p-Typ-Schicht 4 zur späteren
Verwendung als einen Transistor-Kanal-Bereich auszubilden. Vorzugsweise
wird diese B-Ionenimplantation unter den Bedingungen ausgeführt, welche
wie folgt sind: ihre Beschleunigungsspannung ist bei 5 KeV bei einer Dosierung
von 6 × 1011/cm2.
-
Bezugnehmend
auf 6A–6E wird
ein Prozessbeispiel gezeigt, welches ein Zwei-Schritt-Epitaxie-Wachstumsschema
verwendet, um den p/n–/p-Verbindungs-Mehrfachschichtaufbau
herzustellen. 6A zeigt einen Element-Isolationsschritt,
welcher ähnlich
dem in 5A gezeigten ist. Wie in 6B gezeigt,
wird nach einer Vollendung der Element-Isolation eine p-Typ-Schicht 2 durch
eine B-Ionenimplantation in die Oberfläche des Siliziumssubstrats 1 ausgebildet;
danach wird eine nicht-dotierte Siliziumschicht 10 durch
Epitaxie-Wachstum auf dieser Schicht 2 zugelassen. Dann wird,
wie in 6C gezeigt, eine As-Ionenimplantation
in diese Siliziumschicht durchgeführt, wodurch eine n–-Typ-Schicht 3 ausgebildet
wird.
-
Als
nächstes
wird, wie in 6D gezeigt, abermals ein Epitaxie-Wachstum
durchgeführt,
wodurch eine nicht-dotierte Siliziumschicht 11 auf der n–-Typ-Schicht 3 ausgebildet
wird. Nachfolgend wird, wie in 6E gezeigt,
eine B-Ionenimplantation
in der Siliziumschicht 11 durchgeführt, wodurch eine p-Typ-Schicht 4 zur
späteren
Verwendung als Transistor-Kanal-Bereich ausgebildet wird.
-
Ein
Störstellenprofil
des p/n–/p-Verbindungs-Mehrfachschichtaufbaus,
welcher auf diese weise hergestellt ist, ist in 2 gezeigt.
Eine kombinierte Verwendung eines Epitaxie-Wachstumsprozesses ermöglicht es,
erfolgreich die n–- Typ-Schicht 3 und p-Typ-Schicht 4 auszubilden,
welche jeweils eine adäquat
verringerte Störstellen-Konzentration und
einen sorgsam gewählten
Dicke-Wert haben, wie dies erforderlich ist, um die erforderliche
komplette oder vollständige
Verarmung aufzubauen.
-
Eine
Durchführung
des Element-Isolationsprozesses vor einer Herstellung des p/n–/p-Mehrfachschicht-Aufbaus
auf die wie oben erwähnte
Weise ist vorteilhaft, um jegliche ungewünschte neue Diffusion von einer
Störstelle,
welche einmal in den p/n–/p-Aufbau dotiert ist, aufgrund des Vorliegens
von Wärme während einer
solchen Elementisolation auszuschließen. Dieser Prozess steht jedoch
einem Risiko gegenüber,
dass Siliziumschicht-Bestandteile
in benachbarten Elementbereichen aus Versehen auf der Oberfläche von
einem Element-Isolationsbereich während eines Epitaxie-Wachstums
von der Siliziumschicht gekoppelt oder zusammen zwischenverbunden
werden. Glücklicherweise
ist dieses Risiko ohne Nachteil vermeidbar, indem die Ausführungsreihenfolge
von Prozessschritten auf eine solche Weise speziell angeordnet wird,
dass die Elementisolation nach einer Herstellung des p/n–/p-Aufbaus
kommt.
-
Was
den Fall eines solchen Element-Isolationsprozessschritt Reihenfolgenschemas
betrifft, wird als nächstes
ein praktisch implementierbarer Prozess zur SODELFET-Integration
mit Bezug auf 7–12 im
folgenden dargelegt. Es wird hier angenommen, dass eine p-Typ-Schicht 2 und
eine n–-Typ-Schicht 3 plus
einer p-Typ-Schicht 4, welche auf dem in 7 gezeigten
Siliziumsubstrat 1 laminiert sind, diejenigen sind, die
sie durch eine kombinierte Bewirkung des Epitaxie-Wachstumsprozesses und
eines Ionen-Implantationsprozesses, wie zuvor in Verbindung mit 5A–5D oder 6A–6E diskutiert,
hergestellt sind.
-
Das
mit einem solchen p/n–/p-Mehrfachschichtaufbau
ausgebildete Substrat wird dann einer Musterausbildung von einer
Maske in einem Transistorbereich unterworfen, wobei die Maske aus
einer Laminierung von einem Puffer-Oxidfilm 21 und einem Silizium- Nitritfilm 22 gemacht
ist, wie in 7 gezeigt. Dann wird RIE durchgeführt, um
darin erforderliche Element-Isolationsnuten
zu bestimmen, welche tief genug sind, um die unterliegende p-Typ-Schicht 2 zu
erreichen. Als nächstes
wird ein Element-Isolationsfilm 23 in die Nuten eingebrannt.
-
Als
nächstes,
wie in 8 gezeigt, werden ein Gate-Dielektrikumfilm 5 und dann
eine Gate-Elektrode 6 darauf ausgebildet. Die Gate-Elektrode 6 kann
eine Mehrfachschicht-Elektrode
sein, welche aus einer metallischen Elektrode 6a, welche ihre
Arbeitsfunktion hat, welche notwendig ist, um einen vorspezifizierten
Schwellwertspannungspegel zu erlangen, und einer Poly-Siliziumelektrode 6b ausgebildet
ist. Die Mehrfachschicht-Elektrode wird mit einem Silizium-Nitritfilm 24,
welcher als eine Maske verwendet wird, durch Musterung ausgebildet.
Dann wird eine As-Ionenimplantation mit einer Gate-Elektrode 6 als
eine Maske durchgeführt,
wodurch ein Paar von beabstandeten n-Typ-Schichten zur Verwendung
als Source-/Drain-Erstreckungs-Bereiche 7b ausgebildet
wird. Jeder Erstreckungs-Bereich 7b ist in seiner Verbindungstiefe
größer als
die p-Typ-Schicht 4, wodurch erstgenannte tiefer als letztgenannte
ist. Es ist hier zu bemerken, dass die Verbindungstiefe des Erstreckungs-Bereiches 7b alternativ
beinahe gleich der von der p-Typ-Schicht 4 sein kann, wenn
die Notwendigkeit aufkommt.
-
Als
nächstes
wird, wie in 9 gezeigt, an einer lateralen
Wand der Gate-Elektrode 6 ein Seitenwand-Dielektrikumfilm 25 hergestellt,
welcher aus einem Silizium-Nitritfilm ausgebildet ist. Wie in 10 gezeigt,
werden Silizium-Oberflächenabschnitte
von Source-/Drain-Bereichen freigelegt, dann wird auf solch freigelegten
Oberflächen
eine Siliziumschicht 26 durch selektive Epitaxie-Wachstumsverfahren
ausgebildet. Dies wird gemacht, um die Verbindungsebenen von p-Typ-Schicht 2 und n–-Typ-Schicht 3 tiefer
als eine Diffusionstiefe von nächst
ausgebildeten Source-/Drain-Bereichen
einer hohen Störstellen-Konzentration
zu erstellen.
-
Danach,
wie in 11 gezeigt, wird eine As-Ionenimplantation
durchgeführt,
um somit n+-Typ-Niedrigwiderstandsbereiche 7a der
Source/Drain auszubilden. Wie zuvor erwähnt, wird die Diffusionstiefe
von jedem Niedrigwiderstandsbereich 7a sorgsam eingestellt,
um sicherzustellen, dass sein Bodenbereich nicht die unterliegende
p-Typ-Schicht 2 erreicht. Durch eine Ausführung der
oben diskutierten Prozessschritte ist der vorgesehene SODELFET vollendet.
Danach wird, wie in 12 gezeigt, ein Zwischenschicht-Dielektrikum
(ILD)-Film 27 abgelagert, dann werden erforderliche Kontaktlöcher darin ausgebildet,
um Kontaktstecker 28, welche aus Wolfram (W) oder weiteren ähnlich geeigneten
Materialien gemacht sind, darin unterzubringen. Obwohl nicht speziell
dargestellt, enthält
der danach vorzunehmende Prozess den Schritt eines Ausbildens von einem
Muster von metallischen On-Chip-Leitungen auf oder oberhalb des
ILD-Films 27.
-
Wie
anhand der vorhergehenden Erläuterung
deutlich, ist der SODELFET, welcher die Erfindung ausführt, speziell
derart angeordnet, dass die p-Typ-Schicht 4 des Kanal-Bereiches
hergestellt wird, welches bewirkt, dass dessen Verbindungstiefe kleiner
oder „schmaler" als die der Source/Drain-Erstreckungs-Bereiche 7b ist,
während
zur selben Zeit die Dicke der n–-Typ-Schicht 3 relativ
signifikant gelassen wird, um somit sicherzustellen, dass die Bodenbereichsoberfläche eines
jeweiligen der Source/Drain-Niedrigwiderstandsbereiche 7a innerhalb der
n–-Typ-Schicht 3 vorliegt.
Durch eine solche Anordnung wird eine höhere Trägermobilität im Kanal-Bereich garantiert,
welches zu vertikalen elektrischen Feldentspannungseffekten beiträgt, zusätzlich wird
es möglich,
eine Erzeugung jeglicher möglicher Kurzkanaleffekte
sogar in Submikron-Bereichen größtenteils
zu unterdrücken
oder zu minimieren. Es ist sehr wichtig zu erwähnen, dass diese Effekte und Vorteile
lediglich durch die Verwendung in Kombination des Epitaxie-Wachstumsprozesses,
um den p/n–/p-Verbindungs-Mehrfachschichtaufbau
zu erlangen, erlangbar sind. Es ist ebenfalls zu erwähnen, dass,
da die Bodenbereichsoberflächen
von n+-Typ-Source/Drain-Niedrigwiderstandsbereichen 7a innerhalb
der n–-Typ-Schicht 3 verbleiben,
von welcher erwartet wird, dass sie aufgrund eines aufgebauten Potentials
vollständig
verarmt, ohne dass sie mit der p-Typ-Schicht 2 in Kontakt
kommt, die resultierende Verbindungskapazität im Wert abnimmt, welches
die Erlangung von Hochgeschwindigkeitsbetrieben ermöglicht,
während
es gleichzeitig ermöglicht
wird, eine höhere
Durchgriffsimmunität
zu erlangen.
-
In
dieser Ausführungsform
ist es, um die Schwellwertspannung auf den optimierten Pegel unter
geeigneten Bedingungen einzustellen, während die vollständig verarmte
Transistorvorrichtung realisiert wird, d.h. der erforderliche FD-SODELFET, ebenfalls
wichtig, dass die Gate-Elektrode 6 eine Metallelektrode 6a enthält. In der
Praxis kann die Metallelektrode 6a aus TiN, WN oder dergleichen
sein. Beispiele der Metallelektrode 6a, welche zwei Arbeitsfunktionen
hat, sind jene, welche in Kombination zwei unterschiedliche leitfähige Materialien
verwenden, wie beispielsweise TiN und WN oder alternativ W und WN.
Kurz gesagt, ist jegliche gewünschte
Schwellwertspannung durch die Verwendung einer solche Metallelektrode 6a mit
geeigneten Arbeitsfunktionen erzielbar, und zwar auf eine Weise,
welche der erforderlichen Schwellwertspannung dienlich ist.
-
Im
Gegensatz dazu kann, um eine teilweise verarmte Transistorvorrichtung,
das heißt,
einen PD-SODELFET herzustellen, die Gate-Elektrode aus einem Poly-Siliziumfilm
ausgebildet sein, was der erforderlichen Schwellwertspannung dienlich
ist.
-
Es
ist in der obigen Ausführungsform
zu erwähnen,
dass die p-Typ-Schicht 4 durch
eine SiGe oder Si/SiGe Verwerfungs-Legierungsschicht ersetzt werden kann,
um die Trägermobilität des Kanal-Bereiches
weiter zu verbessern. Die Verwendung einer solchen Schicht ermöglicht es,
SODELFETs mit viel höheren
Strom-Antriebsfähigkeiten
zu erlangen. Das gleiche gilt bei jeglichen der folgenden Ausführungsformen,
wie sie im folgenden diskutiert werden.
-
Zweite Ausführungsform
-
Der
obigen ersten Ausführungsform
wird sogar durch Optimierung der Störstellen-Konzentrations- und
Dicke-Werte des p/n–/p-Verbindungs-Mehrfachschichtaufbaus ein
Durchgriffsphänomen
zwischen der Source und dem Drain in hochintegrierten Halbleitervorrichtungen
der Generation mit 50-nm Gate-Länge
n oder späteren
Generationen möglicherweise
kaum zu vernachlässigen
sein.
-
Es
wird auf 14 Bezug genommen. Das Schaubild
zeigt eine Teilansicht eines SODELFET-Aufbaus, welcher dazu in der
Lage ist, jeglichen Durchgriff mit erhöhter Zuverlässigkeit gemäß einer zweiten
Ausführungsform
der Erfindung zu verhindern, wobei die Anzeige hier auf eine Weise
gezeigt ist, welche der 1 entspricht. Diese Ausführungsform
ist ähnlich
der von 1, mit Ausnahme, dass die p-Typ-Schichten 9 zusätzlich als „Halo"-Bereiche bereitgestellt
sind. Diese Schichten sind in der n–-Typ-Schicht 3 an
Stellen eingebrannt, welche jeweils neben den Source-/Drain-Erstreckungs-Bereichen 7b sind.
Wie bei der ersten Ausführungsform, ermöglicht eine
geeignete Werteinstellung von der Störstellen-Konzentration und
Dicke der p-Typ-Schicht 4 ein Erreichen der beabsichtigten FD-SODELFET-Vorrichtung.
Zusätzlich,
indem zugelassen wird, dass die p-Typ-Schicht 4 eine weiter
erhöhte
Störstellen-Konzentration hat,
wird es ermöglicht,
einen PD-SODELFET zu erlangen.
-
Herkömmlicherweise
wurde, um die Störstellen-Konzentration
an einem Zentralabschnitt des Kanal-Bereiches aus Gründen der
Durchgriffsimmunität zu
erhöhen,
ein Verfahren zur Verwendung von schrägwinkligen oder „schiefen" Ionenimplantations-Techniken vorgeschlagen.
Jedoch kann im Falle dieser Erfindung eine Zunahme der Störstellen-Konzentration
am Zentrum des Kanal-Bereiches als eine Hürde zur Realisierung einer
höheren
Trägermobilität durch
eine Entspannung von elektrischen Feldern bei rechten Winkeln zur
Oberfläche
eines Substrates dienen. Demgemäß, um den
Aufbau von 14 zu erlangen, wird eine vertikale
Ionenimplantation mit einer Gate-Elektrode 6 als eine Maske
dazu verwendet, um die p-Typ-Schicht 9 gerade unterhalb
des individuellen Erstreckungs-Bereiches 7a herzustellen (im
Text steht 7b).
-
Durch
das Verfahren einer Ausbildung von „Halo"-Bereichen durch eine schiefe Ionenimplantation
können
hochintegrierte LSIs mit Gate-Elektroden, welche an ultrafeinen
Spitzen ausgerichtet sind, zu einer teilweisen Erscheinung von bestimmten
Schaltungselementen führen,
welche zu jeglicher erfolgreicher Ioneninjektion unfähig sind,
und zwar aufgrund des Vorliegens von Schatten von benachbarten Gate-Elektroden,
welches zum Erscheinen von Elementen führen würde, welche den Mangel an jeglicher
aufgewerteter Verbesserung bei Kurzkanaleffekten haben. Dies ist
durch eine Ausbildung der p-Typ-Schichten 9 als
Halo-Bereiche durch vertikale Ionenimplantation auf die oben erwähnte Weise
vermeidbar. Diese Annäherung
ermöglicht
eine Herstellung des Vorrichtungsaufbaus von 14 ohne
begleitende Risiken, und zwar sogar in dem Fall der LSIs, welche
hochminiaturisierte Gate-Elektroden mit ultrafeinen Spitzen haben.
Somit ist es möglich,
sowohl eine Kurzkanaleffektunterdrückung als auch eine Garantie
von einer Durchgriffsimmunität
auf einmal zu erreichen.
-
Bislang
wurden die Ausführungsformen
lediglich mit Bezug auf einen einzelnen Elementbereich derer diskutiert.
Im Falle einer Mikroherstellung eines LSI-Chips mit mehreren SODELFETs
des gleichen Vorrichtungsaufbaus, welche zusammen integriert sind,
kann eine erforderliche Anzahl von p/n–/p-Mehrfachschichtaufbauten
auf die im wesentlichen gleiche Weise ausgebildet werden, d.h. durch eine
kombinierte Bewirkung eines Epitaxie-Wachstums und einer Ionenimplantation
in die gesamte Oberfläche
eines Substrats. Alternativ sind ähnliche Ergebnisse durch Verwendung
von selektiven Ionenimplantations-Techniken erlangbar, wobei in diesem Fall
die p/n–/p-Aufbauten
in Einheiten von Kanal-Bereichen von jeweiligen einbezogenen Transistoren hergestellt
werden.
-
Dritte Ausführungsform
-
Bezogen
auf 15, ist auf eine Weise, welche 1 entspricht,
eine Teilansicht eines SODELFET gezeigt, der ebenfalls die Erfindung
ausführt, welcher
eine selektive Ionenimplantation verwendet, um selektiv den beabsichtigten
p/n–/p-Verbindungs-Mehrfachschichtaufbau
in einem spezifizierten Bereich unmittelbar neben einer Gate-Elektrode aufzubauen.
Ungleich der Ausführungsform
von 1, wird eine Arsen (As)-Ionenimplantation selektiv
lediglich an einem Kanalkörper
vorgenommen, welcher einen Abschnitt einer undotierten oder „nicht-dotierten" Epitaxie-Wachstums-Siliziumschicht 10 ausbildet,
wodurch eine n–-Typ-Schicht 3 ausgebildet
wird. Somit sind die resultierenden Erstreckungs-Bereiche 7b der Source-/Drain-Diffusionsschichten 7 derart,
dass die Bodenbereichsoberfläche
von jeder mit seiner unterliegenden n–-Typ-Schicht 3 in
Kontakt ist, während
ein jeweiliger n+-Typ-Niedrigwiderstandsbereich 7a seine
Bodenbereichsfläche
innerhalb der nicht dotieren Siliziumschicht 10 innewohnend
hat.
-
Was
die p-Typ-Schicht 4 zur Verwendung als einen Transistor-Kanal-Bereich betrifft,
ist diese ähnlich
durch selektive Ionenimplantation von Bor (B) herstellbar.
-
Ein
Ausbilden der n–-Typ-Schicht 3,
ausschließlich
an einem ausgewählten
Abschnitt gerade neben dem Kanal-Bereich auf diese Weise, erzwingt, dass
die Bodenbereichsoberflächen
von Source-/Drain-Niedrigwiderstandsbereichen 7a innerhalb der
nicht-dotierten, inhärenten
(„i"-Typ)-Siliziumschicht 10 verbleiben.
Dies ermöglicht
es, ferner die Source-/Drain-Verbindungskapazitätswerte
zu reduzieren.
-
Die
obigen Ausführungsformen
wurden unter einer Annahme dargelegt, dass diese hauptsächlich SODELFETs
als vollständig
darin einbezogene verarmbare Transistorvorrichtungen verwenden.
Demgemäß ist die
Schwellwertspannung eines FD-SODELFET
durch die Arbeitsfunktion davon bestimmbar, welches dazu führt, dass
die Flexibilität
einer Einstellung relativ gering verbleibt. Jedoch ist es im Falle
von verbesserten LSIs im allgemeinen erforderlich, eine höhere Leistung
durch eine Optimierung eines Schaltungsentwurfes zu erreichen, indem
auf einem Chip eine Mischung aus mehreren MISFETs befestigt wird,
welche sich in der Schwellwertspannung voneinander unterscheiden.
Um dies zu tun, würde lediglich
die Verwendung von vollständig
verarmten Vorrichtungen in einigen Fällen zum Auftreten von Schwierigkeiten
führen.
-
Die
Abhilfe zu diesem Problem ist wie folgt: Das selektive Ionenimplantationsschema,
wie in Verbindung mit der dritten Ausführungsform erwähnt, wird
zur Integration von einer Mehrzahl von MISFETs mit unterschiedlichen
Schwellwertspannungen verwendet, indem Kanal-Bereiche in ihrer Störstellen-Konzentration
und/oder ihren Dicke-Werten unterschiedlich erstellt werden. Eine
Ausführungsform, welche
dieses Schema verwendet, wird im folgenden dargelegt.
-
Vierte Ausführungsform
-
Ein
Aufbau eines Hauptteils eines LSI-Chips mit einem FD-SODELFET und einem
normalen Massen-FET, welche zusammen integriert sind, ist im Querschnitt
in 16 angezeigt, wobei der FD-SODELFET im Prinzip
gleich dem der oben erwähnten dritten
Ausführungsform
ist. Der darstellhafte „Hybrid"-LSI-Vorrichtungsaufbau
wird nun gemäß eines Ablaufs
seiner Fabrikations-Prozessschritte erläutert. Wie beim Fabrikationsprozess
der ersten Ausführungsform,
wird ein Epitaxie-Wachstum einer undotierten oder nicht-dotierten
Siliziumschicht 10 auf einem Siliziumsubstrat 1 mit
einer darin ausgebildeten p-Typ-Schicht vorgenommen. Dann wird ein
Element-Isolationsfilm 30 in jedem Element-Isolationsbereich
durch schmale Grabenisolations-(STI)-Techniken eingebettet oder
eingegraben. Wenn notwendig, kann die p-Typ-Schicht 2 selektiv
durch eine Ionenimplantation lediglich in einem SODELFET-Bereich
ausgebildet werden, anstelle dass sie so ausgebildet wird, dass
sie eine gesamte Oberfläche
des Substrates bedeckt.
-
Danach
wird der FD-SODELFET-Bereich vor einer Ausbildung von einer Gate-Elektrode 6 einer selektiven
Ionenimplantation unterworfen, welche ähnlich der in Verbindung mit
der vierten Ausführungsform
diskutierten ist, wodurch sequentiell eine n–-Typ-Schicht 3 und
eine p-Typ-Schicht 4 ausgebildet wird. In einem Massen-FET-Bereich
wird die durch Epitaxie-Wachstum nicht dotierte Siliziumschicht 10 einer
weiteren selektiven Ionenimplantation unterworfen, welches eine
p-Typ Massen-Schicht (d.h.
ein Kanalkörper) 31 ausbildet,
welche tief genug ist, um die unterliegende p-Typ-Schicht 2 zu
erreichen. Ferner kann eine Kanal-Ionenimplantation vorgenommen
werden, wenn die Notwendigkeit dies erfordert. Dann wird die Gate-Elektrode 6 in
jedem Elementausbildungsbereich ausgebildet. Als nächstes werden
Source/Drain n-Typ Erstreckungs-Bereiche 7b und n+-Typ Niedrigwiderstandsbereiche 7a im
wesentlichen gleichzeitig ausgebildet.
-
Dadurch
ist es möglich,
auf einem Hybrid-LSI-Chip mehr als einen FD-SODELFET und Massen-FET
zu integrieren, welche in ihrer Schwellwertspannung zueinander unterschiedlich
sind.
-
Fünfte Ausführungsform
-
Ein
Hybrid-LSI-Vorrichtungsaufbau, welcher ebenfalls die Erfindung mit
einem FD-SODELFET und einem PD-SODELFET, welche zusammen integriert
sind, ausführt,
ist in 17 gezeigt, wobei der PD-SODELFET
ein teilweise verarmbares Element ist, welches keine vollständige Verarmbarkeit
hat, und zwar sogar nach Ausbildung von einer Kanal-Inversionsschicht.
Der gezeigte FD-SODELFET ist durch einen ähnlichen Prozess zu dem in 16 gezeigten
herstellbar. Bezogen auf den PD-SODELFET,
sind dessen n–-Typ-Schicht 3a und p-Typ-Schicht 4a sequentiell
unter spezifischen Ionenimplantations-Bedingungen hergestellt, welche zum
FD-SODELFET unterschiedlich sind. Es ist hier zu erwähnen, dass
die n–-Typ-Schicht 3a eines PD-SODELFET in ihren
Prozessbedingungen gleich einer n–-Typ-Schicht 3 auf
der FD-SODELFET-Seite sein kann. Zumindest die PD-SODELFET p-Typ-Schicht 4a ist
auf eine solche Weise auszubilden, dass sie sowohl in ihrer Störstellen-Konzentration als
auch ihrer Dicke größer als
die p-Typ-Schicht 4 des
FD-SODELFET ist. Bei dem Aufbau von 17 ist
die p-Typ-Schicht 4a in ihrer Diffusionstiefe größer oder „tiefer" als die Source-/Drain-Erstreckungs-Bereiche 7b,
und zusätzlich
schmaler als n+-Niedrigwiderstands-Bereiche 7a.
Es ist ebenfalls zu erwähnen,
dass die p-Typ-Schicht 4a und n–-Typ-Schicht 3a selektiv
an einer Stelle ausgebildet sind, welche unmittelbar neben einem
damit in Zusammenhang stehenden Kanal-Bereich ist. Die n–-Typ-Schicht 3a hat
ihre gegenüberliegenden
Anschluss-Endabschnitte jeweils mit Source-/Drain-Erstreckungs-Bereichen 7b verbunden.
-
Es
wird auf 18 Bezug genommen, welche einen
beispielhaften Ausdruck einer Störstellen-Konzentrations-Verteilung von einem
p/n–/p-Verbindungs-Mehrfachschichtaufbau
des PD-SODELFET im Vergleich mit der des in 2 gezeigten FD-SODELFET
demonstriert. Die Bor-Konzentration der p-Typ-Schicht 4a ist höher als
die von 2, und zwar ungefähr um eine
Größenordnung.
Durch eine solche Einstellung ist der beabsichtigte PD-SODELFET
erlangbar, welcher in seiner Schwellwertspannung höher als
der FD-SODELFET ist, und zulässt, dass
eine p-Typ-Schicht 4a teilweise nach einer Ausbildung von
einer Kanal-Inversionsschicht verarmt wird. Zu diesem Zeitpunkt
ist die p-Typ-Schicht 4a durch eine Verarmungsschicht umgeben,
welche zwischen ihr selber und einem Erstreckungs-Bereich 7b und
der vollständig
verarmten n–- Typ-Schicht 3a auftritt,
wodurch eine elektrisch „schwebende" p-Typ-Schicht erlangt
wird.
-
19 ist
ein Kurvenverlauf, welcher eine Drain-Spannung Vd gegen Drain-Strom
Id Eigenschaften des oben erwähnten
PD-SODELFET mit
einer Gate-Spannung Vg als einen Parameter zeigt, welcher durch
Berechnung erlangt wurde. Hier ist die Gate-Länge
Lg auf 70 nm eingestellt, die Versorgungsspannung beträgt Vdd =
1V und der Ausschaltstrom beträgt
Ioff = 22,5 nA/μm.
Wie anhand dieses Kurvenverlaufs zu erkennen, verhält sich
der Drain-Strom Id so, dass er in seiner Intensität schnell bei
einem bestimmten Wert einer Drain-Spannung Vd ansteigt. Dies ist
dem Fachmann im Bereich der Halbleitervorrichtung als „Knick"-Eigenschaften bekannt.
Diese Knick-Instabilität
ist eine Eigenschaft, welche für
PD-SODELFETs eindeutig
ist, welche durch einen virtuellen Schwellwertspannungsabfall erlangbar
ist, welcher aufgrund einer Teilverarmung der p-Typ-Schicht 4a auftritt.
In der Praxis findet diese Knick-Eigenschaft nach einer virtuellen
Reduktion der Schwellwertspannung statt, welche wiederum durch einen
Mechanismus wie folgt verursacht wird: nach einem Überschreiten
von einer bestimmten Drain-Spannung werden Löcher, wie sie durch eine Aufprall-Ionisation
erzeugt werden, an der p-Typ-Schicht gespeichert oder akkumuliert.
-
Siehe
hierzu ebenfalls 20. Diese zeigt einen Kurvenverlauf,
welcher experimentelle Daten des PD-SODELFET zur Demonstration eines
typischen Verlaufs einer Spannung Vb des Kanalkörpers (das heißt, eine
p-Typ-Schicht 4a) als eine Zeitfunktion mit einem Epitaxie-Wachstum
einer Dicke von einer Siliziumschicht 10 als einen Parameter
zeigt, wenn verursacht wird, dass eine Drain-Spannung Vd mit der
Zeit auf eine impulsähnliche
Weise schnell schwankt, wie durch gepunktete Linien angezeigt, während eine
Gate-Spannung Vg konstant gehalten wird. Wenn sich die Drain-Spannung
Vd ändert, ändert sich
das Körperpotential
Vb demgemäß, welches
wiederum gut demonstriert, dass die p-Typ-Schicht 4a im
wesentlichen im schwebenden Zustand ist.
-
Sechste Ausführungsform
-
21 zeigt
einen integrierten Aufbau, welcher einen PD-SODELFET und einen normalen Massen-FET
gemäß einer
sechsten Ausführungsform hat.
Die jeweiligen Kanalkörperaufbauten
des PD-SODELFET und des Massen-FET sind ähnlich zu denen der Ausführungsform
von 16. Die p-Typ-Schicht 4 des PD-SODELFET ist jedoch
derart ausgebildet, dass sie eine höhere Störstellen-Konzentration als
die des FD-SODELFET in 16 hat. Dadurch wird die p-Typ-Schicht 4 teilweise
verarmt, wenn eine Kanal-Inversionsschicht ausgebildet wird. Im
allgemeinen, wenn eine Metall-Gate-Elektrode als ein Massen-FET
verwendet wird, wird eine Gate-Schwellwertspannung davon zu hoch.
Im Gegensatz dazu, kann, gemäß dieser
Ausführungsform, die
Schwellwertspannung des Massen-FET niedriger eingestellt werden,
daraus folgend ist es möglich,
einen Massen-FET mit hoher Stromantriebsfähigkeit zu erlangen.
-
Es
muss erwähnt
werden, dass die FD-SODELFETs und PD-SODELFETs in 16, 17 und 21 derart
modifizierbar sind, dass jeder derart aufgebaut ist, dass p-Typ-Schichten 9 als
Halo-Bereiche an Stellen eingebrannt sind, welche jeweils gerade
unterhalb der Source-/Drain-Erstreckungs-Bereiche 7b sind,
wie in der Ausführungsform
von 14.
-
Als
nächstes
wird eine Erläuterung über eine beispielhafte
Schaltung gegeben, welche bevorzugt in Fällen zu verwenden ist, in denen
einer der FD-SODELFET und PD-SODELFET, welcher diese Erfindung ausführt, mit
mehr als einem Massen-FET zur Integration auf einem Chip-Substrat
zusammengefasst wird.
-
Siebte Ausführungsform
-
22 zeigt
einen Aufbau einer NAND-Gate Schaltung an, welche unter Verwendung
einer seriellen Verbindung von drei n- Kanal-Transistoren QN1-QN3 und einer
parallelen Kombination von p-Kanal-Transistoren QP1-QP3 angeordnet
ist. Die n-Kanal-Transistoren
QN1-QN3 sind jeweils seriell zwischen einem Ausgangsanschluss OUT
und einem Erdungsanschluss Vss verbunden, wobei die Gates jeweils
als Eingangsanschlüsse
A, B und C dienen. Die p-Kanal-Transistoren QP1-QP3 sind parallel
zwischen dem Ausgangsanschluss AUSGANG und einem Energieversorgungsanschluss
Vdd verbunden, wobei die Gates mit den jeweiligen Eingangsanschlüssen A-C
verbunden sind. Durch die darstellhafte Schaltung werden, im Falle,
dass standardisierte oder herkömmliche
MISFETs darin verwendet werden, in ihrem Potential unterschiedliche Substratvorspannungen
an die in Längsrichtung
gestapelten Transistoren QN1-QN3 angelegt, welches bei diesen Transistoren
dazu führt,
dass sie in ihrer Schwellspannung zueinander virtuell unterschiedlich werden.
-
Um
dies zu vermeiden, sind die Transistoren QN1-QN3 aus FD-SODELFETs, PD-SODELFETs, wie
in 1 gezeigt, oder aus PD-SODELFETs, wie in 17 gezeigt,
ausgebildet, welche in ihrem Substratvorspannungseinfluss inhärent geringer
sind als Massen-FETs. Im Gegensatz dazu sind die p-Kanal-Transistoren
QP1-QP3 derart entworfen, dass sie Massen-FETs verwenden, welche
den gleichen Aufbau, wie in 16 gezeigt,
haben und einen geringeren Kriechstrom haben, welcher andererseits
aufgrund des Vorliegens von möglichen
parasitären
bipolaren Transistorbauteilen auftritt. Durch eine solche Anordnung
ist es möglich,
eine höhere
Betriebsstabilität
und ebenfalls höhere
Rauschabstände
zu erlangen.
-
Achte Ausführungsform
-
Bezogen
auf 23 ist eine dynamische „Domino"-Schaltung gezeigt. N-Kanal-Transistoren QN11-QN13,
welche zwischen Knoten N1 und N2 parallel verbunden sind, sind Schaltvorrichtungen, wobei
die Gates jeweils als Eingangsanschlüsse A, B und C dienen. Zwischen
dem Knoten N1 und einem Energieversorgungsanschluss Vdd ist ein
Vorladungs-p-Kanal-Transistor
QP11 bereitgestellt, dessen Gate durch ein Vorladungssignal PRE
angetrieben wird. Ein n-Kanal-Aktivierungstransistor
QN14 ist zwischen dem Knoten N2 und einem Erdungsanschluss Vss angeordnet,
wobei dessen Gate durch ein Taktsignal CK angetrieben wird. Der
Knoten N1 ist über
einen Inverter INV mit einem Ausgangsanschluss AUS gekoppelt. Ferner
ist zwischen dem Knoten N1 und dem Versorgungsanschluss Vdd ein p-Kanaltransistor
QP12 bereitgestellt, welcher durch eine Spannung gesteuert wird,
die am Ausgangsanschluss OUT erscheint.
-
Durch
eine solche taktgetriebene dynamische Schaltung wird es schwierig,
Hochgeschwindigkeitsbetriebe zu erreichen, wenn der Knoten N1 in seiner
Kapazität
signifikant ist. Zusätzlich
kann dann, wenn die Transistoren QN11-QN13 eine große Source-/Drain-Verbindungskapazität haben,
eine Speicherladung vom Knoten N1 verteilt werden, wenn der Vorladungstransistor
QP11 und „Takt"-Transistor QN14
im Aus-Zustand sind, wobei Eingänge
A, B und C von Transistoren QN11-QN13 auf einen „High"- oder „H"-Pegel gesetzt sind, welches bewirkt,
dass Knoten N1, von welchem erwartet wird, dass er den „H"-Pegel = Vdd beibehält, im Potential
wesentlich auf einen Pegel unterhalb von Vdd abnimmt. Ungünstigerweise,
wenn die Kapazität
geringer ist, neigt der resultierende Rauschabstand dann dazu, abzunehmen.
Somit ist es erforderlich, die Kapazität vom Knoten N1 angesichts
der Beziehung mit der Antreibbarkeit von Transistoren QN11-QN13,
zu optimieren. Eine beispielhafte Annäherung, um diese Notwendigkeit
zu treffen, liegt in der Verwendung von entweder FD-SODELFETs oder
PD-SODELFETs, wie in 1 gezeigt, als Transistoren
QN11-QN13, da diese FD/PD-SODELFETs
dazu in der Lage sind, die Kapazität des Knotens N1 auf relativ
niedrigen Pegeln beizubehalten, sobald Massen-FETs, wie in 16 gezeigt,
als Transistoren QN14 und QP11 – 12
verwendet werden.
-
Durch
eine solche Anordnung ist es möglich, die
beabsichtigte Schaltung mit einem Hochgeschwindigkeitsbetrieb zu
erlangen, ohne dass die Rauschabstände derer reduziert werden.
Mit anderen Worten, im Falle, dass Massen-FETs ausschließlich dazu
verwendet werden, um die dynamische Schaltung von 23 zu
erstellen, nimmt der Knoten N1 in seiner Kapazität zu, welches zu einer Schwierigkeit
bei einer Aufladung/Entladung dessen bei hohen Geschwindigkeiten
führt.
Im Gegensatz dazu, wenn Transistoren QN11-QN13 aus FD-/PD-SODELFETs
ausgebildet sind, welche dazu in der Lage sind, die Kapazität von Knoten
N1 auf relativ hohen Pegeln zu halten, ermöglicht dies, Hochgeschwindigkeitsbetriebe
zu erlangen. Dies macht es ebenfalls möglich, das Spannungspotential
zuverlässig
zu halten, welches von Knoten N1 zu halten erwartet wird.
-
Alternativ
würde eine
einfache Anordnung von der Gesamtheit der dynamischen Schaltung
von 23 unter Verwendung von SODELFETs zu einer Abnahme
in einer Rauschwiderstandsfähigkeit
führen,
und zwar aufgrund der Tatsache, dass der Körperbereich im schwebenden
Zustand verbleiben muss, welches bewirkt, dass parasitäre Bipolar-Transistoreffekte
stattfinden, während
zur selben Zeit der Knoten N1 in seiner Speicherladungsgröße verringert
wird. Angesichts dessen sind die Transistoren QN11-QN13 aus SODELFETs
ausgebildet, wohingegen die verbleibenden Abschnitte aus Massen-FETs sind.
Dies ermöglicht
es, sowohl den Rauschabstand als auch den Hochgeschwindigkeitsbetrieb
gut zu optimieren, welche zueinander in einer Kompromissbeziehung
stehen.
-
Es
ist ebenfalls zu erwähnen,
dass Analogschaltungen und/oder Leseverstärker-Schaltungen zur Verwendung
mit Halbleiter-Speichervorrichtungen
typischerweise aus Differenzverstärkern ausgebildet sind. Beispielsweise
steht ein Differenzverstärker,
welcher aus zwei komplementären
Metalloxid-Halbleiter-(CMOS)-Schaltungen ausgebildet ist, unter
einer strikten Anforderung, dass solche zwei CMOS-Schaltungen in ihrer
Schwellwertspannung zueinander exakt identisch sind. Jedoch, im
Falle von SODELFETs, welche die Erfindung ausführen, kann dies zu einer Abweichung
oder einem „Versatz" in Schwellwertspannungswerten
unter Einfluss der Historie in der Vergangenheit führen, und
zwar angesichts der Tatsache, dass ein Kanalkörperbereich, bzw. -bereiche,
im schwebenden Zustand ist, bzw. sind. Dies gestaltet es eher schwierig,
die Schwellwertspannungspegel von zwei CMOS-Schaltungen bei jeglichen Ereignissen
anzuordnen. Daraus folgend, wird es, sogar beim LSI-Chip, welcher
SODELFETs verwendet, welche die Erfindung ausführen, vorteilhaft sein, „Differenz-FET-für-Differenzanteil" Schemen" zu verwenden, um
Massen-FETs für
die Differenzverstärker
zu verwenden.
-
Bei
LSIs, die FD-SODELFETs verwenden, welche die Erfindung ausführen, ist
es jedenfalls wirksam, zusätzlich
eine Substratvorspannungs-Anwendungsschaltung zum selektiven Anlegen
von einer Substratvorspannung zur Schwellwertspannungs-Einstellung
auf die p-Typ-Schicht am unteren Teil anzulegen, und zwar im Falle,
dass p/n–/p-Verbindungs-Mehrfachschichtaufbauten
separat in Einheiten von On-Chip-Elementen bereitgestellt sind. Besonders
beim FD-SODELFET
mit den p-Typ-Schichten 9, welche als Halo-Bereiche neben den
Source-/Drain-Erstreckungs-Bereichen 7b ausgebildet sind,
wie in 14 gezeigt, hat es sich bestätigt, dass
eine Vorspannungsanwendung auf p-Typ-Schicht 2 den Aufbau
einer verbesserten Schwellwertspannungs-Einstellbarkeit ermöglicht. Siehe
in dieser Hinsicht 24, welche einen Ausdruck eines
Drain-Stroms Id des FD-SODELFET von 14 als
eine Funktion der Gatespannung Vg für unterschiedliche Substratvorspannungen
Vsub zeigt, welche auf die p-Typ-Schicht angelegt werden. Bei Betrachtung
dieses Id-Vg-Eigenschaftsschaubildes ist
zu erkennen, dass ein LSI-Chip mit FD-SODELFETs von unterschiedlichen
Schwellwertspannungspegeln, welche zusammen integriert sind, zu
erlangen ist, indem die p-Typ-Schicht 2 in
Abschnitten in Einheiten von On-Chip-Elementen unterteilt wird, und indem
ebenfalls eine Substratvorspannungs-Anwendungsschaltung damit verbunden
wird.
-
Es
wurde erwähnt,
dass es gemäß dieser
Erfindung möglich
ist, eine Halbleitervorrichtung bereitzustellen, welche einen oder
mehrere Transistoren hat, wobei die Vorrichtung dazu in der Lage
ist, unter Verwendung von Massen-Halbleitern eine Verbesserung sowohl
in der Miniaturisierung als auch in der Leistung zu erlangen, während zur
selben Zeit der Aufbau dessen vereinfacht wird.
-
Neunte Ausführungsform
-
Sowohl
die in 22 gezeigte NAND-Gateschaltung
als auch die in 23 gezeigte dynamische Domino-Schaltung
kann derart aufgebaut sein, dass sie eine Verbindung von SOIFETs
und Massen-FETs verwendet, welche in einem teilweisen SOI-Substrat ausgebildet
sind. 25 zeigt einen integrierten
Aufbau eines SOIFET und eines Massen-FET, welche einstückig in
einem teilweisen SOI-Substrat ausgebildet sind. Das teilweise SOI-Substrat
hat einen SOI-Bereich, bei welchem eine dünne Siliziumschicht 103 oberhalb
eines Siliziumsubstrats 101 ausgebildet ist, wobei ein
Isolierfilm 102 dazwischen eingegraben ist, und einen Massen-Bereich,
bei welchem kein Isolierfilm eingegraben ist.
-
Durch
Verwendung eines solchen teilweisen SOI-Substrats wird der SOIFET
in der Siliziumschicht 103 des SOI-Bereichs ausgebildet.
Der SOIFET hat eine Gate-Elektrode 202, welche oberhalb
der Siliziumschicht 103 ausgebildet ist, wobei ein Gate-Isolierfilm 201 dazwischengelegt
ist, und Source-/Drain-Diffusionsschichten 203.
Die Source-/Drain-Diffusionsschichten 203 sind derart ausgebildet,
dass sie mit dem Isolierfilm 102 in Kontakt stehen. In
einem solchen Fall, bei welchem die Siliziumschicht ausreichend
dünn ist,
wird der SOIFET ein vollständig
verarmter FET. Im Massen-Bereich wird eine n-Typ (oder p-Typ)-Well-Schicht 301 ausgebildet.
Der Massen-FET ist im Massen-Bereich ausgebildet, um eine Gate-Elektrode 303 zu
haben, welche oberhalb der Well-Schicht 301, wobei ein
Gate-Isolierfilm 302 dazwischen
gelegt ist, und der Source-/Drain-Diffusionsschichten 304 ausgebildet
ist.
-
Es
sind n-Kanal-Transistoren QN1-QN3 bei der in 22 gezeigten
NAND-Gateschaltung aus SOIFETs ausgebildet, wie in 25 gezeigt.
Im Gegensatz dazu, sind p-Kanal-Transistoren QP1-QP3 in der NAND-Gateschaltung
aus Massen-FETs ausgebildet, wie in 25 gezeigt.
Daraus folgend, ist es, basierend auf der gleichen Begründung wie
in der siebten Ausführungsform
erläutert,
möglich,
eine höhere
Betriebsstabilität
und ebenfalls höhere
Rauschabstände
zu erlangen.
-
Die
n-Kanal-Transistoren QN11-QN13 bei der in 23 gezeigten
dynamischen Domino-Schaltung sind aus SOIFETs ausgebildet, wie in 25 gezeigt.
Im Gegensatz dazu, sind p-Kanal-Transistoren QP1, QP12 und n-Kanal-Transistoren
QP14 in der dynamischen Domino-Schaltung aus Massen-FETs, wie in 25 gezeigt,
ausgebildet. Durch eine solche Anordnung ist es möglich, die
beabsichtigte Schaltung mit einem Hochgeschwindigkeitsbetrieb zu
erlangen, ohne Rauschabstände
zu reduzieren, und zwar ähnlich
der achten Ausführungsform.
-
Obwohl
die Ausführungsformen
beschrieben wurden, welche im Zusammenhang mit der vorliegenden
Erfindung stehen, sind dem Fachmann weitere Ausführungsform und Variationen,
welche im Zusammenhang mit der Erfindung stehen, deutlich.