DE102005052508A1 - Referenz-Strom-Quelle für Strom-Erfass-Verstärker und programmierbarer Widerstand konfiguriert mit magnetischen Tunnelübergang-Zellen - Google Patents

Referenz-Strom-Quelle für Strom-Erfass-Verstärker und programmierbarer Widerstand konfiguriert mit magnetischen Tunnelübergang-Zellen Download PDF

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Abstract

Eine Referenz-Strom-Quelle für eine magnetische Speicher-Einrichtung ist vorzugsweise konfiguriert mit magnetischen Tunnelübergang-Zellen und enthält mehr als vier Referenz-Magnet-Speicherzellen zum Verbessern der Zuverlässigkeit der magnetischen Speicher-Einrichtung und zum Reduzieren der Empfindlichkeit an einer Device-Ebene (device level) auf einzelne Zellenausfälle. Die Referenz-Strom-Quelle enthält eine große Anzahl in einem Array gekoppelter magnetischer Speicherzellen, und eine Strom-Quelle stellt einen Referenz-Strom bereit, welcher von dem Array-Widerstand abhängt. In einer anderen Ausgestaltung ist eine große Anzahl magnetischer Speicherzellen gekoppelt mit Strom-Quellen, welche summiert und skaliert sind zum Erzeugen einer Referenz-Strom-Quelle. Ein Strom Komparator erfasst den unbekannten Zustand einer magnetischen Speicherzelle. In einer weiteren Ausgestaltung ist ein Array aus magnetischen Speicherzellen konfiguriert zum Bereitstellen eines nicht-flüchtigen einstellbaren Widerstandes. In einer anderen Ausgestaltung ist das Array aus magnetischen Speicherzellen konfiguriert mit einer Anzapfung zum Bereitstellen eines nicht-flüchtigen einstellbaren Potentiometers.

Description

  • Diese Anmeldung bezieht sich auf mit-anhängige Patentanmeldung des gleichen Anmelders, welche hiermit per Referenz hierin aufgenommen werden:
    Figure 00010001
  • Technisches Gebiet
  • Ausgestaltungen der vorliegenden Erfindung betreffen allgemein die Verwendung von mehreren magnetischen Tunnelübergang-Zellen zum Verbessern der Zuverlässigkeit von Halbleiter-Speicher-Einrichtungen, und insbesondere Referenz-Strom-Quellen für Erfass-Schaltkreise (sensing circuits) zum Bestimmen des Resistiv-Zustandes von Speicherzellen, und weiterhin, ihre Verwendung zum Konfigurieren von programmierbaren nicht-flüchtigen Widerständen.
  • Hintergrund
  • Halbleiter werden in integrierten Schaltkreisen verwendet für elektronische Anwendungen, einschließlich Radios, Fernsehern, Mobilfunktelefonen und Arbeitsplatzrechner-Einrichtungen (personal computing devices). Ein Typ von Halbleiter- Einrichtung ist eine Halbleiter-Speicher-Einrichtung, wie zum Beispiel ein dynamischer Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM) und Flash-Speicher, bei welcher Ladung zum Speichern von Information verwendet wird.
  • Vielfältige Speichertypen sind derzeit in Verwendung, um digital eine beachtliche Menge von Daten zu speichern. DRAMs weisen mäßige Kosten auf, sind sehr schnell und können Zugriffszeiten von der Größenordnung von 30 ns aufweisen, verlieren jedoch die gespeicherten Daten bei Verlust der elektrischen Spannung, i.e. sie sind "flüchtig". "Flash"-Speicher sind nicht-flüchtig, und die Zeit, welche zum Speichern des ersten Informations-Bits in dem Speicher benötigt wird, ist lang (ms-s). Festplattenlaufwerke weisen wesentlich geringere Kosten auf als DRAMs, sind nichtflüchtig, haben allerdings Zugriffszeiten, welche gewöhnlich größer sind als eine Millisekunde. Weitere Überlegungen hinsichtlich der Verwendung jeder einzelnen Technologie berücksichtigen die Beschränkungen der Anzahl, wie oft eine Speicherzelle beschrieben oder ausgelesen werden kann, bevor sie sich verschlechtert, wie lang sie zuverlässig Daten hält, ihre Daten-Speicherdichte, wie viel Energie sie verbraucht, der Bedarf an eingebauten mechanischen Einrichtungen, und die Komplexität und die Kosten von zugehöriger Schaltungstechnik. Berücksichtigt man diese Beschränkungen, gibt es derzeit keine ideale Technologie für allgemeine Anwendungen. Ein magnetischer Direktzugriffsspeicher (Magnetic Random Access Memory, MRAM), wie unten beschrieben, scheint Eigenschaften zu besitzen, welche ihn gut positionieren für weithin akzeptierte digitale Speicher-Anwendungen, da er viele dieser Beschränkungen überwindet.
  • Spin-Elektronik, welche Halbleitertechnologie und Magnetismus kombiniert, ist eine relativ neue Entwicklung bei Halbleiter-Speicher-Einrichtungen. Der Spin eines Elektrons, vielmehr als die Ladung, wird zum Anzeigen der Anwesenheit einer logischen "1" oder "0" verwendet. Eine solche Spin-Elektronik-Einrichtung ist eine resistive Speicher-Einrichtung, bezeichnet als magnetischer Direktzugriffsspeicher (Magnetic Random Access Memory), welche Leiterbahnen enthält, welche senkrecht zueinander angeordnet sind in verschiedenen Metallschichten, wobei die Leiterbahnen einen Magnetstapel, welcher als Speicherzelle arbeitet, sandwich-artig umgeben. Die Stelle, an der sich die Leiterbahnen überkreuzen, wird als Kreuzungspunkt (cross-point) bezeichnet. Ein Strom, welcher durch eine der Leiterbahnen fließt, erzeugt ein magnetisches Feld um die Leiterbahn herum und richtet die magnetische Polarität von einer Schicht des Magnetstapels aus. Ein Strom, welcher durch die andere Leiterbahn fließt, induziert ein überlagertes magnetisches Feld und kann ebenfalls die magnetische Polarität teilweise drehen. Digitale Information, dargestellt als eine "0" oder "1", ist speicherbar in der Ausrichtung von magnetischen Momenten in dem Magnetstapel. Der Widerstand des Magnetstapels hängt ab von der Ausrichtung des Moments. Der gespeicherte Zustand wird aus dem Magnetstapel ausgelesen durch Erfassen des Resistiv-Zustands der Komponente. Ein Speicherzellen-Array kann erstellt werden durch Platzieren der Leiterbahnen in einer Matrix-Struktur mit Zeilen und Spalten, wobei der Magnetstapel an der Kreuzung der Leiterbahnen platziert ist. Anstelle des Speicherns digitaler Information kann ein Array von solchen magnetisch programmierbaren resistiven Einrichtungen alternativ konfiguriert werden, einen einstellbaren Widerstand zwischen mindestens zwei Knoten bereitzustellen.
  • Die hierin beschriebenen Einrichtungen mit einem Widerstand, welcher von einem programmierten Zustand einer magnetischen Schicht abhängt, beruhen vorzugsweise auf dem Tunnel-Magnetowiderstands-Effekt (Tunneling Magnetoresistance Effect, TMR), können aber alternativ auf anderen magnetorientierungsabhängigen Widerstands-Effekten beruhen wie zum Beispiel dem Riesen-Magnetowiderstands-Effekt (Giant Magnetoresistance Effect, GMR) oder anderen magnetorientierungsabhängigen Widerstands-Effekten, welche sich auf die Elektronen-Ladung und sein magnetisches Moment stützen. Die Referenz-Strom-Quellen-Einrichtungen und programmierbaren Widerstands-Einrichtungen, welche hierin beschrieben sind, werden allgemein als TMR-Einrichtungen beschrieben mit einem Widerstand, welcher von seinem programmierten magnetischen Zustand abhängt, allerdings können innerhalb des breiten Bereiches der vorliegenden Erfindung andere Einrichtungen, welche auf dem GMR oder anderen Effekten, bei denen ein Widerstand von seinem magnetisch programmierten Zustand abhängt, leicht die TMR-Einrichtungen ersetzen.
  • Ein Hauptvorteil von MRAMs verglichen mit herkömmlichen Halbleiter-Speicher-Einrichtungen wie zum Beispiel DRAMs ist, dass MRAMs nicht-flüchtig (nicht-volatil) sind bei Entfernen der elektrischen Spannung. Dies ist von Vorteil, da beispielsweise ein Arbeitsplatzrechner (Personal Computer, PC) entworfen werden könnte, welcher MRAMs verwendet, ohne eine lange "Hochfahr"-Zeit ("boot-up" time) wie bei konventionellen PCs, welche DRAMs verwenden.
  • 1 stellt einen magnetischen Tunnelübergang-(Magnetic Tunnel Junction, MTJ)-Stapel dar, welcher eine resistive oder magnetische Speicherzelle aufweist. Die Bezeichnungen "Speicherzelle", "MTJ-Zelle", und "MTJ-Stapel" werden hierin abwechselnd verwendet und beziehen sich auf den in 1 gezeigten MTJ. Der MTJ weist zwei ferromagnetische Schichten M1 und M2 auf, welche durch eine Tunnelschicht TL getrennt sind. Der MTJ-Stapel ist angeordnet an dem Kreuzungspunkt von zwei Leitungen, welche als Wortleitung WL und Bitleitung BL bezeichnet werden. Eine magnetische Schicht M1 wird als freie Schicht (free layer) bzw. Speicherschicht (storage layer) bezeichnet, und die andere magnetische Schicht M2 wird als festgelegte Schicht (fixed layer) bzw. Referenzschicht (reference layer) bezeichnet. Zwei Veröffentlichungen, welche die Technik von MRAMs beschreiben, sind S. Tehrani et al., "Recent Developments in Magnetic Tunnel Junction MRAM", IEEE Trans. on Magnetics. Vol. 36, Issue 5, Sept 2000, pp. 2752–2757, und J. DeBrosse, A. Bette et al., "A High Speed 128–kb MRAM Core for Future Universal Memory Applications", IEEE Journal of Solid State Circuits, Vol. 39, Issue 4, April 2004, pp. 678–683. Die magnetische Ausrichtung (Orientierung) der freien Schicht M1 kann geändert werden durch die Überlagerung der magnetischen Felder, welche verursacht werden durch den Programmier-Strom IBL, welcher durch die Bitleitung BL geleitet wird, und den Programmier-Strom IWL, welcher durch die Wortleitung WL geleitet wird. Ein Bit, zum Beispiel eine "0" oder eine "1", kann in dem MTJ-Stapel gespeichert werden durch Ändern der Ausrichtung (Orientierung) der freien magnetischen Schicht relativ zu der festgelegten magnetischen Schicht. Falls beide magnetische Schichten M1 und M2 dieselbe Ausrichtung haben, hat der MTJ-Stapel einen niedrigeren Widerstand RC. Der Widerstand RC ist höher, falls die magnetischen Schichten entgegengesetzte magnetische Ausrichtungen haben.
  • Eine freie Schicht kann als eine weiche ferromagnetische Schicht (soft ferromagnetic layer) ausgebildet sein oder kann alternativ konfiguriert sein als ein Stapel aus mehr als einer ferromagnetischen Schicht, wobei jede ferromagnetische Schicht durch eine antiferromagnetische Kopplungs-Spacer-Schicht getrennt ist. Eine solche Anordnung wird als synthetische antiferromagnetische Schicht bezeichnet und ist in der Veröffentlichung M. Durlam et al., "A 0.18um 4Mb Toggling MRAM", IEDM 2003 beschrieben. In dieser Veröffentlichung wird die Alternative, die freie Schicht als synthetische antiferromagnetische Schicht zu konfigurieren, beschrieben.
  • 2 veranschaulicht eine Speicherzelle einer MRAM-Speicher-Einrichtung 10 mit einem Auswähl-Transistor X1. In manchen MRAM-Speicher-Array-Designs ist der MTJ-Stapel kombiniert mit einem Auswähl-Transistor X1, wie gezeigt in 2, welche eine Querschnittsansicht eines 1T1MTJ-Designs (ein Transistor und ein MTJ-Stapel) ist. Das 1T1MTJ-Design verwendet den Auswähl-Transistor X1 für schnellen Zugriff des MTJ während eines Lesevorgangs. Ein schematisches Diagramm des MTJ-Stapels und des Auswähl-Transistors X1 ist in 3 gezeigt. Eine Bitleitung BL ist mit einer Seite des MTJ-Stapels gekoppelt, und die andere Seite des MTJ-Stapels ist mit dem Drain D des Auswähl-Transistors X1 gekoppelt mittels Metallschicht MX, Via VX und einer Mehrzahl von anderen Metallschichten und Via-Schichten, wie gezeigt. Der Source S des Transistors X1 ist mit Masse (ground, GND) gekoppelt. X1 kann zwei parallele Transistoren aufweisen, welche als ein Transistor arbeiten, wie in 2 gezeigt. Alternativ kann X1 zum Beispiel einen einzelnen Transistor aufweisen. Das Gate G des Transistors X1 ist gekoppelt mit einer Lese-Wortleitung (read wordline, RWL), in gestrichelter Darstellung gezeigt, welche vorzugsweise in einer anderen Richtung angeordnet ist als die Bitleitungs-BL-Richtung, zum Beispiel senkrecht dazu.
  • Der Auswähl-Transistor X1 wird zum Zugreifen auf den MTJ der Speicherzelle verwendet. Bei einem Lesevorgang (read operation, RD) während des Strom-Erfassens (current sensing), wird eine konstante Spannung an die Bitleitung BL angelegt. Der Auswähl-Transistor X1 ist eingeschaltet, zum Beispiel durch Anlegen einer Spannung an das Gate G mittels der Lese-Wortleitung RWL, und Strom fließt dann durch die Bitleitung BL, den magnetischen Tunnelübergang MTJ, über die MX-Schicht, den Metall- und Via-Stapel hinunter, durch den Transistor-Drain D, und durch den Transistor X1 nach Masse GND. Dieser Strom wird dann gemessen und wird zum Bestimmen des Widerstandes des MTJ verwendet, wodurch der Programmier- Zustand des MTJ bestimmt wird. Um eine andere Zelle in dem Array auszulesen, wird der Transistor X1 ausgeschaltet, und der Auswähl-Transistor der anderen Zelle wird eingeschaltet.
  • Der Programmiervorgang oder Schreibvorgang wird erreicht durch das Programmieren des MTJ an den Kreuzungspunkten der Bitleitung BL und der Programmier-Leitung bzw. Schreib-Wortleitung (write wordline) WWL unter Verwendung selektiver Programmier-Ströme. Zum Beispiel verursacht ein erster Programmier-Strom IBL, welcher durch die Bitleitung BL geleitet wird, eine erste Magnetfeld-Komponente in dem MTJ-Stapel. Eine zweite Magnetfeld-Komponente wird durch einen zweiten Programmier-Strom IWL erzeugt, welcher durch die Schreib-Wortleitung WWL geleitet wird, welche zum Beispiel in derselben Richtung verlaufen kann wie die Lese-Wortleitung RWL der Speicherzelle. Die Überlagerung (Superposition) der beiden Magnetfelder an dem MTJ, welche durch die Programmier-Ströme IBL und IWL erzeugt werden, bewirkt, dass der MTJ-Stapel programmiert wird. Um eine bestimmte Speicherzelle in einem Array zu programmieren, wird typischerweise ein Programmier-Strom durch die Schreib-Wortleitung WWL geleitet, welcher an allen Zellen entlang dieser bestimmten Schreib-Wortleitung WWL ein Magnetfeld erzeugt. Dann wird ein Strom durch eine der Bitleitungen geleitet, und die überlagerten Magnetfelder schalten nur den MTJ-Stapel an dem Kreuzungspunkt der Schreib-Wortleitung WWL und der ausgewählten Bitleitung BL.
  • Die Widerstands-Differenz zwischen programmierten und nicht programmierten MRAM-Zellen ist relativ gering. Zum Beispiel kann der MTJ-Widerstand in der Größenordnung von einem 10-kOhm-Übergang sein, und der MTJ-Widerstand kann sich typischerweise um ungefähr 20% ändern, wenn die Magnetisierungs-Richtung der freien Schicht bei dem MTJ umgekehrt wird, kann sich aber um bis zu 70% oder sogar noch mehr ändern. Dies ändert den erfassten Wert, zum Beispiel von 10 kOhm zu 12 kOhm. Der MTJ-Widerstand kann im höheren oder niedrigeren Bereich sein, in Abhängigkeit von den speziellen Materialzusammensetzungen, kann jedoch auch durch Geometrie und Abmessungen des Übergangs beeinflusst werden. Die prozentuale Änderung des Widerstands von GMR-Strukturen ist gewöhnlich niedriger, oftmals im Bereich von 5–20%. Zusätzlich können MTJs angeordnet werden in Schaltkreis-Konfigurationen wie zum Beispiel Brücken, bei denen ein Zustand des Gleichgewichtes (balance) oder Ungleichgewichtes (unbalance) verwendet werden kann, um eine wesentliche Änderung in einer Betriebsbedingung zu erhalten. Bei anderen Speicher-Einrichtungen wie zum Beispiel Flash-Speicherzellen oder statischen Direktzugriffsspeicherzellen (Static Random Access Memory, SRAM) ist der Widerstands-Unterschied zwischen programmierten Speicherzellen und nicht programmierten Speicherzellen größer als bei MRAMs. Falls zum Beispiel eine Flash-Zelle aktiviert ist, beträgt der "on"-Widerstand ungefähr 5 kOhm, und der "off"-Widerstand ist im Wesentlichen unendlich. Während andere Arten von Speicherzellen im Wesentlichen vollständig ein- oder ausschalten, weist eine MRAM-Zelle nur eine geringe Änderung des Widerstands-Wertes beim Programmieren auf. Dies macht das Erfassen von MRAM-Zellen-Zuständen schwieriger, speziell für einen sehr schnellen Strom-Erfass-Prozess, welcher bei einem Hochgeschwindigkeits-Speicher erforderlich sein kann.
  • Entweder Strom-Erfassen (current sensing) oder Spannungs-Erfassen (voltage sensing) eines MTJ-Widerstandes kann zum Erfassen des Zustandes von Speicherzellen verwendet werden. DRAMs werden zum Beispiel gewöhnlich unter Verwendung von Spannungs-Erfassen ausgelesen. Beim Spannungs-Erfassen wird die Bitleitung vorgeladen, zum Beispiel auf 1 Volt, wobei die Speicherzelle nicht aktiviert ist. Wenn die Speicherzelle aktiviert wird, lädt oder entlädt die Speicherzelle die Bitleitung und ändert die Spannung der Bitleitung. In manchen Arten von Speicherzellen ist die Speicherzelle jedoch klein, und die Länge der Bitleitung kann lang sein, kann sich zum Beispiel über die gesamte Breite des Chips erstrecken. Es ist möglich, dass die Speicherzelle nicht in der Lage ist, genügend Zellen-Strom bereitzustellen, um eine große Bitleitungs-Kapazität innerhalb einer geforderten Zeit zu entladen oder laden. Dies führt zu einer überhöhten Zeitdauer, welche zum Auslesen der Speicherzellen benötigt wird. Spannungs-Erfassen ist daher nicht eine bevorzugte Wahl des Erfassschemas für einige Speicher-Einrichtungen wie zum Beispiel MRAM-Einrichtungen, aufgrund des Erfordernisses, Ladung in einer parasitären Kapazität durch eine veränderliche Spannung zu ändern.
  • Strom-Erfassen kann verwendet werden, um eine Widerstandsänderung von resistiven Speicherzellen zu erfassen. Strom-Erfassen ist zum Beispiel die gewünschte Methode zum Auslesen des Zustandes von MRAM-Zellen. Beim Strom-Erfassen wird eine Spannung an die Bitleitung angelegt, und die Bitleitungs-Spannung wird mit einem Erfass-Verstärker (sense amplifier) konstant gehalten. Der Zellenstrom wird direkt gemessen, wobei der Zellenstrom abhängt von dem Widerstand der Speicherzelle, welche ausgelesen wird. Die Verwendung von Strom-Erfassen reduziert das Problem kapazitiver Lasten von langen Bitleitungen, das beim Spannungs-Erfassen auftreten kann, da die Spannung der erfassten Leitungen konstant gehalten wird, wodurch ein Ändern von Ladung in den verschiedenen Verbindungs-Kapazitäten von verschiedenen Speicherzellen vermieden wird.
  • Beim Strom-Erfassen von MRAM-Einrichtungen wird eine konstante Spannung an die Bitleitung angelegt, im Allgemeinen als ein Source-Folger, und die durch die Widerstandsänderung des magnetischen Tunnelübergangs bedingte Stromänderung an der Bitleitung wird gemessen. Da jedoch der Widerstandsunterschied zwischen einer programmierten und einer nicht programmierten Zelle bei MRAM-Speicherzellen gering ist, ist der erfasste Stromunterschied beispielsweise auch geringer als die Stromänderung bei einer Flash- oder bei einer SRAM-(static RAM)-Zelle.
  • Da der Unterschied des Widerstandes von einer programmierten und einer nicht programmierten MRAM-Zelle gering sein kann, in der Größenordnung von 20% wie oben beschrieben, ist es für das zuverlässige Auslesen der gespeicherten Daten entscheidend, dass ein genauer Referenz-Strom bereitgestellt wird, welcher in der Mitte liegt zwischen einem Strom einer programmierten und einer unprogrammierten MRAM-Zelle, i.e. in der Mitte zwischen dem Strom in einer MRAM-Zelle, welche programmiert ist zum Speichern einer logischen 1 oder einer logischen 0. Eine Technik zum Erzeugen eines genauen Mitten-Referenz-Stromes (midway reference current) besteht darin, den Strom einer programmierten und einer nicht programmierten MRAM-Zelle zu mitteln. Unter Berücksichtigung jedoch, dass der Widerstand einer programmierten bzw. unprogrammierten MRAM-Zelle, welche eine Tunnel-Einrichtung ist, von der angelegten Zellenspannung abhängt, und dass das Widerstandsverhältnis von einer programmierten bzw. unprogrammierten Zelle abnimmt, wenn die angelegte Spannung erhöht wird, ist es wichtig, dass der MTJ-Zellenspannung sorgfältige Überlegung geschenkt wird, wenn ein gemittelter Zellenstrom bereitgestellt wird. Darüber hinaus tragen Schwankungen von Zellenparametern, welche bei der Device-Herstellung als eine Folge der Veränderlichkeit von gewöhnlichen Herstellungsprozessen auftreten, nachteilig zu Zuverlässigkeits- und Daten-Genauigkeits-Problemen bei, welche verbunden sind mit dem Produzieren eines wirtschaftlichen MRAM-Endproduktes.
  • Eine weitere Erwägung von MRAM-Zuverlässigkeits-Problemen ist die Auswirkung eines Versagens oder einer Parameter-Verschiebung (Parameter-Drift) bei dem Referenz-Strom-Erzeugungs-Prozess. Speicher-Teilbereiche mit nachweisbaren Ausfällen einzelner Zellen können durch System-Software isoliert werden, wodurch der Betrieb der Teilbereiche des Speichers, welche immer noch brauchbar sind, gewahrt wird. Für eine gewöhnliche Speicher-Einrichtung kann eine Selbstüberprüfung der Speicher-Leistungsfähigkeit beim Systemstart gemacht werden, oder sogar von Zeit zu Zeit während des Systembetriebs. Zum Beispiel führt ein typischer PC (Personal Computer) gewöhnlich einen RAM-Speicher-Test (RAM memory check) während des Boot-Prozesses durch, und die Festplatte kann unter Benutzerkontrolle mit Betriebssystem-Software auf Oberflächen-Defekte hin untersucht werden. Ein Ausfall beim Referenz-Strom-Erzeugungs-Prozess, sogar eine moderate Verlagerung (shift) des Referenz-Stromes weg von einem erforderlichen Mittelwert, macht jedoch einen gesamten zugehörigen Teilbereich einer MRAM-Einrichtung unbrauchbar (inoperabel).
  • In ähnlichen und anderen Anwendungen von Halbleiter-Einrichtungen ist es häufig erforderlich, in den späten Arbeitsgängen der Herstellung oder sogar nachträglich in einer Endbenutzer-Anwendung einen Widerstand, dessen Wert angepasst (getrimmt) werden muss, oder eine an einen gewünschten Wert angepasste Potentiometer-Anzapfung (potentiometer tap) bereitzustellen, um eine vorgegebene Charakteristik einer elektronischen Einrichtung bereitzustellen. Beispiele von Transistoren in Anwendungen, welche einen einstellbaren (trimmbaren) Widerstand benötigen, beinhalten, ohne Beschränkung, einen Spannungsteiler, welcher konfiguriert ist, die Ausgangs-Spannung oder die Überstrom-Einstellung einer Spannungs-Versorgung zu steuern, einen Widerstand, welcher eine Referenzspannungsquelle steuert, einen Digital/Analog-Wandler, welcher konfiguriert ist mit einem Widerstand zum Kalibrieren oder anderweitig Einstellen des Spannungs-Umwandlungs-Prozesses, sowie zahlreiche andere Anwendungen, welche eine Widerstands-Einstellung benötigen, um eine vorgegebene Schaltkreis-Charakteristik zu erreichen.
  • In manchen Anwendungen, einschließlich MRAM-Einrichtungen, kann es zahlreiche Referenzspannungen und -ströme geben, welche eingestellt werden müssen. Es ist höchst wünschenswert, dass der Widerstands-Einstellungs-Mechanismus integriert wird auf dem Chip, welcher die zugrundeliegende Funktion wie zum Beispiel einen digitalen Speicher, einen Operationsverstärker (op-amp), oder einen Digital/Analog-Wandler enthält, um die Kosten niedrig und die Größen gering zu halten. Alternativ können der einstellbare Widerstand oder die Anzapf-Einrichtung (tap setting) auf einem separaten Chip gebildet werden.
  • In der Vergangenheit sind trimmbare Widerstände implementiert worden mit mechanischen Potentiometern oder Regelwiderständen (Rheostaten) oder mit Schaltern (wie zum Beispiel DIP-Schaltern) oder löschbaren Sicherungen (clearable fuses), welche eine Serien-Parallel-Kombination von diskreten Widerständen auswählen, um die erforderliche Widerstands-Anpassung bereitzustellen. Trimmbare Widerstände müssen allgemein den eingestellten Wert über die Zeit und unabhängig von dem zeitweiligen (intermittierenden) Anlegen von Spannung an den Schaltkreis beibehalten, i.e. der eingestellte (getrimmte) Widerstandswert muss sowohl stabil als auch nicht-flüchtig sein nach Entfernen der Schaltkreis-Spannung. Nachteile dieser Ansätze sind sowohl hohe Kosten gewesen als auch die Fähigkeit zum Aufrechterhalten einer Widerstandseinstellung über die Zeit, insbesondere mit umgebungsbedingter Beanspruchung, und insbesondere das Verwenden mechanischer Anordnungen wie zum Beispiel Potentiometer und Rheostaten. Zusätzlich bieten Widerstands-Einstellungs-Anordnungen wie zum Beispiel Fuse-Clearing, welche in manchen Anwendungen kosteneffektiv sein können, nur eine einmalige Einstellung oder eine Einstellung, welche nur in einer Richtung wiederholt werden kann, wie zum Beispiel eine Einstellung, welche nur den Widerstand erhöht, wenn Sicherungen gelöscht werden.
  • Was somit benötigt wird ist eine Technik zum Erzeugen eines genauen Referenz-Stromes, welcher in der Mitte liegt zwischen einem Strom einer programmierten und einer nichtprogrammierten (unprogrammierten) MRAM-Zelle, und welcher nicht wesentlich beeinflusst wird durch ein Versagen oder eine Leistungs-Schwankung einer einzelnen MRAM-Referenz-Strom-Zelle. Zusätzlich wird ein einstellbarer (trimmbarer) Widerstand benötigt, welcher auf demselben Die integriert werden kann wie ein integrierter Schaltkreis, und welcher wiederholt und zuverlässig auf einen gewünschten Widerstandswert eingestellt werden kann, und welcher den gewünschten Widerstandswert beibehalten kann, unabhängig vom Anlegen von Leistung an den Schaltkreis.
  • Zusammenfassung der Erfindung
  • In einem Aspekt betrifft die vorliegende Erfindung das Erfordernis, eine Speicher-Einrichtung bereitzustellen mit hoher Zuverlässigkeit und welche tolerant ist gegenüber herkömmlichen Herstellungs-Prozess-Schwankungen, ohne Device-Design-Spielräume zu verletzen. Die vorliegende Erfindung betrifft ferner das Bereitstellen einer Speicher-Einrichtung, welche magnetische Speicher-Technologie verwendet. Vorzugsweise betrifft die vorliegende Erfindung magnetische Speicher-Technologie, in welcher der Widerstand einer Speicher-Einrichtung, welche programmiert ist zum Speichern einer "0" ("nicht programmiert") und der Widerstand einer Einrichtung, welche programmiert ist zum Speichern einer "1" ("programmiert") sich um nicht mehr als einen Faktor zwei ändert. Die vorliegende Erfindung betrifft weiterhin das Bereitstellen einer MRAM-Speicher-Einrichtung, welche MTJs verwendet. In einem weiteren Aspekt betrifft die vorliegende Erfindung die Ausnutzung der Widerstands-Charakteristika von MTJ-Einrichtungen, einschließlich Einrichtungen, die auf dem GMR oder einem anderen Mechanismus beruhen, bei dem ein Widerstand abhängt von der Polarisations-Richtung einer freien magnetischen Schicht (free magnetic layer) bezüglich einer festgelegten magnetischen Schicht (fixed magnetic layer), welche mindestens zwei Widerstandswerte aufweisen können in Abhängigkeit von der Magnetisierungs-Polarität von zwei magnetischen Schichten, und welche in Arrays gekoppelt werden können, um die Zuverlässigkeit einer Einrichtung zu erhöhen oder um eine Feineinstellung eines Schaltkreis-Widerstandes bereitzustellen. Die vorliegende Erfindung betrifft weiterhin das Bereitstellen von ausreichend redundanten Schaltkreis-Elementen, welche einen Referenz-Zellen-Strom liefern können, wobei ein Versagen eines oder mehrerer Schaltkreis-Elemente nicht zu einem Versagen einer Speicher-Einrichtung führt. Die gleichzeitig anhängige U.S.-Patentanmeldung mit der Serien-Nr. 10/326,367 (Anwalts-Akte 2002P 50075 US), welche hierin durch Referenz aufgenommen ist, so als wenn sie in ihrer Gesamtheit enthalten wäre, ist gerichtet auf eine MRAM-Speicher-Einrichtung, welche eine oder zwei Referenz-Zellen verwendet, um einen mittleren Referenz-Strom zu liefern für das Erfassen des unbekannten Programmier-Zustandes einer MRAM-Speicherzelle. Als Antwort darauf stellt die bevorzugte Ausführungsform eine genauere Strom-Liefer-Fähigkeit bereit, toleriert Ausfälle einzelner Komponenten oder Parameter-Drift und macht die Leistungsfähigkeit der Einrichtung im Wesentlichen unempfindlich gegenüber Prozessschwankungen wie solchen, die durch Fertigungstoleranzen oder Betriebstemperatur bedingt sind. Dadurch werden das Design und die effiziente Fertigung zuverlässiger und kostengünstiger MTJ-Speicher-Einrichtungen ermöglicht.
  • Zusätzlich betrifft die vorliegende Erfindung den Bedarf, einen stabilen nicht-flüchtigen einstellbaren Widerstand bereitzustellen, welcher wiederholt eingestellt (getrimmt) werden kann auf einen gewünschten Widerstandswert, beziehungsweise einen Widerstand mit einer angezapften Verbindung (tapped connection), welcher wiederholt angepasst werden kann an ein alternatives Widerstandsverhältnis. Diese einstellbaren Widerstandskonfigurationen können ebenfalls ohne eine wiederholbare Einstellungs-Option (adjustment option) angeordnet sein. Es besteht ein weiterer Bedarf, dass der eingestellte Wert des Widerstandes im Wesentlichen unabhängig ist von einem Versagen einer MTJ-Zelle.
  • Ausgestaltungen der vorliegenden Erfindung erreichen technische Vorteile als eine Referenz-Strom-Quelle, welche besonders nützlich ist beim Erfassen von Strom in einer Speicherzelle wie zum Beispiel einer resistiven Speicher-Einrichtung, um ihren programmierten Zustand zu bestimmen. Ein begrenzender Faktor, welcher oftmals die zuverlässige Bestimmung des programmierten Zustandes einer Speicher-Einrichtung verhindert, ist die Genauigkeit einer Referenz-Strom-Quelle, welche gekoppelt ist mit einem Strom-Komparator in dem Speicherzellen-Zustands-Erfass-Schaltkreis. Eine praktische MRAM-Speicher-Einrichtung enthält eine große Zahl von Speicherzellen, welche mit extrem kleinen Merkmalen entworfen werden müssen, um konkurrenzfähig einen großen Betrag an Speicher auf einer geringen Die-Fläche bereitzustellen. Die extrem kleinen Merkmal-Größen, welche erforderlich sind, und ihre Verteilung über die Fläche des Dies, erzeugen inhärente Zuverlässigkeits- und Ertrags-Probleme und die damit verbundenen engen Design-Spielräume (design margins), welche berücksichtigt werden müssen. Es besteht daher ein Bedarf an ausreichender Schaltkreis-Redundanz in der Referenz-Strom-Quelle, um das zuverlässige Beurteilen des unbekannten programmierten Zustandes einzelner Speicherzellen zu ermöglichen, insbesondere im Hinblick auf die begrenzte Änderung des Device-Widerstandes zwischen programmierten und nicht-programmierten Zuständen, wie zum Beispiel eine Einrichtung, in welcher der Widerstand einer Speicher-Einrichtung, welche programmiert ist zum Speichern einer "0" ("nicht programmiert") und dem Widerstand einer Einrichtung, welche programmiert ist zum Speichern einer "1" ("programmiert"), sich um nicht mehr als einen Faktor zwei ändert. Ansätze gemäß dem Stand der Technik, welche eine geringe Anzahl von Zellen wie zum Beispiel zwei oder vier Zellen verwenden, stellen keine Schaltkreis-Spielräume bereit, welche tolerant sind gegenüber einem Versagen einer einzelnen Zelle oder einer Parameter-Drift.
  • In einer Ausgestaltung der vorliegenden Erfindung wird eine große Anzahl von Speicherzellen verwendet, um einen Referenz-Strom zu liefern durch Summieren einzelner Referenz-Zellen-Ströme und Skalieren des summierten Stromes bis zu einem erforderlichen Strom-Pegel für einen Vergleich mit Strom in einer zu erfassenden Speicherzelle. Vorzugsweise werden mehr als vier Zellen verwendet, um eine Quelle für den Referenz-Strom bereitzustellen, und vorzugsweise ist ein Strom-Spiegel enthalten, um die summierten Referenz-Zellen-Ströme zu skalieren. Vorzugsweise sind die Speicherzellen MTJ-Speicherzellen.
  • Gemäß einer anderen bevorzugten Ausgestaltung der vorliegenden Erfindung ist eine große Anzahl von Referenz-Speicherzellen in einem Array gekoppelt, und der Widerstand des Arrays wird zum Konfigurieren einer Referenz-Strom-Quelle verwendet. Einige der in dem Array gekoppelten Referenz-Speicherzellen sind nicht programmiert, i.e. sie sind eingestellt zum Speichern einer logischen 0, und einige sind programmiert, i.e. sie sind eingestellt zum Speichern einer logischen 1, wobei der Widerstand jeder einzelnen Speicherzelle von ihrem programmierten Zustand abhängt. Vorzugsweise werden mehr als vier Speicherzellen verwendet zum Bilden des Arrays, welches zum Bereitstellen des Referenz-Stromes eingerichtet ist. Der Referenz-Strom der Referenz-Strom-Quelle kann skaliert werden für einen Vergleich mit dem Strom in einer zu erfassenden Speicherzelle. Vorzugsweise ist ein Strom-Spiegel zum Skalieren des Referenz-Stromes enthalten.
  • Gemäß einer anderen bevorzugten Ausgestaltung der vorliegenden Erfindung ist eine magnetische Direktzugriffsspeicher-Einrichtung (Magnetic Random Access Memory Device) konfiguriert unter Verwenden von mehr als vier Speicherzellen in einem Array, derart, dass ein Array-Widerstand bereitgestellt wird, und ein Referenz-Strom wird in Abhängigkeit von dem Array-Widerstand geliefert (sourced). Jede einzelne Speicherzelle leitet einen Strom in Abhängigkeit von ihrem Widerstand, und die Referenz-Strom-Quelle, welche mit dem Array gekoppelt ist, ist zum Erzeugen des Referenz-Stromes konfiguriert. Der so erzeugte Referenz-Strom ist vorzugsweise der Durchschnitts-Strom einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0 (beziehungsweise "nicht programmiert") und dem Strom einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1. Der so erzeugte Referenz-Strom kann skaliert werden ausgehend von dem Durchschnitts-Strom einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0, und dem Strom einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1. Vorzugsweise ist ein Strom-Spiegel zum Skalieren des Referenz-Stromes vorgesehen, und vorzugsweise sind die Speicherzellen MTJ-Speicherzellen.
  • Eine andere Ausgestaltung der vorliegenden Erfindung ist ein Verfahren zum Bereitstellen eines Referenz-Stromes durch Verwenden einer großen Anzahl von Speicherzellen, wobei jede Speicherzelle einen Strom leitet in Abhängigkeit von ihrem programmierten Zustand, Summieren der einzelnen Speicherzellen-Ströme und Skalieren des summierten Stromes bis zu einem benötigten Strom-Pegel zum Erzeugen eines Durchschnitts-Stromes, welcher in der Mitte liegt zwischen dem Strom einer MTJ-Speicherzelle, welche programmiert ist zum Speichern einer logischen 0, und einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1. Vorzugsweise werden mehr als vier Zellen verwendet zum Bereitstellen einer zuverlässigen Quelle für den Referenz-Strom. Das Verfahren umfasst vorzugsweise das Skalieren des summierten Stromes mit einem Strom-Spiegel, und vorzugsweise umfasst das Verfahren das Konfigurieren der Speicherzellen mit MTJs.
  • Das Verfahren kann zum Beispiel verwendet werden, um Strom von einer MTJ-Speicherzelle einer Speicher-Einrichtung wie zum Beispiel der in 1 gezeigten zu erfassen, um ihren programmierten Logik-Zustand zu bestimmen.
  • Eine weitere Ausgestaltung der vorliegenden Erfindung ist ein Array von MTJs, konfiguriert zum Bereitstellen eines einstellbaren Widerstandes zwischen zwei Array-Knoten. Jeder MTJ in dem Array hat einen Übergangs-Bereich (junction area), und mindestens ein MTJ ist mit mindestens einem der Knoten des Arrays gekoppelt. Das Array von MTJs kann Serien- und/oder Parallel-Schaltkreis-Anordnungen aus einer Mehrzahl von MTJs enthalten, um das Einstellen des Widerstandes zwischen zwei Array-Knoten zu gewährleisten, oder es kann nur einen MTJ enthalten. Im Allgemeinen hängt der Widerstand eines MTJ von seinem Übergangs-Bereich und der Geometrie seiner mehreren konstituierenden Schichten ab. In einer bevorzugten Ausgestaltung weisen mindestens zwei MTJs in dem Array unterschiedliche Übergangs-Bereiche auf. In einer weiteren bevorzugten Ausgestaltung sind die MTJs in naher Umgebung zu mindestens einer Strom-Programmier-Trasse (Leiterbahn), welche konfiguriert ist, um eine freie magnetische Schicht mindestens einer MTJ-Zelle mit einer Polarität zu magnetisieren, welche in dieselbe Richtung oder in die entgegengesetzte Richtung eingestellt werden kann wie die magnetische Richtung einer festgelegten magnetischen Schicht in der MTJ-Zelle. In einer bevorzugten Ausgestaltung hängt der Widerstand der MTJ-Zellen ab von der Richtung der magnetischen Polarität der freien Schichten bezogen auf die Richtung der Polarität der festgelegten Schichten. Eine weitere Ausgestaltung der vorliegenden Erfindung stellt mehrere Strom-Programmier-Leiterbahnen bereit, welche konfiguriert sind zum wahlweisen Magnetisieren von freien magnetischen Schichten in ausgewählten MTJ-Zellen mit magnetischen Polaritäten, welche in derselben oder entgegengesetzten Richtung sind wie die magnetischen Polaritäten von festgelegten magnetischen Schichten in den ausgewählten MTJ-Zellen, wodurch der Widerstand des MTJ-Arrays geändert wird. In einer weiteren Ausgestaltung der vorliegenden Erfindung enthält das Array mindestens einen MTJ und mindestens eine Strom-Programmier-Leiterbahn. In einer weiteren Ausgestaltung der vorliegenden Erfindung ist das Array konfiguriert mit einer Anzapfung (tap), welche mit einem dritten Array-Knoten gekoppelt ist. In einer weiteren Ausgestaltung der vorliegenden Erfindung werden die MTJs in dem Array ersetzt durch Einrichtungen, welche abhängen von dem Riesen-Magneto-Widerstands-Effekt (Giant Magneto Resistance Effect) oder einem anderen Effekt, bei dem ein Widerstand von einer magnetisierten Richtung abhängt. In einer weiteren Ausgestaltung ist eine ausreichende Zahl von MTJ-Zellen in dem Array enthalten, so dass der Ausfall einer MTJ-Zelle den eingestellten Wert des Widerstandes nicht wesentlich beeinflusst. In einer weiteren Ausgestaltung ist die Zahl der MTJ-Zellen größer als vier.
  • Eine andere Ausgestaltung der vorliegenden Erfindung ist ein Verfahren zum Einrichten eines Arrays aus MTJs, um einen einstellbaren Array-Widerstand zwischen zwei Array-Knoten bereitzustellen, wobei jede einzelne MTJ einen Übergangs-Bereich aufweist und mindestens eine MTJ mit mindestens einem der Knoten des Arrays gekoppelt ist. Das Verfahren enthält weiterhin das Bereitstellen eines Arrays aus einer Mehrzahl von MTJs unter Verwendung von Serien- und/oder Parallel- Schaltkreis-Anordnungen, um die Einstellung des Array-Widerstandes zu gewährleisten. Das Verfahren enthält weiterhin das Bereitstellen von nur einer MTJ in dem Array. Das Verfahren umfasst das Konfigurieren der MTJs, so dass ihr Widerstand abhängt von den MTJ-Übergangs-Bereichen und der Geometrie der mehreren, die MTJ zusammensetzenden Schichten. In einer bevorzugten Ausgestaltung enthält das Verfahren weiterhin das Bereitstellen von mindestens zwei MTJs in dem Array mit unterschiedlichen Übergangs-Bereichen. In einer bevorzugten Ausgestaltung enthält das Verfahren weiterhin das Anordnen der MTJs in naher Umgebung zu mindestens einer Strom-Programmier-Trasse (Leiterbahn) und das Konfigurieren dieser Trasse zum Magnetisieren einer freien magnetischen Schicht mindestens einer MTJ-Zelle mit einer Polarität, welche in dieselbe oder entgegengesetzte Richtung eingestellt werden kann wie die magnetische Richtung einer festgelegten magnetischen Schicht in der MTJ-Zelle. In einer bevorzugten Ausgestaltung enthält das Verfahren das Konfigurieren der MTJ-Zellen, so dass ihr Widerstand abhängt von der Richtung der magnetischen Polarität der freien Schichten bezogen auf die Richtung der Polarität der festgelegten Schichten. In einer weiteren Ausgestaltung der vorliegenden Erfindung enthält das Verfahren das Bereitstellen von mehreren Strom-Programmier-Leiterbahnen, welche eingerichtet sind zum wahlweisen Magnetisieren von freien magnetischen Schichten in ausgewählten MTJ-Zellen mit magnetischen Polaritäten, welche in derselben Richtung oder in der entgegengesetzten Richtung sind wie die magnetischen Polaritäten von festgelegten magnetischen Schichten in den ausgewählten MTJ-Zellen, wodurch der Widerstand des MTJ-Arrays geändert wird. In einer weiteren Ausgestaltung der vorliegenden Erfindung enthält das Verfahren das Konfigurieren des Arrays mit mindestens einem MTJ und mindestens einer Strom-Programmier-Leiterbahn. In einer weiteren Ausgestaltung der vorliegenden Erfindung enthält das Verfahren das Konfigurieren des Arrays mit einer Anzapfung (tap), welche mit einem dritten Array-Knoten gekoppelt ist. In einer weiteren Ausgestaltung der vorliegenden Erfindung enthält das Verfahren das Ersetzen der MTJs in dem Array durch Einrichtungen, welche abhängen von dem Riesen-Magnetowiderstands-Effekt oder einem anderen Effekt, bei dem ein Widerstand von einer magnetisierten Richtung abhängt. In einer weiteren Ausgestaltung enthält das Verfahren das Bereitstellen einer ausreichenden Anzahl von MTJ-Zellen in dem Array, so dass ein Versagen einer MTJ-Zelle den eingestellten Wert des Array-Widerstands nicht wesentlich beeinflusst. In einer weiteren Ausgestaltung enthält das Verfahren das Bereitstellen von mehr als vier MTJ-Zellen in dem Array.
  • In den Schaltkreis-Beschreibungen hierin kann ein Transistor als mehrere parallel geschaltete Transistoren konfiguriert sein, oder umgekehrt, ohne vom Bereich der vorliegenden Erfindung abzuweichen.
  • Ausgestaltungen der vorliegenden Erfindung, die hierin beschriebenen Verfahren einschließend, können mit verschiedenen resistiven Technologien konfiguriert sein um Speicherzellen zu bilden. Andere Anwendungen der vorliegenden Erfindung, welche eine genaue bzw. zuverlässige Strom-Quelle benötigen oder einen Widerstand, welcher mit resistiven Schaltkreis-Elementen, die von Komponente zu Komponente Schwankungen aufweisen können, konfiguriert werden kann, oder dessen Betrieb kritisch abhängen kann vom Betrieb eines bestimmten resistiven Schaltkreis-Elementes, können von den beschriebenen Techniken profitieren. Insbesondere können andere Speicher-Technologien wie z.B. der Riesen-Magneto-Widerstands-Effekt (Giant Magneto Resistive Effect, GMR), welche von einer Widerstandsänderung abhängen zum Anzeigen eines Logik-Zustands, die vorliegende Erfindung direkt ausnutzen. Die Erfindung kann außerdem verwendet werden in anderen Anwendungen, welche einen genauen Widerstand benötigen oder einen Widerstand, dessen nicht perfekte Zuverlässigkeit den Betrieb eines System-Elementes auf inakzeptable Art und Weise beeinträchtigt.
  • Ausgestaltungen der vorliegenden Erfindung erreichen technische Vorteile als eine Referenz-Strom-Quelle einschließlich einer Speicher-Einrichtung, welche die Referenz-Strom-Quelle enthält. Vorteile von Ausgestaltungen der vorliegenden Erfindung beinhalten eine erhöhte Leistungsfähigkeit und Zuverlässigkeit beim Lesen von in einer Speicher-Einrichtung gespeicherter Information.
  • Kurze Beschreibung der Zeichnungen
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug genommen auf die folgenden Beschreibungen im Zusammenhang mit den begleitenden Zeichnungen, in welchen:
  • 1 eine perspektivische Ansicht eines MTJ-Stapels zeigt;
  • 2 eine Querschnittsansicht einer MRAM-Speicher-Einrichtung, welche einen Auswähl-FET aufweist, zeigt;
  • 3 ein schematisches Diagramm einer Speicherzelle der in 2 gezeigten Speicher-Einrichtung ist;
  • 4a ein Schema eines MRAM-Zellen-Strom-Erfass-Schaltkreises, welcher den Strom von zwei Referenz-Zellen mittelt, ist;
  • 4b ein Schema eines Arrays von Speicherzellen und zwei mit einem Strom-Erfass-Schaltkreis gekoppelten Referenz-Zellen ist;
  • 5 einen Strom-Erfass-Verstärker zeigt, welcher einen Spannungs-Komparator, Bit-Leitungs-Klemm-Einrichtungen und einen veranschaulichenden (illustrativen) Strom-Spiegel zum Vergleich eines Speicherzellen-Stromes mit einem Referenz-Strom, enthält;
  • 6a vier Widerstände zeigt, welche in einer Serien-Parallel-Anordnung gekoppelt sind zum Erzeugen eines Schaltkreises mit einem Äquivalenz-Widerstand an den Anschlüssen N1 und N2;
  • 6b vier Sub-Schaltkreise aus jeweils vier Widerständen zeigt, welche in einer Serien-Parallel-Anordnung gekoppelt sind zum Erzeugen eines Schaltkreises mit einem Äquivalenz-Widerstand an den Anschlüssen N11 und N12;
  • 7 ein Beispiel-Array aus sechzehn Widerständen zeigt, welche in einer Serien-Parallel-Anordnung gekoppelt sind zum Erzeugen eines Äquivalenz-Widerstandes;
  • 8 ein Beispiel-Array aus sechzehn MTJ-Zellen zeigt, welche in einer Serien-Parallel-Anordnung mit Bit-Leitungen gekoppelt sind zum Erzeugen eines Äquivalenz-Widerstandes, welcher der Durchschnitt ist aus dem MTJ-Zellen-Widerstand programmiert in den 0 und 1 Logik-Zuständen;
  • 9a ein Array aus MTJ-Speicherzellen veranschaulicht, welches mit einem Strom-Komparator gekoppelt ist, und eine Mehrzahl von MTJ-Speicherzellen, welche gekoppelt sind zum Bilden einer Referenz-Strom-Quelle;
  • 9b einen Strom-Skalier-Schaltkreis veranschaulicht, welcher zusammen mit der in 9a veranschaulichten Referenz-Strom-Quelle verwendet werden kann; und
  • 10 ein Array aus Tunnel-Magnet-Übergängen veranschaulicht, welche in einer Serien-Anordnung gekoppelt sind mit zugehörigen Programmier-Leiterbahnen.
  • Ausführliche Beschreibung veranschaulichender Ausgestaltungen
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausgestaltungen werden im Folgenden ausführlich diskutiert. Es sollte jedoch wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, welche in einer breiten Vielfalt von spezifischen Zusammenhängen verkörpert werden können. Die diskutierten spezifischen Ausgestaltungen dienen lediglich der Veranschaulichung von spezifischen Arten, die Erfindung herzustellen und zu verwenden, und beschränken nicht den Bereich der Erfindung.
  • Ausgestaltungen der vorliegenden Erfindung werden beschrieben unter Bezug auf bevorzugte Ausgestaltungen in einem spezifischen Zusammenhang, nämlich einer FET-MRAM-Einrichtung, welche eine Referenz-Strom-Quelle enthält. Die Erfindung kann jedoch auch angewendet werden auf resistive Speicher-Einrichtungen und andere Speicher-Einrichtungen, welche einen Strom-Erfass-Verstärker und eine Referenz-Strom-Quelle zum Erfassen des Resistiv-Zustandes von Speicherzellen enthalten. Der Strom-Erfass-Verstärker und die Referenz-Strom-Quelle sind ebenfalls anwendbar in anderen Anwendungen, bei denen ein unbekannter Strom mit einem Referenz-Strom verglichen wird, um den unbekannten Strom auszulesen bzw. zu erfassen.
  • In resistiven Speicher-Einrichtungen wie z.B. MRAMs können Strom-Erfass-Schaltkreise, welche eine Referenz-Strom-Quelle enthalten, verwendet werden, um den Logik-Zustand einer Speicherzelle basierend auf dem Zellen-Widerstand zu erfassen. Ein Strom-Erfass-Verstärker-Schema 11 ist in der Stand-der-Technik-Zeichnung der 4a gezeigt. Gezeigt ist ein Beispiel für ein Strom-Erfass-Schema 11 für eine 1T1MTJ-Speicherzelle, welches das Mitteln der zwei Referenz-Zellen RC1 und RC2 verwendet zum Erzeugen eines Referenz-Stromes an dem invertierenden Eingang des Strom-Erfass-Verstärkers 12. Das Strom-Erfass-Schema 11 weist einen Strom-Erfass-Verstärker 12 und eine mit einem Speicher-Array 16 gekoppelte Spalten-Auswähl-Einrichtung 14 auf. Die in 4a veranschaulichten FETs sind N-Kanal-Einrichtungen.
  • Es ist nur eine Speicherzelle 10 gezeigt; es können jedoch hunderte oder tausende oder mehr Speicherzellen in dem Array 16 sein, um eine Bulk-Speicher-Einrichtung zu bilden. Die Referenz-Zellen RC1 und RC2 befinden sich vorzugsweise in dem Array mit den Speicherzellen 10, alternativ können sich die Referenz-Zellen RC1 und RC2 aber z.B. in einem anderen Array 16 befinden. Die Referenz-Zelle RC1 kann zum Beispiel eine Zelle aufweisen, welche als eine logische 1 programmiert ist, und die Referenz-Zelle RC2 kann eine Zelle aufweisen, welche als eine logische 0 programmiert ist. Jede Bit-Beitung BL, welche eine Speicherzelle 10 enthält, ist mit mindestens einem Spalten-Auswähl-Transistor X2 der Spalten-Auswähl-Einrichtung 14 verbunden. Die Spalten-Auswähl-Einrichtung 14 ist mit dem Erfass-Verstärker 12 verbunden. Der Bit-Leitungs-Klemm-Transistor X3, ein Source-Folger, dessen Gate an die Bit-Leitungs-(BL)-Klemm-Spannung gekoppelt ist, ist gekoppelt mit einem Multiplexer (nicht gezeigt), welcher mit einer Mehrzahl von anderen Speicherzellen gekoppelt ist, jeweils über einen Spalten-Auswähl-Transistor (ebenfalls nicht gezeigt). Zelle 10, RC1 und RC2 befinden sich an Bit- Leitungen, welche durch die Spalten-Auswähl-Einrichtung 14 ausgewählt werden. Diese Zellen sind gezeigt als Beispiele für Zellen an den Bit-Leitungen. Da der Widerstand der Speicherzelle 10 vorzugsweise wesentlich größer ist als der ON-Widerstand der Serien-FET-Schalter wie z.B. Source-Folger X3, klemmt der Source-Folger X3 die Speicherzellen-Spannung effektiv an die BL-Klemm-Spannung abzüglich ungefähr seiner FET-Schwellen-Spannung. Die Speicherzellen-Spannung während eines Lesevorgangs beträgt typischerweise ungefähr 200–300 mV für ein MRAM, welches mit einer 1,8 V Bias-Spannungs-Quelle (nicht gezeigt) arbeitet, kann jedoch niedriger oder höher sein in anderen Anwendungen.
  • Da in 4a Strom-Erfassen verwendet wird, werden die ausgewählten Bit-Leitungen während des Lesevorgangs durch Bit-Leitungs-Klemm-Transistoren X3 auf einem konstanten Potential gehalten. Der Strom-Komparator 18 vergleicht die Ströme der ausgewählten Speicherzelle 10 mit dem gemittelten Strom der Referenz-Zellen RC1 und RC2, mit Strom-Skalierung wie zum Bilden des gemittelten Stromes erforderlich. Die Höhe des Referenz-Zellen-Stromes ist eingerichtet zum Erzeugen des ungefähren Mittelpunktes zwischen dem Strom einer ausgewählten Zelle mit einem logischen "0"-Zustand und einer ausgewählten Zelle mit einem logischen "1"-Zustand, in MRAM-Anwendungen. Alternativ ist es in anderen Anwendungen möglich, dass der Strom-Erfass-Verstärker 12 nur eine Referenz-Zelle verwendet (nicht gezeigt).
  • Eine Lese-Wort-Leitung RWL ist mit dem Gate des Auswähl-Transistors X1 der ausgewählten Zelle 10 gekoppelt. Falls die Lese-Wort-Leitung RWL aktiviert ist, so sind alle Auswähl-Transistoren X1 in dieser Zeile des Speicher-Arrays 16 eingeschaltet. Der Spalten-Auswähl-Transistor X2 der Spalten-Auswähl-Einrichtung 14 wird zum Auswählen der richtigen Bit-Leitung BL verwendet (z.B. die Spalte der ausgewählten Speicherzelle 10). Die Spalten-Auswähl-Einrichtung 14 schaltet die Bit-Leitung BL der ausgewählten Zelle in die Richtung des Erfass-Verstärkers 12. Der Strom-Erfass-Verstärker 12 liest durch Messen des Stromes den Resistiv-Zustand der ausgewählten Zelle 10 aus. Der Strom-Erfass-Verstärker 12 weist einen Strom-Komparator 18 auf, welcher gekoppelt ist mit dem Transistor X3 und den Transistoren X3R1 und X3R2 der Referenz-Pfade für die Referenz-Zellen RC1 und RC2. Der Strom-Erfass-Verstärker 12 erhält während eines Lesevorgangs (read operation) eine konstante Bit-Leitungs-BL-Spannung aufrecht, unter Verwendung der Source-Folger-Klemm-Transistoren X3, X3R1 und X3R2, welche mit dem Signal "BL CLAMP VOLTAGE" gekoppelt sind. Der Strom-Komparator 18 vergleicht den Strom durch den Transistor X3 der ausgewählten Zelle 10 mit dem Mittelwert der Ströme durch X3R1 und X3R2 der Referenz-Zellen, um den Resistiv-Zustand der ausgewählten Zelle 10 zu bestimmen, welche Information als eine digitale bzw. logische "1" oder "0" am Knoten 20 des Strom-Erfass-Verstärkers 12 ausgegeben wird (gekennzeichnet durch "OUT").
  • Das in 4a gezeigte Strom-Erfass-Schema 11 ist unvorteilhaft insofern, als dass die Leistung eines ganzen Arrays von Speicherzellen abhängt von der Genauigkeit des gemittelten Stromes, welcher von den zwei Referenz-Zellen RC1 und RC2 erzeugt wird. Ein Versagen von einer der beiden Referenz-Zellen, einschließlich einer Änderung eines Referenz-Zellen-Stromes über einen bestimmten Pegel hinaus, führt dazu, dass ein zugehöriger Teilbereich eines Speicherzellen-Arrays unbrauchbar wird, was eine erhebliche Zahl von Speicherzellen umfassen kann.
  • Zwei Bit-Leitungen BLRC1 und BLRC2 für die zwei Referenz-Zellen RC1 und RC2 und Spalten-Auswähl-Schalter X2R1, X2R2 sind mit der rechten Seite (dem invertierenden Eingang) des Komparators 18 verbunden, während eine Bit-Leitung und eine große Zahl von Spalten-Auswähl-Schaltern X2 mit der linken Seite (dem nicht-invertierenden Eingang) des Strom- Komparators 18 des Strom-Erfass-Verstärkers 12 verbunden sind. Zum Beispiel kann eine aus 64 Bit-Leitungen von Speicherzellen 10 mit dem nicht-invertierenden Eingang des Strom-Komparators 18 gekoppelt sein, und zwei Bit-Leitungen für Referenz-Zellen können mit dem invertierenden Eingang des Strom-Komparators 18 gekoppelt sein. Aufgrund dieser Asymmetrie ist die kapazitive Last des Erfass-Pfades an dem nicht-invertierenden Eingang des Strom-Komparators 18 sehr verschieden von der kapazitiven Last des Referenz-Pfades an dem invertierenden Eingang des Strom-Komparators 18. Die kapazitive Last umfasst Kapazität der Schalt-Transistoren X3, X3R1 und X3R2, und der Metall-Leitungen, welche durch die Speicherzellen kapazitiv geladen sind, z.B. die Bit-Leitungen BL. Techniken zum Bereitstellen gleicher kapazitiver Last an den Eingängen des Strom-Komparators 18 und dadurch zum Erreichen minimaler Logik-Zustand-Erfass-Zeiten sind beschrieben in der gleichzeitig anhängigen U.S.-Patentanmeldung, Serien-Nr. 10/937,155 (Anwalts-Akten-Nr. 2004 P 50911), auf welche Bezug genommen wird und welche hierin in ihrer Gesamtheit aufgenommen wird.
  • Bezugnehmend nun auf 4b ist ein Array veranschaulicht aus Speicherzellen MTJ11...MTJnm zum Bilden einer MRAM-Speicher-Einrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Komponenten, welche dieselben sind wie jene, welche in 4a veranschaulicht wurden, werden im Interesse der Kürze nicht noch einmal beschrieben. Der Strom-Komparator 18 enthält einen nicht-invertierenden Eingang und einen invertierenden Eingang, sowie einen Ausgangs-Knoten 20, welcher einen Logik-Zustand einer ausgewählten Speicherzelle kennzeichnet. Source-Folger X3, X3R1 und X3R2 klemmen die Spannung der ausgewählten Speicherzelle und die Spannung der zwei Referenz-Zellen RC1 und RC2.
  • Die zu erfassende Speicherzelle ist bestimmt durch eine von einer externen Quelle (nicht gezeigt) zugeteilten Speicherzellen-Adresse, welche dekodiert wird zum Aktivieren eines der Spalten-Auswähl-Signale CS1, ..., CSn und eines der Lese-Wort-Leitungs-Signale RWL1, ..., RWLm. Die Schalter RWLref sind eingefügt, um für Symmetrie in dem Schaltkreis für die Referenz-Zellen RC1 und RC2 zu sorgen. Das aktivierte Spalten-Auswähl-Signal wiederum wählt eine der Bit-Leitungen BL1, ..., BLn aus. Die Mehrzahl von Wort-Leitungen können physikalisch parallel angeordnet sein nahe einer Seite der Speicherzellen. Die Mehrzahl von Bit-Leitungen können ebenfalls physikalisch parallel angeordnet sein und nahe einer anderen Seite der Speicherzellen. Entsprechend sind einer der Transistoren X21, ..., X2n und einer der Transistoren X111, ..., X1n1 aktiviert zum Leiten, wodurch eine bestimmte Speicherzelle zum Erfassen ausgewählt wird. Logik-Schaltkreise zum Wandeln einer Speicherzellen-Adresse in ein bestimmtes Spalten-Auswähl-Signal und ein bestimmtes Lese-Wortleitungs-Signal sind wohlbekannt in der Technik und werden nicht weiter beschrieben.
  • Ein Strom-Erfass-Verstärker einschließlich des Strom-Komparators 18, die Spalten-Auswähl-Einrichtung einschließlich der Schalter CS1, ..., CSn und der Schalter CSref, und der Klemm-Schaltkreis einschließlich der Source-Folger X3, X3R1 und X3R2 bilden einen Strom-Erfass-Schaltkreis wie im obigen unter Bezug auf 4a beschrieben wurde. 4b veranschaulicht daher eine Anordnung zum Erfassen einer ausgewählten Speicherzelle in einem Array aus Speicherzellen für einen Vergleich mit dem Zustand von zwei Referenz-Zellen, wobei das Mitteln von Strömen der zwei Referenz-Zellen RC1 und RC2 verwendet wird zum Erzeugen eines Referenz-Stromes an dem invertierenden Eingang des Strom-Komparators 18.
  • Bezugnehmend nun auf 5 ist ein Strom-Erfass-Verstärker 32 veranschaulicht gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, welcher einen Spannungs-Komparator 34 enthält. Der Strom-Erfass-Verstärker ist konfiguriert zum Vergleichen von Eingangs-Strömen, welche mit Eingängen inputA und inputB gekoppelt sind. Die Drains von Bitleitungs-Klemm-Einrichtungen T1 und T2, welche vorzugsweise Transistoren aufweisen, sind entsprechend mit dem nicht-invertierenden und dem invertierenden Eingang des Spannungs-Komparators 34 gekoppelt. Die Sources der Transistoren T1 und T2 sind entsprechend mit einem ersten Eingangs-Signal-Knoten inputA und einem zweiten Eingans-Signal-Knoten inputB verbunden, wie gezeigt. Es wird angenommen, dass inputB mit der ausgewählten Speicherzelle durch ein Spalten-Auswähl-Signal (Signal COLUMN SELECT in 4a bzw. Signale CS1, CS2, ..., CSn in 4b) verbunden ist, und dass inputA mit Referenz-Zellen verbunden ist, welche ein durchschnittliches Mitten-Strom-Auslesen eines "0" und "1" Logik-Speicher-Zustands erzeugen. Der Referenz-Zellen-Strom wird z.B. an inputA eingegeben und wird von dem Transistor T5 gespiegelt und erzeugt eine Drain-Source-Spannung an dem Transistor T5. Alternativ kann inputA mit einer Speicherzelle verbunden werden, welche den entgegengesetzten Logik-Zustand der ausgewählten Speicherzelle speichert.
  • Klemm-Transistoren T1 und T2 wie in 5 illustriert sind N-Kanal-Source-Folger, obwohl andere Schaltkreis-Anordnungen und andere Transistor-Typen verwendet werden können zum Klemmen einer Speicherzellen-Spannung. Die Gates der Tansistoren T1 und T2 sind verbunden mit einer Referenz-Spannung Vanalog1, welche vorzugsweise konfiguriert ist zum Bereitstellen einer Bit-Leitungs-Klemm-Spannung, wie im obigen unter Bezug auf 4a beschrieben. Die Referenz-Spannung Vanalog1 (entsprechend "BL clamp voltage" in 4a) kann einen Spannungs-Pegel von ungefähr 0,7 Volt aufweisen zum Erzeugen einer Speicherzellen-Spannung von ungefähr 200–300 mV, zum Beispiel, berücksichtigend die FET-Schwellen-Spannung, die Referenz-Spannung Vanalog1 kann jedoch alternativ andere Spannungs-Pegel aufweisen.
  • Der Strom-Erfass-Verstärker 32 in 5 kann optionale Transistor-Schalter T3 und T4 enthalten, welche als Spannungs-Ausgleichs-Einrichtungen arbeiten. Zum Beispiel kann die Source des Transistors T3 mit dem Signal inputB gekoppelt sein, der Drain des Transistors T3 kann mit dem Signal inputA gekoppelt sein, die Source des Transistors T4 kann mit dem invertierenden Eingang des Spannungs-Komparators 34 gekoppelt sein, und der Drain des Tansistors T4 kann mit dem nicht-invertierenden Eingang des Spannungs-Komparators 34 gekoppelt sein. Die Gates der Transistoren T3 und T4 sind mit einem Ausgleichs-Signal EQ gekoppelt. Bevor ein Lesevorgang initiiert wird, werden die Transistoren T3 und T4 aktiviert um sicherzustellen, dass die Eingangs-Signal-Knoten inputA und inputB auf demselben Potential (i.e. ausgeglichen) sind, und ebenfalls um sicherzustellen, dass die Eingänge des Komparators 34 auf demselben Potential ausgeglichen sind. Die Transistoren T3 und T4 werden nach einer kurzen Verzögerung ausgeschaltet, nachdem die Bit-Leitungen verbunden sind und die Speicherzellen bereit sind, um ausgelesen zu werden. Das Verbinden von Bit-Leitungen verursacht gewöhnlich eine gewisse Übergangs-Störung in dem Schaltkreis.
  • Vorteilhafterweise enthält der Strom-Erfass-Verstärker 32 einen Strom-Spiegel 36, welcher vorzugsweise P-Kanal-Transistoren aufweist mit Drains, welche mit den Eingängen des Spannungs-Komparators 34 gekoppelt sind. Der Strom-Spiegel enthält einen ersten Transistor T5, welcher zwischen eine Bias-Spannungs-Quelle VDD und die Klemm-Einrichtung T1 gekoppelt ist, und einen zweiten Transistor T6, welcher zwischen die Bias-Spannungs-Quelle VDD und die Klemm-Einrichtung T2 gekoppelt ist. Eine Beispiel-Spannung für die Bias-Spannungs-Quelle VDD ist 1,8 Volt, jedoch können in Zukunft oder in anderen Designs niedrigere (oder höhere) Spannungen verwendet werden. Die Gates der Transistoren T5 und T6 sind miteinander gekoppelt sowie mit dem Drain des Transistors T5. Der Transistor T5 ist als eine Transistor-Diode konfiguriert. Der Transistor T6 ist daher als eine Transistor-Strom-Quelle konfiguriert.
  • In einer Transistor-Dioden-Konfiguration, falls das Gate eines Transistors, z.B. von Transistor T5, mit dem Drain verbunden ist, und ein Strom an den Drain angelegt ist, so wird eine Spannung an dem Drain entwickelt, und der Transistor zeigt Dioden-artiges Verhalten. Ein Strom, welcher an inputA angelegt wird, durchläuft den Drain des Transistors T5, welcher mit dem Gate des Transistors T5 verbunden ist, wodurch ein Spannungs-Potential zwischen dem Drain und der Source des Transistors T5 erzeugt wird. Es tritt keine ohmsche lineare Last auf wie bei einem Widerstand; vielmehr ähnelt das Verhalten ein wenig dem einer Diode, welche eine nichtlineare Spannungs-Strom-Charakteristik aufweist.
  • Auf der Seite 62 ist die Drain-nach-Source-Spannung des Transistors T1 im Wesentlichen variabel in dem Sinne, dass dieser Spannungsunterschied im Wesentlichen "selbstregelnd" ist, um den Unterschied auszugleichen zwischen der Drain-Spannung des Transistors T5 (am Knoten N1) und dem ungefähr 200–300 mV Potential am Strom-Erfass-Eingang inputA. Auf der Seite 64 jedoch ist die Drain-nach-Source-Spannung des Transistors T6, welcher in Strom-Sättigung arbeitet mit seiner Gate-Spannung bestimmt durch den Transistor T5, sehr stark abhängig von seinem Drain-nach-Source-Strom, welcher nach einem anfänglichen Übergang im Wesentlichen gleich dem Drain-nach-Source-Strom des Transistors T2 sein muss. Der stationäre Drain-nach-Source-Strom des Transistors T6 ist daher im Wesentlichen bestimmt durch den Eingangs-Strom an inputB, da die Transistoren T3 und T4 am Leiten gehindert sind während der MTJ-Messzeit. Daher werden die ungleichen Zellen-Ströme von inputA und inputB umgewandelt in eine große Spannungs-Differenz, welche mit den Eingängen des Komparators 34 gekoppelt ist, insbesondere durch die Drain-nach-Source-Spannung des Transistors T6. Der Spannungs-Komparator 34 nimmt den erheblichen Spannungs-Unterschied wahr, welcher sich aus dem geringen Unterschied der Ströme von inputA und inputB ergibt.
  • Daher wird, falls der inputB-Strom ein wenig höher ist als der inputA-Strom, eine große Spannungs-Veränderung (voltage shift) an dem invertierenden Eingang des Spannungs-Komparators 36 erzeugt, da kein wesentlicher Strom in die Eingangs-Anschlüsse des Spannungs-Komparators 34 hineinfließt. Falls zusätzlicher Strom an dem Drain eines Transistors in Strom-Sättigung angelegt wird, erzeugt eine kleine Veränderung dieses Stromes eine große Veränderung in der Drain-Source-Spannung, was zu einer großen Spannungs-Verstärkung führt. Diese verstärkte Spannung wird durch den invertierenden Eingang des Spannungs-Komparators 34 erfasst. Somit wird vorteilhafterweise ein großer Spannungs-Unterschied zwischen dem invertierenden Eingang und dem nicht-invertierenden Eingang des Spannungs-Komparators 34 erzeugt, sogar, wenn der Stromunterschied zwischen inputA und inputB gering ist.
  • Vorzugsweise haben die Transistoren T5 und T6 dieselben Abmessungen, dieselbe Geometrie und dieselbe Ausrichtung, und weisen denselben Transistor-Typ auf, wenn eine gleiche Skalierung erforderlich ist für die Eingangs-Ströme inputA und inputB. Darüber hinaus können, wie in der Technik wohlverstanden ist, die Ströme in einem Strom-Spiegel skaliert werden, wie es erforderlich sein kann für ein bestimmtes Schaltkreis-Design, durch Skalieren der Flächen der entsprechenden Transistoren zum Erzeugen eines skalierten Strom-Spiegel-Ader-Stromes. Vorzugsweise sollten die Betriebsbedingungen der beiden Transistoren T5 und T6 ähnlich (oder skaliert) sein zum Erreichen eines idealen (oder skalierten) Strom-Spiegelungs-Verhaltens.
  • Die Transistoren T5 und T6 verstärken somit den Spannungsunterschied an dem ersten und zweiten Eingang, inputA und inputB, des Spannungs-Komparators 34, wodurch eine beträchtliche Ausgang-Spannung erzeugt wird an dem Knoten "OUT", welcher einen Logik-Zustand der ausgewählten Speicherzelle darstellt. Somit können geringe Unterschiede in den Strömen erfasst werden in den Seiten 62 und 63 des Strom-Erfass-Verstärkers aufgrund von kleinen Änderungen in dem Speicherzellen-Widerstand, da er von dem Zustand der Speicherzelle abhängt. Die Transistoren T5, T6, T7 und T8 weisen vorzugsweise PMOS-Transistoren auf, und können alternativ NMOS-Transistoren aufweisen, als Beispiele. Optionale Ausgleichs-Schalter (equalization switches) T3 und T4 können in dem Strom-Erfass-Verstärker enthalten sein und direkt an inputA und inputB und an dem nicht-invertierenden und invertierenden Eingang der Komparator-Stufe 34 des Erfass-Verstärkers 32 platziert sein.
  • Somit ist der in 5 veranschaulichte Strom-Erfass-Schaltkreis konfiguriert, um gleiche Spannungen an die Speicherzellen anzulegen mithilfe der Klemm-Transistoren, dadurch vermeidend ein Ändern der Ladung von unbekannter parasitärer Kapazität außerhalb des (external to) Strom-Erfass-Verstärkers, und um eine hohe Empfindlichkeit (Sensitivität) auf geringfügige Änderungen in dem erfassten Widerstand einer Speicherzelle zu gewährleisten mithilfe eines Strom-Spiegels, welcher gekoppelt ist mit den Drains der Source-Folger-Klemmen.
  • Die Genauigkeit des in 5 veranschaulichten Strom-Spiegels 36 kann verbessert werden durch Stapeln einer zusätzlichen optionalen Kaskode-Einrichtung in Serie mit dem Transistor T6. Die gleichzeitig anhängige US-Patentanmeldung, Serien-Nr. 10/326,367 (die '367-Anmeldung), wie vorhergehend referenziert und hierin eingeschlossen, beschreibt Schaltkreis-Techniken zum Einfügen einer Kaskode-Einrichtung in den Strom-Spiegel. Eine Kaskode-Einrichtung kann in den Schaltkreis eingefügt werden, um gleichartige Betriebsbedingungen in den Strom-Spiegel-Transistoren auf beiden Seiten davon herzustellen, wodurch seine Genauigkeit und sein kapazitives Verhalten verbessert werden. Somit kann ein Erfass-Verstärker, welcher eine Kaskode-Einrichtung enthält, Strom-Erfass-Geschwindigkeits-Vorteile aufweisen.
  • Die Strom-Erfass-Verstärker, wie oben beschrieben, hängen für ihren Speicher-Erfass-Betrieb von einer Referenz-Strom-Quelle ab, welche konfiguriert ist, dass sie eine oder zwei MTJ-Zellen verwendet. Es wird verstanden, dass ein Referenz-Strom, welcher zum Erfassen eines MTJ-Zellen-Logik-Speicher-Zustandes erzeugt wird, mit ausreichender Genauigkeit erzeugt werden muss, so dass angemessene Fehler-Spannen (error margins) eingehalten werden für die geringen Änderungen in dem MTJ-Widerstand bedingt durch die zwei möglichen Logik-Zustände des Speicherns einer 0 oder einer 1, und weiterhin, dass diese Fehler-Spannen ebenfalls erwartete Schwankungen in den MTJ-Betriebs-Parametern einschließen, welche bedingt sind durch Herstellungs-Schwankungen ebenso wie MTJ-Betriebs-Spannungs-Schwankungen. Daher, falls eine MTJ-Zelle, welche zum Bereitstellen eines Referenz-Stromes konfiguriert ist, versagt oder anderweitig einen veränderten Zellen-Widerstand liefert, kann das gesamte damit verbundene Speicher-Segment, welches mit diesem Referenz-Strom erfasst wird, nicht verlässlich erfasst werden, und entsprechend wird das gesamte damit verbundene Speicher-Segment ebenfalls als ausgefallen erscheinen.
  • Eine Referenz-Strom-Quelle, welche konfiguriert ist gemäß der vorliegenden Erfindung zum Gewährleisten verbesserter Referenz-Strom-Genauigkeit, verbesserter Zuverlässigkeit und verbesserter Unanfälligkeit (Immunität) gegenüber Herstellungs-Schwankungen, enthält eine große Zahl von Referenz-Zellen, mehr als vier, welche gemeinsam zusammengefasst sind zum Erzeugen eines Referenz-Strom-Outputs. Vorzugsweise sind 64 oder mehr Referenz-Zellen zusammengefasst. Die Referenz-Strom-Quelle kann so konfiguriert sein, dass sie eine Serien-Parallel-Kombination von MTJ-Zellen verwendet, oder, alternativ, kann sie konfiguriert sein, indem die Outputs von mehr als vier einzelnen Strom-Quellen zusammengefasst werden, wobei jede Strom-Quelle eine unterschiedliche MTJ-Zelle enthält.
  • Gemäß der vorliegenden Erfindung sind Schaltkreis-Komponenten in einem Netzwerk angeordnet, so dass die Anschluss-Eigenschaften des Netzwerks relativ unempfindlich sind gegenüber einer Änderung in dem Wert einer einzelnen Komponente. In 6a ist ein Widerstands-Netzwerk 600 gezeigt mit Anschlüssen N1 und N2, konfiguriert mit vier Widerständen R601, R602,... , R604 mit Widerstands-Werten R0, R0, R1, und R1; diese Widerstands-Werte entsprechen den idealen Widerständen von MTJ-Speicherzellen, welche entsprechend programmiert sind mit Logik-Zuständen 0, 0, 1, und 1. Es kann leicht gezeigt werden, dass der Widerstand des Netzwerkes 600 an den Anschlüssen N1 und N2 der Mittelwert ist aus den Widerständen R0 und R1, i. e. (R0 + R1)/2 . Falls ein einzelner Widerstand verwendet wird zum Einstellen des Stromes, welcher von einer Referenz-Strom-Quelle erzeugt wird, gibt es eine Eins-zu-Eins-Auswirkung einer Änderung des Widerstandswertes des Widerstandes auf den Ausgangsstrom von dem Referenz-Strom, i.e. eine 1%-Änderung im Widerstand führt zu einer 1%-Änderung im Strom. Jedoch wird für das Widerstands-Netzwerk 600 der Eins-zu-Eins-Effekt näherungsweise um einen Faktor vier reduziert, i.e. eine 1%-Änderung im Widerstandswert von einem Widerstand führt zu einer 1/4%-Änderung im Strom einer Referenz-Strom-Quelle, welche das Netzwerk 600 verwendet. Es wird verstanden, dass die Platzierungs-Ordnung der vier Widerstände in dem Netzwerk 600 ebenso wie seine spezielle Serien-Parallel-Konfiguration geändert werden können, um dasselbe Ergebnis zu erreichen.
  • In 6b ist ein Widerstands-Netzwerk 650 gezeigt, bei dem jeder der vier Widerstände R601, R602, ... , R604 ersetzt worden ist durch ein Widerstands-Sub-Netzwerk, wie z.B. durch die vier Widerstände R611, ..., R614 etc., bis R644. Falls der Widerstandswert von einem Widerstand in dem Widerstands-Netzwerk 650 geändert wird, wird die Änderung des Widerstandes an den Anschlüssen N11 und N12 näherungsweise um einen Faktor 16 reduziert, i.e. eine 1%-Änderung in dem Widerstandswert von einem Widerstand führt näherungsweise zu einer 1/16%-Änderung im Strom von einer Referenz-Strom-Quelle, welche das Netzwerk 650 verwendet. Der Vorgang des Ersetzens von einzelnen Widerständen durch ein Widerstands-Netzwerk kann fortgesetzt werden zum Konfigurieren von Netzwerken mit 64, 256, 1024, etc. Widerständen. Natürlich können Widerstands-Netzwerke konfiguriert sein mit einer Zahl von Widerständen anders als ganzzahligen Potenzen von 2 wie oben veranschaulicht, wobei ein Skalieren von Widerstands- oder anderen Schaltkreis-Parametern verwendet wird zum Erreichen derselben Widerstands-Mittelungs- und Desensibilierungs-Effekte. Außerdem kann die spezielle Serien-Parallel-Konfiguration des Netzwerkes verändert werden zum Erreichen desselben Ergebnisses.
  • Die Reduzierung in der Empfindlichkeit der Anschluss-Eigenschaften eines Widerstands-Netzwerkes wie z.B. des in 6b gezeigten Widerstands-Netzwerkes 650 kann veranschaulicht werden durch Betrachten der Auswirkung eines Widerstands-Versagens durch Kurzschluss, i.e. im Wesentlichen einen Null-Widerstand aufweisend. Es kann leicht gezeigt werden, dass die relative Änderung des Widerstandes, welcher an den End-Anschlüssen wie z.B. N11 und N12 des Widerstands-Netzwerkes 650 gemessen wird, für ein Widerstands-Versagen durch Kurzschluss ungefähr MR/n beträgt, wobei n die Anzahl von Widerständen in dem Netzwerk ist und MR der relative Unterschied zwischen R0 und R1, i.e. MR = (R1 – R0)/R0. Zum Beispiel weist ein 64-Widerstands-Netzwerk einen um näherungsweise 0,6% geänderten Anschluss-Widerstand auf, falls ein Widerstand durch Kurzschluss ausfällt. Weiterhin verändert sich die Änderung des Anschluss-Widerstandes eines Widerstands-Netzwerkes unter Berücksichtigung der statistischen Schwankungen seiner einzelnen Widerstände umgekehrt als die Quadratwurzel der Anzahl von Widerständen, und direkt als die Standardabweichung des Widerstandswertes von einzelnen Widerständen. Somit kann die Anzahl von Speicherzellen, welche ein Widerstands-Netzwerk bilden für eine Referenz-Strom-Quelle, welche die Änderung von einzelnen Speicherzellen oder sogar vollständige Ausfälle von einzelnen Referenz-Zellen aufnimmt, leicht ausgewählt werden im Hinblick auf zulässige Referenz-Strom-Fehler-Spannen für einen zufriedenstellenden Betrieb einer Speicher-Einrichtung.
  • Bezugnehmend nun auf 7 ist ein Beispiel-Widerstands-Netzwerk 700 veranschaulicht, welches gebildet ist gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung. Das Netzwerk 700 enthält sechzehn Widerstände R711, ... R744, welche in einer Serien-Parallel-Anordnung gekoppelt sind, wobei die acht Widerstände R711, R712,... , R714 und R731, R732,... , R734 jeweils den Widerstand von einer Speicherzelle darstellen, welche programmiert ist zum Speichern einer logischen 0, und die acht Widerstände R721, R722,... , R724 und R741, R742,... , R744 jeweils den Widerstand von einer Speicherzelle darstellen, welche programmiert ist zum Speichern einer logischen 1. Es kann leicht gezeigt werden, dass der Widerstand des Netzwerkes an den Anschlüssen N21 und N22 der Durchschnitts-Widerstand ist von zwei Speicherzellen, eine programmiert zum Speichern einer logischen 0 und eine programmiert zum Speichern einer logischen 1.
  • Bezugnehmend nun auf 8 ist ein Array 800 veranschaulicht aus MTJ-Speicherzellen, welche mit Bit-Leitungen BL1, ..., BL8 gekoppelt sind, gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung. Die Speicherzellen sind in einer Schaltkreis-Konfiguration angeordnet, den in 7 veranschaulichten Widerständen entsprechend, i.e. in dieser Beispiel-Anordnung repräsentieren die Widerstände R11, ..., R14 und die Widerstände R31, ..., R34 den Widerstand von Speicherzellen, welche eine logische 0 speichern, und die Widerstände R21, ..., R24 und die Widerstände R41, ..., R44 repräsentieren den Widerstand von Speicherzellen, welche eine logische 1 speichern. Die Bit-Leitungen BL1, ..., BL8 können auf abwechselnden (alternierenden) Metall-Ebenen auf einem Halbleiter-Die mit intermetallischen Kontakten wie zum Beispiel TaN gebildet sein, wie es gut verstanden ist in der Technik, und jeder einzelne MTJ ist mit zwei Bit-Leitungen elektrisch gekoppelt, wie in der Figur gezeigt. In einer bevorzugten Ausgestaltung sind die Bit-Leitungen BL1, BL4, BL5 und BL8 auf einer Schicht gebildet, und die Bit-Leitungen BL2, BL3, BL6 und BL7 sind auf einer anderen Schicht gebildet.
  • Der Widerstand an den Anschlüssen N21 und N22 des Widerstands-Netzwerkes, welches durch das Array 800 gebildet ist, ist der Durchschnitts-Widerstand von zwei Speicherzellen, eine programmiert zum Speichern einer logischen 0 und eine programmiert zum Speichern einer logischen 1. Wie oben im Zusammenhang mit 6b beschrieben, ist die Schwankung des Widerstandes an den Anschlüssen N21 und N22 in 8 wesentlich reduziert im Hinblick auf ein mögliches Speicherzellen-Versagen oder eine Speicherzellen-Parameter-Verschiebung durch das Einbeziehen einer großen Anzahl von Speicherzellen. Die in 8 veranschaulichten 16 Zellen sind lediglich eine beispielhafte Anzahl, ebenso wie die spezielle Serien-Parallel-Schaltkreis-Konfiguration. Das in 8 veranschaulichte Netzwerk kann verwendet werden als eine zuverlässige und genaue Strom-Referenz für einen Strom-Erfass-Verstärker, wobei die einzelnen MTJ-Zellen-Widerstände wie zum Beispiel die Widerstände RC1 und/oder RC2, welche in den 4a und 4b gezeigt sind, ersetzt werden. Auf diese Weise kann das Erfordernis einer Schaltkreis-Anpassung zum Berücksichtigen von Herstellungs-Schwankungen wesentlich reduziert oder eliminiert werden, wodurch End-Produkt-Kosten reduziert werden. Wie in der Technik wohlbekannt ist, können andere Serien-Parallel-Schaltkreis-Konfigurationen verwendet werden zum Reduzieren der Empfindlichkeit eines Schaltkreises gegenüber Ausfällen von einer oder mehreren Komponenten oder gegenüber einer Drift von einem oder mehreren Komponentenparametern. Entsprechend sind andere Muster von 0'en und 1'en und andere Zusammenschaltungs-Anordnungen zum Bereitstellen eines Netzwerkes mit einer großen Anzahl von Zellen, welche eine Referenz-Strom-Quelle bereitstellen, welche unempfindlich ist auf die Parameter oder den funktionalen Zustand einer einzelnen Zelle, hierin bedacht und liegen durchaus innerhalb des breiten Bereiches der vorliegenden Erfindung.
  • Jedes offene Ende einer Bit-Leitung in 8 ist gekoppelt mit einem Strom-Treiber (nicht gezeigt), welcher wahlweise einen Strom in eine der Richtungen entlang einer Bit-Leitung leiten kann zum "Schreiben" des Zustandes der Referenz-Speicherzellen. Falls jede der zu einer Speicherzelle benachbarten zwei Bit-Leitungen einen Strom führt, werden die damit verbundenen Magnetfelder überlagert, wodurch im Wesentlichen das Magnetfeld einer einzelnen stromführenden Bit-Leitung verdoppelt wird und ein zuverlässiger Schreib-Betrieb für die Speicherzellen in dieser Spalte resultiert. Diese Feld-Verstärkung (field enhancement) vermeidet das "Halb-Auswahl"-Problem ("half select" problem), welches gewöhnlich auftreten kann während eines Zellen-Schreib- Betriebes für eine einzelne ausgewählte Zelle. Das Design eines Schreib-Prozesses muss die Zellen-Position, Zellen-Konfiguration und Magnetfeld-Schwankungen berücksichtigen, wenn eine Zelle nur von einer stromführenden Wortleitung und einer einzelnen Bit-Leitung beschrieben wird. Somit kann das Halb-Auswahl-Fehler-Problem, welchem man gewöhnlich bei einzelnen Zellen begegnet, vermieden werden durch ein Schema des Beschreibens aller Zellen in einer vertikalen Spalte mit demselben Zustand, wie in 8 angedeutet, wodurch Betriebs-Spannen erhöht werden.
  • Die in 8 gezeigte Array-Struktur zum Erzeugen eines Referenz-Stromes würde vorzugsweise auf demselben Die platziert wie die Speicherzellen, welche funktionsgemäß die Speicher-Daten speichern, wodurch Temperatur-Verfolgung ebenso wie ein Abgleich der Parameter-Schwankungen, welchen man normalerweise während der Die-Fertigung begegnet, gewährleistet sind. Man kann sogar einen Teil des regulären Speicherzellen-Arrays verwenden zum genaueren Parameter-Verfolgen. Das Anordnen des Referenz-Strom-Arrays außerhalb des Chips (off-chip) ist eine funktionsfähige jedoch weniger bevorzugte Anordnung.
  • Eine Anpassung an die Bias-Spannungs-Quelle, welche das Widerstands-Netzwerk 800 versorgt, kann erforderlich sein zum Erzeugen eines genauen Referenz-Zellen-Widerstandes, unter Berücksichtigung, wie zuvor angedeutet, dass der Widerstand einer programmierten oder nicht-programmierten (unprogrammierten) MRAM-Zelle abhängt von einer angelegten Zellen-Spannung. Da viele MTJ-Referenz-Zellen effektiv in Serie geschaltet sind, wird jede einzelne Zelle dementsprechend mit einer reduzierten Bias-Spannung versorgt. Außerdem reduziert der endliche Widerstand von jedem Serien-Schalter, z.B. den Serien-Schaltern X2R2 und X3R2 in 4a, ebenfalls die Bias-Spannung, welche an eine einzelne Speicherzelle angelegt ist. Daher kann vorzugsweise ein gewisses Zugeständnis gemacht werden, entweder an die Bias-Spannung oder an das Skalieren des so bereitgestellten (gesourceten) Referenz-Stromes, um Speicherzellen-Spannungs-Unterschiede von der Spannung der Datenzellen, welche ausgelesen werden, zu berücksichtigen. Ein Verfahren zum Bereitstellen einer geeigneten Referenz-Zellen-Spannung enthält das Skalieren von Transistor-Schaltern wie zum Beispiel FETs in Serie mit dem Widerstands-Netzwerk 800, das Parallelschalten ihrer Gates und das Kontrollieren der Gates dieser FETs, vorzugsweise mit einem gemeinsamen Signal.
  • Bezugnehmend nun auf 9a ist ein Array von Speicherzellen MTJ11...MTJnm dargestellt gemäß einer Ausgestaltung der vorliegenden Erfindung. Im Interesse der Kürze werden Komponenten, welche dieselben sind wie diejenigen, welche in 4b veranschaulicht wurden, nicht noch einmal beschrieben. 9a stellt eine Anordnung dar zum Erfassen einer ausgewählten Speicherzelle in einem Array von Speicherzellen für einen Vergleich mit den Zuständen von einer großen Anzahl N von Referenz-Zellen unter Verwendung des Mittels von Strömen der Mehrzahl von Referenz-Zellen RC1, RC2, ..., RCN zum Erzeugen eines Referenz-Stromes an dem invertierenden Eingang des Strom-Komparators 18. Die Anzahl N an Referenz-Zellen ist größer als vier; vorzugsweise beträgt die Anzahl an Referenz-Zellen mindestens 64. Eine geringe Anzahl von Referenz-Zellen wie zum Beispiel vier ist unzureichend, um gegen ein Versagen einer Referenz-Zelle oder eine erhebliche Drift eines Parameters wie zum Beispiel des Zellen-Widerstandes zu schützen. 9a stellt daher eine Anordnung dar zum Erfassen einer ausgewählten Speicherzelle in einem Array von Speicherzellen für einen Vergleich mit dem Zustand von vielen Referenz-Zellen unter Verwendung des Mittelns von ihren Strömen durch eine Strom-Summier-Anordnung zum Erzeugen eines Referenz-Stromes an dem invertierenden Eingang des Strom-Komparators 18.
  • Es kann erforderlich sein, dass der Strom von einer Anzahl von Referenz-Zellen skaliert wird für einen Vergleich mit dem Strom von einer einzelnen Speicherzelle, welche ausgelesen wird, in Abhängigkeit von der speziellen Schaltkreis- bzw. Device-Konfiguration. Falls es erforderlich ist, dass der Referenz-Strom für eine spezielle Anwendung skaliert wird, kann ein Schaltkreis zum Skalieren des Referenz-Zellen-Stromes gebildet werden, zum Beispiel durch Koppeln eines komplementären Paares von Strom-Spiegeln zwischen eine Bias-Spannungs-Quelle, VDD, wie zum Beispiel 1,8 Volt und Masse, GND, wie in 9b dargestellt. Der Strom-Skallier-Schaltkreis 950 in 9b enthält einen P-Kanal-Strom-Spiegel 96, welcher konfiguriert ist mit den P-Kanal-Transistoren T91 und T92, sowie einen N-Kanal-Strom-Spiegel 97, welcher konfiguriert ist mit den N-Kanal-Transistoren T93 und T94. Das Design von Strom-Spiegeln ist wohlbekannt in der Technik, und Strom-Spiegel können entworfen werden zum Bereitstellen eines skalierten Ausgangsstromes, zum Beispiel durch Skalieren des Verhältnisses der Flächen der Komponenten-Transistoren. Somit gibt es zwei Möglichkeiten für das Strom-Skalieren unter Verwendung des Strom-Skalier-Schaltkreises 950. Eine besteht in dem Skalieren des Flächenverhältnisses von den Transistoren T91 und T92, und die andere besteht in dem Skalieren des Flächenverhältnisses von den Transistoren T93 und T94. Der Netto-Strom-Skalierfaktor für die Kombination der beiden Strom-Spiegel ist das Produkt des Skalierungsfaktors für jeden einzelnen Strom-Spiegel. Die Schaltkreis-Knoten N91 und N92 in 9b werden in den Schaltkreis aus 9a eingesetzt durch Öffnen des Schaltkreis-Pfades in 9a zwischen den Knoten N91 und N92.
  • Andere Variationen dieser im obigen beschriebenen Techniken können innerhalb des breiten Bereiches der vorliegenden Erfindung verwendet werden zum Reduzieren der Empfindlichkeit einer Referenz-Strom-Quelle auf die Parameter oder den funktionalen Zustand von einer oder mehreren Speicherzellen. Diese enthalten, sind jedoch nicht beschränkt auf, das Konfigurieren einer beträchtlichen Anzahl von Strom-Quellen, jede einzelne verwendend eine Speicherzelle, welche entweder eine logische 0 oder eine logische 1 speichert, und das Summieren der Strom-Quellen-Ströme. Der Strom-Summier-Vorgang kann durchgeführt werden, wie in der Technik wohlbekannt ist, mit Hilfe eines Stromspiegels, wobei die Flächen der Stromspiegel-Transistoren skaliert sind zum Bereitstellen eines Ausgangsstromes in der Mitte zwischen einer Speicherzelle, welche entweder eine logische 0 oder eine logische 1 speichert. Summier-Vorgänge können ebenfalls mit Operations-Verstärkern durchgeführt werden, wie in der Technik wohlverstanden ist.
  • Bezugnehmend nun auf 10 ist ein Array von MTJ-Zellen dargestellt mit einem einstellbaren Widerstand gemäß einer Ausgestaltung der vorliegenden Erfindung. Das Array wird gebildet, indem die MTJ-Zellen MTJ1m, MTJ2m, ..., MTJnm mit den Knoten N100 und N101 in Serie geschaltet werden. Durch das selektive Programmieren der magnetischen Polarität der freien magnetischen Schicht jeder einzelnen Zelle kann ein einstellbarer Widerstand an den Knoten N100 und N101 erzeugt werden. Der maximale Widerstand an den Knoten N100 und N101 tritt auf, wenn die magnetische Richtung von jeder einzelnen freien Zelle in eine Richtung gerichtet ist, welche entgegengesetzt ist zu der magnetischen Richtung von jeder einzelnen zugehörigen festgelegten Schicht. Der maximale Widerstand an den Knoten N100 und N101 ist die Summe der maximalen Widerstände von den Zellen in dem Array. Der minimale Widerstand tritt auf, wenn die magnetischen Richtungen der freien und festgelegten Schichten dieselben sind, und ist die Summe der minimalen Widerstände von den Zellen in dem Array.
  • Die Widerstands-Schrittweite ist die Widerstandsänderung von einer Zelle. Somit kann die maximale Widerstandsänderung an den Knoten N100 und N101 von der Größenordnung von 20% erzeugt werden, unter der Annahme, dass die mit einer Zelle erreichbare Widerstandsänderung 20% beträgt. Natürlich kann eine höhere prozentuale Änderung des Arrays erreicht werden, falls das Design der MTJs so ist, dass sie einzeln eine höhere prozentuale Widerstandsänderung aufweisen.
  • Die Flächen der MTJ-Zellen in dem in 10 dargestellten Array müssen nicht identisch sein. Eine Reihe von MTJ-Zellen-Flächen kann gewählt werden für das Array-Design zum Gewährleisten eines geeigneten Gesamt-Array-Widerstand ebenso wie eine angemessen feine Einstellungs-Granularität. Eine größere MTJ-Fläche führt gewöhnlich zu einem im Verhältnis geringeren MTJ-Widerstand. Zusätzlich kann eine geeignet große Anzahl von MTJs in dem Array enthalten sein zum Gewährleisten einer niedrigen Spannung über jeden einzelnen MTJ hinweg oder zum Reduzieren der Empfindlichkeit des eingestellten Widerstandes auf das Versagen von einer MTJ-Zelle. Vorzugsweise sind mehr als vier MTJ-Zellen in dem Array enthalten. Wenn die Spannung über jeden einzelnen MTJ hinweg erhöht wird, nimmt sein Widerstand im Allgemeinen ab, ebenso wie die prozentuale Änderung des Widerstandes zwischen dem programmierten und unprogrammierten Zustand. Ein Betriebs-Bereich für MTJs ist typischerweise wenige Millivolt bis mehrere hundert Millivolt. Niedrigere MTJ-Spannungen wie zum Beispiel 10 Millivolt werden im Allgemeinen bevorzugt, um eine höhere prozentuale Änderung des Widerstandes zu gewährleisten.
  • Das Array von MTJ-Zellen, welches in 10 dargestellt ist, enthält einen optionalen Knoten N102. Solch ein Knoten kann verwendet werden zum Bilden eines einstellbaren, nichtflüchtigen Spannungs-Teilers wie zum Beispiel eines Potentiometers. Da alle MTJs in dem Array eine vergleichbare Betriebs-Temperatur haben werden, kann ein ziemlich genaues Widerstands-Tracking der beiden Abschnitte des Spannungs-Teilers mit Temperatur-Änderungen und Schwankungen über Fertigungs-Lose hinweg erreicht werden. Im Allgemeinen nimmt der Widerstand von TMR-Einrichtungen ab, wenn die Temperatur ansteigt, und der Widerstand von GMR-Einrichtungen nimmt zu, wenn die Temperatur ansteigt. Dennoch kann das Widerstands-Verhältnis in einem Spannungs-Teiler über einen Temperaturbereich einigermaßen genau sein. Die umgekehrten (inversen) temperatur-abhängigen Widerstands-Effekte dieser Einrichtungen, einschließlich des gewöhnlichen Anstiegs des Widerstandes von anderen Einrichtungen, welche Metalle oder Halbleiter verwenden, bieten eine Design-Option zum Kompensieren eines temperaturabhängigen Widerstandes durch das Einbeziehen mehrerer Device-Technologien in dem Schaltkreis zum Bereitstellen eines Widerstandes, wie in der Technik wohlverstanden ist.
  • Obwohl das in 10 dargestellte Array von MTJ-Zellen eine Serien-Schaltkreis-Anordnung ist, liegen andere Schaltkreis-Anordnungen, einschließlich Parallel-Anordnungen der MTJ-Zellen und eine Kombination aus Serien und Parallel-Anordnungen der MTJ-Zellen, innerhalb des breiten Bereiches der vorliegenden Erfindung und können vorteilhaft verwendet werden. Die Serien-Parallel-Anordnungen von MTJ-Zellen, welche in den 6a, 6b und 7 dargestellt sind, sind ohne Beschränkung beispielhafte alternative Schaltkreis-Anordnungen. Verschiedene Schaltkreis-Konfigurationen können genutzt werden, um feinere oder gröbere Einstellungen des Array-Widerstandes ebenso wie der Spannung, welche jeder einzelne MTJ-Übergang aushalten muss, bereitzustellen. Außerdem kann die Lage einer Anzapfung zum Bilden eines Spannungs-Teilers, falls erforderlich, an irgendeinem der internen Schaltkreis-Knoten des MTJ-Arrays platziert werden.
  • Jeder einzelne MTJ in dem Array ist programmierbar, indem ein geeigneter Strom in den zugehörigen Leiterbahnen Line 1, Line 2, ..., Line n bereitgestellt wird. Wie in der Technik wohlverstanden ist, muss der Programmier-Strom ausreichend sein in Stärke und Dauer, um die Magnetisierungs-Richtung einer freien Schicht einzustellen, ohne dass die magnetische Richtung der zugehörigen festgelegten Schicht wesentlich gestört wird. Alternativ kann das Programmieren der freien Schicht durchgeführt werden mit zwei oder mehr stromführenden Leiterbahnen, welche z.B. gebildet werden können, indem selektiv Aluminium-Trassen benachbart zu der ausgewählten Zelle unter Verwendung von Foto-Ätz-Techniken abgeschieden werden, wie in der Technik wohlverstanden ist. Im Allgemeinen kann daher der Widerstand der Elemente eines MTJ-Arrays programmiert werden unter Verwendung MRAM-artiger Strom-Programmier-Techniken, wie beschrieben ist mit Bezug auf die 1, 2, 4a, 4b, 8, 9a und 10. Zum Beispiel können sie ohne Beschränkung programmiert werden mit gekreuzten Wort-Leitungen und Bit-Leitungen, oder mit einer einzelnen Strom-Programmier-Leitung, oder mit mehreren parallelen Strom-Programmier-Leitungen, welche über oder unter dem MTJ liegen, um den kritischen Umschalt-Strom zu erzeugen. Im Allgemeinen können die stromführenden Programmier-Leiterbahnen in einer Mehrzahl von Schichten liegen.
  • Obwohl Ausgestaltungen der vorliegenden Erfindung und ihrer Vorteile ausführlich beschrieben worden sind, sollte es verstanden werden, dass vielfältige Änderungen, Ersetzungen und Neuerungen hierin gemacht werden können, ohne vom Geist und Bereich der Erfindung, wie durch die angehängten Ansprüche definiert, abzuweichen. Zum Beispiel wird es von denjenigen mit dem Fachgebiet-Vertrauten leicht verstanden werden, dass die Schaltkreise, Schaltkreis-Elemente und Strom-Erfass-Anordnungen, welche hierin beschrieben sind, verändert werden können, unter Verbleiben innerhalb des Bereiches der vorliegenden Erfindung, einschließlich anderer Technologien, welche einen Präzisions- bzw. zuverlässigen Widerstand erfordern, wie zum Beispiel eine Speicher-Technologie, welche den GMR-Effekt verwendet.
  • Darüber hinaus ist es nicht beabsichtigt, dass sich der Bereich der vorliegenden Erfindung auf die speziellen Ausgestaltungen des Prozesses der Maschine, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Schritte beschränkt, welche in der Beschreibung genannt sind. Wie der Durchschnittsfachmann der Offenbarung der vorliegenden Erfindung leicht entnehmen kann, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellungsverfahren, Materialzusammensetzungen, Mittel, Verfahren oder Schritte, welche zur Zeit existieren oder später entwickelt werden, und welche im Wesentlichen dieselbe Aufgabe erfüllen oder im Wesentlichen dasselbe Ergebnis erreichen wie die entsprechenden Ausgestaltungen, die hierin beschrieben sind, benutzt werden. Demgemäß ist beabsichtigt, dass die beigefügten Ansprüche innerhalb ihres Bereiches solche Prozesse, Maschinen, Herstellungsverfahren, Materialzusammensetzungen, Mittel, Verfahren oder Schritte einschließen.
    •

Claims (52)

  1. Strom-Quelle, eingerichtet zum Erzeugen eines Ausgangsstromes, aufweisend: eine Mehrzahl von mehr als vier Widerständen, wobei mindestens einer der Widerstände programmiert ist zum Speichern einer logischen 0 und mindestens einer der Widerstände programmiert ist zum Speichern einer logischen 1, wobei jeder der Widerstände einen Widerstandswert aufweist, welcher einen Logik-Zustand repräsentiert, wobei die Strom-Quelle konfiguriert ist zum Erzeugen des Ausgangsstromes in Abhängigkeit vom Widerstand von jedem einzelnen der Widerstände.
  2. Strom-Quelle gemäß Anspruch 1, wobei die Widerstände mit Speicherzellen konfiguriert sind, wobei jede Speicherzelle einen Widerstand aufweist, welcher von ihrem Logik-Zustand abhängt.
  3. Strom-Quelle gemäß Anspruch 1, wobei die Widerstände mit magnetischen Speicherzellen konfiguriert sind.
  4. Strom-Quelle gemäß Anspruch 1, wobei die Widerstände mit MTJ-Speicherzellen konfiguriert sind.
  5. Strom-Quelle gemäß Anspruch 1, wobei der Widerstandswert der Widerstände, welche programmiert sind zum Speichern einer logischen 0, und der Widerstandswert der Widerstände, welche programmiert sind zum Speichern einer logischen 1, sich um nicht mehr als einen Faktor zwei ändert.
  6. Strom-Quelle gemäß Anspruch 1, wobei die Widerstände gekoppelt sind in einem Array mit einem Array-Widerstand, und wobei die Strom-Quelle gekoppelt ist mit dem Array, um den Ausgangsstrom zu erzeugen in Abhängigkeit von dem Array-Widerstand.
  7. Strom-Quelle gemäß Anspruch 2, wobei • jede Speicherzelle einen Strom leitet in Abhängigkeit von ihrem Widerstand; und • die Strom-Quelle, welche mit dem Array gekoppelt ist, konfiguriert ist zum Erzeugen des Ausgangsstromes, welcher im Wesentlichen der Durchschnittsstrom ist von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0, und dem Strom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1.
  8. Strom-Quelle gemäß Anspruch 2, wobei der Ausgangsstrom skaliert ist hin zu dem Durchschnittsstrom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0 und dem Strom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1.
  9. Strom-Quelle gemäß Anspruch 1, wobei die Mehrzahl von Widerständen mindestens 64 Widerstände enthält.
  10. Strom-Quelle, aufweisend: • eine Mehrzahl von mehr als vier Speicherzellen, wobei mindestens eine der Speicherzellen programmiert ist zum Speichern einer logischen 0 und mindestens eine der Speicherzellen programmiert ist zum Speichern einer logischen 1, wobei jede der Speicherzellen einen Widerstand aufweist, welcher von ihrem Logik-Zustand abhängt, und jede der Speicherzellen einen Speicherzellen-Strom leitet, der von dem Widerstand dieser Speicherzelle abhängt; und • ein Strom-Summier-Schaltkreis, welcher die Speicherzellen-Ströme summiert zum Erzeugen eines Ausgangsstromes.
  11. Strom-Quelle gemäß Anspruch 10, wobei die Speicherzellen magnetische Speicherzellen sind.
  12. Strom-Quelle gemäß Anspruch 10, wobei die Speicherzellen MTJ-Speicherzellen sind.
  13. Strom-Quelle gemäß Anspruch 10, wobei der Ausgangsstrom skaliert ist von dem summierten Speicherzellen-Strom.
  14. Strom-Quelle gemäß Anspruch 10, wobei der Widerstand der Speicherzellen, welche programmiert sind zum Speichern einer logischen 0, und der Widerstand der Speicherzellen, welche programmiert sind zum Speichern einer logischen 1, sich um nicht mehr als einen Faktor zwei ändert.
  15. Magnetische Direktzugriffsspeicher-Einrichtung, aufweisend: • ein Array aus einer Mehrzahl von Speicherzellen; • mit dem Array gekoppelte Auswähl-Schaltungstechnik, welche konfiguriert ist zum Auswählen mindestens einer Speicherzelle; • eine Referenz-Strom-Quelle, gekoppelt mit einer Mehrzahl von mehr als vier anderen Speicherzellen, und konfiguriert zum Erzeugen eines Referenz-Stromes in Abhängigkeit vom Widerstand von jeder einzelnen der anderen Speicherzellen, wobei mindestens eine der anderen Speicherzellen programmiert ist zum Speichern einer logischen 0 und mindestens eine der anderen Speicherzellen programmiert ist zum Speichern einer logischen 1, und jede der Speicherzellen einen Widerstand aufweist, welcher von ihrem Logik-Zustand abhängt; und • ein Strom-Komparator mit einem ersten Eingang, welcher gekoppelt ist zum Empfangen des Referenz-Stromes, und einem zweiten Eingang, welcher mit dem Array der Mehrzahl von Speicherzellen gekoppelt ist, zum Empfangen von Strom basierend auf dem Logik-Zustand der mindestens einen ausgewählten Speicherzelle.
  16. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 15, wobei die Speicherzellen magnetische Speicherzellen sind.
  17. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 15, wobei die Speicherzellen MTJ-Speicherzellen sind.
  18. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 15, wobei der Widerstand der Speicherzellen, welche programmiert sind zum Speichern einer logischen 0, und der Widerstand der Speicherzellen, welche programmiert sind zum Speichern einer logischen 1, sich um nicht mehr als einen Faktor zwei ändert.
  19. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 15, wobei • die anderen Speicherzellen, welche mit der Referenz-Strom-Quelle gekoppelt sind, gekoppelt sind in einem zweiten Array mit einem Array-Widerstand; und • die Referenz-Strom-Quelle gekoppelt ist mit dem zweiten Array zum Erzeugen des Referenz-Stromes in Abhängigkeit von dem zweiten Array-Widerstand.
  20. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 15, wobei • jede Speicherzelle einen Strom leitet in Abhängigkeit von ihrem Widerstand; und • die Referenz-Strom-Quelle gekoppelt ist mit der Mehrzahl von mehr als vier anderen Speicherzellen zum Erzeugen des Referenz-Stromes, welcher im Wesentlichen der Durchschnittsstrom ist von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0, und dem Strom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1.
  21. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 15, wobei der Referenz-Strom skaliert ist hin zu dem Durchschnittsstrom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0 und dem Strom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1.
  22. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 15, wobei die Mehrzahl von mehr als vier anderen Speicherzellen, welche konfiguriert ist zum Erzeugen eines Referenz-Stromes, mindestens 64 Speicherzellen enthält.
  23. Magnetische Direktzugriffsspeicher-Einrichtung, aufweisend: • ein Array aus einer Mehrzahl von Speicherzellen; • mit dem Array gekoppelte Auswähl-Schaltungstechnik, konfiguriert zum Auswählen mindestens einer Speicherzelle; • eine Mehrzahl von mehr als vier anderen Speicherzellen, konfiguriert zum Erzeugen eines Referenz-Stromes, wobei mindestens eine der anderen Speicherzellen programmiert ist zum Speichern einer logischen 0 und mindestens eine der anderen Speicherzellen programmiert ist zum Speichern einer logischen 1; • jede Speicherzelle einen Widerstand aufweist, welcher von ihrem Logik-Zustand abhängt, und jede konfiguriert ist zum Leiten eines Stromes in Abhängigkeit von ihrem Widerstand; • ein Strom-Summier-Schaltkreis, welcher die Ströme der anderen Speicherzellen summiert zum Erzeugen eines Referenz-Stromes; und • ein Strom-Komparator mit einem ersten Eingang, welcher gekoppelt ist zum Empfangen eines Referenz-Stromes, und einem zweiten Eingang, welcher mit der Mehrzahl von Speicherzellen gekoppelt ist, zum Empfangen von Strom basierend auf dem Logik-Zustand von der mindestens einen ausgewählten Speicherzelle.
  24. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 23, wobei die Speicherzellen magnetische Speicherzellen sind.
  25. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 23, wobei die Speicherzellen MTJ-Speicherzellen sind.
  26. Magnetische Direktzugriffsspeicher-Einrichtung gemäß Anspruch 23, wobei der Referenz-Strom skaliert ist von dem summierten Speicherzellen-Strom.
  27. Verfahren zum Erzeugen eines Ausgangsstromes von einer Strom-Quelle, aufweisend: • Bereitstellen eines Arrays, welches mindestens fünf Speicherzellen enthält; • Programmieren mindestens einer der Speicherzellen zum Speichern einer logischen 0; • Programmieren mindestens einer der Speicherzellen zum Speichern einer logischen 1, wobei jede der Speicherzellen einen Widerstand aufweist, welcher von ihrem Logik-Zustand abhängt; und • Koppeln einer Strom-Quelle mit dem Array zum Erzeugen eines Ausgangsstromes, welcher abhängt vom Widerstand jeder einzelnen der Speicherzellen.
  28. Verfahren gemäß Anspruch 27, wobei die Speicherzellen magnetische Speicherzellen sind.
  29. Verfahren gemäß Anspruch 27, wobei die Speicherzellen MTJ-Speicherzellen sind.
  30. Verfahren gemäß Anspruch 27, wobei das Array einen Array-Widerstand aufweist, und bei dem das Koppeln der Strom-Quelle mit dem Array den Ausgangsstrom erzeugt in Abhängigkeit von dem Array-Widerstand.
  31. Verfahren gemäß Anspruch 27, und weiterhin aufweisend: Koppeln der Strom-Quelle mit dem Array zum Erzeugen des Ausgangsstromes, welcher im Wesentlichen der Durchschnitts-Strom ist von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0, und dem Strom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1.
  32. Verfahren gemäß Anspruch 31, und weiterhin aufweisend das Skalieren des Ausgangsstromes hin zu dem Durchschnitts-Strom von einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 0 und einer Speicherzelle, welche programmiert ist zum Speichern einer logischen 1.
  33. Verfahren gemäß Anspruch 27, wobei das Array, welches mindestens fünf Speicherzellen enthält, mindestens 64 Speicherzellen enthält.
  34. Verfahren zum Erzeugen eines Ausgangsstromes von einer Strom-Quelle, welche einen Strom-Summier-Schaltkreis enthält, aufweisend: • Bereitstellen einer Mehrzahl von mehr als vier Speicherzellen; • Programmieren mindestens einer der Speicherzellen zum Speichern einer logischen 0; • Programmieren mindestens einer zweiten der Speicherzellen zum Speichern einer logischen 1, wobei jede der Speicherzellen einen Widerstand aufweist, welcher von ihrem Logik-Zustand abhängt, so dass jede der Speicherzellen einen Speicherzellen-Strom leitet, welcher von dem Widerstand dieser MTJ-Speicherzelle abhängt; und • Summieren der Speicherzellen-Ströme zum Erzeugen des Ausgangsstromes.
  35. Verfahren gemäß Anspruch 34, wobei die Speicherzellen magnetische Speicherzellen sind.
  36. Verfahren gemäß Anspruch 34, wobei die Speicherzellen MTJ-Speicherzellen sind.
  37. Verfahren gemäß Anspruch 34, und weiterhin aufweisend das Skalieren des Ausgangsstromes von dem summierten Speicherzellen-Strom.
  38. Einstellbarer Widerstand, aufweisend: • eine Mehrzahl von magnetischen Speicher-Einrichtungen, gekoppelt zwischen einem ersten Knoten und einem zweiten Knoten, so dass ein Stromweg zwischen dem ersten Knoten und dem zweiten Knoten gebildet wird; • die magnetischen Speicher-Einrichtungen jeweils aufweisend einen Übergangs-Bereich, die magnetischen Speicher-Einrichtungen jeweils enthaltend eine freie magnetische Schicht und eine festgelegte magnetische Schicht, die freien magnetischen Schichten programmierbar in im Wesentlichen derselben oder entgegengesetzten Richtung wie die festgelegten magnetischen Schichten, wobei der Widerstand jeder magnetischen Speicher-Einrichtung abhängt von der programmierten Richtung ihrer freien magnetischen Schicht; und • eine Mehrzahl von leitenden Trassen, wobei jede leitende Trasse benachbart ist zu mindestens einer magnetischen Speicher-Einrichtung, und wobei jede leitende Trasse konfiguriert ist zum Programmieren der Richtung der freien magnetischen Schicht der mindestens einen benachbarten magnetischen Speicher-Einrichtung mit einem Programmier-Strom, so dass ein Widerstand entlang des Stromweges zwischen dem ersten Knoten und dem zweiten Knoten verändert werden kann gemäß Signalen, welche an den leitenden Trassen bereitgestellt werden.
  39. Einstellbarer Widerstand gemäß Anspruch 38, wobei die Mehrzahl von magnetischen Speicher-Einrichtungen mehr als vier magnetische Speicher-Einrichtungen enthält.
  40. Einstellbarer Widerstand gemäß Anspruch 38, wobei die magnetischen Speicher-Einrichtungen magnetische Tunnelübergang-(MTJ)-Einrichtungen sind.
  41. Einstellbarer Widerstand gemäß Anspruch 40, wobei der Widerstand der MTJ-Einrichtungen abhängt von dem Tunnel-Magnetowiderstands-Effekt.
  42. Einstellbarer Widerstand gemäß Anspruch 38, und weiterhin enthaltend einen dritten Knoten zwischen dem ersten Knoten und dem zweiten Knoten, so dass ein Widerstands-Teiler gebildet ist zwischen dem ersten, zweiten und dritten Knoten.
  43. Einstellbarer Widerstand gemäß Anspruch 40, wobei die MTJ-Einrichtungen in einer Serien-Anordnung gekoppelt sind.
  44. Einstellbarer Widerstand gemäß Anspruch 40, wobei mindestens zwei MTJ-Einrichtungen ungleiche Übergangs-Bereiche haben.
  45. Verfahren zum Konfigurieren eines Arrays aus magnetischen Speicher-Einrichtungen zum Bereitstellen eines einstellbaren Widerstandes zwischen zwei Array-Knoten, das Verfahren aufweisend: • Bereitstellen einer Mehrzahl von magnetischen Speicher-Einrichtungen, gekoppelt zwischen einem ersten Array-Knoten und einem zweiten Array-Knoten, wobei jede magnetische Speicher-Einrichtung einen Übergangs-Bereich, eine freie magnetische Schicht und eine festgelegte magnetische Schicht enthält, wobei die freie magnetische Schicht programmierbar ist in im Wesentlichen derselben oder entgegengesetzten Richtung wie die festgelegten magnetischen Schichten, wobei der Widerstand jeder magnetischen Speicher-Einrichtung abhängt von der programmierten Richtung ihrer freien magnetischen Schicht bezogen auf die programmierte Richtung ihrer festgelegten magnetischen Schicht; • Bereitstellen einer Mehrzahl von leitenden Trassen, wobei jede leitende Trasse benachbart ist zu mindestens einer magnetischen Speicher-Einrichtung, so dass die Richtung der freien magnetischen Schicht der magnetischen Speicher-Einrichtung programmiert werden kann in im Wesentlichen dieselbe oder entgegengesetzte Richtung wie die festgelegte Schicht mit einem Programmier-Strom durch die leitende Trasse; und • Programmieren eines Widerstandes zwischen dem ersten Array-Knoten und dem zweiten Array-Knoten durch Bereitstellen eines Programmier-Stromes an ausgewählten der magnetischen Speicher-Einrichtungen.
  46. Verfahren gemäß Anspruch 45, wobei das Bereitstellen einer Mehrzahl von magnetischen Speicher-Einrichtungen das Bereitstellen einer Mehrzahl von MTJ-Einrichtungen aufweist.
  47. Verfahren gemäß Anspruch 45, wobei das Bereitstellen einer Mehrzahl von magnetischen Speicher-Einrichtungen das Bereitstellen von mehr als vier magnetischen Speicher-Einrichtungen aufweist.
  48. Verfahren gemäß Anspruch 46, wobei die MTJ-Einrichtungen so konfiguriert sind, dass ihr Widerstand von dem Tunnel-Magnetowiderstands-Effekt abhängt.
  49. Verfahren gemäß Anspruch 45, weiterhin aufweisend einen dritten Array-Knoten zwischen dem ersten Array-Knoten und dem zweiten Array-Knoten, so dass ein Widerstands-Teiler gebildet wird aus einem Widerstand zwischen dem ersten Array-Knoten und dem dritten Array-Knoten und einem Widerstand zwischen dem zweiten Array-Knoten und dem dritten Array-Knoten.
  50. Verfahren gemäß Anspruch 46, wobei das Bereitstellen einer Mehrzahl von MTJ-Einrichtungen aufweist das Koppeln der Mehrzahl von MTJ-Einrichtungen in einer Serien-Anordnung.
  51. Verfahren gemäß Anspruch 46, wobei das Bereitstellen einer Mehrzahl von MTJ-Einrichtungen aufweist das Koppeln der Mehrzahl von MTJ-Einrichtungen in einer Parallel-Anordnung.
  52. Verfahren gemäß Anspruch 46, wobei mindestens zwei MTJ-Einrichtungen in der Mehrzahl von MTJ-Einrichtungen ungleiche Übergangs-Bereiche aufweisen.
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