DE60306087T2 - Magnetischer Direktzugriffspeicher und Datenausleseverfahren - Google Patents

Magnetischer Direktzugriffspeicher und Datenausleseverfahren Download PDF

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Description

  • Die vorliegende Erfindung bezieht sich auf Verfahren zum Auslesen eines magnetischen Festkörperspeichers (MRAM) unter Verwendung eines magnetwiderstandsbeständigen Effekts.
  • In jüngsten Jahren wurden viele Speicher vorgeschlagen, welche Daten mittels neuer Prinzipien speichern. Einer unter ihnen ist ein magnetischer Festkörperspeicher (MRAM), welcher einen tunnelnden magnetwiderstandsbeständigen (im folgenden als TMR bezeichnet) Effekt verwendet. Als Vorschlag für einen magnetischen Festkörperspeicher ist beispielsweise die folgende nicht-Patent Referenz 1 bekannt: Roy Scheuerlein et al, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", 2000 ISSCC Digest of Technical Papers (U.S.A.), Februar 2000, Seiten 128–129.
  • Ein magnetischer Festkörperspeicher speichert "1" oder "0" Daten in einem MTJ (magnetische Tunnelverbindung) Element unter Verwendung des TMR Effekts zum Lesebetrieb. Als Basisaufbau eines TMR Elements wird eine Isolierschicht (Tunnelbarriere) zwischen zwei magnetischen Schichten (ferromagnetische Schichten) zwischengelegt.
  • Daten, welche im MTJ Element gespeichert sind, werden auf Basis dessen bestimmt, ob die Magnetisierungszustände der zwei magnetischen Schichten parallel oder gegenparallel sind. "Parallel" bedeutet, dass die zwei magnetischen Schichten dieselbe Magnetisierungsrichtung haben. "Gegenparallel" bedeutet, dass die zwei magnetischen Schichten entgegengesetzte Magnetisierungsrichtungen haben.
  • Wenn der Magnetisierungszustand des MTJ Elements „parallel" ist, wird der Tunnelwiderstand der Isolierschicht (Tunnelbarrierenschicht), welche zwischen den zwei magnetischen Schichten des MTJ Elements zwischengelegt ist, minimiert. Beispielsweise wird dieser Zustand als ein "1"- Zustand bestimmt. Wenn der Magnetisierungszustand des MTJ Elements „gegenparallel" ist, wird der Tunnelwiderstand der Isolierschicht (Tunnelbarrierenschicht), welche zwischen den zwei magnetischen Schichten des MTJ Elements zwischengelegt ist, maximiert. Beispielsweise wird dieser Zustand als ein "0"-Zustand bestimmt.
  • Jüngst wurden verschiedene Arten von Zellenanordnungs-Aufbauten für einen magnetischen Festkörperspeicher hinsichtlich einer Vergrößerung der Speicherkapazität oder einer Stabilisierung eines Schreib/Lese-Betriebes untersucht.
  • Beispielsweise ist jüngst ein Zellenanordnungs-Aufbau bekannt, bei welchem eine Speicherzelle aus einem MOS Transistor und einem MTJ Element gebildet ist. Zusätzlich ist ebenfalls ein magnetischer Festkörperspeicher bekannt, welcher einen solchen Zellenanordnungs-Aufbau hat und 1-Bit Daten unter Verwendung von zwei Speicherzellen speichert, um einen stabilen Lesebetrieb zu implementieren.
  • Jedoch ist es bei diesen magnetischen Festkörperspeichern schwierig, die Speicherkapazität zu erhöhen. Dies liegt daran, weil bei diesen Zellenanordnungs-Aufbauten ein MOS Transistor gleich einem MTJ Element entspricht.
  • Beispielsweise wurden Array-Aufbauten, bei welchen eine Mehrzahl von MTJ Elementen parallel verbunden ist, vorgeschlagen (beispielsweise Patent-Referenz 1 (japanische Patentanmeldung No. 2000-296082) und Patent-Referenz 2 (japanische Patentanmeldung No. 2001-350013)).
  • Gemäss dieser Zellenanordnungs-Aufbauten kann, da ein MOS Transistor einer Mehrzahl von MTJ Elementen entspricht, die Speicherkapazität, verglichen mit dem Zellenanordnungs-Aufbau, welcher Speicherzellen hat, welche jeweils aus einem MTJ Element und einem MOS Transistor gebildet sind, erhöht werden.
  • Bei den in Patent-Referenz 1 und 2 offenbarten Techniken sind die MTJ Elemente jedoch zweidimensional in einer Ebene angeordnet. Aus diesem Grund kann die Integrationsdichte von MTJ Elementen nicht wesentlich erhöht werden.
  • Um dieses Problem zu lösen, wurde eine Technik zur dreidimensionalen Anordnung von MTJ Elementen auf einem Halbleiter-Substrat vorgeschlagen. Genauer gesagt, wird bei dieser Technik eine Mehrzahl von MTJ Elementen, welche in Serie oder parallel verbunden sind, in Übereinstimmung mit einem MOS Transistor (Auswahl-Transistor) angeordnet, welcher im Oberflächenbereich eines Halbleiter-Substrats ausgebildet ist. Zusätzlich wird die Mehrzahl von MTJ Elementen in einer Mehrzahl von Stufen auf einem MOS Transistor gestapelt.
  • Diese Technik ist beispielsweise detailliert in Patent-Referenz 3 (japanische Patentanmeldung No. 2001-365236) offenbart. Gemäss dieser Technik wird eine Mehrzahl von MTJ Elementen in einer Mehrzahl von Stufen auf einem MOS Transistor gestapelt. Dies ist förderlich, um die Speicherkapazität der Speicherzellen-Anordnung zu erhöhen.
  • Bei den in Patent-Referenzen 1 und 2 offenbarten Techniken wird ein sogenanntes destruktives Lesebetriebs-Prinzip zum Lesebetrieb angelegt. Wie in diesen Referenzen detailliert beschrieben, hat das destruktive Lesebetriebs-Prinzip ein Problem dahingehend, dass, da ein Lesebetrieb eines Zyklus grundlegend zwei Leseschritte und zwei Schreibschritte enthält, die Lesezeit lang ist.
  • Im Gegensatz dazu, bei der in Patent-Referenz 3 offenbarten Technik, hat die Mehrzahl von MTJ Elemente, welche in Serie oder parallel in einem Block verbunden sind, unterschiedliche Widerstandsverhältnisse. Daher können Daten von der Mehrzahl von MTJ Elementen im Block simultan durch lediglich einen Leseschritt ausgelesen werden.
  • Bei der in Patent-Referenz 3 offenbarten Technik sind jedoch, da die Mehrzahl von MTJ Elementen, welche in Serie oder parallel in einem Block verbunden sind, unterschiedliche Widerstandsverhältnisse haben müssen, der Aufbau und das Herstellungsverfahren eines MTJ Elements komplex. Zusätzlich ist, da Lesedaten die Daten von der Mehrzahl von MTJ Elementen enthalten, eine A/D Umwandlungsschaltung oder Logikschaltung, welche die Daten von jedem MTJ Element aus den Lesedaten extrahiert, notwendig, welches zu einer komplexen Leseschaltung führt.
  • Ein weiteres Beispiel ist ein magnetischer Festkörperspeicher, welcher einen wie in 46 gezeigten Schaltungsaufbau hat (beispielsweise Patent-Referenz 4 (japanische Patentanmeldung No. 2001-390549) und Patent-Referenz 5 (japanische Patentanmeldung No. 2001-390518)).
  • Bei einem magnetischen Festkörperspeicher mit einem solchen Schaltungsaufbau wird angenommen, dass vier MTJ Elemente (MTJ1, MTJ2, MTJ3 und MTJ4) 12, welche durch eine Lesewortleitung RWL1 beispielsweise in einem unteren linken Block BK11 ausgewählt werden, einen simultanen Lesezugriff haben. Die MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 bilden zwei komplementäre Paare.
  • Bei diesem Schaltungsaufbau wird angenommen, dass das gleiche Potential auf Bitleitungen BL1, BL2, BL3 und BL4 vorgespannt wird. In diesem Fall erstellen die MTJ Elemente 12 in einem nicht ausgewählten unteren rechten Block BLj1 Strompfade zwischen den Bitleitungen BL1, BL2, BL3 und BL4. Jedoch fließt kein Strom zwischen den Bitleitungen BL1, BL2, BL3 und BL4, weil ihre Potentiale gleich sind. Somit werden Ströme (durchgängige Linien), welche zu den MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 im ausgewählten unteren linken Block BK11 fließen, jeweils durch Lese-Verstärker 15-1, 15-2, 15-3 und 15-4 ausgelesen.
  • Wenn jedoch eine Potential-Differenz erzeugt wird, fließt ein Strom durch die MTJ Elemente 12 in einem nicht ausgewählten unteren rechten Block BLj1. Da die Anzahl von MTJ Elementen, welche mit jeder der Bitleitungen BL1, BL2, BL3 und BL4 verbunden sind, zunimmt, wird der Strom hoch.
  • Ein Auswahl-Zellen MOS Transistor (Spaltenauswahl-Schalter 14-1) 1wird zwischen die Spalten-Leitung zu den Lese-Verstärkern 15-1, 15-2, 15-3 und 15-4 und den Bitleitungen BL1, BL2, BL3 und BL4 eingesetzt. Da der Auswahl MOS Transistor einen Widerstand hat, wird eine Potential-Differenz gemäß dem Widerstand des ausgewählten MTJ Elementes erzeugt. Wenn die Potential-Differenz zwischen den Bitleitungen BL1, BL2, BL3 und BL4 erzeugt wird, fließt ein Strom durch den gemeinsamen Knoten der MTJ Elemente im Block.
  • Zur Vereinfachung der Beschreibung wird angenommen, dass die MTJ Elemente, welche mit den Bitleitungen BL1, BL2, BL3 und BL4 verbunden sind, den gleichen Widerstandswert haben, dass lediglich das MTJ Element, welches mit der Bitleitung BL1 verbunden ist, in einem Hochwiderstands-Zustand ist (die Magnetisierungsrichtungen der Speicherschicht und der festgelegten Schicht sind gegenparallel), und dass die MTJ Elemente, welche mit den verbleibenden Bitleitungen BL2, BL3 und BL4 verbunden sind, in einem Niedrigwiderstands-Zustand sind (die Magnetisierungsrichtungen der Speicherschicht und der festgelegten Schicht sind parallel).
  • Es wird angenommen, dass Is die Signalstromdifferenz ist, wenn die MTJ Elemente im Hoch- und Niedrigwiderstands-Zustand sind, dass V die Vorspannung vom Lese-Verstärker ist, dass Rm der Widerstand des MTJ Elements ist, dass Rt der Widerstand des MOS Transistors des Blockauswahl-Schalters ist, und dass Rc der Widerstand des MOS Transistors des Spaltenauswahl-Schalters ist. Die Signalstromdifferenz Is wird gegeben durch: Is = V/(Rt + Rc + Rm) – V/[Rt + Rc + Rm·(1 + MR)] = MR·V/Rm ÷ [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc)/Rm] (1)
  • Eine Potentialdifferenz ΔV zwischen der Bitleitung BL1 und den Bitleitungen BL2, BL3 und BL4 aufgrund des Widerstandes des MTJ Elementes und dessen vom MOS Transistor durch Daten wird gegeben durch: ΔV = V/[Rt + Rc + Rm(1 + MR)]·[Rt + Rm·(1 + MR)] - V/[Rt + Rc + Rm]·[Rt + Rm] = MR·V·Rc/Rm ÷ [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc/Rm] (2)
  • Es wird n als Anzahl von MTJ Elementen angenommen, welche mit einer Bitleitung BL verbunden sind. Dann fließt ein Strom ΔI (dreipunktierte Linien in 46), welcher in eine Richtung fließt, um die Signalstromdifferenz Is durch den gemeinsamen Anschluss der MTJ Elemente zu löschen, durch einen künstlichen Widerstand, wobei der künstliche Widerstand der drei MTJ Elemente MTJ2, MTJ3 und MTJ4 parallel angeordnet sind, und ein MTJ Element MTJ1 in einem n – 1 Parallel-Zustand ist. Somit wird der Strom ΔI gegeben durch: ΔI = ΔV/[(Rm + Rm/3)/(n – 1)] = V·(n – 1)/(4·Rm/3)·Rc/Rm·MR ÷ [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc)/Rm] (3)
  • Aus Gleichungen (1) bis (3) wird die Netto-Signalstromdifferenz Is' gegeben durch: Is' = Is – ΔI = MR·V/Rm ÷ [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc)/Rm]·[1 – Rc (n – 1)/(4·Rm/3)] (4)
  • In Gleichung (4) tritt, wenn die Beziehung 1 – Rc·(n – 1)/(4·Rm/3) > 0, d.h., Rm/Rc > 4 (n – 1)/3 nicht erfüllt wird, ein Lesefehler auf.
  • Um den Lesefehler zu vermeiden, muss der widerstand Rm des MTJ Elements erhöht werden, die Kanalbreite des MOS Transistors des Spaltenauswahl-Schalters muss erhöht werden oder die Anzahl von Zellen, welche mit der Bitleitung BL verbunden sind, muss verringert werden.
  • Wenn jedoch die Anzahl von Zellenanordnungen einfach erhöht wird, während die Anzahl von Zellen, welche mit der Bitleitung BL verbunden sind, verringert wird, wird aufgrund der Einschränkung bezüglich der maximalen Anzahl von Zellen, welche mit der Bitleitung BL verbindbar sind, die Chip-Größe zunehmen, und es kann unmöglich werden, die Integrationsdichte von MTJ Elementen ausreichend zu erhöhen. Aus diesem Grund können die obigen Maßnahmen kaum für einen Speicher mit hoher Kapazität vorgenommen werden.
  • Gemäss der vorliegenden Erfindung ist ein Daten-Leseverfahren eines magnetischen Festkörperspeichers bereitgestellt, welcher enthält:
    einen ersten Block, wobei der erste Block enthält
    eine Mehrzahl von ersten magnetwiderstandsbeständigen Elementen, welche Daten unter Verwendung eines magnetwiderstandsbeständigen Effekts lesen,
    eine Mehrzahl von ersten Wortleitungen, wobei jede derer unabhängig mit einem Anschluss von einem entsprechenden der Mehrzahl von ersten magnetwiderstandsbeständigen Elementen verbunden ist,
    eine erste Lese-Subbit-Leitung, welche gemeinsam mit dem anderen Anschluss von jedem aus der Mehrzahl von ersten magnetwiderstandsbeständigen Elementen verbunden ist,
    einen ersten Blockauswahl-Schalter dessen erster Strompfad ein Ende hat, welches mit der ersten Lese-Subbit-Leitung verbunden ist, und
    eine erste Lese-Hauptbit-Leitung, welche mit dem anderen Ende des ersten Strompfades verbunden ist,
    einen zweiten Block, welcher an derselben Zeile wie jene des ersten Blocks und an einer unterschiedlichen Spalte angeordnet ist, wobei der zweite Block enthält
    eine Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen, welche Daten unter Verwendung des magnetwiderstandsbeständigen Effekts lesen,
    wobei die Mehrzahl von ersten Wortleitungen jeweils unabhängig mit einem Anschluss von einem entsprechenden aus der Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen verbunden ist,
    eine zweite Lese-Subbit-Leitung, welche gemeinsam mit dem anderen Anschluss von jedem aus der Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen verbunden ist,
    einen zweiten Blockauswahl-Schalter, dessen zweiter Strompfad ein Ende hat, welches mit der zweiten Lese-Subbit-Leitung verbunden ist, und
    eine zweite Lese-Hauptbit-Leitung, welche mit dem anderen Ende des zweiten Strompfades verbunden ist,
    einen dritten Block, welcher an derselben Spalte wie jene des ersten Blocks und an einer unterschiedlichen Zeile angeordnet ist, wobei der dritte Block enthält
    eine Mehrzahl von dritten magnetwiderstandsbeständigen Elementen, welche Daten unter Verwendung des magnetwiderstandsbeständigen Effektes lesen,
    eine Mehrzahl von zweiten Wortleitungen, wobei jede davon unabhängig mit einem Anschluss von einem entsprechenden von der Mehrzahl von dritten magnetwiderstandsbeständigen Elementen verbunden ist,
    eine dritte Lese-Subbit-Leitung, welche gemeinsam mit dem anderen Anschluss von jedem aus der Mehrzahl von dritten magnetwiderstandsbeständigen Elementen verbunden ist,
    einen dritten Blockauswahl-Schalter, dessen dritter Strompfad ein Ende hat, welches mit der dritten Lese-Subbit-Leitung verbunden ist, und
    wobei die erste Lese-Hauptbit-Leitung mit dem anderen Ende des dritten Strompfades verbunden ist,
    eine erste Vorspann-Schaltung, welche um den ersten bis dritten Block angeordnet ist, und mit der ersten Lese-Hauptbit-Leitung verbunden ist,
    eine zweite Vorspann-Schaltung, welche um den ersten bis dritten Block angeordnet ist, und mit der zweiten Lese-Hauptbit-Leitung verbunden ist, und
    einen Lese-Verstärker, welcher um den ersten bis dritten Block angeordnet ist, und mit der ersten und zweiten Lese-Hauptbit-Leitung verbunden ist, wobei es die Schritte enthält:
    Einlesen von Daten aus einem ersten ausgewählten magnetwiderstandsbeständigen Element in die Mehrzahl von ersten magnetwiderstandsbeständigen Elementen im ersten Block,
    Verbinden der ersten Lese-Hauptbit-Leitung mit dem Lese-Verstärker, und Verbinden der zweiten Lese-Hauptbit-Leitung nicht mit dem Lese-Verstärker sondern mit der zweiten Vorspann-Schaltung, um zu bewirken, dass ein selbes Potential vom Lese-Verstärker und der zweiten Vorspann-Schaltung an die erste und zweite Lese-Hauptbit-Leitung angelegt wird;
    Auswählen aus der Mehrzahl von ersten Wortleitungen von einer ausgewählten Wortleitung, welche mit dem ersten ausgewählten magnetwiderstandsbeständigen Element verbunden wird; und
    Zuführen eines ersten Lese-Stroms an das erste ausgewählte magnetwiderstandsbeständige Element, und Zuführen eines zweiten Lese-Stroms an ein zweites ausgewähltes magnetwiderstandsbeständiges Element, welches mit der ausgewählten Wortleitung in der Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen im zweiten Block verbunden wird, um zu bewirken, dass der Lese-Verstärker Daten aus dem ersten ausgewählten magnetwiderstandsbeständigen Element ausliest.
  • Diese Kurzfassung der Erfindung beschreibt nicht notwendigerweise alle notwendigen Merkmale, so dass die Erfindung ebenfalls eine Unterkombination dieser beschriebenen Merkmale sein kann.
  • Die Erfindung kann anhand der folgenden detaillierten Beschreibung vollständiger verstanden werden, wenn sie in Verbindung mit den begleitenden Zeichnungen genommen wird, in denen:
  • 1 eine Ansicht ist, welche die schematische Anordnung eines magnetischen Festkörperspeichers zeigt, bei welchem die Erfindung angewendet werden kann;
  • 2 eine Ansicht ist, welche den Daten-Lesebetrieb des magnetischen Festkörperspeichers gemäß 1 zeigt;
  • 3 eine Ansicht ist, welche ein Schaltungsbeispiel 1 von einem Wortleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 1 zeigt;
  • 4 eine Ansicht ist, welche ein Schaltungsbeispiel 2 des Wortleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 1 zeigt;
  • 5 eine Ansicht ist, welche ein Schaltungsbeispiel 1 eines Schreibbitleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 1 zeigt;
  • 6 eine Ansicht ist, welche ein Schaltungsbeispiel 2 des Schreibbitleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 1 zeigt;
  • 7 eine Ansicht ist, welche ein Schaltungsbeispiel 3 des Schreibbitleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 1 zeigt;
  • 8 eine Ansicht ist, welche ein Schaltungsbeispiel eines Blockauswahl-Treibers zur Verwendung mit dem Speicher von 1 zeigt;
  • 9 eine Ansicht ist, welche ein Schaltungsbeispiel einer Vorspann-Schaltung, eines Spaltenauswahl-Schalters und eines Lese-Verstärkers zur Verwendung mit dem Speicher von 1 zeigt;
  • 10 eine Ansicht ist, welche ein Schaltungsbeispiel von einer Referenzpotential-Erzeugungsschaltung zur Verwendung mit dem Speicher von 1 zeigt;
  • 11 eine Ansicht ist, welche ein Schaltungsbeispiel von einem Operations-Verstärker zur Verwendung mit dem Lese-Verstärker von 9 und der Referenzpotential-Erzeugungsschaltung von 10 zeigt;
  • 12 eine Ansicht ist, welche ein Schaltungsbeispiel von einem Differenz-Verstärker zur Verwendung mit dem Lese-Verstärker von 9 zeigt;
  • 13 eine Teilansicht ist, welche ein Aufbaubeispiel 1 des magnetischen Festkörperspeichers von 1 in der X-Richtung zeigt;
  • 14 eine Teilansicht ist, welche ein Aufbaubeispiel 1 des magnetischen Festkörperspeichers von 1 in der Y-Richtung zeigt;
  • 15 eine Teilansicht ist, welche ein Aufbaubeispiel 2 des magnetischen Festkörperspeichers von 1 in der X-Richtung zeigt;
  • 16 eine Teilansicht ist, welche ein Aufbaubeispiel 2 des magnetischen Festkörperspeichers von 1 in der Y-Richtung zeigt;
  • 17 eine Teilansicht ist, welche ein Aufbaubeispiel 3 des magnetischen Festkörperspeichers von 1 in der X-Richtung zeigt;
  • 18 eine Teilansicht ist, welche ein Aufbaubeispiel 3 des magnetischen Festkörperspeichers von 1 in der Y-Richtung zeigt;
  • 19A und 19B Teilansichten sind, welche ein MTJ Element, welches einen einzelnen Tunnelverbindungs-Aufbau hat, zur Verwendung mit dem Speicher von 1 zeigen;
  • 20A und 20B Teilansichten sind, welche ein MTJ Element, welches einen doppelten Tunnelverbindungs-Aufbau hat, zur Verwendung mit dem Speicher von 1 zeigen;
  • 21 eine Ansicht ist, welche die schematische Anordnung eines weiteren magnetischen Festkörperspeichers zeigt;
  • 22 eine Ansicht ist, welche ein Schaltungsbeispiel 1 eines Wortleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 21 zeigt;
  • 23 eine Ansicht ist, welche ein Schaltungsbeispiel 2 des Wortleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 21 zeigt;
  • 24 eine Ansicht ist, welche ein Schaltungsbeispiel einer Vorspann-Schaltung, eines Spaltenauswahl-Schalters und eines Lese-Verstärkers zur Verwendung mit dem Speicher von 21 zeigt;
  • 25 eine Ansicht ist, welche ein Schaltungsbeispiel eines Operations-Verstärkers zur Verwendung mit dem Lese-Verstärker von 24 zeigt;
  • 26 eine Ansicht ist, welche ein Schaltungsbeispiel eines Differenz-Verstärkers zur Verwendung mit dem Lese-Verstärker von 24 zeigt;
  • 27 eine Ansicht ist, welche die schematische Anordnung eines dritten magnetischen Festkörperspeichers zeigt;
  • 28 eine Ansicht ist, welche ein Schaltungsbeispiel 1 eines Wortleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 27 zeigt;
  • 29 eine Ansicht ist, welche ein Schaltungsbeispiel 2 des Wortleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 27 zeigt;
  • 30 eine Teilansicht ist, welche ein Aufbaubeispiel des magnetischen Festkörperspeichers von 27 in der X-Richtung zeigt;
  • 31 eine Teilansicht ist, welche ein Aufbaubeispiel des magnetischen Festkörperspeichers von 27 in der Y-Richtung zeigt;
  • 32 eine Ansicht ist, welche die schematische Anordnung eines vierten magnetischen Festkörperspeichers zeigt;
  • 33 eine Ansicht ist, welche ein Schaltungsbeispiel eines Wortleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 32 zeigt;
  • 34 eine Ansicht ist, welche die schematische Anordnung eines fünften magnetischen Festkörperspeichers zeigt;
  • 35 eine Ansicht ist, welche ein Schaltungsbeispiel 1 eines Schreibbitleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 34 zeigt;
  • 36 eine Ansicht ist, welche ein Schaltungsbeispiel 2 des Schreibbitleitungs-Treiber/-Ballast zur Verwendung mit dem Speicher von 34 zeigt;
  • 37 eine Teilansicht ist, welche ein Aufbaubeispiel 1 des magnetischen Festkörperspeichers von 34 in der Y-Richtung zeigt;
  • 38 eine Draufsicht ist, welche ein Aufbaubeispiel 2 des magnetischen Festkörperspeichers von 34 zeigt;
  • 39 eine Teilansicht ist, welche ein Aufbaubeispiel 2 des magnetischen Festkörperspeichers von 34 in der Y-Richtung zeigt;
  • 40 eine Teilansicht ist, welche eine Modifikation des magnetischen Festkörperspeichers von 34 in der Y-Richtung zeigt;
  • 41 eine Ansicht ist, welche die schematische Anordnung eines sechsten magnetischen Festkörperspeichers zeigt;
  • 42 eine Ansicht ist, welche die schematische Anordnung eines siebten magnetischen Festkörperspeichers zeigt;
  • 43 eine Draufsicht ist, welche ein Aufbaubeispiel des magnetischen Festkörperspeichers von 42 zeigt;
  • 44 eine Teilansicht ist, welche ein Aufbaubeispiel des magnetischen Festkörperspeichers von 42 in der Y-Richtung zeigt;
  • 45 eine schematische Ansicht ist, welche eine Modifikation des magnetischen Festkörperspeichers von 42 zeigt; und
  • 46 eine Ansicht ist, welche eine: schematische Anordnung eines magnetischen Festkörperspeicheres aus dem Stand der Technik zeigt.
  • 1. Umriss der vorliegenden Erfindung
  • Der Umriss von magnetischen Festkörperspeichern wird beschrieben.
  • Zunächst verwenden die hier beschriebenen magnetischen Festköperspeicher (MRAMs) [1] einen Aufbau, bei welchem ein Leseschaltelement gemeinsam durch eine Mehrzahl von MTJ (magnetic tunnel junction) Elementen benutzt wird, und die Mehrzahl von MTJ Elementen in einer Mehrzahl von Stufen in einer Richtung (vertikale Richtung) gestapelt werden, welche senkrecht zur Oberfläche eines Halbleiter-Substrats ist, um einen Block auszubilden, [2] einen Aufbau, bei welchem ein Leseschaltelement gemeinsam durch eine Mehrzahl von MTJ Elementen benutzt wird, und die Mehrzahl von MTJ Elementen benutzt wird, und die Mehrzahl von MTJ Elementen in einer Richtung (Seitenrichtung) angeordnet sind, welche parallel zur Oberfläche eines Halbleiter-Substrats ist, um einen Block auszubilden, oder [3] einen Aufbau, bei welchem zwei Leseschaltelemente gemeinsam durch eine Mehrzahl von MTJ Elementen benutzt werden, wobei die Mehrzahl von MTJ Elementen in einer Richtung (Seitenrichtung) angeordnet sind, welche parallel zur Oberfläche von einem Halbleiter-Substrat ist, um einen Block auszubilden, und wobei zwei Blockauswahl-Schalter angeordnet sind.
  • Zweitens, bei den magnetischen Festkörperspeichern in jeder der Block-Anordnungen [1] bis [3] hat jedes der Mehrzahl von MTJ Elementen unabhängig eine Wortleitung an einem Anschluss verbunden. Eine Lese-Subbit-Leitung ist gemeinsam mit dem weiteren Anschluss von jedem der Mehrzahl von MTJ Elementen verbunden. Die Lese-Subbit-Leitung ist mit einer Lese-Hauptbit-Leitung durch einen Leseauswahl-Schalter verbunden. Somit wird jede Lesebitleitung in eine Hauptbit-Leitung und eine Subbit-Leitung aufgeteilt.
  • Drittens ist bei den magnetischen Festkörperspeichern ein Zellenanordnungs-Aufbau durch eine Anordnung von einer Mehrzahl von Blöcken ausgebildet, welche die Anordnung [1], [2] oder [3] in einer Matrix haben. Ein Lese-Verstärker und Vorspann-Schaltungen, welche auf die Lese-Hauptbit-Leitungen vorgespannt sind, sind im peripheren Schaltungsabschnitt um die Zellenanordnung angeordnet.
  • Viertens wird bei den magnetischen Festkörperspeichern im Lesebetrieb ein Lese-Strom an alle MTJ Elemente zugeführt, welche mit der gleichen Wortleitung wie jene des ausgewählten MTJ Elements verbunden sind. Zusätzlich wird in Blöcken auf derselben Zeile wie jene des ausgewählten Blocks ein Äquipotential von den Vorspann-Schaltungen an die Lesebitleitungen der Blöcke angelegt. Im Lese-Betrieb wird das geerdete Potential oder Energieversorgungs-Potential der ausgewählten Wortleitung des ausgewählten Blocks zugeführt. Nicht ausgewählte Wortleitungen der ausgewählten Blöcke werden in einen schwebenden (engl. floating) Zustand gesetzt.
  • 2. Ausführungsformen der vorliegenden Erfindung
  • Es werden nun Details von verschiedenen magnetischen Festkörperspeichern beschrieben.
  • In jedem Beispiel ist die Anordnung von Patent-Referenzen 4 und 5, welche in 46 gezeigt ist, geändert, um die Anzahl von Zellen zu verringern, welche mit einer Bitleitung BL verbunden sind. In jeder Ausführungsform wird, da die Bitleitung BL als eine Datenleseleitung verwendet wird, die Positions-Beziehung zwischen Wortleitungen WL und den Bitleitungen BL zu der des in 46 gezeigten Aufbaus aus dem Stand der Technik umgekehrt.
  • Die Speicher können grob in drei Zellen-Aufbauten klassifiziert werden: [1] gestapelter Zellen-Aufbau, [2] horizontaler Zellen-Aufbau und [3] Kreuzpunkt Zellen-Aufbau.
  • Die Speicher werden im Folgenden mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • Die gleichen Bezugsziffern kennzeichnen über die Zeichnungen hinweg die gleichen Teile.
  • [1] Gestapelter Zellen-Aufbau
  • Beim ersten bis vierten Speicher werden eine Mehrzahl von MTJ Elementen auf einem Leseschaltelement gestapelt, und die Mehrzahl von gestapelten MTJ Elementen wird mit dem Schaltelement verbunden, um einen Block auszubilden.
  • Beim ersten bis vierten Speicher werden vier MTJ Elemente in einem Block gestapelt. Jedoch ist die Anzahl von MTJ Elementen nicht auf diese beschränkt.
  • [1-1: Erster Speicher]
  • Im ersten Speicher ist ein gestapelter Zellen-Aufbau durch ein Stapeln von MTJ Elementen ausgebildet, und ein MOS Transistor wird als ein Leseschaltelement verwendet.
  • A. Gesamter Schaltungsaufbau
  • 1 ist eine Ansicht, welche die schematische Anordnung des ersten magnetischen Festkörperspeichers zeigt.
  • Eine Speicherzellen-Anordnung 11 hat eine Mehrzahl an MTJ Elementen 12, welche in X-, Y- und Z-Richtung angeordnet sind. Die Z-Richtung bedeutet eine Richtung senkrecht zur Zeichnungsoberfläche, d.h. senkrecht zur X- und Y-Richtung.
  • In diesem Beispiel hat die Speicherzellenanordnung 11 einen Zellenanordnungs-Aufbau, welcher aus j MTJ Elementen 12, welche in der X-Richtung angeordnet sind, n MTJ Elementen 12, welche in der Y-Richtung angeordnet sind, und vier MTJ Elementen 12 (MTJ1, MTJ2, MTJ3 und MTJ4), welche in der Z-Richtung gestapelt sind, gebildet wird.
  • Die vier MTJ Elemente 12, welche in der Z-Richtung gestapelt sind, bauen einen Block BKik (i = 1, 2, ... , j; k = 1, 2, ... , n) auf. Tatsächlich überlappen sich die vier MTJ Elemente 12 im Block BKik in der Richtung (Z-Richtung), welche zur Zeichnungsoberfläche senkrecht ist.
  • In diesem Beispiel wird eine Zeile durch j Blöcke BKik aufgebaut, welche in der X-Richtung angeordnet sind. Die Speicherzellenanordnung 11 hat n Zeilen. Zusätzlich wird eine Spalte durch n Blöcke BKik aufgebaut, welche in der Y-Richtung angeordnet sind. Die Speicherzellenanordnung 11 hat j Spalten.
  • Ein Anschluss von jedem der vier MTJ Elemente 12 im Block BKik ist gemeinsam mit einer Lese-Subbit-Leitung RBLi' (i = 1, 2, ... j) verbunden, und dann mit einer Lese-Hauptbit-Leitung RBLi über einen Leseauswahl-Schalter (Blockauswahl-Schalter oder Zeilenauswahlschalter) RSW verbunden, welcher beispielsweise aus einem MOS Transistor ausgebildet ist. Die Lese-Hauptbit-Leitung RBLi verläuft in der Y-Richtung. Eine Lese-Hauptbit-Leitung RBLi ist beispielsweise in einer Spalte angeordnet.
  • Die Lese-Hauptbit-Leitung RBLi ist mit einem Lese-Verstärker (S/A) 15 durch eine Vorspann-Schaltung 13-i und einen Spaltenauswahl-Schalter 14-i, welcher beispielsweise aus einem MOS Transistor ausgebildet ist, verbunden.
  • Der weitere Anschluss von jedem der vier MTJ Elemente 12 im Block BKik ist unabhängig mit einer entsprechenden aus Lese/Schreibwortleitungen WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3 und WL4(n – 1) + 4 verbunden. Das heißt, dass die vier Wortleitungen WL4(N – 1) + 1, WL4(N – 1) + 2, WL4(N – 1) + 3 und WL4(N – 1) + 4 in einer Zeile in Ubereinstimmung mit den vier MTJ Elementen 12 in einem Block BKik angeordnet sind. In diesem Falle zeigt n eine Zeilennummer (n = 1, 2, ...) an.
  • Die Wortleitungen WL4(N – 1) + 1, WL4(N – 1) + 2, WL4(N – 1) + 3 und WL4(N – 1) + 4 verlaufen in X-Richtung. Ein Ende von jeder der Wortleitungen ist mit einem Zeilen-Dekoder 16-n und einem Schreibwortleitungs-Treiber 17-n verbunden. Das weitere Ende ist mit einem Zeilen-Dekoder 18-n und einem Wortleitungs-Ballast 19-n verbunden.
  • Eine Mehrzahl (in diesem Beispiel gleich 4) von Schreibbitleitungen WBL4(j – 1) + 1, WBL4(j – 1) + 2, WBL4(j – 1) + 3 und WBL4(j – 1) + 4, welche in Y-Richtung verlaufen und in Z-Richtung gestapelt sind, sind jeweils nahe und in Übereinstimmung zu den vier MTJ Elementen 12 angeordnet, welche den Block BKik bilden.
  • Die zwei Enden von jeder der Schreibbitleitungen WBL4(j–1) + 1, WBL4(j – 1) + 2, WBL4(j – 1) + 3 und WBL4(j – 1) + 4 sind mit Schreibbitleitungs-Treibern/Ballasten 20-j und 21-j und Spalten-Dekodern 22-j und 23-j verbunden.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW bildet eine Blockauswahl-Leitung BSn (n = 1, 2, ...). Eine Blockauswahl-Leitung BSn ist in einer Zeile angeordnet. Wenn beispielsweise eine Spalte aus vier Blöcken ausgebildet ist, beträgt die Anzahl von Blockauswahl-Leitungen BSn gleich vier. Die Blockauswahl-Leitung BSn verläuft in X-Richtung. Ein Ende von jeder Blockauswahl-Leitung BSn ist mit einem Blockauswahl-Treiber (BS Treiber) 24-n (n = 1, 2, ...) verbunden.
  • B. Schreib-/Lese-Betrieb Prinzip
  • Als nächstes wird ein Datenschreib-/Lese-Betrieb im ersten Beispiel beschrieben.
  • (1) Schreib-Betrieb Prinzip
  • Das Schreibverfahren des ersten Beispiels ist gleich dem für eine normale Zelle, welche einen MOS Transistor und ein MTJ Element hat. Es wird angenommen, dass Daten in das MTJ Element MTJ1 in einem unteren linken Block BK11 geschrieben werden sollen.
  • Zunächst werden eine Wortleitung WL1 und eine Schreibbitleitung WBL1 ausgewählt. Es werden Ströme an die ausgewählte Wortleitung WL1 und Schreibbitleitung WBL1 zugeführt, und es werden Magnetfelder, welche aus diesen Strömen erzeugt werden, aufgebaut (engl. synthesized). Eine Magnetisierung des MTJ Elements MTJ1 am Schnittpunkt zwischen der ausgewählten Wortleitung WL1 und Schreibbitleitung WBL1 wird durch das aufgebaute Magnetfeld invertiert oder nicht invertiert, um Daten willkürlich in das MTJ Element MTJ1 zu schreiben. Es werden Daten, welche in das MTJ Element MTJ1 zu schreiben sind, durch die Richtung des Schreib-Stroms bestimmt, welcher an die Schreibbitleitung WBL1 fließt.
  • (2) Lese-Betrieb Prinzip
  • 1. Umriss des Lese-Betriebes
  • Der Umriss des Lese-Betrieb Prinzips gemäß dem ersten Beispiel wird beschrieben. Es wird angenommen, dass Daten des MTJ Elements MTJ1 im unteren linken Block BK11 ausgelesen werden sollen.
  • Zunächst wird ein Spaltenauswahl-Schalter 14-1, welcher durch einen Spalten-Dekoder 22-1 ausgewählt ist, eingeschaltet, um eine Lesebitleitung RBL1, welche durch ein Spaltenadresssignal ausgewählt ist, mit dem Lese-Verstärker 15 zu verbinden. Ein Vorspann-Strom wird vom Lese-Verstärker 15 aus zugeführt. Die Spannung der Lesebitleitung RBL1 wird auf eine vorbestimmte Spannung (Vconst) durch die Rückführschaltung des LeseVerstärkers 15 (wie später beschrieben) eingestellt.
  • Nicht ausgewählte Lesebitleitungen RBLj werden nicht mit dem hese-Verstärker 15 verbunden, weil Spaltenauswahl-Schalter 14j auf AUS sind, obwohl die vorbestimmte Spannung (Vconst) von Vorspann-Schaltungen 13-j an die Lesebitleitungen RBLj angelegt ist. Die an die Lesebitleitungen RBLj angelegte vorbestimmte Spannung ist gleich jener, welche an die Lesebitleitung RBL1 angelegt ist.
  • Zusätzlich wird eine Blockauswahl-Leitung BS1 durch ein Zeilenadresssignal angetrieben (in diesem Fall Adresssignalbits mit Ausnahme von zwei Bits), welches zur Auswahl des Blockes BK11 notwendig ist, und der MOS Transistor RSW zur Auswahl des Blockes BK11 wird eingeschaltet.
  • Im Block BK11 wird die durch das Zeilenadresssignal ausgewählte Wortleitung WL1 auf ein Erdungspotential VSS gesetzt, und nicht ausgewählte Wortleitungen WL2, WL3 und WL4 werden in den schwebenden Zustand gesetzt.
  • Durch diesen Betrieb fließt ein Vorspann-Strom vom Lese-Verstärker 15 an das MTJ Element MTJ1, welches durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist, so dass die in das MTJ Element MTJ1 geschriebenen Daten ausgelesen werden.
  • Es fließen keine Ströme an die MTJ Elemente 12 im oberen linken und oberen rechten Block BK1n und BKjn, in welchen die Blockauswahl MOS Transistoren RSW auf AUS sind.
  • Ein Vorspann-Strom von der Vorspann-Schaltung 13-j wird den MTJ Elementen 12 in einem unteren rechten Block BKj1 zugeführt, welcher nicht durch das Spaltenadresssignal ausgewählt ist, und dessen Blockauswahl MOS Transistor RSW auf EIN ist. Der Strom, welcher an ein MTJ Element MTJ5 fließt, welches mit der Wortleitung WL1 im nicht ausgewählten Block BKj1 verbunden ist, fließt an das Erdungspotential VSS durch die Wortleitung WL1. Somit fließt der Strom nicht an das MTJ Element MTJ1 im Block BK11 zurück, welcher durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist.
  • 2. Details des Lese-Betriebes
  • Der oben beschriebene Daten-Lesebetrieb wird als nächstes detaillierter mit Bezug auf 2 beschrieben. Es wird hier ebenfalls angenommen, dass die Daten des MTJ Elements MTJ1 im unteren linken Block BK11 ausgelesen werden sollen.
  • Es wird angenommen, dass die gemeinsamen Knoten der MTJ Elemente 12, welche der Lese-Subbit-Leitung RBLi' entsprechen, auf ein Äquipotential (beispielsweise das Erdungspotential) eingestellt sind. In diesem Fall, erstellen die MTJ Elemente 12 in einem nicht ausgewählten unteren rechten Block BLj1 Strompfade zwischen den Wortleitungen WL1, WL2, WL3 und WL4. Jedoch fließt kein Strom zwischen den Wortleitungen WL1, WL2, WL3 und WL4, weil ihre Potentiale gleich sind. Somit werden Ströme (gepunktete Linien in 2), welche zum MTJ Element MTJ1 im ausgewählten unteren linken Block BK11 fließen, durch den Lese-Verstärker 15 ausgelesen. Bei diesem Schaltungsaufbau wird angenommen, dass das gleiche Potential auf Bitleitungen BL1, BL2, BL3 und BL4 vorgespannt ist.
  • Die Lese-Hauptbit-Leitungen RBLj werden nicht durch den Lese-Verstärker 15 vorgespannt, sondern werden auf ein Äquipotential durch die Vorspann-Schaltungen 13-j vorgespannt. Somit ist es hier irrelevant, ob die Lese-Hauptbit-Leitungen RBLj mit dem Lese-Verstärker 15 verbunden sind.
  • Wenn jedoch die gemeinsamen Knoten der MTJ Elemente 12 eine Potentialdifferenz haben, fließen Ströme zwischen den Wortleitungen WL1, WL2, WL3 und WL4. Somit werden die folgenden Punkte hervorgehoben.
  • Der Leseauswahl-Schalter RSW und Spaltenauswahl-Schalter 14-1 liegen zwischen dem Lese-Verstärker 15 und dem gemeinsamen Knoten der MTJ Elemente 12, d.h., die Lese-Subbit-Leitung RBLi', vor. Das heißt, dass zwei Auswahl MOS Transistoren vorliegen. Da die Auswahl MOS Transistoren Widerstände haben, wird eine Potentialdifferenz gemäß dem Widerstand des ausgewählten MTJ Elements MTJ1 erzeugt.
  • Aus Gründen der Vereinfachung der Beschreibung wird angenommen, dass die MTJ Elemente 12, welche mit den Wortleitungen WL1, WL2, WL3 und WL4 verbunden sind, den gleichen Widerstandswert haben, das lediglich das MTJ Element 12, welches mit der Wortleitung WL1 verbunden ist, in einem Hochwiderstands-Zustand ist (die Magnetisierungsrichtungen der Speicherschicht und der festgelegten Schicht sind gegenparallel), und die MTJ Elemente 12, welche mit den restlichen Wortleitungen WL2, WL3 und WL4 verbunden sind, in einem Niedrigwiderstands-Zustand sind (die Magnetisierungsrichtungen der Speicherschicht und der festgelegten Schicht sind parallel).
  • Es wird Is als die Signalstromdifferenz angenommen, wenn die MTJ Elemente 12 in den Hoch- und Niedrigwiderstands-Zuständen sind, V wird als die Vorspannung vom Lese-Verstärker 15 angenommen, Rm wird als Widerstand des MTJ Elements angenommen, Rt wird als Widerstand des Zeilenauswahl MOS Transistors angenommen, und Rc wird als Gesamtwiderstand des Spaltenauswahl MOS Transistors und Blockauswahl MOS Transistors angenommen. Die Signalstromdifferenz Is wird gegen durch: Is = V/(Rt + Rc + Rm) – V/[Rt + Rc + Rm·(1 + MR)] = MR·V/Rm ÷ [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc)/Rm] (5)
  • Eine Potentialdifferenz ΔV zwischen den gemeinsamen Knoten der MTJ Elemente 12, welche der Lese-Subbit-Leitung RBLi' entsprechen, und zwar aufgrund des Widerstandes der MTJ Elemente 12 und dessen vom MOS Transistor durch Daten ist gegen durch: ΔV = V/[Rt + Rc + Rm·(1 + MR)]·[Rt + Rm·(1 + MR)] – V/[Rt + Rc + Rm]·[Rt + Rm] = MR·V·Rc/Rm ÷ [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc/Rm] (6)
  • Es wird m als Anzahl von MTJ Elemente 12, welche mit der Wortleitung WL verbunden sind, angenommen. Dann wird ein Strom ΔI, welcher in eine Richtung zum Löschen der Signalstromdifferenz Is durch den gemeinsam Anschluss der MTJ Elemente 12 fließt, gegeben durch: ΔI = ΔV/[{Rm + Rm/(m – 1)}/3] = V·3·(m – 1)/(m·Rm)·Rc/Rm·MR + [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc)/Rm] (7)
  • Aus Gleichungen (5), (6) und (7) wird die Netto-Signalstromdifferenz Is' gegeben durch: Is' = Is – ΔI = MR·V/Rm ÷ [1 + (Rt + Rc)/Rm] ÷ [1 + MR + (Rt + Rc)/Rm] ·[1 – Rc·3·(m – 1)/(m·Rm)] (8)
  • Wenn die Beziehung 1 – Rc·3·(m – 1)/(m·Rm) > 0 gilt, d.h., wenn Rm/Rc größer 3·(m – 1)/m nicht erfüllt ist, tritt ein Lesefehler auf. Da 1 > (m – 1)/m gilt, ist es strikter notwendig Rm/Rc > 3 zu erfüllen.
  • Das heißt, dass die Beschränkung aus Rm/Rc, um jeglichen Lesefehler zu verhindern, nicht von der Anzahl von Zellen, welche mit der Wortleitung WL verbunden sind, sondern vom Widerstand Rm der MTJ Elemente und dem Gesamtwiderstand Rc des Spaltenauswahl MOS Transistors und Blockauswahl MOS Transistors abhängt.
  • Wie oben beschrieben, ist gemäß diesem Beispiel der Gesamtwiderstand Rc des Spaltenauswahl MOS Transistors und Blockauswahl MOS Transistors im Wesentlichen doppelt so hoch wie der in den Patent-Referenzen 4 und 5. Jedoch sind die Parameter m und n, welche die Anordnungs-Skalierung anzeigen, nicht im beschränkenden Ausdruck enthalten. Aus diesem Grund ist die Anordnungs-Skalierung nicht begrenzt. Das heißt, dass dieser Vorschlag hinsichtlich der Kapazität vorteilhafter als bei Patent-Referenzen 4 und 5 ist.
  • C. Schaltungsaufbau eines Peripherie-Schaltungsabschnittes
  • Als nächstes wird die detaillierte Anordnung des Peripherie-Schaltungsabschnittes beschrieben. Es wird lediglich ein Peripherie-Schaltungsabschnitt entsprechend dem MTJ Element MTJ1 im Block BK11 dargestellt und beschrieben.
  • (1) Wortleitungs-Treiber/-Ballast
  • 1. Schaltungsbeispiel 1
  • 3 zeigt ein Schaltungsbeispiel 1 des Wortleitungs-Treiber/-Ballast gemäß dem ersten Beispiel.
  • Ein Schreibwortleitungs-Treiber 17-1 hat einen PMOS Transistor QP1 und eine NAND Schaltung ND1. Ein Wortleitungs-Ballast 19-1 hat einen MOS Transistor QN1, eine AND Schaltung AD2 und eine OR Schaltung OR5.
  • Der PMOS Transistor QP1 ist zwischen einem Energieversorgungs-Anschluss VDD und einem Ende der Wortleitung WL1 verbunden. Das Ausgangssignal von der NAND Schaltung ND1 wird dem Gate des PMOS Transistors QP1 zugeführt.
  • Ein Schreibsignal WRITE wird der NAND Schaltung ND1 eingegeben. Das Schreibsignal WRITE bestimmt die Periode, innerhalb der der Schreibstrom zuzuführen ist. Ein Zeilenadresssignal zur Auswahl der Wortleitung WL1 wird ebenfalls der NAND Schaltung ND1 eingegeben.
  • Der NMOS Transistor QN1 wird zwischen dem anderen Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der OR Schaltung OR5 wird der AND Schaltung AD2 zugeführt. Das Ausgangssignal von der AND Schaltung AD2 wird dem Gate des NMOS Transistors QN1 zugeführt.
  • Das Schreibsignal WRITE und ein Lesesignal READ werden der OR Schaltung OR5 eingegeben. Das Lesesignal READ bestimmt die Lesebetriebsperiode. Das Zeilenadresssignal wird der AND Schaltung AD2 eingegeben.
  • Im Schaltungsbeispiel 1 wird ein Datenschreiben/-Lesen auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP1, welcher als Treiber dient, und der NMOS Transistor QN1, welcher als Ballast des ausgewählten Zeilenadresssignals dient, durch den Zeilen-Dekoder eingeschaltet, um der ausgewählten Wortleitung WL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da die PMOS Transistoren, welche als Treiber dienen und NMOS Transistoren, welche als Ballast von nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Wortleitungen WL.
  • Im Lesemodus wird der NMOS Transistor QN1, welcher als Ballast des ausgewählten Zeilenadresssignals dient, durch den Zeilen-Dekoder eingeschaltet, um die ausgewählte Wortleitung WL1 auf das Erdungspotential VSS vorzuspannen.
  • Im Lesemodus werden, da die PMOS Transistoren, welche als die Treiber dienen, und NMOS Transistoren, welche als Ballast der nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, die nicht ausgewählten Wortleitungen WL bei dieser Schaltung in den schwebenden Zustand gesetzt.
  • 2. Schaltungsbeispiel 2
  • 4 zeigt ein Schaltungsbeispiel 2 des Wortleitungs-Treiber/-Ballast gemäß dem ersten Speicher.
  • Im Schaltungsbeispiel 2 benötigt lediglich einer aus dem Ballast und Treiber eine Adressen-Selektivität. Aus diesem Grund wird die Schaltungsskalierung reduziert, indem der Dekoder auf der Ballast-Seite ausgelassen wird. Zusätzlich wird die Abhängigkeit von der Energieversorgungsspannung beseitigt, und die Abhängigkeit auf die Temperatur wird beseitigt. Alternativ wird eine Stromquellenschaltung angeordnet, um einen Strom im Schreibmodus zuzuführen, so dass eine Abhängigkeit von der Temperatur in Übereinstimmung zu den Schaltungseigenschaften der MTJ Elemente erlangt werden kann. Die Ausgabe (Iconst) von der Stromversorgungsschaltung wird dem Gate eingegeben, um im gesättigten Zustand zu arbeiten, wodurch ein Stromspiegel für die Stromausgabe von der Stromquelle ausgebildet wird. In diesem Fall muss ein NMOS Transistor-Ballast für den Lesemodus besonders angeordnet werden, und zwar ungleich dem in 3 gezeigten Schaltungsbeispiel 1.
  • Da sich Schaltungsbeispiel 2 vom Schaltungsbeispiel 1 in der Anordnung des Wortleitungs-Ballasts 19-1 unterscheidet, wird der Schreibwortleitungs-Treiber 17-1 lediglich kurz beschrieben.
  • Der Schreibwortleitungs-Treiber 17-1 hat einen PMOS Transistor QP2 und eine NAND Schaltung ND2, wie im Schaltungsbeispiel 1. Der Wortleitungs-Ballast 19-1 hat NMOS Transistoren QN2, QN3 und QN4 und eine AND Schaltung AD3.
  • Die NMOS Transistoren QN2 und QN3 werden zwischen dem anderen Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Schreibsignal WRITE wird dem Gate des NMOS Transistors QN2 eingegeben. Eine vorbestimmte Spannung (Iconst) wird dem Gate des NMOS Transistors QN3 zugeführt.
  • Der NMOS Transistor QN4 ist zwischen dem anderen Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der AND Schaltung AD3 wird dem Gate des NMOS Transistors QN4 eingegeben.
  • Das Lesesignal READ wird der AND Schaltung AD3 eingegeben. Das Zeilenadresssignal wird ebenfalls der AND Schaltung AD3 eingegeben.
  • Im Schaltungsbeispiel 2 wird ein Datenschreiben/-Lesen auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP2, welcher als der Treiber dient, und die NMOS Transistoren QN2 (welcher durch das Schreibsignal WRITE eingeschaltet wird) und QN3 (welcher durch Iconst eingeschaltet wird), welche als die Ballaste des ausgewählten Zeilenadresssignals dienen, durch den Zeilen-Dekoder eingeschaltet, um der ausgewählten Wortleitung WL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da PMOS Transistoren, welche als die Treiber der nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Wortleitungen WL.
  • Im Lesemodus wird der NMOS Transistor QN4, welcher als Ballast des ausgewählten Zeilenadresssignals dient, durch den Zeilen-Dekoder eingeschaltet, um die ausgewählte Wortleitung WL1 auf das Erdungspotential VSS zu setzen.
  • Im Lesemodus werden, da PMOS Transistoren, welche als Treiber dienen, und NMOS Transistoren, welche als Ballaste der nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, die nicht ausgewählten Wortleitungen WL in den schwebenden Zustand gesetzt.
  • (2) Schreibbitleitungs-Treiber/-Ballast
  • 1. Schaltungsbeispiel 1
  • 5 zeigt ein Schaltungsbeispiel 1 des Schreibbitleitungs-Treiber/-Ballast gemäß dem ersten Speicher.
  • Ein Schreibbitleitungs-Treiber/-Ballast 20-1 hat einen PMOS Transistor QP3, einen NMOS Transistor QN5, eine NAND Schaltung ND3 und eine AND Schaltung AD4.
  • Der PMOS Transistor QP3 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbitleitung WBL1 verbunden. Das Ausgangssignal von der NAND Schaltung ND3 wird dem Gate des PMOS Transistors QP3 zugeführt.
  • Der NMOS Transistor QN5 ist zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der AND Schaltung AD4 wird dem Gate des NMOS Transistors QN5 zugeführt.
  • Das Schreibsignal WRITE, das Spaltenadresssignal, das Zeilenadresssignal niedriger Ordnung und ein Datensignal DATA werden der NAND Schaltung ND3 eingegeben. Das Schreibsignal WRITE, das Spaltenadresssignal, das Zeilenadresssignal niedriger Ordnung und ein invertiertes Signal bDATA des Datensignals DATA werden der AND Schaltung AD4 eingegeben.
  • Ein Schreibbitleitungs-Treiber/-Ballast 21-1 hat einen PMOS Transistor QP4, einen NMOS Transistor QN6, eine NAND Schaltung ND4 und eine AND Schaltung AD5.
  • Der PMOS Transistor QP4 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbitleitung WBL1 verbunden. Das Ausgangssignal von der NAND Schaltung ND4 wird dem Gate des PMOS Transistors QP4 zugeführt.
  • Der NMOS Transistor QN6 ist zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der AND Schaltung AD5 wird dem Gate des NMOS Transistors QN6 zugeführt.
  • Das Schreibsignal WRITE, Spaltenadresssignal, Zeilenadresssignal niedriger Ordnung und invertierte Signal bDATA werden der NAND Schaltung ND4 eingegeben. Das Schreibsignal WIRTE, Spaltenadresssignal, Zeilenadresssignal niedriger Ordnung und Datensignal DATA werden der AND Schaltung AD5 eingegeben.
  • Da die Richtung des der Schreibbitleitung WBL1 zuzuführenden Stromes gemäß den Schreibdaten geändert werden muss, werden das Datensignal DATA und dessen invertiertes Signal bDATA verwendet. Das Adresssignal enthält ein Spaltenadresssignal und ein Zeilenadresssignal um ein MTJ Element im Block auszuwählen.
  • Da in dem in 1 gezeigten Beispiel vier Zellen in einem Block vorliegen, wird das Adresssignal aus 2 Bits ausgebildet.
  • Im Schaltungsbeispiel 1 wird ein Datenschreiben auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP3, welcher als der Treiber dient, und der NMOS Transistor QN6, welcher als der Ballast des ausgewählten Spaltenadresssignals dient, durch den Spalten-Dekoder eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen. Alternativ werden der PMOS Transistor QP4, welcher als Treiber dient, und der NMOS Transistor QN5, welcher als Ballast des ausgewählten Spaltenadresssignals dient, durch den Spalten-Dekoder eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da die PMOS Transistoren, welche als Treiber dienen, und NMOS Transistoren, welche als Ballast der nicht ausgewählten Schreibbitleitungen WBL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Schreibbitleitungen WBL.
  • Im Schaltungsbeispiel 1 werden die gleichen Signale wie jene des in 3 gezeigten Schreibwortleitungs-Treiber/-Ballast verwendet. Jedoch können weitere Signale verwendet werden, um die Zeitpunkte jener der Schreibwortleitung WL zu verschieben.
  • 2. Schaltungsbeispiel 2
  • 6 zeigt ein Schaltungsbeispiel 2 des Schreibbitleitungs-Treiber/-Ballast gemäß dem ersten Speicher.
  • Im Schaltungsbeispiel 2 benötigt lediglich einer aus dem Ballast und Treiber eine Adressen-Selektivität. Aus diesem Grund wird die Schaltungsskalierung reduziert, indem der Dekoder auf der Ballast-Seite ausgelassen wird.
  • Da sich Schaltungsbeispiel 2 vom Schaltungsbeispiel 1 in der Anordnung auf der Ballast-Seite unterscheidet, wird lediglich die Anordnung auf der Treiber-Seite kurz beschrieben.
  • Der Schreibbitleitungs-Treiber/-Ballast 20-1 hat einen PMOS Transistor QP5, einen NMOS Transistor 7, eine NAND Schaltung ND5 und einen Inverter INV1.
  • Der NMOS Transistor QN7 ist zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal vom Inverter INV1 wird dem Gate des NMOS Transistors QN7 zugeführt. Das Datensignal DATA wird dem Inverter INV1 eingegeben.
  • Der Schreibbitleitungs-Treiber/-Ballast 21-1 hat einen PMOS Transistor QP6, einen NMOS Transistor QN8, eine NAND Schaltung ND6 und einen Inverter INV2.
  • Der NMOS Transistor QN8 ist zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal vom Inverter INV1 wird dem Gate des NMOS Transistors QN8 zugeführt. Das invertierte Signal bDATA des Datensignals DATA wird dem Inverter INV2 eingegeben.
  • Im Schaltungsbeispiel 2 wird ein Datenschreiben auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP5, welcher als Treiber dient, und der NMOS Transistor QN8, welcher als Ballast des ausgewählten Spaltenadresssignals dient, durch den Spalten-Dekoder eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen. Alternativ werden der PMOS Transistor QP6, welcher als Treiber dient, und der NMOS Transistor QN7, welcher als Ballast des ausgewählten Spaltenadresssignals dient, eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, das die PMOS Transistoren, welche als Treiber dienen, und NMOS Transistoren, welche als Ballast der nicht ausgewählten Schreibbitleitungen WBL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Schreibbitleitungen WBL.
  • 3. Schaltungsbeispiel 3
  • 7 zeigt ein Schaltungsbeispiel 3 des Schreibbitleitungs-Treiber/-Ballast gemäß dem ersten Speicher.
  • Im Schaltungsbeispiel 3 benötigt lediglich einer aus dem Ballast und Treiber eine Adressen-Selektivität. Aus diesem Grund wird die Schaltungsskalierung reduziert, indem der Dekoder auf der Ballast-Seite ausgelassen wird. Zusätzlich wird die Abhängigkeit über die Energieversorgungsspannung beseitigt, und wird die Abhängigkeit über die Temperatur beseitigt. Alternativ ist eine Stromquellenschaltung angeordnet, um einen Strom im Schreibmodus zuzuführen, so dass eine Abhängigkeit über die Temperatur in Übereinstimmung zu den Schaltungseigenschaften von MTJ Elementen erlangt werden kann. Die Ausgabe (Iconst) von der Stromversorgungsschaltung wird dem Gate eingegeben, um im gesättigten Zustand zu arbeiten, wodurch ein Stromspiegel für die Stromausgabe von der Stromquelle ausgebildet wird.
  • Da sich Schaltungsbeispiel 3 vom Schaltungsbeispiel 1 in der Anordnung auf der Ballast-Seite unterscheidet, wird lediglich die Anordnung auf der Treiber-Seite kurz beschrieben.
  • Der Schreibbitleitungs-Treiber/-Ballast 20-1 hat einen PMOS Transistor QP7, NMOS Transistoren QN9 und QN10, eine NAND Schaltung ND7 und einen Inverter INV3.
  • Die NMOS Transistoren QN9 und QN10 werden zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal vom Inverter INV3 wird dem Gate des NMOS Transistors QN9 zugeführt. Das Datensignal DATA wird dem Inverter INV3 eingegeben. Eine vorbestimmte Spannung (Iconst) wird dem Gate des NMOS Transistors QN10 zugeführt.
  • Der Schreibbitleitungs-Treiber/-Ballast 21-1 hat einen PMOS Transistor QP8, NMOS Transistoren QN11 und QN12, eine NAND Schaltung ND8 und einen Inverter INV4.
  • Die NMOS Transistoren QN11 und QN12 werden zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal vom Inverter INV4 wird dem Gate des NMOS Transistors QN11 zugeführt. Das invertierte Signal bDATA wird dem Inverter INV4 eingegeben. Eine vorbestimmte Spannung (Iconst) wird dem Gate des NMOS Transistors QN12 zugeführt.
  • Im Schaltungsbeispiel 3 wird ein Datenschreiben auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP7, welcher als Treiber dient, und die NMOS Transistoren QN11 und QN12, welche als Ballast des ausgewählten Spaltenadresssignals dienen, durch den Spalten-Dekoder eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen. Alternativ werden der PMOS Transistor QP8, welcher als Treiber dient, und die NMOS Transistoren QN9 und QN10, welche als Ballaste des ausgewählten Spaltenadresssignals dienen, eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da die PMOS Transistoren, welche als Treiber dienen, und die NMOS Transistoren, welche als Ballaste der nicht ausgewählten Schreibbitleitungen WBL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Schreibbitleitungen WBL.
  • Im Schaltungsbeispiel 3 werden die gleichen Signale wie jene des in 3 gezeigten Schreibwortleitungs-Treiber/-Ballast verwendet. Jedoch können andere Signale dazu verwendet werden, um die Zeitpunkte derer von der Schreibwortleitung WL zu verschieben (japanische Patentanmeldung No. 2002-140499).
  • (3) Blockauswahl-Treiber
  • 8 zeigt ein Schaltungsbeispiel des Blockauswahl-Treibers gemäß dem ersten Speicher.
  • Ein Blockauswahl-Treiber 24-1 hat eine NAND Schaltung ND9 und einen Inverter INV5.
  • Das Ausgangssignal von der NAND Schaltung ND9 wird dem Inverter INV5 zugeführt. Der Inverter INV5 ist mit der Blockauswahl-Leitung BS1 verbunden. Das Schreibsignal WRITE und Zeilenadresssignal hoher Ordnung werden der NAND Schaltung ND9 eingegeben.
  • Im Blockauswahl-Treiber 24-1 wird eine Dekodierung lediglich auf Basis von Adressbits hoher Ordnung des Zeilenadresssignals, mit Ausnahme von Adresssignalbits niedriger Ordnung, welche zur Unterscheidung von einer Zelle im Block notwendig sind, durchgeführt. Bei dem in 1 gezeigten Beispiel liegen vier Zellen in einem Block vor. Somit werden bei den gesamten Zeilenadresssignal-Bits, Adresssignal-Bits mit Ausnahme von zwei Bits eingegeben.
  • Das Blockauswahlsignal ist im Schreibmodus unnötig.
  • (4) Vorspann-Schaltung, Spaltenauswahl-Schalter und Lese-Verstärker
  • 9 zeigt ein Schaltungsbeispiel der Vorspann-Schaltung, des Spaltenauswahl-Schalters und des Lese-Verstärkers gemäß der ersten Ausführungsform der vorliegenden Erfindung.
  • Eine Vorspann-Schaltung 13-1, ein Spaltenauswahl-Schalter 14-1 und der Lese-Verstärker 15 haben NMOS Transistoren QN13 und QN14, eine NAND Schaltung ND10, einen Inverter INV6, einen Operations-Verstärker OP1, einen Rückführ-Widerstand Rf1 und den Lese-Verstärker (Differenz-Verstärker in 9) 15.
  • Der NMOS Transistor QN14, welcher als der Spaltenauswahl-Schalter 14-1 dient, ist zwischen einem Knoten n1 und einem Ende der Lesebitleitung RBL1 verbunden. Das Ausgangssignal vom Inverter INV6 wird dem Gate des NMOS Transistors QN14 eingegeben. Das Ausgangssignal von der NAND Schaltung ND10 wird dem Inverter INV6 eingegeben. Das Lesesignal READ und Spaltenadresssignal werden der NAND Schaltung ND10 eingegeben.
  • Ein Anschluss des NMOS Transistors QN13 ist mit einem Ende der Lesebitleitung RBL1 verbunden. Der weitere Anschluss des NMOS Transistors QN13 wird auf ein vorgebestimmtes Potential (Vconst) vorgespannt. Das Ausgangssignal von der NAND Schaltung ND10 wird dem Gate des NMOS Transistors QN13 zugeführt.
  • Der negative Eingangsanschluss des Operations-Verstärkers OP1 ist mit dem Knoten n1 verbunden. Der Ausgangsanschluss des Operations-Verstärkers OP1 ist mit einem Knoten n2 verbunden. Es wird ein vorbestimmtes Potential (Vconst) dem positiven Eingangsanschluss zugeführt. Der Rückführ-Widerstand Rf1 ist zwischen den Knoten n2 und einem Knoten n3 verbunden. Die Anordnung des Operations-Verstärkers OP1 wird später beschrieben.
  • Der negative Eingangsanschluss des Lese-Verstärkers (Differenz-Verstärker) 15 ist mit dem Knoten n2 verbunden. Der Ausgangsanschluss des Lese-Verstärkers 15 ist mit dem Ausgabe-Treiber verbunden. Ein Referenzpotential Vref wird dem positiven Eingangsanschluss zugeführt. Das Referenzpotential Vref ist ein Mittenpotential, welches in der Vorrichtung derart erzeugt wird, dass es einen Wert zwischen dem Ausgangspotential des Operations-Verstärkers OP1 für "1"-Daten und dem Ausgangspotential des Operations-Verstärkers OP1 für "0"-Daten hat. Die Anordnungen des Lese-Verstärkers (Differenz-Verstärker) 15 und eine Referenzpotential Vref Erzeugungsschaltung werden später beschrieben.
  • Bei diesem Schaltungsbeispiel wird ein Datenlesen auf die folgende Weise ausgeführt.
  • Im Lesemodus wird der NMOS Transistor QN14, welcher als der Spaltenauswahl-Schalter des ausgewählten Spaltenadresssignals dient, durch den Spalten-Dekoder eingeschaltet, um die ausgewählte Lesebitleitung RBL1 mit dem Lese-Verstärker 15 zu verbinden. Die ausgewählte Lesebitleitung RBL1 wird auf das vorbestimmte Potential (Vconst) durch eine Rückführung des Operations-Verstärkers OP1 vorgespannt. Das Ausgangssignal vom Operations-Verstärker OP1 wird durch den Lese-Verstärker (Differenz-Verstärker) 15 auf der Ausgangsseite verstärkt und an den Ausgabe-Treiber gesendet.
  • Nicht ausgewählte Lesebitleitungen RBLj werden auf das vorbestimmte Potential (Vconst) durch die Vorspann-Schaltungen 13j vorgespannt. Somit kann, wenn die ausgewählte Bitleitung BL und die nicht ausgewählten Bitleitungen BL auf ein Äquipotential vorgespannt werden, der kreisende Strom beseitigt werden.
  • 10 zeigt ein Schaltungsbeispiel einer Referenzpotential-Erzeugungsschaltung gemäß dem ersten Speicher.
  • Die Parameter und das Layout des Operations-Verstärkers, des Rückführ-Widerstands, des Auswahlschalters und dergleichen sind gleich jenen des Operations-Verstärkers, Rückführ-Widerstands und Auswahlschalters für das in 9 gezeigte Datenlesen, und zwar soweit wie möglich. Die liegt daran, weil sich die parasitären Widerstände und parasitären Kapazitäten nicht ändern müssen.
  • Eine Erzeugung des Referenzpotentials für den Lese-Verstärker (Differenz-Verstärker) 15 wird im folgenden beschrieben.
  • Es wird angenommen, dass Rf der Rückführ-Widerstand ist, R0 der Widerstand für "0"-Daten ist und R1 der Widerstand für "1"-Daten ist. Die Widerstände von MOS Transistoren sind vernachlässigbar. Es wird angenommen, dass V0 und V1 die Operations-Verstärker-Ausgaben für jeweils "0"- und "1"-Daten sind.
  • Wenn ein Operations-Verstärker OP dazu betrieben wird, um die positive und negative Eingabe so zu erstellen, dass sie ein Äquipotential haben, nehmen Gleichungen (9), (10) und (11) unten Bestand auf. Vconst/R0 = (V0 – Vconst)/Rf → V0 = (1 + Rf/R0)·Vconst (9) Vconst/R1 = (V1 – Vconst)/Rf → V1 = (1 + Rf/R1)·Vconst (10) Vconst·(1/R0 + 1/R1) = 2·(Vref – Vconst)/Rf → Vref = {1 + (Rf/R0 + Rf/R1)/2}·Vconst (11)
  • Gleichung (12) kann aus Gleichungen (9), (10) und (11) hergeleitet werden. Vref = (V0 + V1)/2 (12)
  • Das Referenzpotential kann durch ein Verfahren erzeugt werden, welches in der japanischen Patentanmeldung No. 2001-401850 oder 2002-176683 vorgeschlagen ist.
  • 11 zeigt ein Schaltungsbeispiel des Operations-Verstärkers gemäß dem ersten Speicher.
  • Der Operations-Verstärker hat PMOS Transistoren QP9, QP10, QP11, QP12, QP13 und QP14 und NMOS Transistoren QN17, QN18, QN19, QN20, QN21 und QN22.
  • Bei diesem Schaltungsbeispiel wird, wenn ein invertiertes Signal bENBL eines Freigabesignals ENBL auf einen "L" Pegel wechselt, der Operations-Verstärker OP1 in einen Betriebszustand gesetzt. Bevor und nachdem die Wortleitung WL und der Spaltenauswahl-Schalter aktiviert sind, wird das invertierte Signal bENBL auf einen "L" Pegel geändert, um den Operations-Verstärker OP1 in den Betriebszustand zu setzen.
  • 12 ist eine Ansicht, welche ein Schaltungsbeispiel des Differenz-Verstärkers gemäß dem ersten Speicher zeigt.
  • Der Differenz-Verstärker 15 hat PMOS Transistoren QP15, QP16, QP17, QP18, QP19 und QP20 und NMOS Transistoren QN23, QN24, QN25, QN26, QN27 und QN28.
  • Bei diesem Schaltungsbeispiel wird, wenn das Freigabesignal ENBL auf einen "H" Pegel wechselt, der Differenz-Verstärker in einen Betriebszustand gesetzt. Nachdem die Wortleitung WL, der Spaltenauswahl-Schalter und der Operations-Verstärker OP1 aktiviert sind, und die Ausgabe vom Operations-Verstärker OP1 stabilisiert ist, wird das Freigabesignal ENBL auf einen „H" Pegel geändert.
  • D Vorrichtungsaufbau und Speicherzellen-Abschnitt
  • Als nächstes werden der Vorrichtungsaufbau und der Speicherzellen-Abschnitt beschrieben. Der Vorrichtungsaufbau des in 1 gezeigten Blocks BK11 wird beispielhaft dargestellt.
  • 13, 15 und 17 zeigen die X-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. 14, 16 und 18 zeigen die Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. Die gleichen Bezugsziffern wie in 1 kennzeichnen die gleichen Elemente in 13 bis 18, um die Übereinstimmung unter ihnen anzuzeigen.
  • (1) Aufbau des Speicherzellen-Abschnitts
  • 1. Aufbaubeispiel 1
  • 13 und 14 sind Teilansichten, welche ein Aufbaubeispiel 1 des magnetischen Festkörperspeichers gemäß dem ersten Speicher zeigen.
  • Der Leseauswahl-Schalter (MOS Transistor) RSW ist im Oberflächenbereich eines Halbleiter-Substrats 41 angeordnet.
  • Die Source des Leseauswahl-Schalters RSW ist mit der Lesebitleitung RBL1 über einen Kontaktstecker 42F verbunden. Die Lesebitleitung RBL1 verläuft geradewegs beispielsweise in Y-Richtung (Spalten-Richtung) und ist mit dem Lese-Verstärker 15 über die Vorspann-Schaltung 13-1 und den Spaltenauswahl-Schalter 14-1, welcher um den Speicherzellen-Anordnungsbereich ausgebildet ist, verbunden.
  • Das Gate des Leseauswahl-Schalters (MOS Transistor) RSW dient als Blockauswahl-Leitung BS1. Die Blockauswahl-Leitung BS1 verläuft in X-Richtung.
  • Die vier MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind in einer Mehrzahl von Stufen auf dem Leseauswahl-Schalter RSW gestapelt. Das heißt, dass der Leseauswahl-Schalter RSW unmittelbar unterhalb den MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet ist.
  • Ein Anschluss (unteres Ende in 13) von jedem der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist mit einer entsprechenden der unteren Elektroden 44A, 44B, 44C und 44D verbunden. Kontaktstecker 42A, 42B, 42C, 42D und 42E und eine Mittenschicht 43 verbinden die unteren Elektroden 44A, 44B, 44C und 44D elektrisch miteinander und verbinden ebenfalls die unteren Elektroden 44A, 44B, 44C und 44D des Drains des Leseauswahl-Schalters RSW elektrisch.
  • Die unteren Elektroden 44A, 44B, 44C und 44D, die Kontaktstecker 42A, 42B, 42C, 42D und 42E und die Mittenschicht 43 bilden die Lese-Subbit-Leitung RBLi'. Somit wird die Lese-Subbit-Leitung RBLi' durch die Kontaktstecker 42A, 42B, 42C, 42D und 42E und dergleichen ausgebildet, welche sich senkrecht zur Oberfläche des Halbleiter-Substrats 41 erstrecken, während sie sich gegenseitig überlappen.
  • Der weitere Anschluss (oberes Ende in 13) der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist elektrisch mit einem entsprechenden der Lese-/Schreibwortleitungen WL1, WL2, WL3 und WL4 verbunden. Die Wortleitungen WL1, WL2, WL3 und WL4 verlaufen in X-Richtung (Zeilen-Richtung).
  • Die MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind unabhängig mit den Wortleitungen WL1, WL2, WL3 und WL4 verbunden. Das heißt, dass die vier Wortleitungen WL1, WL2, WL3 und WL4 in Übereinstimmung zu den vier MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind.
  • Die Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4 sind jeweils nahe und unmittelbar unterhalb den MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet, während sie von ihnen getrennt sind. Die Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4 verlaufen in Y-Richtung (Spalten-Richtung). Bei dieser Ausführungsform sind die vier Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4 in Übereinstimmung zu den vier MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Im Aufbaubeispiel 1 sind die unteren Elektroden 44A, 44B, 44C und 44D, Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4 und Lese-/Schreibwortleitungen WL1, WL2, WL3 und WL4 jeweils in der Mehrzahl von Stufen von gestapelten MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Diese Elemente liegen an den gleichen Positionen, beispielsweise in den Stufen von MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 aus.
  • Jede der unteren Elektroden 44A, 44B, 44C und 44D hat beispielsweise ein rechteckiges Muster. Es sind Kontaktbereiche für die Kontaktstecker 42A bis 42E an Teilen der unteren Elektroden ausgebildet. Die MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind an Abschnitten angeordnet, welche sich vom Kontaktbereich der unteren Elektroden 44A, 44B, 44C und 44D unterscheiden.
  • Die MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind an den Mittenpositionen zwischen den Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4 und den Lese-/Schreibwortleitungen WL1, WL2, WL3 und WL4 angeordnet.
  • Gemäss dem Aufbaubeispiel 1 ist die Mehrzahl von MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 in einem Block in einer Mehrzahl von Stufen auf dem Halbleiter-Substrat 41 gestapelt. Die Mehrzahl von MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 benutzten gemeinsam einen Leseauswahl-Schalter RSW. Aus diesem Grund kann die Kapazität erhöht werden, während jegliche Zunahme im Zellenbereich unterdrückt wird.
  • 2. Aufbaubeispiel 2
  • 15 und 16 sind Teilansichten, welche ein Aufbaubeispiel 2 des ersten magnetischen Festkörperspeichers zeigen. Es wird ein Abschnitt beschrieben, welcher sich vom Aufbaubeispiel 1 unterscheidet.
  • Aufbaubeispiel 2 unterscheidet sich vom Aufbaubeispiel 1 darin, dass die Lese-/Schreibwortleitungen WL1, WL2, WL3 und WL4, welche in X-Richtung verlaufen, jeweils unterhalb den MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind, und dass die Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4, welche in Y-Richtung verlaufen, jeweils auf den MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind.
  • Das heißt, dass im Aufbaubeispiel 1 die Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4 an den Seiten des Halbleiter-Substrats 41 (untere Seiten der MTJ Elemente in 13 und 14), wo der Leseauswahl-Schalter RSW vorliegt, der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind. Zusätzlich sind die Wortleitungen WL1, WL2, WL3 und WL4 an den gegenüberliegenden Seiten (obere Seiten der MTJ Elemente in 13 und 14) angeordnet.
  • Im Aufbaubeispiel 2 sind die Wortleitungen WL1, WL2, WL3 und WL4 jedoch auf den Seiten des Halbleiter-Substrats 41 (untere Seiten der MTJ Elemente in 15 und 16), wo der Leseauswahl-Schalter RSW vorliegt, der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet. Zusätzlich sind die Schreibbitleitungen WBL1, WBL2, WBL3 und WBL4 an den gegenüberliegenden Seiten (obere Seiten der MTJ Elemente in 15 und 16) angeordnet.
  • Gemäss dem Aufbaubeispiel 2 können die gleichen Wirkungen wie jene des Aufbaubeispiels 1 erlangt werden.
  • 3. Aufbaubeispiel 3
  • 17 und 18 sind Teilansichten, welche ein Aufbaubeispiel 3 des magnetischen Festkörperspeichers gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
  • Es wird ein Abschnitt beschrieben, welcher sich vom Aufbaubeispiel 1 unterscheidet.
  • Aufbaubeispiel 3 unterscheidet sich vom Aufbaubeispiel 1 darin, dass eine Mehrzahl von MTJ Elementen (oberes MTJ Element und unteres MTJ Element) gemeinsam eine Schreibbitleitung benutzen. Das heißt, dass die Schreibbitleitung WBL1 zwischen den MTJ Elementen MTJ1 und MTJ2 angeordnet ist. Die MTJ Elemente MTJ1 und MTJ2 benutzen gemeinsam die Schreibbitleitung WBL1. Zusätzlich ist die Schreibbitleitung WBL2 zwischen den MTJ Elementen MTJ3 und MTJ4 angeordnet. Die MTJ Elemente MTJ3 und MTJ4 benutzen gemeinsam die Schreibbitleitung WBL3.
  • Gemäss dem Aufbaubeispiel 3 kann die gleiche Wirkung wie jene des Aufbaubeispiels 1 erlangt werden.
  • Zusätzlich kann, da die Mehrzahl von MTJ Elementen (oberes MTJ Element und unteres MTJ Element) gemeinsam eine Schreibbitleitung benutzen, das Volumen der Speicherzelle in der Stapelrichtung (Z-Richtung) reduziert werden.
  • (2) Aufbau des MTJ Elements
  • Der Aufbau des MTJ Elements wird als nächstes beschrieben.
  • Das MTJ Element 12 hat einen dreischichtigen Aufbau, welcher aus einer magnetisierten festgelegten Schicht (Magnetschicht) 31, einer Tunnelbarrierenschicht (nicht magnetische Schicht) 32 und einer magnetischen Aufzeichnungsschicht (Magnetschicht) 33 ausgebildet ist.
  • Das MTJ Element 12 hat beispielsweise eine rechteckige Form. Die Längsrichtung des Rechteckes ist die Achse einer einfachen Magnetisierung, und die Richtung, welche senkrecht zur Längsrichtung ist, ist die Achse einer schwierigen Magnetisierung. Die Achse der einfachen Magnetisierung des MTJ Elements 12 ist zur Richtung ausgerichtet, welche senkrecht zur Laufrichtung der Schreibleitungen ist, durch welche ein Strom in beide Richtungen fließt, so dass die Richtung des Stromes gemäß den Schreibdaten geändert werden kann.
  • Bei diesem Beispiel ist die Schreibleitung, durch welche der Schreibstrom in beide Richtungen zugeführt werden kann, gleich der Schreibbitleitung WBL. Aus diesem Grund ist die Achse der einfachen Magnetisierung des MTJ Elements 12 in die Richtung ausgerichtet, welche senkrecht zur Laufrichtung der Schreibbitleitung WBL ist, d.h., in die Laufrichtung der Wortleitung (Zeilen-Richtung).
  • Die magnetisierte festgelegte Schicht 31 und die magnetische Aufzeichnungsschicht 33 können ersetzt werden. Das MTJ Element 12 kann entweder einen einzelnen Tunnelverbindungs-Aufbau, welcher eine Tunnelbarrierenschicht 32 hat, oder einen doppelten Tunnelverbindungs-Aufbau haben, welcher zwei Tunnelbarrierenschichten 32 hat.
  • Es werden Beispiele der MTJ Elemente 12, welche einen einzelnen und doppelten Tunnelverbindungs-Aufbau haben, im Folgenden beschrieben.
  • 1. Einzelner Tunnelverbindungs-Aufbau
  • Das MTJ Element 12, welches einen in 19A gezeigten einzelnen Tunnelverbindungs-Aufbau hat, ist aus der magnetisierten festgelegten Schicht 31, bei welcher eine unterliegende Kontaktschicht (unterliegende Elektrodenschicht) 101, Pufferschicht (beispielsweise eine ferromagnetische Schicht) 102, antiferromagnetische Schicht 103 und ferromagnetische Schicht 104 sequentiell gestapelt sind, aus der Tunnelbarrierenschicht 32, welche auf der magnetisierten festgelegten Schicht 31 ausgebildet ist, und aus der magnetischen Aufzeichnungsschicht 33, bei welcher eine freie ferromagnetische Schicht 105 und eine Kontaktschicht 106 sequentiell auf der Tunnelbarrierenschicht 32 gestapelt sind, ausgebildet.
  • Das MTJ Element 12, welches einen in 19B gezeigten einzelnen Tunnelverbindungs-Aufbau hat, ist aus der magnetisierten festgelegten Schicht 31, bei welcher die unterliegende Kontaktschicht 101, die Pufferschicht 102, die antiferromagnetische Schicht 103, eine ferromagnetische Schicht 104', eine nicht magnetische Schicht 107 und eine ferromagnetische Schicht 104'' sequentiell gestapelt sind, aus der Tunnelbarrierenschicht 32, welche auf der magnetischen festgelegten Schicht 31 ausgebildet ist, und aus der magnetischen Aufzeichnungsschicht 33, bei welcher eine ferromagnetische Schicht 105', die nichtmagnetische Schicht 107, eine ferromagnetische Schicht 105'' und die Kontaktschicht 106 sequentiell auf der Tunnelbarrierenschicht 32 gestapelt sind, ausgebildet.
  • Bei dem in 19B gezeigten MTJ Element 12 sind der dreischichtige Aufbau aus der ferromagnetischen Schicht 104', nichtmagnetischen Schicht 107 und ferromagnetischen Schicht 104'' in der magnetisierten festgelegten Schicht 31, und der dreischichtige Aufbau aus der ferromagnetischen Schicht 105', der nichtmagnetischen Schicht 107 und der ferromagnetischen Schicht 105'' in der magnetischen Aufzeichnungsschicht 33 ausgebildet. In diesem Fall kann ein Zellaufbau, welcher jegliche Magnetpol-Erzeugung im ferromagnetischen Material unterdrücken kann, und welcher daher mehr zur Mikromusterung (engl. Micropatterning) geeignet ist, bereitgestellt werden, und zwar verglichen mit dem in 19A gezeigten MTJ Element 12.
  • 2. Doppelter Tunnelverbindungs-Aufbau
  • Das MTJ Element 12, welches einen in 20A gezeigten doppelten Tunnelverbindungs-Aufbau hat, ist aus einer ersten magnetisierten festgelegten Schicht 31a, bei welcher die unterliegende Kontaktschicht 101, die Pufferschicht 102, die antiferromagnetische Schicht 103 und die ferromagnetische Schicht 104 sequentiell gestapelt sind, aus einer ersten Tunnelbarrierenschicht 32a, welche auf der ersten magnetisierten festgelegten Schicht 31a ausgebildet ist, aus der magnetischen Aufzeichnungsschicht 33, welche auf der ersten Tunnelbarrierenschicht 32a ausgebildet ist, aus einer zweiten Tunnelbarrierenschicht 32b, welche auf der magnetischen Aufzeichnungsschicht 33 ausgebildet ist, und aus einer zweiten magnetisierten festgelegten Schicht 31b, bei welcher die ferromagnetische Schicht 104, die antiferromagnetische Schicht 103, die Pufferschicht 102 und die Kontaktschicht 106 sequentiell auf der zweiten Tunnelbarrierenschicht 32b gestapelt sind, ausgebildet.
  • Das MTJ Element 12, welches einen in 20B gezeigten doppelten Tunnelverbindungs-Aufbau hat, ist aus der ersten magnetisierten festgelegten Schicht 31a, bei welcher die unterliegende Kontaktschicht 101, die Pufferschicht 102, die antiferromagnetische Schicht 103 und die ferromagnetische Schicht 104 sequentiell gestapelt sind, aus der ersten Tunnelbarrierenschicht 32a, welche auf der ersten magnetisierten festgelegten Schicht 31a ausgebildet ist, aus der magnetischen Aufzeichnungsschicht 33, welche einen dreischichtigen Aufbau aus einer ferromagnetischen Schicht 33', der nicht magnetischen Schicht 107 und einer ferromagnetischen Schicht 33'', welche sequentiell auf der ersten Tunnelbarrierenschicht 32a gestapelt sind, hat, aus der zweiten Tunnelbarrierenschicht 32b, welche auf der magnetischen Aufzeichnungsschicht 33 ausgebildet ist, und aus der zweiten magnetisierten festgelegten Schicht 31b, bei welcher die ferromagnetische Schicht 104', nichtmagnetische Schicht 107, ferromagnetische Schicht 104'', antiferromagnetische Schicht 103, Pufferschicht 102 und Kontaktschicht 106 sequentiell auf der zweiten Tunnelbarrierenschicht 32b gestapelt sind, ausgebildet.
  • Bei dem in 20B gezeigten MTJ Element 12 sind der dreischichtige Aufbau aus der ferromagnetischen Schicht 33', nichtmagnetischen Schicht 107 und ferromagnetischen Schicht 33'', welche die magnetische Aufzeichnungsschicht 33 bilden, und der dreischichtige Aufbau aus der ferromagnetischen Schicht 104', nichtmagnetischen Schicht 107 und ferromagnetischen Schicht 104'' in der zweiten magnetisierten festgelegten Schicht 31b ausgebildet. In diesem Fall kann ein Zellen-Aufbau, welcher jegliche Magnetpol-Erzeugung im ferromagnetischen Material unterdrücken kann, und daher mehr zur Mikromusterung geeignet ist, bereitgestellt werden, und zwar verglichen mit dem in 20A gezeigten MTJ Element 12.
  • Bei dem MTJ Element 12, welches den doppelten Tunnelverbindungs-Aufbau hat, ist die Abnahme eines MR(Magnetwiderstand) Verhältnisses (das Verhältnis der Widerstandsdifferenz zwischen dem antiparallelen Zustand und dem parallelen Zustand zum Widerstandswert des parallelen Zustands), und zwar wenn die gleiche externe Vorspannung angelegt wird, kleiner als jene im MTJ Element 12, welches den einzelnen Tunnelverbindungs-Aufbau hat. Somit kann das MTJ Element 12 mit dem doppelten Tunnelverbindungs-Aufbau bei einer höheren Vorspannung arbeiten. Das heißt, dass der doppelte Tunnelverbindungs-Aufbau beim Auslesen von einer Information aus Zellen vorteilhaft ist.
  • 3. Materialien des MTJ Elements
  • Das MTJ Element 12, welches den einzelnen Tunnelverbindungs-Aufbau oder den doppelten Tunnelverbindungs-Aufbau hat, ist beispielsweise unter Verwendung der folgenden Materialien ausgebildet.
  • Für die magnetisierten festgelegten Schichten 31, 31a und 31b und für die magnetische Aufzeichnungsschicht 33 werden vorzugsweise beispielsweise Fe, Co, Ni oder eine Legierung daraus, Magnetit, welches eine hohe Spin-Wahrscheinlichkeit hat, ein Oxid, wie beispielsweise CrO2 oder RxMnO3-y (R: seltene Erde, X: Ca, Ba oder Sr) oder eine Heusler-Legierung, wie beispielsweise NiMnSb oder PtMnSb, verwendet. Diese magnetischen Materialien können geringe Mengen von nichtmagnetischen Elementen, wie beispielsweise Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo und Nb enthalten, solange der Ferromagnetismus nicht verloren geht.
  • Für die antiferromagnetische Schicht 103, welche einen Teil der magnetisierten festgelegten Schicht 31, 31a oder 31b ausbildet, werden vorzugsweise Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3 oder dergleichen verwendet.
  • Für die Tunnelbarrierenschichten 32, 32a und 32b können verschiedene dielektrische Materialien, wie beispielsweise Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2 und AlLaO3 verwendet werden. Diese dielektrischen Materialien können Sauerstoff, Stickstoff oder Fluor-Mangel enthalten.
  • E. Wirkungen
  • Zunächst wird in dieser Ausführungsform ein Leseschaltelement gemeinsam durch eine Mehrzahl von MTJ Elementen benutzt, welche parallel verbunden sind. Die Mehrzahl von MTJ Elementen ist in einer Mehrzahl von Stufen gestapelt, und zwar in einer Richtung (vertikale Richtung), welche senkrecht zur Oberfläche von einem Halbleiter-Substrat ist, um einen Block auszubilden.
  • Verglichen mit einem Aufbau, welcher ein Leseschaltelement hat, welches für jedes MTJ Element angeordnet ist, kann der Zellen-Bereich pro Bit reduziert werden. Aus diesem Grund kann die Kapazität erhöht werden, ohne dass der Zellen-Bereich vergrößert wird.
  • Zweitens wird bei dieser Ausführungsform in der Block-Anordnung eine Wortleitung unabhängig mit einem Anschluss von jedem aus der Mehrzahl von MTJ Elementen verbunden. Eine Lese-Subbit-Leitung ist gemeinsam mit dem weiteren Anschluss von jedem aus der Mehrzahl von MTJ Elementen verbunden. Die Lese-Subbit-Leitung ist mit der Lese-Hauptbit-Leitung durch den Leseauswahl-Schalter verbunden.
  • Im Lesemodus wird ein Lesestrom an alle MTJ Elemente zugeführt, welche mit der ausgewählten Wortleitung verbunden sind. Es wird ein Äquipotential von der Vorspann-Schaltung an die Lese-Hauptbit-Leitungen auf derselben Zeile wie jene des Lese-Blocks angelegt. Im Lese-Block wird die ausgewählte Wortleitung auf das Erdungspotential gesetzt, und nicht ausgewählte Wortleitungen werden in den schwebenden Zustand gesetzt. Durch diese Anordnung kann ein umlaufender Lesestrom in den Blöcke auf derselben Zeile verhindert werden, und es kann ein jeglicher Lesefehler unterdrückt werden.
  • Es ist eine Lese-Hauptbit-Leitung für jede Spalte angeordnet. Jede Lese-Hauptbit-Leitung wird gemeinsam durch die Blöcke auf derselben Spalte benutzt. Jeder Block hat einen Leseauswahl-Schalter. Im Lesemodus wird der Leseauswahl-Schalter des Leseblocks BK eingeschaltet, und die Leseauswahl-Schalter der nicht ausgewählten Blöcke BK' auf derselben Spalte wie jene des Leseblocks BK werden ausgeschaltet. Durch diese Anordnung kann, sogar wenn der Lesestrom an die Lese-Hauptbit-Leitung zugeführt wird, verhindert werden, dass der Lesestrom an die nicht ausgewählten Blöcke BK' fließt.
  • Die ausgewählte Wortleitung, welche mit dem ausgewählten MTJ Element verbunden ist, ist ebenfalls mit nicht ausgewählten MTJ Elementen auf derselben Zeile verbunden. Jedoch, wenn die ausgewählte Wortleitung auf das Erdungspotential gesetzt ist, fließt der Vorspann-Strom, welcher an die nicht ausgewählten MTJ Elemente fließt, nicht zum ausgewählten MTJ Element, sondern zum Erdungspunkt.
  • Wie oben beschrieben, kann in diesem Beispiel die Anzahl von MTJ Elementen, welche mit der Lesebitleitung verbunden sind, wesentlich reduziert werden. Da ein umlaufender Lesestrom unterdrückt werden kann, kann jeglicher Lesefehler verhindert werden.
  • [1-2: Zweiter Speicher]
  • Beim zweiten Speicher wird ein gestapelter Zellen-Aufbau durch Stapeln von MTJ Elementen ausgebildet, und ein MOS Transistor wird als ein Leseschaltelement verwendet, und zwar wie bei der ersten Ausführungsform. Beim zweiten Speicher wird jedoch die Lesestrom-Fließrichtung zu der des ersten Speichers umgekehrt.
  • A. Gesamter Schaltungsaufbau
  • 21 ist eine Ansicht, welche die schematische Anordnung des zweiten magnetischen Festkörperspeichers zeigt. Eine Beschreibung der gleichen Bauteile wie jene im ersten Speicher wird ausgelassen.
  • Der zweite Speicher unterscheidet sich vom ersten Speicher darin, dass ein Wortleitungs-Treiber 17-n und ein Wortleitungs-Ballast 19 ersetzt sind. Im ersten Speicher wird das Erdungspotential der ausgewählten Wortleitung zugeführt. Im zweiten Speicher wird jedoch das Energieversorgungs-Potential der ausgewählten Wortleitung zugeführt.
  • Das heißt, dass im zweiten Speicher die Richtung des Lesestroms zu der in der ersten Ausführungsform umgekehrt ist.
  • B. Schreiben/Lesen Betriebs-Prinzip
  • Der Datenschreiben-/Lesen-Betrieb im zweiten Speicher wird als nächstes beschrieben.
  • (1) Schreiben Betriebs-Prinzip
  • Das Schreibverfahren des zweiten Speichers ist gleich dem des ersten Speichers und eine Beschreibung dessen wird ausgelassen.
  • (2) Lesen Betriebs-Prinzip
  • Es wird angenommen, dass die Daten eines MTJ Elements MTJ1 in einem unteren linken Block BK11 ausgelesen werden sollen. In diesem Speicher fließt der Lesestrom von einer ausgewählten Wortleitung WL1 an eine ausgewählte Lesebitleitung RBL1.
  • Zunächst wird die durch ein Spaltenadresssignal ausgewählte Lesebitleitung RBL1 mit einem Lese-Verstärker 15 durch einen Spaltenauswahl-Schalter 14-1 verbunden, welcher durch einen Spalten-Dekoder 22-1 ausgewählt ist. Es wird ein Strom vom Lese-Verstärker 15 vorgespannt. Die Spannung der Lesebitleitung RBL1 wird durch die Rückführschaltung des Lese-Verstärkers 15 (welche später beschrieben wird) auf eine vorbestimmte Spannung (Vconst) gesetzt.
  • Nicht ausgewählte Lesebitleitungen RBLj werden nicht mit dem Lese-Verstärker 15 verbunden, weil Spaltenauswahl-Schalter 14j auf AUS sind. Jedoch werden die nicht ausgewählten Lesebitleitungen RBLj durch Vorspann-Schaltungen 13-j auf eine vorbestimmte Spannung (Vconst) gesetzt.
  • Zusätzlich wird eine Blockauswahl-Leitung BS1 durch ein Zeilenadresssignal (in diesem Fall Adresssignalbits mit Ausnahme von zwei Bits), welches zur Auswahl des Blockes BK11 notwendig ist, angetrieben, und ein MOS Transistor RSW zur Auswahl des Blocks BK11 wird eingeschaltet.
  • Im Block BK11 wird die durch das Zeilenadresssignal ausgewählte Wortleitung WL1 auf ein Energieversorgungs-Potential VDD gesetzt, und nicht ausgewählte Wortleitungen WL2, WL3 und WL4 werden in den schwebenden Zustand gesetzt.
  • Durch diesen Betrieb fließt für das MTJ Element MTJ1, welches durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist, ein Strom von der Wortleitung WL1 zum Lese-Verstärker 15.
  • C. Schaltungsaufbau eines peripheren Schaltungsabschnittes
  • Als nächstes wird die detaillierte Anordnung des peripheren Schaltungsabschnittes beschrieben. Es wird lediglich ein peripherer Schaltungsabschnitt, welcher dem MTJ Element MTJ1 im Block BK11 entspricht, dargestellt und beschrieben.
  • In der peripheren Schaltung des zweiten Speichers können der Schreibbitleitungs-Treiber/-Ballast und Blockauswahl-Treiber gleich jenen der ersten Ausführungsform sein, und eine Beschreibung derer wird ausgelassen.
  • (1) Wortleitungs-Treiber/-Ballast
  • 1. Schaltungsbeispiel 1
  • 22 zeigt ein Schaltungsbeispiel 1 des Wortleitungs-Treiber/-Ballast gemäß dem zweiten Speicher.
  • Ein Schreibwortleitungs-Treiber 17-1 hat einen PMOS Transistor QP21, eine NAND Schaltung ND11 und eine OR Schaltung OR1. Ein Wortleitungs-Ballast 19-1 hat einen NMOS Transistor QN29.
  • Der PMOS Transistor QP21 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Wortleitung WL1 verbunden. Das Ausgangssignal von der NAND Schaltung ND11 wird dem Gate des PMOS Transistors QP21 zugeführt.
  • Das Zeilenadresssignal und das Ausgangssignal von der OR Schaltung OR1 werden der NAND Schaltung ND11 eingegeben.
  • Ein Schreibsignal WRITE und eine Lesesignal READ werden der OR Schaltung OR1 eingegeben.
  • Der NMOS Transistor QN29 ist zwischen dem anderen Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Schreibsignal WIRTE wird dem Gate des NMMOS Transistors QN29 eingegeben.
  • Im Schaltungsbeispiel 1 wird ein Datenschreiben/-Lesen auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP21, welcher als der Treiber dient, und der NMOS Transistor QN29, welcher als der Ballast für das ausgewählte Zeilenadresssignal dient, durch den Zeilen-Dekoder eingeschaltet, um der ausgewählten Wortleitung WL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da PMOS Transistoren, welche als die Treiber dienen, und NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Wortleitungen WL. Das heißt, dass sowohl die Treiber als auch die Ballaste nicht vollständig dekodiert zu werden brauchen.
  • Im Lesemodus wird der PMOS Transistor QP21, welcher als der Treiber des ausgewählten Zeilenadresssignals dient, durch den Zeilen-Dekoder eingeschaltet, um die ausgewählte Wortleitung WL1 auf das Energieversorgungs-Potential VDD vorzuspannen. Das Lesesignal READ bestimmt die Lesebetriebsperiode.
  • Im Lesemodus werden, da PMOS Transistoren, welche als die Treiber dienen, und NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, in dieser Schaltung die nicht ausgewählten Wortleitungen WL in den schwebenden Zustand gesetzt.
  • 2. Schaltungsbeispiel 2
  • 23 zeigt ein Schaltungsbeispiel 2 des Wortleitungs-Treiber/-Ballast gemäß dem zweiten Speicher.
  • Im Schaltungsbeispiel 2 benötigt lediglich einer aus dem Ballast und dem Treiber eine Adress-Selektivität. Aus diesem Grund wird die Schaltungsskalierung reduziert, indem der Dekoder auf der Ballast-Seite ausgelassen wird. Zusätzlich wird die Abhängigkeit von der Energieversorgungsspannung beseitigt, und die Abhängigkeit von der Temperatur wird beseitigt. Alternativ wird eine Stromquellenschaltung angeordnet, um einen Strom im Schreibmodus zuzuführen, so dass eine Abhängigkeit von der Temperatur in Übereinstimmung zu den Schalteigenschaften von MTJ Elementen erlangt werden kann. Die Ausgabe (Iconst) von der Stromversorgungsschaltung wird dem Gate eingegeben, um im gesättigten Zustand zu arbeiten, wodurch ein Stromspiegel für die Stromausgabe von den Stromquellen ausgebildet wird. In diesem Fall muss insbesondere ein NMOS Transistor-Ballast für den Lesemodus angeordnet werden, und zwar ungleich dem in 22 gezeigten Schaltungsbeispiel 1.
  • Da sich Schaltungsbeispiel 2 vom Schaltungsbeispiel 1 in der Anordnung des Wortleitungs-Ballasts 19-1 unterscheidet, wird der Schreibwortleitungs-Treiber 17-1 lediglich kurz beschrieben.
  • Der Schreibwortleitungs-Treiber 17-1 hat einen PMOS Transistor QP22, eine NAND Schaltung ND12 und eine OR Schaltung OR2, wie im Schaltungsbeispiel 1. Der Wortleitungs-Ballast 10-1 hat NMOS Transistoren QN30 und QN31.
  • Die NMOS Transistoren QN30 und QN31 sind zwischen dem anderen Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Schreibsignal WRITE wird dem Gate des NMOS Transistors QN30 eingegeben. Es wird eine vorbestimmte Spannung (Iconst) dem Gate des NMOS Transistors QN31 zugeführt.
  • Im Schaltungsbeispiel 2 wird ein Datenschreiben/-Lesen auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP22, welcher als der Treiber dient, und die NMOS Transistoren QN30 (welcher durch das Schreibsignal WRITE eingeschaltet ist) und QN31 (welcher durch Iconst eingeschaltet ist), welche als die Ballaste des ausgewählten Zeilenadresssignals dienen, durch den Zeilen-Dekoder eingeschaltet, um der ausgewählten Wortleitung WL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da PMOS Transistoren, welche als die Treiber von nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Wortleitungen WL.
  • Im Lesemodus wird der PMOS Transistor QP22, welcher als der Treiber des ausgewählten Zeilenadresssignals dient, durch den Zeilen-Dekoder eingeschaltet, um die ausgewählte Wortleitung WL1 auf das Energieversorgungs-Potential VDD vorzuspannen.
  • Im Lesemodus werden, da PMOS Transistoren, welche als die Treiber dienen, und NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, die nicht ausgewählten Wortleitungen WL in den schwebenden Zustand gesetzt.
  • (2) Vorspann-Schaltung, Spaltenauswahl-Schalter und Lese-Verstärker
  • 24 zeigt ein Schaltungsbeispiel der Vorspann-Schaltung, des Spaltenauswahl-Schalters und des Lese-Verstärkers gemäß dem zweiten Speicher.
  • Eine Vorspann-Schaltung 13-1, der Spaltenauswahl-Schalter 14-1 und der Lese-Verstärker 15 haben PMOS Transistoren QP23 und QP24, die AND Schaltung AD8, einen Inverter INV7, einen Operations-Verstärker OP4, einen Rückführ-Widerstand Rf4 und den Lese-Verstärker (Differenz-Verstärker in 24) 15.
  • Der PMOS Transistor QP24, welcher als der Spaltenauswahl-Schalter 14-1 dient, ist zwischen einem Knoten n4 und einem Ende der Lesebitleitung RBL1 verbunden. Das Ausgangssignal vom Inverter INV7 wird dem Gate des PMOS Transistors QP24 eingegeben. Das Ausgangssignal von der AND Schaltung AD8 wird dem Inverter INV7 eingegeben. Das Lesesignal READ und Spaltenadresssignal werden der AND Schaltung AD8 eingegeben.
  • Ein Anschluss des PMOS Transistors QP23 wird mit einem Ende der Lesebitleitung RBL1 verbunden. Der andere Anschluss des PMOS Transistors QP23 wird auf ein vorbestimmtes Potential (Vconst) vorgespannt. Das Ausgangssignal von der AND Schaltung AD8 wird dem Gate des PMOS Transistors QP23 zugeführt.
  • Der negative Eingangsanschluss des Operations-Verstärkers OP4 wird mit dem Knoten n4 verbunden. Der Ausgangsanschluss des Operations-Verstärkers OP4 wird mit einem Knoten n5 verbunden. Es wird ein vorbestimmtes Potential (Vconst) dem positiven Eingangsanschluss zugeführt. Der Rückführ-Widerstand Rf4 ist zwischen dem Knoten n5 und einem Knoten n6 verbunden. Die Anordnung des Operations-Verstärkers OP4 wird später beschrieben.
  • Der positive Eingangsanschluss des Lese-Verstärkers (Differenz-Verstärker) 15 ist mit dem Knoten n5 verbunden. Der Ausgangsanschluss des Lese-Verstärkers 15 ist mit dem Ausgabe-Treiber verbunden. Es wird ein Referenzpotential Vref dem negativen Eingangsanschluss zugeführt. Das Referenzpotential Vref ist ein Mittenpotential, welches derart in der Vorrichtung erzeugt wird, dass es einen Wert zwischen dem Ausgangspotential des Operations-Verstärkers OP4 für "1"-Daten und dem Ausgangspotential des Operations-Verstärkers OP4 für "0"-Daten hat. Die Anordnung des Lese-Verstärkers (Differenz-Verstärker) 15 wird später beschrieben.
  • In diesem Schaltungsbeispiel wird ein Datenlesen auf die folgende Weise ausgeführt.
  • Im Lesemodus wird der PMOS Transistor QP24, welcher als der Spaltenauswahl-Schalter des ausgewählten Spaltenadresssignals dient, durch den Spalten-Dekoder eingeschaltet, um die ausgewählte Lesebitleitung RBL1 mit dem Lese-Verstärker 15 zu verbinden. Die ausgewählte Bitleitung BL1 wird auf das vorbestimmte Potential (Vconst) durch eine Rückführung des Operations-Verstärkers OP4 vorgespannt. Das Ausgangssignal vom Operations-Verstärker OP4 wird durch den Lese-Verstärker (Differenz-Verstärker) 15 auf der Ausgabe-Seite verstärkt und an den Ausgabe-Treiber gesendet.
  • Es werden nicht ausgewählte Lesebitleitungen RBL durch die Vorspann-Schaltungen 13-j auf das vorbestimmte Potential (Vconst) vorgespannt. Somit kann, wenn die ausgewählte Bitleitung BL und die nicht ausgewählten Bitleitungen BL auf ein Äquipotential vorgespannt sind, der umlaufende Strom beseitigt werden.
  • Die an das MTJ Element angelegte Spannung wird begrenzt, weil das MR eine Abhängigkeit zu der Vorspann-Spannung hat. Genauer gesagt, wenn die Spannungsdifferenz zwischen den Anschlüssen des MTJ Elements zunimmt, wird das MR niedrig. Somit ist die Potentialdifferenz zwischen den Anschlüssen des MTJ Elements vorzugsweise gering. Die vorbestimmte Spannung (Vconst) in der zweiten Ausführungsform ist näher am Energieversorgungs-Potential VDD als am Erdungspotential VSS. Aus diesem Grund sind, ungleich dem ersten Speicher, der Spaltenauswahl-Schalter und der Vorspannung MOS Transistor aus PMOS Transistoren ausgebildet.
  • 25 zeigt ein Schaltungsbeispiel des Operations-Verstärkers gemäß dem zweiten Speicher. In 25 sind die PMOS Transistoren und NMOS Transistoren in 11 zum Nutzen der Eingangssignal-Potentiale ersetzt.
  • Der Operations-Verstärker OP4 hat PMOS Transistoren QP23, QP24, QP25, QP26, QP27 und QP28 und NMOS Transistoren QN32, QN33, QN34, QN35, QN36 und QN37.
  • In diesem Schaltungsbeispiel wird, wenn ein Freigabesignal ENBL auf einen "H" Pegel wechselt, der Operations-Verstärker OP4 in einen Betriebszustand gesetzt. Bevor und nachdem die Wortleitung WL und der Spaltenauswahl-Schalter aktiviert sind, wird das Freigabesignal ENBL auf einen "H" Pegel geändert, um den Operations-Verstärker OP4 in den Betriebszustand zu setzen.
  • 26 ist eine Ansicht, welche ein Schaltungsbeispiel des Differenz-Verstärkers gemäß dem zweiten Speicher zeigt. In 26 sind die PMOS Transistoren und NMOS Transistoren in 12 zum Nutzen der Eingangssignal-Potentiale ersetzt.
  • Der Differenz-Verstärker 15 hat PMOS Transistoren QP29, QP30, QP31, QP32, QP33 und QP34 und NMOS Transistoren QN38, QN39, QN40, QN41, QN42 und QN43.
  • In diesem Schaltungsbeispiel wird, wenn ein invertiertes Signal bENBL des Freigabesignals ENBL auf einen "L" Pegel wechselt, der Differenz-Verstärker 15 in einen Betriebszustand gesetzt. Nachdem die Wortleitung WL, der Spaltenauswahl- Schalter und Operations-Verstärker OP4 aktiviert sind, und sich die Ausgabe vom Operations-Verstärker OP4 stabilisiert, wird das Freigabesignal ENBL auf einen "H" Pegel geändert.
  • D. Vorrichtungsaufbau eines Speicherzellen-Abschnittes
  • Der Vorrichtungsaufbau des Speicherzellen-Abschnittes gemäß dem zweiten Speicher ist beinahe gleich dem des ersten Speichers, und die Beschreibung dessen wird ausgelassen.
  • E. Wirkungen
  • Gemäss diesem Speicher kann, wie beim ersten Speicher, der Zellen-Bereich pro Bit reduziert werden, und zwar verglichen mit einem Aufbau, welcher ein für jedes MTJ Element angeordnetes Leseschaltelement hat. Aus diesem Grund kann die Kapazität erhöht werden, ohne dass der Zellen-Bereich erhöht wird.
  • Zusätzlich, wie beim ersten Speicher, kann die Anzahl von MTJ Elementen, welche mit der Lesebitleitung verbunden sind, wesentlich reduziert werden. Da ein umlaufender Lesestrom unterdrückt werden kann, kann jeglicher Lesefehler verhindert werden.
  • [1-3: Dritter Speicher]
  • Im dritten Speicher ist ein gestapelter Zellen-Aufbau durch ein Stapeln von MTJ Elementen ausgebildet, und eine Diode wird als ein Leseschaltelement verwendet. Somit werden im dritten Speicher, da ein Leseschaltelement eines unterschiedlichen Typs verwendet wird, der periphere Schaltungs-Abschnitt und Lese-Betrieb bezüglich des Leseschaltelements ebenfalls geändert.
  • A. Gesamter Schaltungsaufbau
  • 27 ist eine Ansicht, welche die schematische Anordnung des dritten magnetischen Festkörperspeichers zeigt. Eine Beschreibung der gleichen Bauteile wie im ersten Speicher wird ausgelassen.
  • Der dritte Speicher unterscheidet sich vom ersten Speicher darin, dass das Leseschaltelement von einem MOS Transistor auf eine Diode geändert ist. Demgemäß kann im dritten Speicher der Blockauswahl-Treiber 24-n des ersten Speichers ausgelassen werden. Anstelle dessen muss eine Vorspann-Schaltung 25-n auf einer Seite eines Zeilen-Dekoders 18-n angeordnet werden.
  • B. Schreiben/Lesen Betriebs-Prinzip
  • Es wird als nächstes ein Datenschreiben/-Lesen-Betrieb im dritten Speicher beschrieben.
  • (1) Schreiben Betriebs-Prinzip
  • Das Schreibverfahren des dritten Speichers ist gleich dem des ersten Speichers, und eine Beschreibung dessen wird ausgelassen.
  • (2) Lesen Betriebs-Prinzip
  • Es wird angenommen, dass die Daten eines MTJ Elements MTJ1 in einem unteren linken Block BK11 ausgelesen werden sollen.
  • Im dritten Speicher wird, da eine Diode RSW, welche als ein Leseschaltelement verwendet wird, ein 2-Anschluss Element ist, der Block BK11 unter Verwendung des Potentials einer Wortleitung WL1 ausgewählt. Genauer gesagt, wird das Potential von Wortleitungen WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3 und WL4(n – 1) + 4 von nicht ausgewählten Blöcken BK1n und BKjn derart eingestellt, dass es gleich oder höher als das Potential von einer Lesebitleitung RBL1 ist. Im Schaltungsbeispiel der unten zu beschreibenden peripheren Schaltung ist das Potential auf ein höheres Potential gesetzt.
  • Beim Lesen wird die durch ein Spaltenadresssignal ausgewählte Lesebitleitung RBL1 mit einem Lese-Verstärker 15 durch einen Spaltenauswahl-Schalter 14-1 verbunden, welcher durch einen Spalten-Dekoder 22-1 ausgewählt ist. Es wird ein Strom vom Lese-Verstärker 15 vorgespannt. Die Spannung der Lesebitleitung RBL1 wird auf eine vorbestimmte Spannung (Vconst) durch die Rückführ-Schaltung des Lese-Verstärkers 15 (welcher später beschrieben wird) eingestellt.
  • Nicht ausgewählte Lesebitleitungen RBLj werden nicht mit dem Lese-Verstärker 15 verbunden, weil Spaltenauswahl-Schalter 14-j auf AUS sind. Jedoch werden die nicht ausgewählten Lesebitleitungen RBLj auf eine vorbestimmte Spannung (Vconst) durch Vorspann-Schaltungen 13-j eingestellt.
  • Im ausgewählten Block BK11 wird die Wortleitung WL1, welche durch Wortleitungs-Treiber/-Ballaste 17-1 und 19-1 ausgewählt ist, mit einem Erdungspotential VSS verbunden, und nicht ausgewählte Wortleitungen WL2, WL3 und WL4 werden in den schwebenden Zustand gesetzt.
  • Durch diesen Betrieb fließt ein Vorspann-Strom vom Lese-Verstärker 15 an das MTJ Element MTJ1, welches durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist.
  • Da Wortleitungen WL in den nicht ausgewählten Blöcken BK1n und BKjn auf ein Energieversorgungs-Potential VDD vorgespannt sind, fließen keine Ströme an die MTJ Elemente 12 in den nicht ausgewählten Blöcken BK1n und BKjn.
  • Ein Strom von der Vorspann-Schaltung 13j fließt an die MTJ Elemente 12 in einem Block BKj1, welcher durch das Zeilenadresssignal ausgewählt ist, und nicht durch das Spaltenadresssignal ausgewählt ist. Der an das MTJ Element MTJ5, welches mit der Wortleitung WL1 verbunden ist, welche im nicht ausgewählten Block BKj1 ausgewählt ist, fließende Strom fließt zum Erdungspotential VSS. Aus diesem Grund fließt der Strom nicht an das MTJ Element MTJ1 im Block BK11, welcher durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist, zurück.
  • C. Schaltungsaufbau eines peripheren Schaltungsabschnittes
  • Als nächstes wird die detaillierte Anordnung des peripheren Schaltungsabschnittes beschrieben. Es wird lediglich ein peripherer Schaltungsabschnitt, welcher dem MTJ Element MTJ1 im Block BK11 entspricht, dargestellt und beschrieben.
  • In der peripheren Schaltung des dritten Speichers können der Schreibbitleitungs-Treiber/-Ballast, Blockauswahl-Treiber, Lese-Verstärker, die Vorspann-Schaltung und der Spaltenauswahl-Schalter gleich denen des ersten Speichers sein, und eine Beschreibung derer wird ausgelassen.
  • (1) Wortleitungs-Treiber/-Ballast
  • 1. Schaltungsbeispiel 1
  • 28 zeigt ein Schaltungsbeispiel des Wortleitungs-Treiber/-Ballast gemäß dem dritten Speicher.
  • Der Schreibwortleitungs-Treiber 17-1 hat einen PMOS Transistor QP35 und eine AND Schaltung AD9. Der Wortleitungs-Ballast 19-1 hat einen NMOS Transistor QN44, eine AND Schaltung AD10 und eine OR Schaltung OR3.
  • Der PMOS Transistor QP35 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Wortleitung WL1 verbunden. Das Ausgangssignal von der AND Schaltung AD9 wird dem Gate des PMOS Transistors QP35 zugeführt.
  • Ein Lesesignal READ und das Zeilenadresssignal werden der AND Schaltung AD9 eingegeben.
  • Der NMOS Transistor QN44 ist zwischen dem anderen Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der OR Schaltung OR3 wird der AND Schaltung AD10 zugeführt. Das Ausgangssignal von der AND Schaltung AD10 wird dem Gate des NMOS Transistors QN44 zugeführt.
  • Das Schreibsignal WRITE und Lesesignal READ werden der OR Schaltung OR3 eingegeben. Das Zeilenadresssignal wird der AND Schaltung AD10 eingegeben.
  • Im Schaltungsbeispiel 1 wird ein Datenschreiben/-Lesen auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP35, welcher als der Treiber dient, und der NMOS Transistor QN44, welcher als der Ballast des Zeilenadresssignals, welches durch den Zeilen-Dekoder ausgewählt ist, dient, eingeschaltet, um der ausgewählten Wortleitung WL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Wortleitungen dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Wortleitungen WL, sogar dann, wenn die PMOS Transistoren, welche als die Treiber dienen, auf EIN sind. Das heißt, dass die Treiber und die Ballaste nicht vollständig dekodiert zu werden brauchen.
  • Im Lesemodus wird der PMOS Transistor QP35, welcher als der Treiber dient, eingeschaltet, und der NMOS Transistor QN44, welcher als der Ballast des ausgewählten Zeilenadresssignals dient, wird durch den Zeilen-Dekoder eingeschaltet, um die ausgewählte Wortleitung WL1 auf das Erdungspotential VSS zu setzen.
  • Im Lesemodus werden, da PMOS Transistoren, welche als die Treiber dienen, und NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Wortleitungen WL2, WL3 und WL4 im ausgewählten Block BL11 dienen, auf AUS sind, die nicht ausgewählten Wortleitungen WL2, WL3 und WL4 bei dieser Schaltung in den schwebenden gesetzt.
  • In den nicht ausgewählten Blöcken BK1n und BKjn werden, da die PMOS Transistoren, welche als Treiber dienen, eingeschaltet sind, und NMOS Transistoren, welche als Ballaste dienen, durch den Dekoder ausgeschaltet sind, Wortleitungen auf das Energieversorgungs-Potential VDD vorgespannt.
  • 2. Schaltungsbeispiel 2
  • 29 zeigt ein Schaltungsbeispiel 2 des Wortleitungs-Treiber/-Ballast gemäß dem dritten Speicher.
  • Im Schaltungsbeispiel 2 ist die Abhängigkeit von der Energieversorgungsspannung beseitigt, und die Abhängigkeit von der Temperatur ist beseitigt. Alternativ ist eine Stromquellenschaltung angeordnet, um einen Strom im Schreibmodus derart zuzuführen, dass eine Abhängigkeit von der Temperatur in Übereinstimmung zu den Schalteigenschaften von MTJ Elementen erlangt werden kann. Die Ausgabe (Iconst) von der Stromversorgungsschaltung wird dem Gate eingegeben, um im gesättigten Zustand zu arbeiten, wodurch ein Stromspiegel für die Stromausgabe von der Stromquelle ausgebildet wird. In diesem Fall muss insbesondere ein NMOS Transistor-Ballast für den Lesemodus angeordnet werden, und zwar ungleich dem in 28 gezeigten Schaltungsbeispiel 1.
  • Da sich Schaltungsbeispiel 2 vom Schaltungsbeispiel 1 in der Anordnung des Wortleitungs-Ballasts 19-1 unterscheidet, wird lediglich der Schreibwortleitungs-Treiber 17-1 kurz beschrieben.
  • Der Schreibwortleitungs-Treiber 17-1 hat einen PMOS Transistor QP36 und die AND Schaltung AD11, wie im Schaltungsbeispiel 1. Der Wortleitungs-Ballast 19-1 hat NMOS Transistoren QN45, QN56, qN47 und QN48 und eine AND Schaltung AD12.
  • Die NMOS Transistoren QN45, QN46 und QN47 sind zwischen dem weiteren Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der AND Schaltung AD12 wird dem Gate des NMOS Transistors QN45 eingegeben. Das Schreibsignal WRITE wird dem Gate des NMOS Transistors QN46 eingegeben. Das Lesesignal READ wird dem Gate des NMOS Transistors QN47 eingegeben. Das Zeilenadresssignal wird der AND Schaltung AD12 eingegeben.
  • Der NMOS Transistor QN38 ist zwischen dem NMOS Transistor QN45 und dem Erdungsanschluss VSS verbunden. Das Lesesignal READ wird dem Gate des NMOS Transistors QN48 eingegeben.
  • Im Schaltungsbeispiel 2 wird ein Datenschreiben/-Lesen auf die folgende Weise ausgeführt.
  • Im Schreibmodus sind der PMOS Transistor QP36, welcher als der Treiber dient, und die NMOS Transistoren QN45 (welcher durch das Zeilenadresssignal eingeschaltet ist), QN46(welcher durch das Schreibsignal WIRTE eingeschaltet ist), und QN47 (welcher durch Iconst eingeschaltet ist), welche als die Ballaste des ausgewählten Zeilenadresssignals dienen, durch den Zeilen-Dekoder eingeschaltet, um der ausgewählten Wortleitung WL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da PMOS Transistoren, welche als die Treiber von nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Wortleitungen WL.
  • Im Lesemodus sind die NMOS Transistoren QN44 und QN48, welche als die Ballaste des ausgewählten Zeilenadresssignals dienen, durch den Zeilen-Dekoder eingeschaltet, um die ausgewählte Wortleitung WL1 auf das Erdungspotential VSS zu setzen.
  • Im Lesemodus sind, da die PMOS Transistoren, welche als die Treiber dienen, und NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Wortleitungen WL dienen, auf AUS sind, die nicht ausgewählten Wortleitungen WL in den schwebenden Zustand gesetzt.
  • D. Vorrichtungsaufbau eines Speicherzellen-Abschnittes
  • Der Vorrichtungsaufbau des Speicherzellen-Abschnittes wird als nächstes beschrieben. Der Vorrichtungsaufbau des in 1 gezeigten Blocks BK11 wird beispielhaft beschrieben.
  • 30 zeigt die X-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. 31 zeigt die Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. Die gleichen Bezugsziffern wie in 1 kennzeichnen die gleichen Elemente in 30 und 31, um die Übereinstimmung unter ihnen zu zeigen.
  • (1) Aufbau eines Speicherzellen-Abschnittes
  • 30 und 31 sind Teilansichten, welche das Aufbaubeispiel des dritten magnetischen Festkörperspeichers zeigen. Eine Beschreibung der gleichen Bauteile wie im ersten Speicher wird ausgelassen.
  • Der Speicherzellen-Abschnitt des dritten Speichers unterscheidet sich von dem des ersten Speichers im Leseschalt-Abschnitt. Im dritten Speicher ist die pn-Verbindungsdiode RSW in einem Halbleiter-Substrat 41 ausgebildet. Eine Lese-Subbit-Leitung RBL', welche gemeinsam mit einem Anschluss von jedem der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 verbunden ist, ist mit der p-Typ Diffusionsschicht der Diode RSW verbunden. Eine Lese-Hauptbit-Leitung RBL ist mit der n-Typ Diffusionsschicht verbunden. Die Lese-Hauptbit-Leitung RBL verläuft in Y-Richtung.
  • (2) Aufbau des MTJ Elements
  • Das MTJ Element des dritten Speichers hat den gleichen Aufbau wie jener des ersten Speichers, und eine Beschreibung dessen wird ausgelassen.
  • E. Wirkungen
  • Gemäss diesem Speicher kann, wie beim ersten Speicher, der Zellen-Bereich pro Bit reduziert werden, und zwar verglichen mit einem Aufbau, welcher ein für jedes MTJ Element angeordnetes Leseschaltelement hat. Aus diesem Grund kann die Kapazität erhöht werden, ohne dass der Zellen-Bereich zunimmt.
  • Zusätzlich, wie beim ersten Speicher, kann die Anzahl von MTJ Elementen, welche mit der Lesebitleitung verbunden sind, wesentlich reduziert werden. Da ein umlaufender Lesestrom unterdrückt werden kann, kann jeglicher Lesefehler verhindert werden.
  • Ferner wird bei diesem Speicher eine Diode als das Leseschaltelement verwendet. Somit kann, da die Blockauswahl-Leitung oder der Blockauswahl-Treiber im ersten und zweiten Speicher ausgelassen werden können, der Bereich des peripheren Schaltungs-Abschnittes reduziert werden, und zwar verglichen mit dem Aufbau, welcher einen Transistor als Leseschaltelement verwendet.
  • [1-4: Vierter Speicher]
  • Im vierten Speicher ist ein gestapelter Zellen-Aufbau durch ein Stapeln von MTJ Elementen ausgebildet, und eine Diode wird als ein Leseschaltelement verwendet, wie beim dritten Speicher. Im vierten Speicher ist jedoch die Lesestrom-Flussrichtung zu der des dritten Speichers umgekehrt.
  • A. Gesamter Schaltungsaufbau
  • 32 ist eine Ansicht, welche die schematische Anordnung des vierten magnetischen Festkörperspeichers zeigt. Eine Beschreibung der gleichen Bauteile wie jene im dritten Speicher wird ausgelassen.
  • Der vierte Speicher unterscheidet sich vom dritten Speicher dahingehend, dass ein Wortleitungs-Treiber 17-n und ein Wortleitungs-Ballast 19 ersetzt sind. Im dritten Speicher wird das Erdungspotential der ausgewählten Wortleitung zugeführt. Im vierten Speicher wird jedoch das Energieversorgungs-Potential der ausgewählten Wortleitung zugeführt. Zusätzlich ist eine Vorspann-Schaltung 25-n an der Seite des Wortleitungs-Ballast 19-n angeordnet.
  • Das heißt, dass beim vierten Speicher die Richtung des Lesestroms zu der im dritten Speicher umgekehrt ist.
  • B. Schreiben/Lesen Betriebs-Prinzip
  • Als nächstes wird ein Datenschreiben/-Lesen Betrieb im vierten Speicher beschrieben.
  • (1) Schreiben Betriebs-Prinzip
  • Das Schreibverfahren des vierten Speichers ist gleich dem des ersten Speichers, und eine Beschreibung dessen wird ausgelassen.
  • (2) Lesen Betriebs-Prinzip
  • Es wird angenommen, dass die Daten eines MTJ Elements MTJ1 in einem unteren linken Block BK11 ausgelesen werden sollen.
  • Im vierten Speicher wird, da eine Diode RSW, welche als ein Leseschaltelement verwendet wird, ein 2-Anschluss Element ist, der Block BK11 unter Verwendung des Potentials einer Wortleitung WL1 ausgewählt. Genauer gesagt, werden, wie im dritten Speicher, das Potential von Wortleitungen WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3 und WL4(n – 1) + 4 von nicht ausgewählten Blöcken BK1n und BKjn derart eingestellt, dass es gleich oder niedriger als das Potential von einer Lesebitleitung RBL1 ist. Im Schaltungsbeispiel der im folgenden zu beschreibenden peripheren Schaltung wird das Potential auf ein niedrigeres Potential gesetzt.
  • Ein Lesestrom fließt von der ausgewählten Wortleitung WL1 an die ausgewählte Lesebitleitung RBL1.
  • Die Lesebitleitung RBL1, welche durch ein Spaltenadresssignal ausgewählt ist, wird durch einen Spaltenauswahl-Schalter 14-1, welcher durch einen Spalten-Dekoder 22-1 ausgewählt ist, mit einem Lese-Verstärker 15 verbunden. Es wird ein Strom vom Lese-Verstärker 15 vorgespannt. Die Spannung der Lesebitleitung RBL1 wird auf eine vorbestimmte Spannung (Vconst) durch die Rückführ-Schaltung des Lese-Verstärkers 15 (welche später beschrieben wird) gesetzt.
  • Nicht ausgewählte Lesebitleitungen RBLj werden nicht mit dem Lese-Verstärker 15 verbunden, weil Spaltenauswahl-Schalter 14-j auf AUS sind. Jedoch werden die nicht ausgewählten Lesebitleitungen RBLj durch Vorspann-Schaltungen 13-j auf eine vorbestimmte Spannung (Vconst) gesetzt.
  • Im ausgewählten Block BK11 wird die Wortleitung WL1, welche durch Wortleitungs-Treiber/-Ballaste 17-1 und 19-1 ausgewählt ist, mit einem Energieversorgungs-Potential VDD verbunden, und nicht ausgewählte Wortleitungen WL2, WL3 und WL4 werden in den schwebenden Zustand gesetzt.
  • Durch diesen Betrieb wird bei dem MTJ Element MTJ1, welches durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist, ein Vorspann-Strom von der Wortleitung WL1 an den Lese-Verstärker 15 fließen.
  • Da Wortleitungen WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3 und WL4(n – 1) + 4 in den nicht ausgewählten Blöcken BK1n und BKjn auf ein Erdungspotential VSS vorgespannt sind, fließen keine Ströme an MTJ Elemente 12 in den nicht ausgewählten Blöcken BK1n und BKjn.
  • Es fließt ein Strom von der Vorspann-Schaltung 13-j an die MTJ Elemente 12 in einem Block BKj1, welcher durch das Zeilenadresssignal ausgewählt ist, und durch das Spaltenadresssignal nicht ausgewählt ist. Der Strom, welcher an ein MTJ Element MTJ5 fließt, welches mit der Wortleitung WL1 verbunden ist, welche im nicht ausgewählten Block BKj1 ausgewählt ist, fließt an das Erdungspotential VSS. Aus diesem Grund fließt der Strom nicht an das MTJ Element MTJ1 im Block BK11 zurück, welcher durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist.
  • C. Schaltungsaufbau des peripheren Schaltungsabschnittes
  • Die detaillierte Anordnung des peripheren Schaltungsabschnittes wird als nächstes beschrieben. Es wird lediglich ein peripherer Schaltungsabschnitt, welcher dem MTJ Element MTJ1 im Block BK11 entspricht, dargestellt und beschrieben.
  • In der peripheren Schaltung des vierten Speichers können der Schreibbitleitungs-Treiber/-Ballast, Blockauswahl-Treiber, Lese-Verstärker, die Vorspann-Schaltung und der Spaltenauswahl-Schalter gleich jenen des ersten Speichers sein, und eine Beschreibung derer wird ausgelassen.
  • (1) Wortleitungs-Treiber/-Ballast
  • 33 zeigt ein Schaltungsbeispiel des Wortleitungs-Treiber/-Ballast gemäß dem vierten Speicher.
  • Der Schreibwortleitungs-Treiber 17-1 hat einen PMOS Transistor QP37, eine NAND Schaltung ND13 und eine OR Schaltung OR4. Der Wortleitungs-Ballast 19-1 hat einen NMOS Transistor QN49 und eine NAND Schaltung ND14.
  • Der PMOS Transistor QP37 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Wortleitung WL1 verbunden. Das Ausgangssignal von der NAND Schaltung ND13 wird dem Gate des PMOS Transistors QP37 zugeführt.
  • Das Zeilenadresssignal und das Ausgangssignal von der OR Schaltung OR4 werden der NAND Schaltung ND13 eingegeben.
  • Das Schreibsignal WRITE und das Lesesignal READ werden der OR Schaltung OR4 eingegeben.
  • Der NMOS Transistor QN49 ist zwischen dem anderen Ende der Wortleitung WL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der NAND Schaltung 14 wird dem Gate des NMOS Transistors QN49 zugeführt.
  • Das Lesesignal READ und das Zeilenadresssignal werden der NAND Schaltung ND14 eingegeben.
  • Bei diesem Schaltungsbeispiel wird ein Datenschreiben/-Lesen auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der NMOS Transistor QN49, welcher als der Ballast dient, und der PMOS Transistor QP37, welcher als der Treiber des Zeilenadresssignals dient, welches durch den Zeilen-Dekoder ausgewählt ist, eingeschaltet, um der ausgewählten Wortleitung WL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da PMOS Transistoren, welche als die Treiber von nicht ausgewählten Wortleitungen dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Wortleitungen WL, sogar dann, wenn die NMOS Transistoren, welche als die Ballaste dienen, auf EIN sind. Das heißt, dass sowohl die Treiber als auch die Ballaste nicht vollständig dekodiert zu werden brauchen.
  • Im Lesemodus ist der NMOS Transistor QN49, welcher als der Ballast dient, ausgeschaltet, und der PMOS Transistor QP37, welcher als der Treiber des ausgewählten Zeilenadresssignals dient, ist durch den Zeilen-Dekoder eingeschaltet, um die ausgewählte Wortleitung WL1 auf das Energieversorgungs-Potential VDD zu setzen.
  • Im Lesemodus werden, da PMOS Transistoren, welche als die Treiber dienen, und NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Wortleitungen WL2, WL3 und WL4 im ausgewählten Block B11 dienen, auf AUS sind, die nicht ausgewählten Wortleitungen WL2, WL3 und WL4 in dieser Schaltung in den schwebenden Zustand gesetzt.
  • In den nicht ausgewählten Blöcken BK1n und BKjn werden, da die PMOS Transistoren, welche als Treiber dienen, ausgeschaltet sind, und die NMOS Transistoren, welche als Ballaste dienen, durch den Dekoder eingeschaltet sind, Wortleitungen auf das Erdungspotential VSS vorgespannt.
  • D. Vorrichtungsaufbau eines Speicherzellen-Abschnittes
  • Der Vorrichtungsaufbau des Speicherzellen-Abschnittes gemäß dem vierten Speicher ist beinahe gleich dem des dritten Speichers, und eine Beschreibung dessen wird ausgelassen.
  • E. Wirkungen
  • Gemäß diesem Speicher kann, wie beim ersten Speicher, der Zellen-Bereich pro Bit reduziert werden, und zwar verglichen mit einem Aufbau, welcher ein für jedes MTJ Element angeordnetes Leseschaltelement hat. Aus diesem Grund kann die Kapazität erhöht werden, ohne dass der Zellen-Bereich vergrößert wird.
  • Zusätzlich, wie beim ersten Speicher, kann die Anzahl von MTJ Elementen, welche mit der Lesebitleitung verbunden sind, wesentlich reduziert werden. Da ein umlaufender Lesestrom unterdrückt werden kann, kann jeglicher Lesefehler verhindert werden.
  • Ferner wird, wie im dritten Speicher, eine Diode als das Leseschaltelement verwendet. Somit kann, da die Blockauswahl-Leitung oder der Blockauswahl-Treiber im ersten und zweiten Speicher ausgelassen werden kann, der Bereich des peripheren Schaltungsabschnittes reduziert werden, und zwar verglichen mit dem Aufbau, welcher einen Transistor als das Leseschaltelement verwendet.
  • [2] Horizontaler Zellen-Aufbau
  • Im fünften und sechsten Speicher ist eine Mehrzahl von MTJ Elementen horizontal in einer Richtung (Schreibbitleitungs-Laufrichtung) angeordnet, welche parallel zur Oberfläche von einem Halbleiter-Substrat ist. Ein Anschluss von jedem der Mehrzahl von MTJ Elementen ist gemeinsam verbunden, während der weitere Anschluss von jedem aus der Mehrzahl von MTJ Elementen unabhängig mit einer Wortleitung verbunden ist, um einen Block auszubilden.
  • Im fünften und sechsten Speicher sind vier MTJ Elemente horizontal in einem Block angeordnet. Jedoch ist die Anzahl von MTJ Elementen nicht darauf beschränkt.
  • [2-1: Fünfter Speicher]
  • Im fünften Speicher ist ein horizontaler Zellen-Aufbau durch ein horizontales Anordnen von MTJ Elementen auf einem Halbleiter-Substrat ausgebildet.
  • A. Gesamter Schaltungsaufbau
  • 34 ist eine Ansicht, welche die schematische Anordnung des fünften magnetischen Festkörperspeichers zeigt.
  • Der fünfte Speicher unterscheidet sich vom ersten Speicher darin, dass, da MTJ Elemente 12, welche einen Block bilden, nicht gestapelt sind, eine Schreibbitleitung WBLj für jede Spalte ausreicht.
  • Das heißt, das im fünften Speicher die Schreibbitleitung WBLj gemeinsam durch die Mehrzahl von MTJ Elementen 12 benutzt wird, und zwar unabhängig von der Anzahl von MTJ Elementen 12 in einem Block BKjn. Beispielsweise wird eine Schreibbitleitung WBL1 gemeinsam durch die MTJ Elemente 12 in Blöcken BK11 und BL1n auf derselben Spalte benutzt.
  • B. Schreiben/Lesen Betriebs-Prinzip
  • Als nächstes wird ein Datenschreiben/-Lesen Betrieb im fünften Speicher beschrieben.
  • (1) Schreiben Betriebs-Prinzip
  • Es wird angenommen, dass Daten in ein MTJ Element MTJ1 im unteren linken Block BK11 geschrieben werden sollen.
  • Zunächst werden Ströme an eine ausgewählte Wortleitung WL1 und Schreibbitleitung WBL1 zugeführt, um ein künstliches magnetisches Feld zu erzeugen. Die Magnetisierung des MTJ Elements MTJ1 an der Mittenposition zwischen der ausgewählten Wortleitung WL1 und der Schreibbitleitung WBL1 wird durch das künstliche magnetische Feld invertiert oder nicht invertiert, um Daten in das MTJ Element MTJ1 zu schreiben.
  • Im fünften Speicher wird, wenn Daten in jedes von der Mehrzahl von MTJ Elementen 12 geschrieben werden sollen, welche sich auf derselben Spalte befinden, dieselbe Schreibbitleitung WBLj verwendet.
  • Somit werden, um Daten in ein MTJ Element MTJ2 des Blockes BK11 zu schreiben, eine Wortleitung WL2 und die Schreibbitleitung WBL1 verwendet. Um Daten in ein MTJ Element MTJ3 des Blockes BK11 zu schreiben, werden eine Wortleitung WL3 und die Schreibbitleitung WBL1 verwendet. Um Daten in ein MTJ Element MTJ4 des Blockes BK11 zu schreiben, werden eine Wortleitung WL4 und eine Schreibbitleitung WBL1 verwendet.
  • (2) Lesen Betriebs-Prinzip
  • Es wird angenommen, dass die Daten des MTJ Elements MTJ1 im unteren linken Block BK11 ausgelesen werden sollen.
  • Zunächst wird ein Spaltenauswahl-Schalter 14-1, welcher durch einen Spalten-Dekoder 22-1 ausgewählt ist, eingeschaltet, um eine Lesebitleitung RBL1, welche durch ein Spaltenadresssignal ausgewählt ist, mit einem Lese-Verstärker 15 zu verbinden. Es wird ein Vorspann-Strom vom Lese-Verstärker 15 aus zugeführt. Die Spannung der Lesebitleitung RBL1 wird durch die Rückführ-Schaltung des Lese-Verstärkers 15 auf eine vorbestimmte Spannung (Vconst) gesetzt.
  • Nicht ausgewählte Lesebitleitungen RBLj werden nicht mit dem Lese-Verstärker 15 verbunden, weil Spaltenauswahl-Schalter 14-j auf AUS sind, obwohl die Lesebitleitungen RBLj durch Vorspann-Schaltungen 13-j auf die vorbestimmte Spannung (Vconst) gesetzt sind.
  • Zusätzlich wird eine Blockauswahl-Leitung BS1 durch ein Zeilenadresssignal angetrieben, welches zur Auswahl des Blockes BK11 notwendig ist, und der MOS Transistor RSW zur Auswahl des Blockes BK11 wird eingeschaltet.
  • Im Block BK11 wird die durch das Zeilenadresssignal ausgewählte Wortleitung WL1 auf ein Erdungspotential VSS gesetzt, und die nicht ausgewählten Wortleitungen WL2, WL3 und WL4 werden in den schwebenden Zustand gesetzt.
  • Durch diesen Betrieb fließt ein Vorspann-Strom vom Lese-Verstärker 15 an das MTJ Element MTJ1, welches durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist.
  • Es fließen keine Ströme an die MTJ Elemente 12 in Blöcken BK1n und BKjn, in welchen die Blockauswahl MOS Transistoren RSW auf AUS sind.
  • Ein Strom von der Vorspann-Schaltung 13-j wird an die MTJ Elemente 12 in einem Block BKj1 zugeführt, welcher nicht durch das Spaltenadresssignal ausgewählt ist, und dessen Blockauswahl MOS Transistor RSW auf EIN ist. Der Strom, welcher an ein MTJ Element MTJ5 fließt, welches mit der Wortleitung WL1 im nicht ausgewählten Block BKj1 verbunden ist, fließt an das Erdungspotential VSS. Somit fließt der Strom nicht an das MTJ Element MTJ1 im Block BK11 zurück, welcher durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist.
  • C. Schaltungsaufbau eines peripheren Schaltungsabschnittes
  • Als nächstes wird die detaillierte Anordnung des peripheren Schaltungsabschnittes beschrieben. Es wird lediglich ein peripherer Schaltungsabschnitt, welcher dem MTJ Element MTJ1 im Block BK11 entspricht, dargestellt und beschrieben.
  • In der peripheren Schaltung des fünften Speichers können der Wortleitungs-Treiber/-Ballast, Blockauswahl-Treiber, Lese-Verstärker, die Vorspann-Schaltung und der Spaltenauswahl-Schalter gleich jenen des ersten Speichers sein, und eine Beschreibung derer wird ausgelassen.
  • (1) Schreibbitleitungs-Treiber
  • 1. Schaltungsbeispiel 1
  • 35 zeigt ein Schaltungsbeispiel 1 des Schreibbitleitungs-Treiber gemäß dem fünften Speicher der vorliegenden Beschreibung.
  • Bei dem Aufbau des fünften Speichers wird die Schreibbitleitung im Schreibmodus gemeinsam durch alle MTJ Elemente 12 im Block BKjn benutzt. Aus diesem Grund braucht im Schaltungsbeispiel 1 des Schreibbitleitungs-Treiber des fünften Speichers das Zeilenadresssignal zum Auswählen eines MTJ Elements 12 in einem Block nicht eingegeben zu werden, und zwar ungleich dem Schaltungsbeispiel 1 des ersten Speichers.
  • Ein Schreibbitleitungs-Treiber/-Ballast 20-1 hat einen PMOS Transistor QP38, einen NMOS Transistor QN50, eine NAND Schaltung ND15 und eine AND Schaltung AD13.
  • Der PMOS Transistor QP38 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbitleitung WBL1 verbunden. Das Ausgangssignal von der NAND Schaltung ND15 wird dem Gate des PMOS Transistors QP38 zugeführt.
  • Der NMOS Transistor QN50 ist zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der AND Schaltung AD13 wird dem Gate des NMOS Transistors QN50 zugeführt.
  • Ein Schreibsignal WRITE, das Spaltenadresssignal und ein Datensignal DATA werden der NAND Schaltung ND15 eingegeben. Das Schreibsignal WRITE, das Spaltenadresssignal und ein invertiertes Signal bDATA des Datensignals DATA werden der AND Schaltung AD13 eingegeben.
  • Ein Schreibbitleitungs-Treiber/-Ballast 21-1 hat einen PMOS Transistor QP39, einen NMOS Transistor QN51, eine NAND Schaltung ND16 und eine AND Schaltung AD14.
  • Der PMOS Transistor QP39 ist zwischen dem Energieversorgungs-Anschluss VDD und einem Ende der Schreibbitleitung WBL1 verbunden. Das Ausgangssignal von der NAND Schaltung ND16 wird dem Gate des PMOS Transistors QP39 zugeführt.
  • Der NMOS Transistor QN51 ist zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal von der AND Schaltung AD14 wird dem Gate des NMOS Transistors QN51 zugeführt.
  • Das Schreibsignal WRITE, das Spaltenadresssignal und ein invertiertes Signal bDATA werden der NAND Schaltung ND16 eingegeben. Das Schreibsignal WRITE, das Spaltenadresssignal und das Datensignal DATA werden der AND Schaltung AD14 eingegeben.
  • Da die Richtung des der Schreibbitleitung WBL1 zuzuführenden Stromes gemäß den Schreibdaten geändert werden muss, werden das Datensignal DATA und dessen invertiertes Signal bDATA verwendet.
  • Im Schaltungsbeispiel 1 wird ein Datenschreiben auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP38, welcher als der Treiber dient, und der NMOS Transistor QN51, welcher als der Ballast des ausgewählten Spaltenadresssignals dient, durch den Spalten-Dekoder eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen. Alternativ werden der PMOS Transistor QP39, welcher als der Treiber dient, und der NMOS Transistor QN50, welcher als der Ballast des ausgewählten Spaltenadresssignals dient, durch den Spalten-Dekoder eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da die PMOS Transistoren, welche als die Treiber dienen, und die NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Schreibbitleitungen WBL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Schreibbitleitungen WBL.
  • 2. Schaltungsbeispiel 2
  • 36 zeigt ein Schaltungsbeispiel 2 des Schreibbitleitungs-Treiber/-Ballast gemäß dem fünften Speicher.
  • In dem Aufbau des fünften Speichers wird im Schreibmodus die Schreibbitleitung WBLj gemeinsam durch die MTJ Elemente 12 im Block BKjn benutzt. Aus diesem Grund braucht im Schaltungsbeispiel 2 des Schreibbitleitungs-Treibers der fünften Ausführungsform das Zeilenadresssignal zum Auswählen eines MTJ Elements in einem Block nicht eingegeben zu werden, und zwar ungleich dem Schaltungsbeispiel 3 des ersten Speichers.
  • Im Schaltungsbeispiel 2 braucht lediglich einer aus dem Ballast und dem Treiber eine Adressen-Selektivität zu haben. Aus diesem Grund ist die Schaltungsskalierung reduziert, indem der Dekoder auf der Ballast-Seite ausgelassen wird. Zusätzlich wird die Abhängigkeit von der Energieversorgungsspannung beseitigt, und die Abhängigkeit von der Temperatur wird beseitigt. Alternativ ist eine Stromquellenschaltung angeordnet, um im Schreibmodus einen Strom derart zuzuführen, dass eine Abhängigkeit von der Temperatur in Übereinstimmung zu den Schalteigenschaften von MTJ Elementen erlangt werden kann. Die Ausgabe (Iconst) von der Stromversorgungsschaltung wird dem Gate eingegeben, um einen Pentoden-Betrieb zu implementieren, wodurch ein Stromspiegel für die Stromausgabe aus der Stromquelle ausgebildet wird.
  • Da sich Schaltungsbeispiel 2 von Schaltungsbeispiel 1 in der Anordnung auf der Ballast-Seite unterscheidet, wird lediglich die Anordnung auf der Treiber-Seite kurz beschrieben.
  • Der Schreibbitleitungs-Treiber/-Ballast 20-1 hat einen PMOS Transistor QP40, NMOS Transistoren QN52 und QN53, eine NAND Schaltung ND17 und einen Inverter INV8.
  • Die NMOS Transistoren QN52 und QN53 sind zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal vom Inverter INV8 wird dem Gate des NMOS Transistors QN52 zugeführt. Das Datensignal DATA wird dem Inverter INV8 eingegeben. Es wird eine vorbestimmte Spannung (Iconst) dem Gate des NMOS Transistors QN53 zugeführt.
  • Der Schreibbitleitungs-Treiber/-Ballast 21-1 hat einen PMOS Transistor QP41, NMOS Transistoren QN54 und QN55, eine AND Schaltung ND18 und einen Inverter INV9.
  • Die NMOS Transistoren QN54 und QN55 sind zwischen einem Ende der Schreibbitleitung WBL1 und dem Erdungsanschluss VSS verbunden. Das Ausgangssignal vom Inverter INV9 wird dem Gate des NMOS Transistors QN54 zugeführt. Das invertierte Signal bDATA wird dem Inverter INV9 eingegeben. Eine vorbestimmte Spannung (Iconst) wird dem Gate des NMOS Transistors QN55 zugeführt.
  • Im Schaltungsbeispiel 2 wird ein Datenschreiben auf die folgende Weise ausgeführt.
  • Im Schreibmodus werden der PMOS Transistor QP40, welcher als der Treiber dient, und die NMOS Transistoren QN54 und QN55, welche als die Ballaste des ausgewählten Spaltenadresssignals dienen, durch den Spalten-Dekoder eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen. Alternativ werden der PMOS Transistor QP41, welcher als der Treiber dient, und die NMOS Transistoren QN52 und QN53, welche als die Ballaste des ausgewählten Spaltenadresssignals dienen, eingeschaltet, um der ausgewählten Schreibbitleitung WBL1 einen Strom zuzuführen.
  • Im Schreibmodus fließen, da die PMOS Transistoren, welche als die Treiber dienen, und die NMOS Transistoren, welche als die Ballaste von nicht ausgewählten Schreibbitleitungen WBL dienen, auf AUS sind, keine Ströme an die nicht ausgewählten Schreibbitleitungen WBL.
  • D. Vorrichtungsaufbau eines Speicherzellen-Abschnittes
  • Der Vorrichtungsaufbau des Speicherzellen-Abschnittes wird als nächstes beschrieben. Der Vorrichtungsaufbau des in 34 gezeigten Blocks BK11 wird beispielhaft dargestellt.
  • 37 und 39 zeigen die Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers. 38 zeigt die Ebene eines Blockes des magnetischen Festkörperspeichers. 40 zeigt eine Modifikation des in 38 und 39 gezeigten Aufbaus.
  • (1) Aufbau des Speicherzellen-Abschnittes
  • 1. Aufbaubeispiel 1
  • 37 ist eine Teilansicht, welche ein Aufbaubeispiel 1 des fünften magnetischen Festkörperspeichers zeigt.
  • Die Leseauswahl-Schalter (beispielsweise MOS Transistoren) RSW sind im Oberflächenbereich eines Halbleiter-Substrats 41 angeordnet.
  • Die Source von jedem Leseauswahl-Schalter RSW ist mit der Lesebitleitung RBL1 durch einen Kontaktstecker 46 verbunden. Die Lesebitleitung RBL1 verläuft geradewegs, beispielsweise in Y-Richtung (Spalten-Richtung,) und ist mit dem Lese-Verstärker 15 über die Vorspann-Schaltung 13-1 und den Spaltenauswahl-Schalter 14-1 um den Speicherzellen-Anordnungsbereich herum verbunden.
  • Die Gates der Leseauswahl-Schalter RSW dienen als Blockauswahl-Leitungen BS1-1 und BS1-2. Die Blockauswahl-Leitungen BS1-1 und BS-2 verlaufen in X-Richtung.
  • Der Drain von jedem Leseauswahl-Schalter RSW ist elektrisch mit einer oberen Elektrode 45 durch Kontaktstecker 42 und 44 und Mittenschichten 43 und 45A verbunden. Die obere Elektrode 45, die Kontaktstecker 42 und 44 und die Mittenschichten 43 und 45A bilden eine Lese-Subbit-Leitung RBL1'.
  • Die vier MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind in Y-Richtung an den Leseauswahl-Schaltern RSW angeordnet. Die MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind an der gleichen Ebene angeordnet. Die Leseauswahl-Schalter RSW sind unmittelbar unterhalb der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet.
  • Ein Anschluss (in dieser Ausführungsform ein oberes Ende) jedes der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist gemeinsam mit der oberen Elektrode 45 verbunden.
  • Der weitere Anschluss (in dieser Ausführungsform ein unteres Ende) von jedem der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist unabhängig elektrisch mit einer entsprechenden der Wortleitungen WL1, WL2, WL3 und WL4 verbunden. Das heißt, dass die vier Wortleitungen WL1, WL2, WL3 und WL4 in Übereinstimmung zu den vier MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind. Die Wortleitungen WL1, WL2, WL3 und WL4 verlaufen in X-Richtung (Zeilen-Richtung).
  • Die Schreibbitleitung WBL1 ist nahe und unmittelbar oberhalb der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet, während sie von ihnen getrennt ist. Die Schreibbitleitung WBL1 verläuft in Y-Richtung (Spalten-Richtung).
  • Wie oben beschrieben, ist in dieser Ausführungsform eine Schreibbitleitung WBL1 in Übereinstimmung zu den vier MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4, welche einen Block ausbilden, angeordnet.
  • 2. Aufbaubeispiel 2
  • 38 und 39 sind jeweils Drauf- und Teilansichten, welche ein Aufbaubeispiel 2 des fünften magnetischen Festkörperspeichers zeigen.
  • Aufbaubeispiel 2 unterscheidet sich von Aufbaubeispiel 1 darin, dass die Schreibbitleitung WBL1 und die Wortleitungen WL1, WL2, WL3 und WL4 ersetzt sind.
  • Genauer gesagt, sind im Aufbaubeispiel 1 die Wortleitungen WL1, WL2, WL3 und WL4 an der Seite des Halbleiter-Substrats 41 (unterhalb der MTJ Elemente in 37) der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet, wo die Leseauswahl-Schalter RSW vorliegen, und die Schreibbitleitung WBL1 ist an der gegenüberliegenden Seite (oberhalb der MTJ Elemente in 37) angeordnet.
  • Im Gegensatz dazu, ist im Aufbaubeispiel 2 die Schreibbitleitung WBL1 an der Seite des Halbleiter-Substrats 41 (unterhalb der MTJ Elemente in 37) der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet, wo die Leseauswahl-Schalter RSW vorliegen, und die Wortleitungen WL1, WL2, WL3 und WL4 sind an der gegenüberliegenden Seite (oberhalb der MTJ Elemente in 37) angeordnet.
  • 3. Modifikation
  • 40 zeigt eine Modifikation des Aufbaubeispiels 2 des fünften magnetischen Festkörperspeichers.
  • Diese Modifikation unterscheidet sich vom Aufbaubeispiel 2 darin, dass die MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 des Aufbaubeispiels 2 gestapelt sind, und die Anzahl von MTJ Elementen in einem Block erhöht ist.
  • Genauer gesagt, ist bei der Modifikation der Drain von jedem Leseauswahl-Schalter RSW elektrisch mit der oberen Elektrode 45 der ersten Stufe durch die Kontaktstecker 42 und 44 und die Mittenschicht 45A verbunden, und dann elektrisch mit der oberen Elektrode 45 der zweiten Stufe durch den Kontaktstecker 44 und die Mittenschicht 45A verbunden. Somit sind die vier MTJ Elemente der ersten Stufe und die vier MTJ Elemente der zweiten Stufe, welche in Y-Richtung angeordnet sind, auf den Leseauswahl-Schaltern RSW angeordnet.
  • Die MTJ Elemente der zweiten Stufe sind unabhängig elektrisch mit den Wortleitungen WL1, WL2, WL3 und WL4 verbunden, und zwar genauso wie die MTJ Elemente der ersten Stufe. Die vier MTJ Elemente der zweiten Stufe teilen gemeinsam eine Schreibbitleitung WBL1.
  • (2) Aufbau des MTJ Elements
  • Das MTJ Element des fünften Speichers hat den gleichen Aufbau wie der des ersten Speichers, und eine Beschreibung dessen wird ausgelassen.
  • E. Wirkungen
  • Gemäss dem fünften Speicher kann, wie beim ersten Speicher, der Zellen-Bereich pro Bit reduziert werden, und zwar verglichen mit einem Aufbau, welcher ein für jedes MTJ Element angeordnetes Leseschaltelement hat. Aus diesem Grund kann die Kapazität erhöht werden, ohne dass der Zellen-Bereich vergrößert wird.
  • Zusätzlich, wie im ersten Speicher, kann die Anzahl von MTJ Elementen, welche mit der Lesebitleitung verbunden sind, wesentlich reduziert werden. Da ein umlaufender Lesestrom unterdrückt werden kann, kann jeglicher Lesefehler verhindert werden.
  • Ferner wird bei diesem Speicher eine Schreibbitleitung gemeinsam durch die Mehrzahl von MTJ Elementen in einem Block benutzt. Somit kann der Bereich des Speicherzellen-Abschnittes reduziert werden, und zwar verglichen mit dem Aufbau, bei welchem eine Schreibbitleitung für jedes MTJ Element angeordnet ist, wie beim ersten bis vierten Speicher.
  • [2-2: Sechster Speicher]
  • Im sechsten Speicher ist ein horizontaler Zellen-Aufbau durch ein horizontales Anordnen von MTJ Elementen auf einem Halbleiter-Substrat ausgebildet, wie beim fünften Speicher. Im sechsten Speicher ist jedoch die Lesestrom-Flussrichtung zu der des fünften Speichers umgekehrt.
  • A. Gesamter Schaltungsaufbau
  • 41 ist eine Ansicht, welche die schematische Anordnung des sechsten magnetischen Festkörperspeichers zeigt. Eine Beschreibung der gleichen Bauteile wie im fünften Speicher wird ausgelassen.
  • Der sechste Speicher unterscheidet sich vom fünften Speicher darin, dass ein Wortleitungs-Treiber 17-n und ein Wortleitungs-Ballast 19 ersetzt sind. Im fünften Speicher wird das Erdungspotential der ausgewählten Wortleitung zugeführt. Im sechsten Speicher wird jedoch das Energieversorgungs-Potential der ausgewählten Wortleitung zugeführt.
  • Das heißt, dass im sechsten Speicher die Richtung des Lesestroms zu der des fünften Speichers umgekehrt ist.
  • B. Schreiben/Lesen Betriebs-Prinzip
  • Als nächstes wird ein Datenschreiben/-Lesen Betrieb im sechsten Speicher beschrieben.
  • (1) Schreiben Betriebs-Prinzip
  • Das Schreibverfahren des sechsten Speichers ist gleich dem des fünften Speichers, und eine Beschreibung dessen wird ausgelassen.
  • (2) Lesen Betriebs-Prinzip
  • Es wird angenommen, dass die Daten eines MTJ Elements MTJ1 in einem unteren linken Block BK11 ausgelesen werden sollen.
  • Der Lesestrom fließt von einer ausgewählten Wortleitung WL1 an eine ausgewählte Lesebitleitung RBL1. Die Lesebitleitung RBL1, welche durch ein Spaltenadresssignal ausgewählt ist, wird mit einem Lese-Verstärker 15 durch einen Spaltenauswahl-Schalter 14-1, welcher durch einen Spalten-Dekoder 22-1 ausgewählt ist, verbunden. Es wird ein Strom vom Lese-Verstärker 15 vorgespannt. Die Spannung der Lesebitleitung RBL1 wird auf eine vorbestimmte Spannung (Vconst) durch die Rückführ-Schaltung des Lese-Verstärkers 15 (welche später beschrieben wird) gesetzt.
  • Nicht ausgewählte Lesebitleitungen RBLj werden nicht mit dem Lese-Verstärker 15 verbunden, weil die Spaltenauswahl-Schalter 14-j auf AUS sind. Jedoch werden die nicht ausgewählten Lesebitleitungen RBLj durch Vorspann-Schaltungen 13-j auf eine vorbestimmte Spannung (Vconst) gesetzt.
  • Zusätzlich wird eine Blockauswahl-Leitung BS1 durch ein Zeilenadresssignal, welches zur Auswahl des Blocks BK11 notwendig ist, angetrieben, und ein MOS Transistor RSW zum Auswählen des Blocks BK11 wird eingeschaltet.
  • Im Block BK11 wird die durch das Zeilenadresssignal ausgewählte Wortleitung WL1 auf ein Energieversorgungs-Potential VDD gesetzt, und nicht ausgewählte Wortleitungen WL2, WL3 und WL4 werden in den schwebenden Zustand gesetzt.
  • Durch diesen Betrieb fließt beim MTJ Element MTJ1, welches durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist, ein Strom von der Wortleitung WL1 an den Lese-Verstärker 15.
  • C. Schaltungsaufbau des peripheren Schaltungsabschnitte:
  • In der peripheren Schaltung des sechsten Speichers kann der Blockauswahl-Treiber gleich dem des ersten Speichers sein, und eine Beschreibung dessen wird ausgelassen.
  • Im sechsten Speicher ist die Lesestrom-Flussrichtung zu der des fünften Speichers umgekehrt. Somit können bei der peripheren Schaltung des sechsten Speichers der Wortleitungs-Treiber/-Ballast, der Lese-Verstärker, die Vorspann-Schaltung und der Spaltenauswahl-Schalter gleich denen des zweiten Speichers sein, und eine Beschreibung derer wird ausgelassen.
  • Im sechsten Speicher, wie im fünften Speicher, braucht, da die Schreibbitleitung WBLj gemeinsam durch die MTJ Elemente 12 im Block BKjn benutzt wird, das Zeilenadresssignal zum Auswählen eines MTJ Elements im Block nicht eingegeben zu werden. Somit kann bei der peripheren Schaltung des sechsten Speichers der Wortleitungs-Treiber gleich dem des fünften Speichers sein, und eine Beschreibung dessen wird ausgelassen.
  • D. Vorrichtungsaufbau des Speicherzellen-Abschnittes
  • Der Vorrichtungsaufbau des Speicherzellen-Abschnittes des sechsten Speichers ist beinahe gleich dem des fünften Speichers, und eine Beschreibung dessen wird ausgelassen.
  • E. Wirkungen
  • Gemäss diesem Speicher kann, wie beim ersten Speicher, der Zellen-Bereich pro Bit reduziert werden, und zwar verglichen mit einem Aufbau, welcher ein für jedes MTJ Element angeordnetes Leseschaltelement hat. Aus diesem Grund kann die Kapazität erhöht werden, ohne dass der Zellen-Bereich vergrößert wird.
  • Zusätzlich kann, wie beim ersten Speicher, die Anzahl von MTJ Elementen, welche mit der Lesebitleitung verbunden sind, wesentlich reduziert werden. Da ein umlaufender Lesestrom unterdrückt werden kann, kann jeglicher Lesefehler verhindert werden.
  • Ferner, wie beim fünften Speicher, wird eine Schreibbitleitung gemeinsam durch die Mehrzahl von MTJ Elementen in einem Block benutzt. Somit kann der Bereich des Speicherzellen-Abschnittes reduziert werden, und zwar verglichen mit dem Aufbau, bei welchem eine Schreibbitleitung für jedes MTJ Element angeordnet ist, wie beim ersten bis vierten Speicher.
  • [3] Kreuzpunkt-Zellen-Aufbau
  • Ein Kreuzpunkt-Zellen-Aufbau ist hier eine Modifikation von einem normalen Kreuzpunkt-Zellenanordnungs-Aufbau, welcher MTJ Elemente hat, welche an den Mittenpositionen zwischen Wortleitungen und Bitleitungen angeordnet sind, bei welchem eine Bitleitung geteilt ist und zwei Blockauswahl-Schalter angeordnet sind.
  • Das heißt, dass bei einem siebten Speicher eine Mehrzahl von MTJ Elementen horizontal in einer Richtung (Bitleitungs-Laufrichtung) angeordnet ist, welche parallel zur Oberfläche eines Halbleiter-Substrats ist. Ein Anschluss von jedem der Mehrzahl von MTJ Elementen ist gemeinsam verbunden, während der weitere Anschluss von jedem aus der Mehrzahl von MTJ Elementen unabhängig mit Wortleitungen verbunden ist, um einen Block auszubilden. Bei diesem Aufbau wird eine Bitleitung in zwei Leitungen aufgeteilt und werden zwei Blockauswahl-Schalter angeordnet.
  • Im siebten Speicher sind vier MTJ Elemente horizontal in einem Block angeordnet. Jedoch ist die Anzahl von MTJ Elementen nicht darauf beschränkt.
  • [3-1: Siebter Speicher]
  • Im siebten Speicher ist ein Kreuzpunkt-Zellen-Aufbau ausgebildet, welcher zwei Bitleitungen und zwei Blockauswahl-Schalter in einem Block hat, welcher aus einer Mehrzahl von MTJ Elementen ausgebildet ist.
  • A. Gesamter Schaltungsaufbau
  • 42 ist eine Ansicht, welche die schematische Anordnung des siebten magnetischen Festkörperspeichers zeigt.
  • Der siebte Speicher unterscheidet sich vom ersten Speicher darin, dass, da MTJ Elemente 12, welche einen Block bilden, nicht gestapelt sind, eine Schreibbitleitung BL-fj für jede Spalte ausreicht.
  • Das heißt, dass im siebten Speicher, wie im fünften Speicher, die Schreibbitleitung BL-fj gemeinsam durch die Mehrzahl von MTJ Elementen 12 unabhängig von der Anzahl von MTJ Elementen 12 in einem Block BKjn benutzt wird. Beispielsweise wird eine Schreibbitleitung BL-f1 gemeinsam durch die MTJ Elemente 12 in Blöcken BK11 und BL1n auf derselben Spalte benutzt.
  • Der siebte Speicher unterscheidet sich vom ersten Speicher darin, dass zwei Blockauswahl-Schaltelemente (BSW1 und BSW2) für jeden Block BKjn angeordnet sind.
  • Das heißt, dass im siebten Speicher die Blockauswahl-Schaltelemente (MOS Transistoren) BSW1 und BSW2 an zwei Enden von einer Zwischenverbindung angeordnet sind, welche gemeinsam mit einem Anschluss von jedem aus der Mehrzahl von MTJ Elementen 12 in einem Block BKjn verbunden ist. Die Richtung des Schreibstroms kann durch die zwei Blockauswahl-Schaltelemente BSW1 und BS2 gemäß den Daten geändert werden.
  • B. Schreiben/Lesen Betriebs-Prinzip
  • Ein Schreiben/Lesen Betrieb im siebten Speicher wird als nächstes beschrieben.
  • (1) Schreiben Betriebs-Prinzip
  • Es wird angenommen, dass Daten in ein MTJ Element MTJ1 in einem unteren linken Block BK11 geschrieben werden sollen.
  • Zunächst werden die zwei Blockauswahl-Schaltelemente BSW1 und BSW2 durch Blockauswahl-Treiber (BS Treiber und SS Treiber) 24-1 und 26-1 eingeschaltet, um den zum Schreiben zugreifbaren Block BK11 auszuwählen.
  • Es werden Ströme an eine ausgewählte Wortleitung WL1, die Schreibbitleitung BL-f1 und eine Bitleitung BL-t1 zugeführt, um ein künstliches Magnetfeld zu erzeugen.
  • Die Magnetisierung des MTJ Elements MTJ1 an der Zwischenverbindung zwischen der ausgewählten Wortleitung WL1 und dem gemeinsamen Knoten (Subbitleitung BL-t1') im ausgewählten Block BK11 wird durch das künstliche Magnetfeld invertiert oder nicht invertiert, um Daten in das MTJ Element MTJ1 zu schreiben.
  • Wie beim ersten bis sechsten Speicher können, wenn die Aufgaben von Schreibbitleitungs-Treibern/-Ballaste 20-1 und 21-1 ersetzt werden, Schreibdaten ("0"-Daten oder "1"-Daten) geändert werden. Das heißt, dass gemäß den Schreibdaten ein Strom durch Bitleitung BL-t1 → Subbit-Leitung BL-t1' → Bitleitung BL-f1 oder durch Bitleitung BL-f1 → Subbit-Leitung BL-t1' → Bitleitung BL-t1 fließt.
  • Gemäss diesem Schreibbetrieb fließt ein Strom von den Schreibbitleitungen BL-f1 und BL-t1 an den MTJ gemeinsamen Knoten (Subbit-Leitung BLt1') im ausgewählten Block BK11 durch die Blockauswahl-Schaltelemente BSW1 und BSW2. Aus diesem Grund kann der Schreibstrom näher dem MTJ Element zugeführt werden, und zwar ungleich der ersten bis sechsten Ausführungsform. Da ein hohes Magnetfeld erzeugt werden kann, kann der Schreibstrom reduziert werden.
  • Im siebten Speicher werden, wenn Daten in jedes aus der Mehrzahl von MTJ Elementen 12, welche sich auf derselben Spalte befinden, geschrieben werden sollen, die gleichen Schreibbitleitungen BL-fj und BL-tj verwendet.
  • Somit wird, um Daten in ein MTJ Element MTJ2 des Blockes BK11 zu schreiben, eine Wortleitung WL2 verwendet, während die Schreibbitleitungen BL-f1 und BL-t1 und Subbit-Leitung BL-t1' ebenfalls wie im oben beschriebenen Fall verwendet werden. Um Daten in ein MTJ Element MTJ3 des Blocks BK11 zu schreiben, wird eine Wortleitung WL3 verwendet, während die Schreibbitleitungen BL-f1 und BL-t1 und Subbit-Leitung BLt1' ebenfalls wie im oben beschriebenen Fall verwendet werden. Um Daten in ein MTJ Element MTJ4 des Blocks BK11 zu schreiben, wird eine Wortleitung WL4 verwendet, während die Schreibbitleitungen BL-f1 und BL-t1 und Subbit-Leitung BL-t1' ebenfalls wie im oben beschriebenen Fall verwendet werden.
  • Für die verbleibenden Blöcke BLjn wird ebenfalls ein Schreiben durch den gleichen, wie oben beschriebenen, Betrieb ausgeführt.
  • (2) Lesen Betriebs-Prinzip
  • Es wird angenommen, dass die Daten des MTJ Elements MTJ1 im unteren linken Block BK11 ausgelesen werden sollen.
  • Zunächst wird ein Spaltenauswahl-Schalter 14-1, welcher durch einen Spalten-Dekoder 22-1 ausgewählt ist, eingeschaltet, um die Lesebitleitung BL-t1, welche durch ein Spaltenadresssignal ausgewählt ist, mit einem Lese-Verstärker 15 zu verbinden. Es wird ein Vorspann-Strom vom Lese-Verstärker 15 aus zugeführt. Die Spannung der Lesebitleitung BL-t1 wird durch die Rückführ-Schaltung des Lese-Verstärkers 15 auf eine vorbestimmte Spannung (Vconst) gesetzt.
  • Nicht ausgewählte Lesebitleitungen BL-tj werden nicht mit dem Lese-Verstärker 15 verbunden, weil Spaltenauswahl-Schalter 14-j auf AUS sind, obwohl die Lesebitleitungen BL-tj durch Vorspann-Schaltungen 13-j auf die vorbestimmte Spannung (Vconst) gesetzt sind.
  • Zusätzlich wird eine Blockauswahl-Leitung BS1 durch ein Zeilenadresssignal angetrieben, welches zur Auswahl des Blocks BK11 notwendig ist, und der MOS Transistor BSW1 zur Auswahl des Blocks BK11 wird eingeschaltet.
  • Im Block BK11 wird die durch das Zeilenadresssignal ausgewählte Wortleitung WL1 auf ein Erdungspotential VSS gesetzt, und die nicht ausgewählten Wortleitungen WL2, WL3 und WL4 werden in den schwebenden Zustand gesetzt.
  • Durch diesen Betrieb fließt ein Vorspann-Strom vom Lese-Verstärker 15 an das MTJ Element MTJ1, welches durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist.
  • Es fließen keine Ströme an die MTJ Elemente 12 in Blöcken BK1n und BKjn, in welchen die Blockauswahl MOS Transistoren BSW1 auf AUS sind.
  • Es wird ein Strom von der Vorspann-Schaltung 13-j an die MTJ Elemente 12 in einem Block BKj1 zugeführt, welcher nicht durch das Spaltenadresssignal ausgewählt ist, und dessen Blockauswahl MOS Transistor BSW1 auf EIN ist. Der an ein MTJ Element MTJ5 fließende Strom, welches mit der Wortleitung WL1 im nicht ausgewählten Block BKj1 verbunden ist, fließt an das Erdungspotential VSS. Somit fließt der Strom nicht an das MTJ Element MTJ1 in den Block BK11 zurück, welcher durch das Zeilenadresssignal und Spaltenadresssignal ausgewählt ist.
  • C. Schaltungsaufbau des peripheren Schaltungsabschnittes
  • In der peripheren Schaltung des siebten Speichers können der Wortleitungs-Treiber/-Ballast, der Schreibbitleitungs-Treiber, der Blockauswahl-Treiber, der Lese-Verstärker, die Vorspann-Schaltung und der Spaltenauswahl-Schalter gleich denen des ersten bis sechsten Speichers sein, und eine Beschreibung derer wird ausgelassen.
  • D. Vorrichtungsaufbau des Speicherzellen-Abschnittes
  • Als nächstes wird der Vorrichtungsaufbau des Speicherzellen-Abschnittes beschrieben. Der Vorrichtungsaufbau des in 42 gezeigten Blocks BK11 wird beispielhaft dargestellt.
  • 43 zeigt die Ebene eines Blocks des magnetischen Festkörperspeichers. 44 zeigt eine Y-Richtung Sektion eines Blockes des magnetischen Festkörperspeichers.
  • (1) Aufbau des Speicherzellen-Abschnittes
  • 43 und 44 sind jeweils Drauf- und Teilansichten, welche ein Aufbaubeispiel des siebten magnetischen Festkörperspeichers zeigen.
  • Die Blockauswahl-Schalter (beispielsweise MOS Transistoren) BSW1 und BSW2 sind im Oberflächenbereich eines Halbleiter-Substrats 41 angeordnet.
  • Die Source des Blockauswahl-Schalters BSW1 ist mit der Lesebitleitung BL-t1 über einen Kontaktstecker 46 verbunden. Die Lesebitleitung BL-t1 verläuft geradewegs beispielsweise in Y-Richtung (Spalten-Richtung) und ist mit dem Lese-Verstärker 15 über die Vorspann-Schaltung 13-1 und den Spaltenauswahl-Schalter 14-1 um den Speicherzellen-Anordnungsbereich herum verbunden.
  • Das Gate des Blockauswahl-Schalters BSW1 dient als Blockauswahl-Leitung BS1. Die Blockauswahl-Leitung BS1 verläuft in X-Richtung.
  • Der Drain von jedem der Blockauswahl-Schalter BSW1 und BSW2 ist elektrisch mit einer unteren Elektrode 45 durch Kontaktstecker 42 und 44 und eine Mittenschicht 45A verbunden. Die untere Elektrode 45, die Kontaktstecker 42 und 44 und die Mittenschicht 45A bilden eine Lese-Subbit-Leitung RBL1'.
  • Die Source des Blockauswahl-Schalters BSW2 ist mit der Schreibbitleitung BL-f1 durch Kontaktstecker 50 und 51 verbunden. Die Schreibbitleitung BL-f1 verläuft geradewegs beispielsweise in Y-Richtung (Spalten-Richtung) und ist mit Schreibbitleitungs-Treibern/-Ballaste 20-1 und 21-1 um den Speicherzellen-Anordnungsbereich herum verbunden.
  • Das Gate des Blockauswahl-Schalters BSW2 dient als Blockauswahl-Leitung SS1. Die Blockauswahl-Leitung SS1 verläuft in X-Richtung.
  • Die vier MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 sind in Y-Richtung auf den Blockauswahl-Schaltern BSW1 und BSW2 angeordnet.
  • Ein Anschluss (in dieser Ausführungsform ein unteres Ende) von jedem der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist gemeinsam mit der unteren Elektrode 45 verbunden.
  • Der andere Anschluss (in dieser Ausführungsform ein oberes Ende) von jedem der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 ist unabhängig elektrisch mit einer entsprechenden der Wortleitungen WL1, WL2, WL3 und WL4 verbunden. Das heißt, dass die vier Wortleitungen WL1, WL2, WL3 und WL4 in Übereinstimmung zu den vier MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sind. Die Wortleitungen WL1, WL2, WL3 und WL4 verlaufen in X-Richtung (Zeilen-Richtung).
  • Die Schreibbitleitung BL-f1 ist nahe und unmittelbar unterhalb der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet. Die Schreibbitleitung BL-f1 verläuft in Y-Richtung (Spalten-Richtung).
  • Wie oben beschrieben, sind in diesem Speicher eine Schreibbitleitung BL-f1, eine Lesebitleitung BL-t1 und zwei Blockauswahl-Schalter BSW1 und BS2 in Übereinstimmung zu den vier MTJ Elementen MTJ1, MTJ2, MTJ3 und MTJ4, welche einen Block aufbauen, angeordnet.
  • (2) Aufbau des MTJ Elements
  • Das MTJ Element des siebten Speichers hat den gleichen Aufbau wie jenes des ersten Speichers, und eine Beschreibung dessen wird ausgelassen.
  • E. Wirkungen
  • Gemäss diesem Speicher kann, wie im ersten Speicher, der Zellenbereich pro Bit reduziert werden, und zwar verglichen mit einem Aufbau, welcher ein für jedes MTJ Element angeordnetes Leseschaltelement hat. Aus diesem Grund kann die Kapazität erhöht werden, ohne dass der Zellen-Bereich vergrößert wird.
  • Zusätzlich kann, wie im ersten Speicher, die Anzahl von MTJ Elementen, welche mit der Lesebitleitung verbunden sind, wesentlich reduziert werden. Da ein umlaufender Lesestrom unterdrückt werden kann, kann jeglicher Lesefehler verhiridert werden.
  • Ferner wird, wie im fünften Speicher, eine Schreibbitleitung gemeinsam durch die Mehrzahl von MTJ Elementen in einem Block benutzt. Somit kann der Bereich des Speicherzellen-Abschnittes reduziert werden, und zwar verglichen mit dem Aufbau, bei. welchem eine Schreibbitleitung für jedes MTJ Element angeordnet ist, wie beim ersten bis vierten Speicher.
  • [4] Weiteres
  • Beispielsweise können die Speicher auf die folgenden Aufbauten geändert werden.
    • (1) In den Speichern ist die Vorspann-Schaltung 13-j für jede Spalte angeordnet. Jedoch ist der Aufbau nicht darauf beschränkt. Genauer gesagt, wie in 45 gezeigt, kann die Vorspann-Schaltung 13 durch eine Mehrzahl von Spalten gemeinsam benutzt werden. Es kann ein Schalter SW-j für jede Spalte angeordnet werden, und die Vorspann-Schaltung 13 kann außerhalb der Lese-Hauptbit-Leitungen RBLj angeordnet werden.
    • (2) In den Speichern ist der Leseauswahl-Schalter RSW oder Blockauswahl-Schalter BSW ein MOS Transistor oder eine pn-Verbindungsdiode. Jedoch ist der Aufbau nicht darauf beschränkt. Genauer gesagt, kann der Leseauswahl-Schalter RSW oder Blockauswahl-Schalter BSW ein MIS (Metal Insulator Semiconductor) Transistor (welcher einen MOS Transistor enthält), ein MES (Metal Semiconductor) Transistor, ein Verbindungs-Transistor, ein Bipolar-Transistor oder eine Diode sein.
    • (3) Im siebten Speicher können die Schreibbitleitung BL-f1 und die Wortleitungen WL1, WL2, WL3 und WL4 ersetzt werden. Genauer gesagt, ist, unter Bezugnahme auf 44, die Schreibbitleitung BL-f1 an der Seite des Halbleiter-Substrats 41 (unterhalb der MTJ Elemente in 44) der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet, wo die Leseauswahl-Schalter RSW1 und RSW2 vorliegen, und die Wortleitungen WL1, WL2, WL3 und WL4 sind an der gegenüberliegenden Seite (oberhalb der MTJ Elemente in 44) angeordnet. Anstelle dessen, können beispielsweise die Wortleitungen WL1, WL2, WL3 und WL4 an der Seite des Halbleiter-Substrats 41 der MTJ Elemente MTJ1, MTJ2, MTJ3 und MTJ4 angeordnet sein, wo die Leseauswahl-Schalter RSW1 und RSW2 vorliegen, und die Schreibbitleitung BL-f1 kann an der gegenüberliegenden Seite angeordnet sein.
    • (4) Die Speicheraufbauten basieren auf der Vorgabe, dass ein MTJ Element als ein magnetwiderstandsbeständiges Element verwendet wird. Jedoch ist der Speicheraufbau nicht darauf beschränkt. Anstelle dessen kann ein GMR (Giant Magneto-Resistance) Element, welches aus zwei Magnetschichten und einer Leitschicht, welche zwischen den Magnetschichten zwischengelegt ist, ausgebildet ist, oder ein CMR (Colossal Magnet-Resistance) Element, welches aus einem Perowskit Mn Oxid ausgebildet ist, als ein magnetwiderstandsbeständiges Element verwendet werden. In diesem Fall kann das magnetwiderstandsbeständige Element bei den Ausführungsformen angewendet werden, indem geeigneter Weise der Zellenanordnungs-Aufbau, das Lesen Betriebs-Prinzip und die Lese-Schaltung geändert werden.

Claims (15)

  1. Datenleseverfahren eines magnetischen Festkörperspeichers, welcher enthält: einen ersten Block (BK11), wobei der erste Block (BK11) enthält: – eine Mehrzahl von ersten magnetwiderstandsbeständigen Elementen (MTJ1, MTJ2, MTJ3, MTJ4), welche Daten unter Verwendung eines magnetwiderstandsbeständigen Effekts lesen, – eine Mehrzahl von ersten Wort-Leitungen (WL1, WL2, WL3, WL4), wobei jede derer unabhängig mit einem Anschluss von einem entsprechenden der Mehrzahl von ersten magnetwiderstandsbeständigen Elementen (MTJ1, MTJ2, MTJ3, MTJ4) verbunden ist, – eine erste Lese-Subbit-Leitung (RBL1'), welche gemeinsam mit dem anderen Anschluss von jedem aus der Mehrzahl von ersten magnetwiderstandsbeständigen Elementen (MTJ1, MTJ2, MTJ3, MTJ4) verbunden ist, – einen ersten Blockauswahl-Schalter (RSW) dessen erster Strompfad ein Ende hat, welches mit der ersten Lese-Subbit-Leitung (RBL1') verbunden ist, und – eine erste Lese-Hauptbit-Leitung (RBL1), welche mit dem anderen Ende des ersten Strompfades verbunden ist, einen zweiten Block (BKj1), welcher an derselben Zeile wie jene des ersten Blocks (BK11) und an einer unterschiedlichen Spalte angeordnet ist, wobei der zweite Block (BKj1) enthält – eine Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen (MTJ5, MTJ6, MTJ7, MTJ8), welche Daten unter Verwendung des magnetwiderstandsbeständigen Effekts lesen, – wobei die Mehrzahl von ersten Wort-Leitungen (WL1, WL2, WL3, WL4) jeweils unabhängig mit einem Anschluss von einem entsprechenden aus der Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen (MTJ5, MTJ6, MTJ7, MTJ8) verbunden ist, – eine zweite Lese-Subbit-Leitung (RBLj'), welche gemeinsam mit dem anderen Anschluss von jedem aus der Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen (MTJ5, MTJ6, MTJ7, MTJ8) verbunden ist, – einen zweiten Blockauswahl-Schalter (RSW), dessen zweiter Strompfad ein Ende hat, welches mit der zweiten Lese-Subbit-Leitung (RBLj') verbunden ist, und – eine zweite Lese-Hauptbit-Leitung (RBLj), welche mit dem anderen Ende des zweiten Strompfades verbunden ist, einen dritten Block (BK1n), welcher an derselben Spalte wie jene des ersten Blocks (BK11) und an einer unterschiedlichen Zeile angeordnet ist, wobei der dritte Block (BK1n) enthält: – eine Mehrzahl von dritten magnetwiderstandsbeständigen Elementen, welche Daten unter Verwendung des magnetwiderstandsbeständigen Effektes lesen, – eine Mehrzahl von zweiten Wort-Leitungen (WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3, WL4(n – 1) + 4), wobei jede davon unabhängig mit einem Anschluss von einem entsprechenden von der Mehrzahl von dritten magnetwiderstandsbeständigen Elementen verbunden ist, – eine dritte Lese-Subbit-Leitung, welche gemeinsam mit dem anderen Anschluss von jedem aus der Mehrzahl von dritten magnetwiderstandsbeständigen Elementen verbunden ist, – einen dritten Blockauswahl-Schalter (RSW), dessen dritter Strompfad ein Ende hat, welches mit der dritten Lese-Subbit-Leitung verbunden ist, und – wobei die erste Lese-Hauptbit-Leitung (RBL1) mit dem anderen Ende des dritten Strompfades verbunden ist, eine erste Vorspann-Schaltung (13-1), welche um den ersten bis dritten Block (BK11, BKj1, BK1n) angeordnet ist, und mit der ersten Lese-Hauptbit-Leitung (RBL1) verbunden ist, eine zweite Vorspann-Schaltung (13-j), welche um den ersten bis dritten Block (BK11, BKj1, BK1n) angeordnet ist, und mit der zweiten Lese-Hauptbit-Leitung (RBLj) verbunden ist, und einen Lese-Verstärker (15), welcher um den ersten bis dritten Block (BK11, BKj1, BK1n) angeordnet ist, und mit der ersten und zweiten Lese-Hauptbit-Leitung (RBL1, RBLj) verbunden ist, dadurch gekennzeichnet, dass es enthält: Einlesen von Daten aus einem ersten ausgewählten magnetwiderstandsbeständigen Element in die Mehrzahl von ersten magnetwiderstandsbeständigen Elementen (MTJ1, MTJ2, MTJ3, MTJ4) im ersten Block (BK11), Verbinden der ersten Lese-Hauptbit-Leitung (RBL1) mit dem Lese-Verstärker (15), und Verbinden der zweiten Lese- Hauptbit-Leitung (RBLj) nicht mit dem Lese-Verstärker (15) sondern mit der zweiten Vorspann-Schaltung (13-j), um zu bewirken, dass ein selbes Potential vom Lese-Verstärker (15) und der zweiten Vorspann-Schaltung (13-j) an die erste und zweite Lese-Hauptbit-Leitung (RBL1, RBLj) angelegt wird; Auswählen aus der Mehrzahl von ersten Wort-Leitungen (WL1, WL2, WL3, WL4) von einer ausgewählten Wort-Leitung, welche mit dem ersten ausgewählten magnetwiderstandsbeständigen Element verbunden wird; und Zuführen eines ersten Lese-Stroms an das erste ausgewählte magnetwiderstandsbeständige Element und Zuführen eines zweiten Lese-Stroms an ein zweites ausgewähltes magnetwiderstandsbeständiges Element, welches mit der ausgewählten Wort-Leitung in der Mehrzahl von zweiten magnetwiderstandsbeständigen Elementen (MTJ5, MTJ6, MTJ7, MTJ8) im zweiten Block (BKj1) verbunden wird, um zu bewirken, dass der Lese-Verstärker (15) Daten aus dem ersten ausgewählten magnetwiderstandsbeständigen Element ausliest.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass aus der Mehrzahl von ersten Wort-Leitungen (WL1, WL2, WL3, WL4) eine nichtausgewählte Wort-Leitung in einem schwebenden Zustand ist.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste Lese-Strom von der ersten Lese-Hauptbit-Leitung (RBL1) der ausgewählten Wort-Leitung zugeführt wird.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Lese-Strom von der zweiten Lese-Hauptbit-Leitung (RBLj) der ausgewählten Wort-Leitung zugeführt wird.
  5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass ein Massen-Potential an die ausgewählte Wort-Leitung angelegt wird.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste Lese-Strom von der ausgewählten Wort-Leitung der ersten Lese-Hauptbit-Leitung (RBL1) zugeführt wird.
  7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Lese-Strom von der ausgewählten Wort-Leitung der zweiten Lese-Hauptbit-Leitung (RBLj) zugeführt wird.
  8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass ein Energieversorgungs-Potential an die ausgewählte Wort-Leitung angelegt wird.
  9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste und zweite Blockauswahl-Schalter (RSW) EIN sind, und der dritte Blockauswahl-Schalter (RSW) AUS ist.
  10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Mehrzahl von zweiten Wort-Leitungen (WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3, WL4(n – 1) + 4) auf ein Potential gesetzt werden, welches höher oder niedriger als das der ersten Lese-Hauptbit-Leitung (RBL1) ist.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass jeder aus dem ersten bis dritten Blockauswahl-Schalter (RSW) eine Diode ist.
  12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das hohe Potential ein Energieversorgungs-Potential ist.
  13. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das niedrige Potential ein Massen-Potential ist.
  14. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass, wenn der erste Lese-Strom von der ersten Lese-Hauptbit-Leitung (RBL1) an die ausgewählte Wort-Leitung zugeführt wird, die Mehrzahl von zweiten Wort-Leitungen (WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3, WL4(n – 1) + 4) auf das hohe Potential gesetzt wird.
  15. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass, wenn der erste Lese-Strom von der ausgewählten Wort-Leitung an die erste Lese-Hauptbit-Leitung (RBL1) zugeführt wird, die Mehrzahl von zweiten Wort-Leitungen (WL4(n – 1) + 1, WL4(n – 1) + 2, WL4(n – 1) + 3, WL4(n – 1) + 4) auf das niedrige Potential gesetzt wird.
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